1287233 玖、發明說明： 【發明所屬之技術領域】 已於2002年6月28日在美國提出本申請案，其專利申請案 號為 10/185,488。 本發明與磁阻隨機存取記憶體（MRAM)有關，尤其與MRAM 之架構有關。 【先前技術】 諸如快閃（FLASH)記憶體等非揮發性記憶體裝置，在電子 系統中係屬極重要部件。FLASH係現役中之主要非揮發性記 憶體裝置。.FLASH記憶體之缺點包括高壓需求及慢程式與清 除時間。此外，FLASH記憶體在記憶體除役前之寫入容忍度 104-106次不佳。再者，為維合理資料記憶力，使得閘極氧化 物之尺度縮減受限於電子所見之穿隧障壁。故FLASH記憶體 之大小受限於其可尺度縮減程度。 為克服上述缺失，將磁性記憶體裝置納入評估。此類裝 置之一為磁阻RAM(而後稱之為"MRAM”）。但為具市售效益， 對現行記憶體技術而言，MRAM須具相當記憶體密度；可尺 度縮減供未來世代之用；具低耗電；並具有具競爭力之讀 取/寫入速度。 對MRAM裝置而言，非揮發性記憶體裝置之穩定度；讀取 /寫入其之可重複率；及記憶體構件對構件切換場均勻度， 係其設計特徵上之三首要考量。在MRAM中之記憶體狀態係 由磁矩向量方向維持，而非電力。藉施加磁場儲存資料， 並使MRAM裝置中之磁性材料磁化為兩種可能之記憶體狀 86326 1287233 態。對資料之召唤係藉由感測MRAM裝置中之兩狀態間之阻 差為之。藉由磁性結構外之帶狀線或磁性結構本身之電流 流通產生供寫入用之磁場。 隨著MRAM裝置橫向尺寸之縮減，產生之問題有三。首先 對給定外型與膜厚度之切換場增加，需要較大磁場切換。 其次為總切換體積縮減，使得供逆轉用之能量障壁降低。 能量障壁係指將磁矩向量於狀態間切換所需能量。能量障 壁決定MRAM裝置之資料記憶力與誤差率，若障壁過低，則 可能因熱擾動（超順磁性）而發生非所欲之逆轉。伴隨低能量 障壁而生之主要問題在於，欲於一陣列中選擇切換一 MRAM 裝置極為困難。選擇性導致在無不慎切換其它MRAM裝置下 之切換。於陣列中寫入操作期間，控制電流流動以避免非 所欲之電流起伏或突波係屬要務。 最終，由於切換場係因外型而生，故隨著MRAM裝置之縮 減，切換場對外型變動變得更為敏感。由於在較小尺寸下 之微影尺寸縮減更為不易，故MRAM裝置難以維持緊密切換 分佈。在任何類型記憶體中，包含MRAM在内，均一貫期能 縮減記憶體大小並提昇性能。性能之一重要態樣在於記憶 體讀取與程式化（寫入）之速度。速度限制包括諸如位元單元 之性能及行經陣列之線之容量。已發展出多種用以改善這 些特徵之技術。例如：一般將記憶體陣列分為次陣列，俾 不致使信號線過載。此舉亦可降低耗電。重要處在於記憶 體之有效切換寫入電路系統，俾使寫入期速度趨近讀取期 速度。FLASH無法達成此目的係FLASH之主要缺陷。 86326 1287233 但在一般記憶體中之MRAM保證可達高速及非揮發性。故 需持續改善速度及記憶體面積效能。因此需進一步改善 MRAM架構。 【發明内容】 一種記憶體架構採用個別字線供讀取及寫入操作之用， 及採用個別位元線供讀取及寫入操作之用，並群組化為具 共用局部讀取位元線之位元群。該等群進一步交疊，使得 選擇性耦合至相同整體位元線之兩群共享相同字線。這些 特徵提供之優點包括寫入驅動區面積較小；記憶體核心之 平均位元尺寸較小；使讀取與寫入操作間得以重疊；整體 位元線電容降低；及較高電壓寫入。 【實施方式】 現翻閱圖1，其中闡釋依本發明之較佳具體實施例之MRAM 陣列3之簡單剖面圖。在此闡釋中，僅顯示單一 MRAM裝置 10，但應知MRAM陣列3係由多個MRAM裝置10組成，吾人在 描述寫入方法時，為簡化之故，僅顯示一個此類裝置。 MRAM裝置10包含一寫入字線20及一寫入位元線30。寫入 字線20及寫入位元線30包含傳導性材料，使得電流得以經 由該處流通。在此闡釋中，寫入字線20位於MRAM裝置10之 上，寫入位元線30則位於MRAM裝置10之下，並指向與字線 20呈90°夾角方向（見圖2)。或者，寫入字線20可位於MRAM 裝置10之下，寫入位元線30則位於MRAM裝置10之上。 MRAM裝置10包含穿隧接面，其包括一第一磁區15、一穿 隧障壁16及一第二磁區17，其中穿隧障壁16夾於第一磁區15 86326 -10- 1287233 與第二磁區17間。在較佳具體實施例中，磁區15包含三層 結構18，其在兩鐵磁層45與55間具—反鐵磁搞合間隔層^。 反鐵隸合間隔層65具厚度86，而鐵磁層45與55分具厚度^ 與5丨。此外，磁區17具三層結構19,其在兩鐵磁層邾與允間 具一反鐵磁耦合間隔層66。反鐵磁耦合間隔層砧具厚度π , 而鐵磁層46與56分具厚度42與52。 概言之，反鐵磁耦合間隔層65與66包含至少一元素Ru、 Os Re Cr、Rh ’ Cu，或其組合。此外，鐵磁層45、％、杯 及56包含至少-元素Ni、Fe、施、c。，或其組合。再者， 應知磁區15與17可包含異於三層結構之合成反鐵磁（SAF)層 材料結構’在此具體實施财採用三層結構僅係供閣釋之 用。例如一種此類合成反鐵磁層材料結構可包含鐵磁層/反 鐵磁耦合間隔層/鐵磁層/反鐵磁耦合間隔層/鐵磁層之五層 鐵磁層45與55分具磁矩向量57與53，f藉由反鐵磁韓合@ :層65之•馬合而維持反平行。此外，磁區i5具所得磁心 葛:，而磁區17則具所得磁矩向量5〇。所得磁矩向量4〇及5 係沿與寫人字線2〇及寫人位元線3G呈—夾角（較佳為Μ。心 向中之非等向簡易軸定向（見圖2)。再者，磁區⑽一自佳 鐵磁區，亦即在存在外加磁場下，所得磁矩向量恥可自逢 轉動磁區17係一足鐵磁區，亦即在存在適度外加磁 所得礤矩向量5〇不會自由轉動，並可充作參考層之用。， 雖：在各三層結構18中所示反鐵磁耗合層係在兩鐵磁肩 應知可藉由其它方法使鐵磁層成為反鐵磁耦合，諸= 86326 -11 - 1287233 #磁％或其謂徵。例如當單元之方位比降至五或更低時， 鐵磁層即自靜磁通量封閉中反平行耦合。 产在較佳具體實施例中，MRAM裝置ω具三層結構18，對非 s /平面而Q其長/寬比範圍為1至5。但無人所闡釋之平 為衣开’（見圖2)。在較佳具體實施例中，mram裝置川外型 呈環狀，俾將外型非等向性對切換場之貢獻降至最低，此 外’亦因其易於使用微影處理將裝置橫向大小縮減至更小 尺寸。但應知MRAM裝置10可為其它外型，諸如正方形、橢 圓开y、矩开> 或愛开》，為簡化之故以環形闡釋之。 此外，在製造MRAM陣列3期間，沉積或依序形成各相繼 層(亦即30、55、65等），且可以半導體界中已知之任何技術 中之選擇性沉積、微影處理、蝕刻等界定河麵裝置ι〇。在 至少鐵磁層45與55之沉積期間，提供磁場以設定較佳簡易 磁軸，供此配對之用（感應非等向性）。所提供之磁場產生磁 矩向里53與57尤較佳非等向軸。該較佳軸係選自與寫入字 線20及寫入位元線30呈45。夾角，現將述之。 現翻閱圖2，其中闡釋依本發明之MRAM陣列3之簡單平面 圖。為簡化對MRAM裝置1〇之描述，所有方向均將參考如所 示之X與y座標系統100 ’以及順時鐘轉動方向94與逆時鐘轉 動方向96。為進一步簡化描述’另假設N等於2，使得 裝置10包含在區15中具磁矩向量53與57以及所得之磁矩向量 40之三層結構。此外，僅顯示區15之磁矩向量，因為其將 切換。 ， 為闡釋寫入方法如何運作，假設磁矩向量兄及y之較佳 86326 -12- 1287233 非等向軸指向相對於負x與負y方向45。及相對於正x與正y方 向45。。舉一範例，圖2顯示磁矩向量53指向相對於負X與負y 方向45°。由於磁矩向量57 —般定向反平行於磁矩向量53， 故其指向相對於正X與正y方向45。。將利用此初始定向顯示 寫入方法之範例，現將述之。 在較佳實施例中，若寫入字元電流60係於正X方向流動， 則將其定為正，若寫入位元電流70係於正y方向流動，則將 其定為正。寫入字線20及寫入位元線30之目的係為於MRAM 裝置10内產生磁場。正寫入字元電流60將感應週遭寫入字 元磁場Hw 80，正寫入位元電流70將感應週遭寫入位元磁場 HB 90。在此範例中，由於寫入字線20係在MRAM裝置10上方， 位於構件之平面中，故對正寫入字元電流60而言，Hw 80將 被施加於MRAM裝置10之正y方向。類似地，由於寫入位元 線30係在MRAM裝置10下方，位於構件之平面中，故對正窝 入位元電流70而言，HB 90將被施加於MRAM裝置10之正X方 向。應知正副電流流動之定義係屬隨意，此處所定係供闡 釋之用。顛倒電流流動之效應係在改變MRAM裝置10内感應 之磁場方向。電流感應之磁場之行為係熟悉此技藝者所週 知，此處不再贅述。 現翻閱圖3，其中闡釋SAF三層結構之模擬切換行為。此 模擬係由具有近乎與本質非等向性相同磁矩（近乎平衡SAF) 而反鐵磁耦合之兩單區磁層組成，其磁化動態述如Landau-Lifshitz方程式。X軸係寫入字線磁場振幅（厄斯特），y轴則係 寫入為位元線磁場振幅（厄斯特）。如圖4所示，以脈衝序列100 86326 -13- 1287233 施加磁場，其中脈衝序列100包含為時間之函數之寫入字元 電流60與寫入位元電流70。 圖3中所示具有三操作區。在區92中並無切換。對在區95 中之MRAM操作而言，直接寫入方法奏效。當採用直接寫入 方法時，無需決定MRAM裝置之初始狀態，因為該狀態僅於 所寫入之狀態異於原儲存狀態時始切換。寫入狀態之選擇 係由寫入字線20與寫入位元線30兩者之電流方向決定。例 如若欲寫入T，則兩線之電流方向將為正。若構件中既存 者為T，且欲寫入T，則MRAM裝置10之最終狀態將繼續為 T。此外，若既存者為’0’，且欲寫入’Γ，則MRAM裝置10之 最終狀態將為T。當利用寫入字線與寫入位元線兩者之負 電流寫入’0’時，將獲得類似結果。故可以適當極性之電流 脈衝將任一狀態程式化為所要的T或Ό’，與其初始狀態無 涉。全篇揭示均將區95中之操作定為”直接寫入模式’·。 對在區97中之MRAM操作而言，觸發寫入方法奏效。當採 用觸發寫入方法時，在寫入前無需決定MRAM裝置之初始狀 態，因為每次寫入MRAM裝置時均會切換狀態，與對寫入字 線20與寫入位元線30所選之電流方向及相同極性電流脈衝 無涉。例如若初始儲存者為T，則在一正電流脈衝序列流 經寫入字線與寫入位元線後，裝置狀態將切換為Ό’。重複 正電流脈衝序列於所儲存之’0’狀態上，其將回復為T。故為 可於記憶體構件中寫入所要狀態，須先讀取MRAM裝置10之 初始狀態，並與待寫入狀態比較。讀取與比較可能需要額 外邏輯電路系統，包括用以儲存資訊之緩衝器及用以比較 86326 -14- 1287233 記憶體狀態之比較器。接著僅於所儲狀態與欲寫入狀態相 異時始窝入MRAM裝置1〇。此方法之優點之一在於可降低所 耗功率，因A僅切換相異位元。採用觸發窝入纟法之附加 優點在於僅需單極性電壓，因此可採用較小之n通道電晶體 驅動MRAM裝置。全篇揭示均將區97中之操作定為"觸發寫 入模式·’。 兩種寫入万法均包含供應電流#寫入字線2〇及寫入位元 線30，使得磁矩向量53與57如前述定向於兩較佳方向之一。
為充分解析此兩切換模式，現將提出描述磁矩向量兄、W 與40之時間進程之特殊範例。 現翻閱圖5，其中闡釋利用脈衝序列1〇〇寫入,厂至·^之觸^ 寫入換式。在此闡釋中，在0，磁矩向量53及57定向於4 佳方向，如圖2所示。將此定向定為τ。 、在V争I通正烏人i it電流6Q，其感應之〜⑽指向正 ，万向。正Hw8G之效應在於導致近乎平衡之反對齊腿以三力 搖晃（FLOP)’’，並成為近乎對施加場方向9〇。定向。鐵磁層4 與55間之有線反鐵磁切換交互作用較㈣㈣量53及仍 、角度向磁％方向偏折，且所得磁矩向量仙將應對於越 矩向：53及57間角度，並將與〜8〇對齊。故賴^ t時，万向94轉動。由於所得磁矩向量刪系磁矩向量幻及& 《向置和，故磁矩向量57亦於順時鐘方向94轉動。 =，導通正寫入位元電流7〇,其感應Μ。。因 仔磁矩向量4〇同時a Η # 方向，其效應在於導：：=y方向，並為Ηβ90指向正; ，有放磁矩向量40進一步於順時鐘方 86326 -15- 1287233 向94轉動，直到其大致定向於正χ與正y方向間45。處。故磁 矩向量53及57亦將進-步於順時鐘方向94轉動。 在t3争關閉正窝入字疋電流6〇，使得現僅9〇導引所 磁矩向量40，其現將定向於正X方向。磁矩向量53及57兩者 現-般將指向通過其非等向性帅不穩定點之角度。 在=争_閉窝入位几電流7〇，使得磁場力不影響所得磁 矩向量4G。因此’磁矩向量幻及㈣定位料其最接近之較 佳方向，以將非等向性能量降至最低。在此情況下，磁矩 向量53之較佳方向為相對於正乂及正χ方向β。。在t。時，此較 佳方向與磁矩向| q j # 3芡仞:if口万向主18〇〇，並被定為，〇，。因此， MR^M裝置1〇已切換至,〇,。應知亦可利用在寫入字線如與寫 田 泉30中之負電泥’藉由以逆時鐘方向％轉動磁矩向 量53、57及40而切換MRAM裝置1〇，但所示僅供闡釋之用。 見翻閱圖6 ’其中闡釋利用脈衝序列100寫入Ό，至，1，之觸發 寫模式所7^者係在tG、、、t2、t3及t4時之磁矩向量53血57 及所得磁矩向量40 ’如前述顯示以與電流及磁場相同方'向 將^RAM裝置10狀態自，〇，切換為，i，之能力。故乂趣裝置狀 狀1、係以觸發寫入模式寫入，與圖3之區97相對應。 、i寫入模式而a，假設磁矩向量53大小較磁矩向量57 ^ ’故磁矩向量40指向與磁矩向量53相同方向，但在零磁 =下大小較小。此不平衡磁矩致使傾向使總磁矩與外加磁 場對齊之偶極能破壞近乎平衡之之對稱。故僅可於 之給定極性方向中發生切換。 、 見翻閱圖7，其中闡釋利用脈衝序列100以直接寫入模式 86326 1287233 寫入’Γ至’〇’之範例。此處亦同，記憶體狀態初始為，丨，，而磁 矩向里53指向相對於負X與負y方向45。，磁矩向量57指向相 對於正X與正y方向45。。在如上述具正寫入字元電流6〇與正 寫入位元電流70之脈衝序列之後，如前述以與觸發寫入模 式邊似方式發生寫入。注意磁矩復於&時，搖晃，，但所得角 度因不平衡之磁矩與非等向性而自9〇。傾斜。在％後，mram 裝置10已切換至，σ狀態，而所得磁矩4〇如所期定向於正乂盥 正y方向中45。。當寫入，獲得類似結果，現僅具負寫 入字元電流60及負寫入位元電流7〇。 現翻閱圖8，其中閣釋當新狀態與已儲存之狀態相同時， 利用直接窝人模式寫人之範例。在此範例中，已儲存於囊μ ，置10中者為Ό’，且電流脈衝序列觸現重複儲存|〇，。磁矩向 153與57嘗試於、時’搖晃，，但因不平衡之磁矩須費力於抵 抗:卜力:磁場’故抵销轉動。因此，具有轉出相反狀態之附 加此里壁。在t2時’佔優勢之磁矩狀乎與正X軸對齊， 且與初始非等向性方向小於45。。在^時，磁場方向係沿正X :万向。並非進一步順時中轉動，系統現藉由改變相對於 卜加磁場之SAF磁矩對稱而降低其能量。被動磁矩^跨越χ 三且系統隨著佔優勢之磁矩幻之回到近乎其原始方向而 :疋。因此’再當移除磁場之時間%時，儲存於廳施。 ^狀⑮將維持為Ό，。此序列闡釋圖3中之區騎示之直接 4杈式<_。故在此轉換中， 元電流6。與寫入位元電流7。兩者中之…m 食λ ^ 4 <止％况，相反地，為 *、’、，藏在寫入字元電流60與寫入位元電流7〇中之負電 86326 -17- 1287233 流 若施加高磁場，最終能量隨搖晃而降低，並減除超過為 避免觸發事件之不平衡磁矩之偶極能量產生之附加能量障 ^以此觀之，將發生觸發事件，及區97所述切換。 可將施加直接窝入模式之區95擴充，亦即可將觸發模式 S97移至較高磁場，若時間咖4相等或盡量接近。叫在此 情況下，當導通寫入字元電流6〇時，磁場方向自相對於位 ^寺向軸45。方向開始，接著當寫入位元電流70導通時， 万向移至與位元非等向軸平行。此範例與典型磁場施 ^列類似。但現大致同時關閉窝入字元電流60與窝入位 疋電流70,使得磁場方向不進一步轉動。故外加磁場需大 到1Γ吏得所得磁矩向量4〇已隨寫入字元電流60與寫入位 兀電沭70兩者之導通而移動通過其硬軸不穩定點。現 可f發錢發窝入模式，因為磁場方向現僅轉動45。，而非 =。具大致重疊下降時間…之優點在於，現 場上升時間^與^之順序下，不具額外限制。故可以任 何順序開啟磁場，或者亦可大致重疊。 前述寫入方法具高選擇性，因4僅有具 t3間導通之寫入字元電流6〇盥 時間 裝置將切換狀態。此特徵于:Λ 兩者之M罐 元電流6。未導通而; ”、、1疋包成7〇導通時之脈衝序列1〇〇。 圖10,釋MRAM裝置10之狀態之對應行為。在t。時，磁矩向 ㈡與57以及所得之磁矩向量4〇定向如圖2所示。在脈衝序 於時間^開啟寫入位元電流7〇。在這段時間，Hb 90 86326 -18 - !287233 將導致所得磁矩向量40指向正x方向。 =万、、寫入冬元電流60從未開啟，故所得磁矩向量53與57從 =穿越其非等向性硬軸不穩定點轉動。結果當寫入位元電 錢於t3#關閉時，磁矩向量糾”本身將於最接近之較佳 方向重新疋位，在此情況下係於t。時之初始方向。故未切換 MRAM裝置1〇狀態。應知若窝入字元電流6〇於上述類似時間 導通且寫入位元電流7〇未導通，將發生相同結果。此特 斂在一陣列中僅有一 MRAM裝置切換，而另一裝置將維持於 其初始狀態。故可避免非所欲之切換，並將位元誤差率降 至最低。 圖11所示係一記憶體110，其包括一記憶體陣列112、一寫 入孚元解碼器114、一寫入字線驅動器116、一讀取字元解碼 器118、一讀取字線驅動器12()、一或多個感應放大器122、 一續取位元解碼器124、一寫入位元解碼器丨26、一寫入位元 驅動器128、一比較器130，及一輸出驅動器132。以多條線 將這些構件耦合在一起。例如讀取位元解碼器124接收由多 重位址信號組成之行位址。記憶體陣列1係可以觸發操作 切換之記憶體單元陣列。記憶體陣列112之記憶體單元之一 段為圖14中所示記憶體陣列200，其係以對圖1之記憶體陣列 3所述方法寫入之MRAM單元陣列，其中寫入係以四個45。步 驟產生，直到達成180。。在此特殊較佳單元陣列中，具有供 寫入操作及讀取操作用之個別字線及位元線。 讀取字元解碼器118接收一列位址，並耦合至讀取字線驅 動器12〇，其而後耦合至記憶體陣列112。對讀取而言，讀取 86326 -19- 1287233 字元解碼器118根據該列位址於記憶體陣列112中選擇一讀取 字線。以讀取線驅動器120驅動所選字線。接收行位址並耦 合於感應放大器122與記憶體陣列112間之讀取位元解碼器 124，根據該行位址自讀取位元解碼器124選擇一讀取位元 線，並自記憶體陣列112將之耦合至感應放大器122。感應放 大器122偵測邏輯狀態並將之耦合至輸出驅動器132與比較器 130。輸出驅動器132係供讀取之用，其提供資料輸出信號 DO。對寫入操作而言，比較器130比較感應放大器122提供 之所選單元之邏輯狀態與資料輸入提供而欲寫入之邏輯狀 態。 寫入字元解碼器114接收列位址並耦合至寫入字線驅動器 116，其而後耦合至記憶體陣列112。對寫入而言，寫入字元 解碼器114根據該列位址於記憶體陣列112中選擇一寫入字 線，且寫入字線驅動器116而後驅動該所選之寫入字線。寫 入位元解碼器126接收行位址並耦合至寫入位元驅動器128， 其耦合至記憶體陣列112。寫入位元解碼器126根據該行位址 選擇一寫入位元線，且寫入位元驅動器128而後驅動所選之 寫入位元線，以觸發所選單元之狀態。 由於記憶體陣列112係一觸發記憶體，寫入觸發操作僅於 單元之邏輯狀態需跳動，俾使所選單元達成所欲之結果邏 輯狀態時始完成。故比較器130自感應放大器122接收所選單 元上之讀取操作之輸出，並決定是否所選單元已具所要之 邏輯狀態。若由列及行位址決定之所選單元果真具有所要 之邏輯狀態，則終止寫入操作。若所選單元之邏輯狀態異 86326 -20- 1287233 於所要狀態，則比較器指示寫入位元驅動器128繼續寫入， 且所選寫入位元線之寫入位元驅動器驅動所選寫入位元 線。 圖12中所示係圖11之記憶體110之一部份，其包括耦合至 寫入字線WL之寫入字線驅動器116 ;耦合至寫入位元線BL之 寫入位元驅動器128 ;及耦合於寫入字線WL與寫入位元線BL 之交點之單元134、136、138及140。為寫入之故，對足以使 得沿一條所選字線WL之記憶體單元中之第一角度變化之時 間而言，提供電流至所選之字線WL，同時所選之寫入位元 線中無電流流動。在電流仍流經所選寫入字線時，流經所 選寫入位元線之電流會導致所選記憶體單元之第二角度變 化。而此第二角度變化僅於載流寫入位元線與寫入字線之 交點發生。在電流仍流經寫入位元線時，中斷流經所選寫 入字線之電流會導致所選記憶體單元中之第三角度變化。 而此第三角度變化僅於所選寫七位元線與所選寫入字線之 交點發生。當流經所選寫入位元線之電流中斷時，發生所 選記憶體單元之第四角度變化。 參考圖13之計時圖進一步解釋記憶體110之寫入操作。讀 取操作與寫入觸發操作兩者均係藉由一讀取字線WLA之致 動所示之列或行位址中之變化而起始，示如圖13。雖然直 到已決定需跳動之邏輯狀態，方可執行寫入，但在感應放 大器提供其輸出且比較器決定是否需跳動邏輯狀態前，即 可如致動之寫入字線所註記，開始寫入期。致動（導致電流 流過）寫入字線確實導致所選單元以及沿所選寫入字線之所 86326 -21 - 1287233 有單兀中<第一角度變化，但若電流中斷而未致動寫入位 元線，則此變化相反。 故了於比較咨執行決定前致動所選寫入字線，因為僅藉 由電流之移除即可使第一角度變化相反。此須係歸因於所 有在所選窝入字線上之單元均歷經第一角度變化且除其 中之外所有都被選擇之情況。但僅有所選單元歷經第二 角度變化’且僅於致動寫入位元線時發生。所示係在比較 °°已决疋邏輯狀態變化是否符合所期後始發生。所示第一 角度變化自〇。至45。，第二變化則自45。至90。。所示第三角度 變化係當關閉（中斷）寫人字線時發生。所示係自 所示之最終角度變化為第四角度變化，且於關閉寫入位元 、泉時表生。所示之此角度變化係自135。至1⑽。。 此亦顯示寫入之最終階段可於啟示另一週期之次一位址 變化後繼續。位址A變為位址B，並導致選擇讀取字線B。 此舉不會干擾先前所選單元之寫人。此描緣—讀取字線變 化’但即使位址係—僅有行變化，使得所選讀取字線不變， 則持續電流流動不致對寫人之完成造成不利影響。此外亦 >王意在週期開始於啟動寫入致動非屬必要，因為所有週期 均係以讀取操作開始。_已啟動寫人位元線，但寫入致動 ^唬之啟動仍需夠早。 以上解釋係與選擇單―單元時有關，但此僅係為利於了 之I::貫際上’―般可如圖U所示，藉由具多條信號線 4件間之信號連結而選擇多個單元。故例如若記惊體11〇 係一 xl6記憶體，則比較器丨實 · w 130只際對各所選單元分別執行16 86326 -22- 1287233 種不同比較中之一種。在這16種比較中，僅有指示不匹配 者會導致所選單元之寫入操作不匹配。結果匹配之所選單 元將不跳動。 圖14中所示係部份記憶體陣列200，以及合併構成記憶體 核心201之複數個驅動器、解碼器與感應區塊。該部份記憶 體陣列 200 包括 MRAM 裝置 202、204、206、208、210、212、213、 214、216、218、220、222、224、226、227 及 228。這些 MRAM 裝置均具三電流徑。顯示此三路徑之第一電流徑與第二電 流徑彼此正交，代表寫入路徑。此兩路徑攜載信號，如圖12 與13所示，以切換單元之邏輯狀態。所示第三電流徑係具45 度角之電阻器，代表經過程式化於兩可能磁組狀態之一之 磁組穿隧接面之讀取電流徑。記憶體陣列200進一步包括分 別對應於 MRAM 裝置 202、204、206、208、210、212、213、214、 216、218、220、222、224、226、227 及 228之第三電流徑（讀 取電流徑）串聯之選擇電晶體230、232、234、236、238、240、 242、244、260、262、264、266、268、270、272 及 274。連結 選擇電晶體，使得這些電晶體之一電流電極耦合至第三電 流徑，並使第二電流電極耦合接地（VSS)。選擇電晶體裝置 及MRAM裝置之各組合均具一記憶體單元。 記憶體核心201包括行經MRAM裝置之第一電流徑執行之 寫入字線 WWL0、WWL1、WWL2 及 WWL3 〇 WWL0 行經 MRAM 裝置 202、210、216 及 224。WWL1 行經 MRAM 裝置 204、212、218 及 226。WWL2 行經 MRAM 裝置 206、213、220 及 227。WWL3 行 經MRAM裝置208、214、222及228。記憶體陣列200進一步包 86326 -23- 1287233 括行經MRAM裝置之第二電流徑執行之寫入位元線WBLO、 WBL1、WBL2 及 WBL3。WBL0 行經 MRAM 裝置 202、204、206 及 208。WBL1 行經 MRAM 裝置 210、212、213 及 214。WBL2 行經 MRAM 裝置 216、218、220 及 222。WBL3 行經 MRAM 裝置 224、226、227 及228。記憶體陣列200另包括耦合至選擇電晶體之閘極之讀 取字線RWL0、RWL1、RWL2及RWL3。RWL0耦合至選擇電晶 體230、238、260及268。RWL1耦合至選擇電晶體232、240、262 及270。RWL2耦合至選擇電晶體234、242、264及272。RWL3 耦合至選擇電晶體236、244、266及274。記憶體陣列200並包 括讀取整體位元線RGBL0與RGBL1群選擇線GS0、GS1、GS2 與 GS3。 記憶體陣列200進一步包括群選擇電晶體250、252、254、 256、276、278、280與282，供耦合記憶體單元之群至讀取整 體位元線之用。記憶體陣列200中亦包括局部位元線251、 253、255、257、277、279、281 與 283，各耦合至 MRAM裝置第 三電流徑供其群之用。亦及各群均具這些局部位元線之一。 電晶體250與252具耦合在一起並耦合至讀取整體位元線 RGBL0之第一電流電極。電晶體254與256具耦合在一起並耦 合至讀取整體位元線RGBL0之第一電流電極。電晶體276與278 具耦合在一起並耦合至讀取整體位元線RGBL1之第一電流電 極。電晶體280與282具耦合在一起並耦合至讀取整體位元線 RGBL1 之第一電流電極。電晶體 250、252、254、256、276、278、 280與282各具耦合至局部位元線25卜253、255、257、277、279、 281與283之第二電流電極。局部位元線251、253、255、257、 86326 -24- 1287233 277、279、281 與 283 分別耦合至 MRAM 裝置 202 與 204、206 與 208、 210 與 212、213 與 214、216 與 218、220 與 222、224 與 226 及 227 與 228。 群選擇線GS0耦合至群選擇電晶體250與276。群選擇線GS1耦 合至群選擇電晶體252與278。群選擇線GS2耦合至群選擇電 晶體254與280。群選擇線GS3耦合至群選擇電晶體256與282。 記憶體核心201，除記憶體陣列200之外，上包括寫入行解 碼器/驅動器283、284、285與286 ;寫入列解碼器/驅動器287、 289、291與293 ;讀取列解碼器/驅動器288、290、292與294 ; 及讀取行解碼器/感應放大器295與296。寫入行解碼器/驅動 器283、284、285與286分別連結至寫入位元線WBL0、WBL1、 WBL2與WBL3。寫入列解碼器/驅動器287、289、291與293分 別搞合至寫入字線WWL0、WWL1、WWL2與WWL3。讀取列 解碼器/驅動器288、290、292與294分別耦合至讀取字線 RWL0、RWL1、RWL2與RWU。讀取行解碼器/感應放大器295 與296分別耦合至讀取整體位元線^^通^與RGBL1。 在此範例中，在操作中，經由一所選寫入字線施加電流（諸 如WWL0)及一所選寫入位元線（諸如職]^)而寫入一 MRAJV^ 置（諸如MRAM裝置202)，俾觸發記憶體狀態。此外，若記憶 m單元係一直接寫入單元而非一觸發單元，即可直接經由 WWL0與WBL0將狀態寫入。藉由電流之流經特定MRAM裝置 之寫入字線與寫入位元線而選擇所有的MRAM裝置。mram 裝置（諸如MRAM裝置202)之狀態讀取係藉由施加足量電壓至 其對應之選擇電晶體之閘極為之，諸如經由讀取字線RWL〇 之電晶體230 ;藉由施加足量電壓至對應之群電晶體為之， 86326 -25- 1287233 諸如經由群選擇線GSO之電晶體250 ;以及藉由對所選MRAM 裝置狀態之感應為之，在此範例中，MRAM裝置202係經由 讀取整體位元RGBL0，藉由行解碼器/感應放大器296為之。 由MRAM裝置構成之一群之第三電流徑已連結在一起。故由 單元本身加至讀取整體位元線之電容受限於在該群中之單 元。電晶體250與252亦具共同連結之電流電極，而閘極耦合 至不同選擇線。其具有疊置群使其具共用整體位元線以及 藉由個別整體選擇線達成群間選擇之效應。故於列方向上 具有附加線，而在行方向中較少。優點在於列方向中之線 數之增加可供單元中之各群使用。若群係32被視為係較佳 量，則對遠距之32單元具有附加整體選擇線。對未疊置情 況而言，各行均具一讀取整體位元線，而非疊置情況中之 每兩行具一。故與疊置情況相較，未疊置情況對每兩行係 一額外讀取整體位元線，其係兩倍單元寬度。故在疊置位 元線之喜好上之兩難顯而易見。此空間優點可用以增加線 之尺寸，以降低其電阻；或縮減記憶體核心；或兩者。 此外，藉由寫入與讀取線之隔離，寫入線之一端可即可 直接連結至電源VDD，無需讀取與寫入共用相同線時所需 之第二電流切換。故寫入驅動器之總面積較小且記憶體核 心之平均位元尺寸較小。藉由在讀取與寫入間之線切換之 消除，亦可在無損及讀取電路之虞下，將寫入電壓造成之 性能最佳化。此外，由於選擇電晶體不接收寫入電壓，故 可將選擇電晶體尺寸做得更小得多，因為其無需接收寫入 位準電壓。此可縮減記憶體單元尺寸。當具有供不同電壓 86326 -26- 1287233 需求用之電晶體情況係屬常態時尤為顯著。 圖15中所示係由]MRAM裝置202及電晶體230組成之記憶體 單元之剖面圖。其中顯示MRAM裝置之共用構件，其配置具 有圖14之架構優點。在MRAM技術之一典型應用中，MRAM 裝置將位於具延伸性邏輯，諸如微處理器之電路上。在此 情況下，將具有數層金屬，以容納邏輯設計，且將於已形 成該等金屬層後始得以製造MRAM裝置之儲存構件。此係因 典型穿隧接面無法在較攝氏400度高之溫度下而不受損。 MRAM裝置202包括一穿隧接面300、互連結306及互連結304 與寫入電流徑314及302。互連結304亦係局部位元線251。電 晶體230包括一源極324、一汲極322及一閘極323。電晶體230 之汲極322經由互連結318、互連結308、互連結310與互連結312 連結至MRAM裝置202，構成金屬層供邏輯之用。眾所週知 這些金屬互連結層係以通道互相連結。寫入電流徑314係於 與互連結318相同之金屬層中形成。閘極323係周期性連結至 互連結320之讀取字線RWL0的一部分。利用互連結320降低 RWL0之電阻。此係常見之帶狀技術，以避免多晶矽之電阻 過高。 圖16中所示係如圖15中所示之MRAM裝置202及電晶體230 之剖面圖。此剖面延伸包含MRAM裝置210與電晶體238。其 中顯示與互連結如互連結310同層之讀取整體位元線 RGBL0 〇注意穿隧接面300及WWL0自剖面線偏移，故不在圖 16中。存在圖16中之部分MRAM裝置210為寫入位元線WBL1。 與MRAM裝置202類似，MRAM裝置210之第三電流徑藉由互 86326 -27- 1287233 連結340、互連結338、互連結336、互連結334與互連結330連 結至電晶體232。互連結330與306分別提供至MRAM裝置210 與202之穿隧接面之直接連結。這些剖面顯示可於無需需要 特殊處理之罕見結構下製作此架構。 圖17中所示係圖14中所示之替代品之一部份。在此情況 下，在各群中之記憶體單元配置成一系列記憶體。相鄰位 元單元之複數個群各串聯至一參考處。在此情況下，該參 考處接地。在此替代品中並無局部位元線。以類似裝置代 碼表示類似外型。 圖18所示係一 MRAM架構350，其一般具有一陣列352、一 位元寫入驅動器354、一計時器356、一字組寫入解碼器358、 一字組寫入驅動器360、一位元寫入解碼/比較362及參考處 364。應知為簡明闡釋寫入或程式操作之故，並未闡釋與 MRAM架構350有關之讀取電路系統。 陣列352具複數條平行寫入位元線，諸如寫入位元線366、 367、368、369、370與371。陣列352亦具複數條寫入字線， 諸如寫入字線374、375與376。在各字線與位元線交點處係 一 MRAM記憶體單元，為便於闡釋之故以一圓圈表之。電源 VDD連結至各位元線與各字線。利用位元線電流lb與字線電 流Iw程式化各MRAM記憶體單元。此外，各位元線均具一與 其有關之顯著寄生電阻Rb。 在位元寫入驅動器354内者係複數條位元線或行選擇電晶 體，諸如寫入行解碼電晶體開關390-395，其各具由位元寫入 解碼/比較電路362提供之控制信號控制之閘極。電晶體390 86326 -28- 1287233 之汲極連結至位元線366中之一底部記憶體單元，閘極連結 至控制信號B0-0，及源極連結至第一共用軌397。電晶體391 之汲極連結至位元線367中之一底部記憶體單元，閘極連結 至控制信號B0-1，及源極連結至第一共用軌397。電晶體392 之汲極連結至位元線368中之一底部記憶體單元，閘極連結 至控制信號B0-31，及源極連結至第一共用軌397。電晶體393 之汲極連結至位元線369中之一底部記憶體單元，閘極連結 至控制信號B1_0，及源極連結至第二共用軌399。電晶體394 之汲極連結至位元線370中之一底部記憶體單元，閘極連結 至控制信號B1-1，及源極連結至第二共用軌399。電晶體395 之汲極連結至位元線371中之一底部記憶體單元，閘極連結 至控制信號B1-31，及源極連結至第二共用軌399。金屬選用 部398連結至第一共用軌397與第二共用軌399，以選擇性連 結第一共用軌397至第二共用軌399。應知易於使用金屬選用 部398之施行之變化。例如為以下即將描述之故，可先將第 一共用軌397與第二共用軌399以可程式化熔絲連結在一起， 接著視需要而將之選擇性燒斷或切斷，其原因如後。供第 一共用軌397之預充電之用之預充電電晶體402具有連結至等 於（VDD-Vt)之電壓電位之源極’其中Vt為行選擇電路中使用 之N通道電晶體之臨限電壓。電晶體402之閘極連結至位元 寫入解碼/比較電路362之預充電控制信號P0。電晶體402之 汲極連結至第一共用軌397。第一共用軌397與Vss間存在寄 生電容405。供第二共用軌399之預充電之用之預充電電晶體 404具有連結至等於（VDD-Vt)之電壓電位之源極。電晶體404之 86326 -29- 1287233 閘極連結至位元寫入解碼/比較電路362之預充電控制信號 P1。電晶體404之汲極連結至第二共用軌399。 參考電路364經由導體416提供至電晶體410之汲極之參考 電流Iref。電晶體410之汲極連結至其閘極與電晶體412之間 極。電晶體410之源極連結至一清除電壓參考端子乂％。電晶 體412之源極連結至該清除電壓參考端子Vsse。電晶體412亦 具一汲極。電晶體414之閘極連結至導體416。電晶體414之 源極連結至導體418。電晶體414之閘極與電晶體410之閘極 間導體416之寄生電阻近乎較電晶體414之源極與Vsse間導體 418之電阻大十倍。 電晶體414之汲極連結至電晶體420之汲極，而電晶體420 之閘極連結至其汲極以及電晶體424之閘極。電晶體420之源 極連結至電晶體422之汲極。電晶體422之源極連結至VDD。 電晶體424之源極連結至電晶體426之汲極。電晶體422之閘 極連結至電晶體426之閘極，俾接收由位元寫入解碼/比較電 路362提供之控制信號，將其標示為A1。電晶體426之源極連 結至Vdd。電晶體424之汲極連結至電晶體430之汲極，其中 電晶體430之汲極連結至其閘極以及電晶體434之閘極。電晶 體430之源極連結至電晶體432之汲極。電晶體432之閘極連 結至VDD，而電晶體432之源極則連結至vss。電晶體434之汲 極連結至第二共用軌399。電晶體434之源極連結至電晶體436 之汲極。電晶體436之閘極連結至位元寫入解碼/比較電路362 提供之控制信號C1。電晶體436之源極連結至Vss。電晶體412 之汲極連結至電晶體440之汲極，其中電晶體440之汲極連結 86326 -30- 1287233 至其閘極以及電晶體444之閉極。電晶體440之源極連結至電 晶體442之汲極。電晶體442之源極連結至VDD。電晶體444之 源極連結至電晶體446之汲極。電晶體446之源極連結至Vdd。 電晶體446之閘極連結至電晶體442之閘極，形成一控制端 子，以接收位元寫入解碼/比較電路362提供之計時信號A〇。 電晶體444之汲極連結至電晶體450之汲極，其中電晶體45〇 之汲極連結至其閘極以及電晶體454之閘極。電晶體45〇之源 極連結至電晶體452之汲極。電晶體452之源極連結至v。電 晶體452之閘極連結至VDD。電晶體454之源極連結至電晶體456 之汲極。電晶體456之閘極連結至位元寫入解碼/比較電路362 提供之控制信號C0。電晶體456之源極連結至Vss。電晶體454 之汲極連結至第一共用軌397。 此處所述位元寫入解碼/比較電路362提供控制信號A、B、 C與P。計時器356具連結至位元寫入解碼/比較電路362之第 一輸入之第一輸出。位元寫入解碼/比較電路362具接收多位 元輸出資料DATA OUT之第二輸入；接收多位元輸入資料 DATA IN之第二輸出，以及接收多位元之位元位址之第四輸 入。計時器356之第二輸出連結至字組寫入解碼器358之第一 輸入。字組寫入解碼器358之第二輸入接收一多位元字元位 址。字組窝入解碼器358之輸出連結至字組寫入驅動器36〇之 輪入。夺組寫入驅動器360具複數個輸出，各連結至記憶體 陣列352之預定列或字線。在所示型式中，電晶體4〇2、4〇4、 446、444、442、440、420、422、424 與 420 係 p 通道電晶體， 其它在圖18中所示電晶體均為N通道電晶體。應知位元寫入 86326 -31 - 1287233 驅動之細部如圖18所示。為簡化之故，並未闡明字組寫入 驅動詻360之細邵，但其具有與位元寫入驅動器354類似結 構0 在操作中，MRAM架構350具有複數個記憶體單元，諸如 1己憶體單元380 ’其係以列與行組織化，該等複數個記憶體 單元各位於列與行之交點處。複數條寫入位元線，諸如寫 入位元線366,與複數條窝入字線相交。寫入位元線各具一 第一端與一第二端。類似地，各寫入字線均具一第一端與 一第二端。電流在一所選之寫入位元線與一所選之寫入字 線上自第-端流至第二端，造成對位於兩線交點處之記憶 體單元之寫入操作。複數條寫入位元線之第一端直接連結 至共用節點或匯流排(亦即軌)。在所示型式中，共用節點為 電源端子VDD。應知圖18中之電源端子可顚倒而將第一端連 結至Vss。此外，提供電晶體開關（未圖示），以連結第一端 處之共用節點至預定電源端子。應進一步了解此處所述均 可應用於圖18之寫入字線。 /入、儲存及讀取資料於陣列352。字組寫入解碼器致使 子組寫入驅動器於陣列352中選擇一字線，以執行寫入操 :。：似地，位元寫入解碼/比較電路362致使位元寫‘入驅動 时354選擇陣列352《_行或位元線，以執行寫入操作。陣列 =之定址之記憶體單元為所選之位元線與字線之交點。計 =356提供相關計時資訊予字組寫人解碼器358與位元寫i 電路362。利用以下併同圖斯示用以產時 叙料間延遲構件，設計於計時器说内產生 86326 -32 - 1287233 對電壓/溫度（ντ)較不敏感。 在位元寫入驅動器354内具有兩位元群。第一位元群之位 元線經由各寫入行解碼開關390-392連結至第一共用軌397。 類似地，第二位元群之位元線經由各寫入行解碼開關393-395 連結至第二共用軌399。在位元寫入驅動器354内，具有三級 串聯之電流鏡，其中第一級的一半係由持續導通之電晶體 410、412與414構成，亦即電晶體410持續導通。各共用軌397、 399分別連結至可切換電流鏡級419與可切換電流鏡級425。 可切換電流鏡級421與423間分別耦合於可切換電流鏡級 419、425與第一級間。 在圖18中，電晶體440、442、444與446構成可切換電流鏡 級421，電晶體450、452、454與456構成可切換電流鏡級419。 電晶體420、422、424與426構成可切換電流鏡級423，電晶體 430、432、434與436構成可切換電流鏡級425。三級之串聯電 流鏡兩者均係自共用參考處364偏壓。來自參考處364之參考 電流Iref流經第一鏡級之共用Ν通道鏡裝置、電晶體410至無 雜訊之隔離接地端子，以Vsse標示之，其中V’係表”清除π。 電晶體410之閘極電壓構成來自Iref電流之參考電壓，並藉由 設定經過電晶體412至Vsse之參考電流而耦合至中間可切換電 流鏡級421。類似地，電晶體410之閘極電壓構成來自Iref電 流之參考電壓，並藉由設定經過電晶體414至Vss。之參考電流 而耦合至中間可切換電流鏡級423。 典型之參考處364實際位於積體電路上遠離（相對）圖18中 所示其它模組處，因為參考處364 —般為其它電路系統（未圖 86326 -33- 1287233 示）共用。因此，自參考處364攜載Iref至包括電晶體410、412 與414之第一鏡級之導體電阻極大。為將在此導體上之電阻 性壓降降至最低，在位元寫入驅動器354中之三電流鏡級各 具一預定設計之電流放大，其顯著至足以使得寫入驅動電 流大到（例如毫安培範圍）得以施行寫入操作，藉以使得Iref 電流最低（例如毫安培的十分之一）。此外，經過電晶體410 之參考電流Iref持續導通為待命電流。因此，將Iref降至最低 可減少所耗待命功率量。所示自電晶體412與414至電晶體410 與電流鏡之可切換級之電流鏡比僅供示例之用，其在各鏡 級内之因子為10。因此，流經電晶體412與414之電流為流經 電晶體410電流的10倍。設計導體416與418使得因寄生電阻 造成之壓降盡可能相等。在圖18所示型式中，所示導體416 之寄生電阻為10R，而所示導體418之寄生電阻為R，其中R 係任意電阻單位。換言之，導體416與418經處理而與使物理 性質（寬、長、深、材料類型等）造成10:1之寄生電阻比。清 除（亦即未歷經來自其它來源之電壓過渡）Vsse接地端子以及 在導體418與416上之平衡電阻性壓降之存在，使得電晶體414 與412之閘極對源極電壓等於電晶體410之閘極對源極電壓。 圖19中所示係有助於瞭解圖18之MRAM架構350之寫入操作 之圖。圖19闡釋陣列352之記憶體單元中之任一個之寫入字 線電流與窝入位元線電流間之大小與計時關係。在所示型 式中，將假設一觸發MRAM窝入操作。為施行寫入至預定之 記憶體單元，首先需於tenl時起，在一固定過渡時間tRW内， 將寫入字線電流自零（或近乎零）升高至一預定大小。窝入字 86326 -34- 1287233 線電流大致維持定值直到ten3時。在一觸發操作中，只要一 自一記憶體位址解碼操作中辨識出一預定記憶體單元且在 ten2前’即須決定該位址處之際有資料值為何。若新資料值 與既有儲存之邏輯值相同（亦即於位元寫入解碼/比較電路 362中施行比較步驟），則不施加寫入位元線電流，且不對該 記憶體單元施行完全寫入操作。換言之，位元寫入解碼/比 較電路362用以對一給定位址（位元位址）比較既有資料值（資 料輸出）與所要之輸入資料值（資料輸入），以決定是否需施 行觸發操作。在ten2時起，在一固定過渡時間tRB内，將寫入 字線電流自零（或近乎零）升高至一預定大小。所示字元電流 大小與位元電流大小相異僅係供闡釋與闡明之用，該兩電 流大小可相同。寫入位元線電流大致維持定值直到ten4時。 在U時’字線電流過渡在一固定過渡時間tFW内回到近乎零 值。在ten4時，位元線電流過渡在一固定過渡時間tFB内回到 近乎零值。 與寫入操作有關之事件之精確計時界定如圖18之計時器 356產生之tenl、ten2、ten3與ten4。計時器356之詳細施行示如圖20。 計時器356具一輸入端子，以接收自寫入操作之起始產生之 輸入致動信號IN。反相器460之輸入連結至輸入致動信號。 反相器460具有連結至電阻器462之第一端子之輸出。電阻 器462之第二端子連結至電容器464之第一電極以及反相器 463之輸入。電容器464之第二電極連結至電壓參考端子，以 Vss標示之。反相器463之一輸出提供信號enl並連結至反相器 466之輸入。反相器466之輸出連結至電阻器468之第一端子。 86326 -35- 1287233 電阻器468之第二端子連結至電容器470之第一電極與反相器 472之輸入。電容器470之第二電極連結至電壓參考端子。 反相器472之輸出提供信號en2並連結至反相器474之輸入。 反相器474之輸出連結至電阻器476之第一端子。電阻器476 之第二端子連結至電容器478之第一電極與反相器480之輸 入。電容器478之第二電極連結至vss電壓參考端子。反相器480 之輸出提供en3信號並連結至反，相器482之第一端子。反相器 482之輸出連結至電阻器484之第一端子。電阻器484之第二 子連結至電容器486之第一電極與反相器488之輸入。電容 态486之弟一電極連結至Vss電壓參考端子。反相器488之輸出 提供en4信號。 此外，enl信號連結至NAND閘490之第一輸入。en3信號連 結至反相器491之輸入。反相器491之輸出連結至NAND閘490 之第二輸入。NAND閘490之輸出提供計時信號予字組寫入解 碼器358。en2信號連結至NAND閘492之第一輸入。en4信號連 結至反相器493之輸入。反相器493之輸出連結至NAND閘492 之第二輸入。NAND閘492之輸出提供計時信號予位元寫入解 碼/比較電路362。 欲使時間tenl、ten2、U與U間之相對差異與製程、電壓及 溫度變化無關。在操作中，計時器356具有複數個RC(電阻/ 電容）延遲級。例如電阻462與電容464構成第一 RC延遲級。Rc 延遲級對製程、電壓及溫度導致之電路變化提供一定程度 之免疫性。在計時器356内各延遲級將一精確延遲自其輸入 子引至其輸出端子’並決定enl、en2、en3與en4信號中之 86326. -36- 1287233 特疋—個。此外，輸出enl-en4彼此相對精確對時。計時器356 建立j信號enl-en4具有直接對應於圖192W_U之計時。因 此，信號eni與en3之計時建立圖19之寫入字元電流脈衝之起 始與完成。信號en2與en4之計時建立圖19之寫入位元電流脈 衝之起始與完成。NAND閘490之輸出供予字組寫入解碼器 358，NAND閘492之輸出供予位元寫入解碼/比較電路％]。 j寫入操作期間，需精確控制寫入字線與窝入位元線之 預疋電現大，且其在數毫安培數量級。以位元寫入驅動器Μ# 及參考處364施行大小控制功能。如前述，由參考處3料提供 之參考電流Iref經由位元寫入驅動器354之串聯電流鏡級放 大。為降低待命漏電流，使串聯電流鏡之第二與第三級可 t換。僅於寫入操作期間以計時信號八與^導通可切換電流 釦級。連結至位元寫入解碼/比較電路之計時器3兄之輸 出，產生啟動可切換電流鏡級之控制計時信號人與匚，以及 啟動行解碼開關390-395之控制計時信號B。 圖21中所示係與切換控制信號A、B&c有關之計時。在 所闡釋之型式中’在解碼邏輯中存在—有效位址（未圖示）。 啟始-寫入操作之邏輯電路系統（未圖示）已接收—啟動低外 :寫入致動信號。隨寫入操作之開始而啟始之功能之一在 於產生對計時器356之輸人信號m。外部寫人致動信號僅需 於所示計時範例期間啟動，供預定時間量之用。在寫入期 間:提供-有效資料輸人至位元寫人解碼器/比較電路脱。 在寫入操作期間，當位元寫入解碼器/比較電路Μ] 一得到解 碼之位址，即啟動控制信號A(A0或A1等，視解碼之位址值 86326 -37- 1287233 而定）。控制信號AO開啟第二可切換電流鏡級，使得放大電 流自第一電流鏡級流進初始為控制信號C0關閉之第三可切 換電流鏡級。值此期間，與第二及第三可切換電流鏡級有 關之寄生電容為所得電流流動充電且相關電壓趨於穩定。 同時執行讀取操作，並將自讀取輸出之資料提供予位元寫 入解碼器/比較電路362。位元寫入解碼器/比較電路362比較 來自資料輸出信號之位元輸入與來自資料輸入信號之位元 輸入，以決定是否需要寫入觸發操作。接著位元寫入解碼 器/比較電路362藉由視解碼之行位址而僅啟動B0-0至B0-31或 Β1-Ό至B1-31之一而提供啟動B控制信號。由於未啟動C0，故 無電流流經所選之寫入位元線。在一型式中，於執行讀取 操作後即啟動B信號。在另一型式中，於完成讀取操作前即 可啟動B信號。只要一由位元寫入解碼器/比較電路362決定 觸發一定址之記憶體單元，即由位元寫入解碼器/比較電路 362啟動信號C。信號C之啟動，視啟動C0或C1而導通電晶體 456或電晶體436。此時電流開始流經已定址之寫入位元線。 應再注意雖然此處所述係專供寫入位元線電路之用，寫入 字線電路系統亦可存在相同操作（未詳示）。寫入字線電路系 統之一差別在於可在決定是否觸發前，即產生C控制信號。 如先前併同圖19所釋，只要控制信號C一啟動，且電流開 始流經寫入位元線一段特定過渡時間tRB，即需自接近零電 流變為高電流。時間tRB之過渡需大致為定值，與寫入電流 大小及電壓與溫度變化無涉。定值過渡時間係由MRAM架構 350提供。只要一啟動控制信號C0，可切換電流鏡419即經由 86326 -38- 1287233 寫入位元線之寄生電阻RB與共用軌397之寄生電容405汲取定 電流Is。由於經由電阻RB導通之定電流Is為寄生電容405之 函數，故可利用RC網路製作對電壓與溫度變化更不敏感因 而大致為定值之寫入電流ffi之過渡時間。藉由改變RC時間 常數值即可調整過渡時間TRB為相異值。此調整係當採用共 用軌399時，使金屬選用部398直接連結共用軌397至共用軌399 而於MRAM架構350中達成。應知金屬選用部398係一習知電 路設計技術，其使得設計者得以提供連結，並接著產生包 含該連結之新光罩，俾於積體電路中施行連結軌設計。除 金屬選用部外，亦可採用其它連結技術。例如可採用可程 式化熔絲或電晶體開關以完成連結，俾如所期般調整過渡 時間TRB。傳導徑使得定電流Is所見電容成倍，因此使得寫 入電流IB之過渡時間TRB成倍。雖然所示係以單一金屬選用 部連結兩共用軌，應知可以任意數量之金屬選用部連結連 接多段共用軌段。 復參閱圖19，在過渡時間外，流經寫入位元線之電流維 持於一固定預定值。此質係由參考電流Iref及經過三串聯電 流鏡級之放大因子決定。當這些電流係處於其上升電流值 時，維持iword與ibit電流於定電流值對製程、溫度及電壓變 動十分重要。MRAM單元需要精確程式化電流，而這些需求 對溫度、電壓及許多製程條件十分敏感。因此亦須使程式 化電流不敏感，俾確保穩定與精確程式化。故利用不敏感 電路系統，諸如能帶隙參考電壓產生器，使得產生參考電 流Iref之電流參考364對溫度及電壓不敏感。 86326 -39- 1287233 在定電流期末，在圖19中之ten4，關閉控制信號CO，如圖 21所示。過渡時間tFB係以與前述之過渡時間tRB相同方式達 成。此舉完成寫入期，其中如圖19所示採用寫入字元電流 及寫入位元電流觸發所選記憶體單元。因此，亦可於寫入 期完成處關閉控制信號B0與A0。一般而言，可使寫入操作 與次一讀取或寫入期重疊。若後續期係需以相同電流鏡啟 動之寫入操作，則可於後續寫入期維持啟動A0(未圖示）。 在寫入期末，共用軌達到近乎VDD-Vt之電壓，其中Vt為先 前啟動之行解碼開關之臨限電壓，諸如供作行解碼開關390 用之電晶體。在所示型式中，Vt為金氧半電晶體之臨限電 壓。若立即施行另一寫入操作，則啟動之行解碼開關可立 即導通，因為啟動之行解碼開關之閘極對源極電壓隨即接 近Vt電位。但若後續寫入操作係於先期之第一寫入操作後 一長段時間始發生，則共用軌397之電位會因電荷經由電晶 體454洩漏或因共用軌397上之其它裝置之接面漏電流而向Vss 降壓。若當行解碼開關390為控制信號B0-0導通時，在共用 軌397上發生電位下降，則與寫入位元線有關而完全充電至 VDD之寄生電容會經由行解碼開關390放電於共用軌寄生電容 405中。此在寄生電容405間之電荷共享造成流經所選寫入位 元線之潛在損害電流突波。電流突波可造成在寫入位元線 上之任何所選單元之非預期寫入操作。為避免此問題，以 電晶體402與404標註之欲充電電路致使共用軌397與399在寫 入操作間維持於VDD-VT，而VDD-VT係由趨近於VDD-VTi參考處 364產生之電壓。以位元寫入解碼/比較電路362提供圖21中 86326 -40- 1287233 所示控制信號PO，以控制電晶體402與404。在寫入操作期間 使控制信號Ρ(Ρ0、P1等）不傳導。預充電電壓之值可不遠高 於Vdd-Vt ’因為當啟動C0供寫入操作之用時’在以信號B0啟 動之行解碼開關390開始大幅導通前，在寄生電容405上之電 荷須先經由定電流Is放電至共用軌397降至VDD_VT之電壓之 點，藉以自寫入位元線汲出電流而施行寫入操作。此舉導 致在寫入操作啟始處之延遲，對記憶體速度造成不利衝擊。 故預充電電壓值與VDD-Vt值差異過大係屬有害。較高值會降 低速度，而較低值會增加不經意寫入之機率。設計參考處364 内之電路系統以追蹤行解碼開關之臨限電壓Vt及電源VDD之 電壓、製程與溫度變化。 迄今應知以提供一種MRAM架構，其具有之電路特徵可有 效並快速觸發MRAM之寫入操作。利用_聯可切換多級電流 鏡可達成省電。藉由對具有連結在一起之多條寫入位元線 之共用軌之預充電，可改善寫入雜訊免疫力，並可將電流 突波降至最低。此外，並可提升寫入操作速度。RC電路之 使用，包含寄生電阻與電容之使用優點，均造成對電壓及 溫度變化之不敏感。選擇寫入操作控制信號之計時，使得 程式電流在精確受控時間範圍中於值間過渡。此外，呈現 程式化電流之時間長度，並精確控制程式化電流之值，以 確保可靠程式化。 此處所選之具體實施例之各種改變與改良，僅係供熟悉 此技藝者易於瞭解而闡釋之用。例如：雖然對某些應用論 及觸發程式化MRAM，應知其它類型之記憶體單元亦可採用 86326 -41 - 1287233 此處所揭特徵。易於製作電晶體傳導率類型、電晶體類刑 等變化。雖已顯示特定邏輯電路，仍可採用多種邏 施行，以實現此處所述功能。欲將不偏離本發明之精 此類改良及變化範圍’均納於下列申請專利範圍之 行中可達成之範疇内。 ‘τ'她 热悉此技藝者’自上述較佳具體實施例之詳細插述 下列圖式，即易於瞭解本發明之前述及進 的和優點： 灵特殊目 【圖式簡單說明】 圖1係磁阻隨機存取記憶體裝置之簡單剖面圖； ，圖2係具字元及位元線之磁阻隨機存取記憶體裝置之簡單 平面圖； 、圖^係闡釋在磁阻隨機存取記憶體裝置中產生直接或觸發 寫入模式之磁場振幅組合之模擬圖； 圖4係闡釋當字元電流及位元電流均導通時，兩者之 圖之圖； ' 圖5係闡釋當窝入，丨，至，〇，時，對觸 τ卿知冩入杈式艾磁阻隨機 存取記憶體裝置之磁矩向量之轉動之圖； 圖6係闡釋當寫入1〇1至,i，時，對觸發 、 j知馬入杈式〈磁阻隨機 存取？己憶體裝置之磁矩向量之轉動之圖； 圖7係闡釋當寫入，!，至，0,時，對直接窝 、、 任馬入換式 < 磁阻隨機 存取兒憶體裝置之磁矩向量之轉動之圖； 、圖8係闡釋當寫入，〇|至已為Όι之狀態時，對直接寫入模式 义磁阻隨機存取記憶體裝置之磁矩向量之轉動之圖； 86326 -42- 1287233 圖9係闡釋當僅有位元電流導通時，字元電流及位元電流 之計時圖之圖； 圖10係闡釋當僅有位元電流導通時，磁阻隨機存取記憶 體裝置之磁矩向量之轉動之圖； 圖11係一觸發記憶體之方塊圖； 圖12係圖11之記憶體之一部份之更細部圖； 圖13係用以了解圖11之記憶體之操作之計時圖； 圖14係圖11之記憶體之一部份之電路圖，其中顯示本發明 架構之具體實施例； 圖15係於圖14之架構之施行中使用之記憶體單元之第一剖 面圖； 圖16係圖15之記憶體單元之第二剖面圖，並顯示於圖14之 架構之施行中使用之另一記憶體單元； 圖17係顯示圖14之電路圖之變化之電路圖； 圖18係一發明之MRAM架構之另一具體實施例之部分概略 圖， 圖19係觸發一 MRAM單元所需之電流脈衝之圖像； 圖20係供觸發程式化一 MRAM單元用之延遲電路之概略 圖；及 圖21係與圖18之MRAM架構有關之信號之計時圖，以於寫 入操作期間將速度及功率保存最佳化。 86326 -43- 1287233 圖式代表符號說明 3 磁阻隨機存取記憶體陣列 10 磁阻隨機存取記憶體 15 磁區 16 障壁 17 磁區 18 三層結構 19 三層結構 20 寫入字線 30 寫入位元線 40 磁矩向量 41 厚度 42 厚度 45 鐵磁層 46 鐵磁層 50 磁矩向量 51 厚度 52 厚度 53 磁矩向量 55 鐵磁層 56 鐵磁 57 磁矩向量 60 寫入字元電流 65 反鐵磁耦合間隔層 86326 -44- 反鐵磁耦合間隔層 寫入位元電流 正扎 區 厚度 厚度 區 順時鐘轉動方向 逆時鐘轉動方向 觸發模式區 X及y座標系統 記憶體 記憶體陣列 寫入字元解碼器 寫入字線驅動器 字元解碼器 字線驅動器 感應放大器 解碼器 解碼器 驅動器 比較器 輸出驅動器 -45- 口口一 早兀 早兀 口口一 早兀 口口一 早兀 記憶體陣列 記憶體核心 磁阻隨機存取記憶體裝置 磁阻隨機存取記憶體裝置 磁阻隨機存取記憶體裝置 磁阻隨機存取記憶體裝置 磁阻隨機存取記憶體裝置 磁阻隨機存取記憶體裝置 磁阻隨機存取記憶體裝置 磁阻隨機存取記憶體裝置 磁阻隨機存取記憶體裝置 磁阻隨機存取記憶體裝置 磁阻隨機存取記憶體裝置 磁阻隨機存取記憶體裝置 磁阻隨機存取記憶體裝置 磁阻隨機存取記憶體裝置 磁阻隨機存取記憶體裝置 磁阻隨機存取記憶體裝置 選擇電晶體 選擇電晶體 -46- 選擇電晶體 選擇電晶體 選擇電晶體 選擇電晶體 選擇電晶體 群選擇電晶體 局部位元線 群選擇電晶體 局部位元線 群選擇電晶體 局部位元線 群 局部位元線 選擇電晶體 選擇電晶體 選擇電晶體 選擇電晶體 選擇電晶體 選擇電晶體 選擇電晶體 選擇電晶體 群選擇電晶體 局部位7G線 群選擇電晶體 -47- 局部位元線 群選擇電晶體 局部位元線 群選擇電晶體 局部位元線 解碼器/驅動器 解碼器/驅動器 解碼器/驅動器 解碼器/驅動器 解碼器/驅動器 解碼器/驅動器 解碼器/驅動器 解碼器/驅動器 解碼器/驅動器 感應放大器 感應放大器 穿隧接面 寫入電流徑 互連結 互連結 互連結 互連結 互連結 寫入電流徑 -48- 互連結 互連結 汲極 閘極 源極 互連結 互連結 互連結 互連結 互連結 磁阻隨機存取記憶體架構 記憶體陣列 寫入驅動器 計時器 字組寫入解碼器 字組寫入驅動器 比較電路 參考電路 寫入位元線 寫入位元線 寫入位元線 寫入位元線 寫入位元線 寫入位元線 -49- 寫入字線 寫入字線 寫入字線 記憶體單元 寫入行解碼電晶體開關 電晶體 電晶體 電晶體 電晶體 電晶體 共用軌 金屬選用部 共用軌 電晶體 電晶體 寄生電容 電晶體 電晶體 電晶體 導體 導體 電流鏡級 電晶體 電流鏡級 -50- 電晶體 電流鏡級 電晶體 電流鏡級 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 反相斋 電阻器 反相器 電容器 反相器 電阻器 電容器 -51 - 反相器 反相器 電阻器 電容器 反相器 反相器 電阻器 電容器 反相器 非且閘 反相器 非且閘 反相器 -52-