JP2008217842A - 不揮発性記憶装置 - Google Patents

Abstract

【課題】参照セルとメモリセルとを備える不揮発性記憶装置において、参照セルの良否を判定する際に参照セルからのデータ読出精度を向上させる。
【解決手段】不揮発性記憶装置は、参照セル（ダミーセル）のテスト時にのみ用いられるセルフリファレンス方式の読出回路（セルフリファレンスセンス回路２１）を備える。セルフリファレンスセンス回路２１は、テスト対象のダミーセルに対する書込データの書込み前にテスト対象セルから第１の値を読出して保持し、テスト対象セルに対する書込データの書込み後にテスト対象セルから第２の値を読出す。そしてセルフリファレンスセンス回路２１は、第１および第２の値に基づいてテスト対象セルの読出データを生成する。
【選択図】図３

Description

本発明は不揮発性記憶装置に関し、特に、磁気抵抗素子を備えるランダムアクセスメモリに関する。

磁気ランダムアクセス記憶装置（ＭＲＡＭ（Magnetic Random Access Memory）デバイス）は、トンネル磁気抵抗（ＴＭＲ）効果を有する素子（以下、「トンネル磁気抵抗素子」と称する）をメモリセルとして備える記憶装置である。一般的に、ＭＲＡＭデバイスはビット線およびディジット線の交差部分に整列した複数のメモリセルを備える。

トンネル磁気抵抗素子は、２つの磁性体薄膜でトンネル絶縁体薄膜を挟んだ構造を有する。２つの磁性体薄膜の一方は磁化方向が固定された強磁性層からなる固定層であり、他方は外部磁界に応じてその磁化方向が変化する強磁性層からなる記録層である。このような構造を有するトンネル磁気抵抗素子では、記録層および固定層の磁化方向が平行な状態および反平行な状態において、磁気抵抗がそれぞれ最大値および最小値となる。よってトンネル磁気抵抗素子を含むメモリセルでは、トンネル磁気抵抗素子中の磁気モーメントの平行状態および反平行状態が、たとえば論理値「０」および論理値「１」にそれぞれ対応付けられる。メモリセルに記憶される情報は、しきい値レベルを超える反対向きの磁場によって記録層の磁化方向が変化するまで、不揮発的に保持される。

一般的にＭＲＡＭデバイスにおいては、メモリセルの行に対応して設けられた書込選択線であるディジット線に流れる電流、および、メモリセルの列に対応して設けられたデータ線であるビット線に流れる電流によって発生する全磁場が磁性体層中の磁気ベクトルの方向を切換えるのに十分な磁場となった場合に、メモリセル内に情報を書込んだりメモリセルの状態を変化させたりすることができる。一方、メモリセルの状態（磁化の平行および反平行）により抵抗の大きさが異なるため、メモリセルからのデータの読出しには、抵抗差（抵抗値の大小）を検知する方法が通常用いられる。

抵抗値の大小を検知するための方法として、たとえばメモリセルに流れる電流の大小を基準電流（リファレンス電流）との比較により検知する方法が用いられる。多くの場合、リファレンス電流は、メモリセルと同様の構成を有する参照セル（以下、「ダミーセル」とも称する）により発生される。

たとえば特開２００４−４６９６２号公報（特許文献１）は、電気抵抗の高いソース線がリファレンスセルと同一方向に配置される記憶装置を開示する。この記憶装置では、選択メモリセルを含む第１の電流経路と、選択リファレンスセルを含む第２の電流経路との間で、ソース線上の経路長がアドレス選択結果にかかわらず自然に均衡する。よって、この記憶装置では、２つの電流経路間の電気抵抗差がアドレス選択にかかわらず選択メモリセルおよび選択リファレンスセルの電気抵抗差を反映するようになる。これによりデータ読出しマージンを向上させることが可能になる。

特開２００４−１０３０６０号公報（特許文献２）は、参照セルのチップ上に占める面積を低減させつつ、正確な参照電流を発生させて判定を行なうことが可能な不揮発性記憶装置を開示する。この不揮発性記憶装置は“Ｈ”データを保持するセルと“Ｌ”データを保持するセルとを用いてセンスアンプに平均的にリファレンス電流を供給する。

米国特許第６１１１７８１号明細書（特許文献３）は、ビット線に平行に配置されるリファレンスセルを備えるＭＲＡＭデバイスを開示する。
特開２００４−４６９６２号公報 特開２００４−１０３０６０号公報 米国特許第６１１１７８１号明細書

リファレンス電流を発生させるためにダミーセルを用いる場合には、ダミーセルに記憶されるデータが正しいデータでなければならない。もし、ダミーセルに記憶されるデータがダミーセルに本来記憶されるべきデータと異なる場合には、たとえばダミーセルに書込みを行なってダミーセルに記憶されるデータを修正する必要がある。

しかしながら、ダミーセルに記憶されるデータが本来のデータと同じか否かを判定するためには、ダミーセルからデータを読出す必要がある。また、ダミーセルに書込みを行なった場合にも、ダミーセルに記憶されるデータが修正されたか否かを確認するためにはダミーセルからデータを読出す必要がある。

上述した方法を用いてダミーセルからデータを読出す場合には、ダミーセルに流れる電流を基準電流と比較することが必要になる。しかしながら一般的には回路面積の増加を抑制するため等の理由により、ダミーセルからのデータ読出に必要なリファレンス電流を生成する電流生成回路は記憶装置内に設けられていない。

たとえば、所定の抵抗値を有する抵抗体を用いてこのような電流生成回路を構成することは可能である。ただしダミーセルの抵抗値がロットやチップ間でばらつく場合、あるいは、抵抗体の抵抗値がばらつく場合には、ダミーセルからのデータを読出す際の読出精度が低下する可能性がある。よって、あるダミーセルに対してデータの書込みが必要であってもそのダミーセルにデータが書込まれない可能性がある。これによりメモリセルからのデータ読出精度が低下することが考えられる。

本発明の目的は、参照セルとメモリセルとを備える不揮発性記憶装置において、参照セルの良否を判定する際に参照セルからのデータ読出精度を向上させることである。

本発明の一実施例によると、不揮発性記憶装置であって、行列状に配置され、各々がデータを不揮発的に記憶する複数のメモリセルと、各々が複数のメモリセルから読出すデータを判別するための値を不揮発的に記憶する複数の参照メモリセルと、選択回路と、書込回路と、読出回路と、テスト回路とを備える。選択回路は、アドレス信号に応じて、複数の参照メモリセルの中からテスト対象セルを選択する。書込回路は、テスト対象セルが記憶している値と異なる値を有する書込データをテスト対象セルに対して書込む。読出回路は、テスト対象セルに対する書込データの書込み前にテスト対象セルから第１の値を読出して保持し、テスト対象セルに対する書込データの書込み後にテスト対象セルから第２の値を読出す。読出回路は、第１および第２の値に基づいてテスト対象セルの読出データを生成する。テスト回路は、読出回路および書込回路を制御する。テスト回路は、読出回路から読出データを受けて、読出データに基づいてテスト対象セルの良否を判定する。

この実施例によれば、チップやロットごとにダミーセルの抵抗値がばらついたとしても、テスト対象のダミーセル（参照セル）のテスト時に、そのダミーセルに記憶されるデータを正確に読出すことが可能になる。

以下において、本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

［実施の形態１］
＜全体構成＞
図１は、実施の形態１の不揮発性記憶装置の全体構成を示す図である。

図１を参照して、不揮発性記憶装置１００は、データを不揮発的に記憶するＭＲＡＭメモリ部１０１と、ＭＲＡＭメモリ部１０１に含まれるダミーセルをテストするためのテスト部１０２とを含む。

ＭＲＡＭメモリ部１０１は外部からアドレス信号ＡＤおよび動作モードを指示するコマンドＣＭＤを受けてデータの入出力を行なう。後述するように、ＭＲＡＭメモリ部１０１は、複数のメモリセルと、複数のメモリセルから読出すデータを判別するための参照値を記憶する複数の参照セル（以下、ダミーセルという）とを含む。

ＭＲＡＭメモリ部１０１はアドレス信号ＡＤおよびコマンドＣＭＤにより２つのメモリセルからのデータの読出しが指示される場合には、その２つのメモリセルのそれぞれから読出したデータＤｏｕｔ１，Ｄｏｕｔ２を出力する。一方、ＭＲＡＭメモリ部１０１はアドレス信号ＡＤおよびコマンドＣＭＤにより２つのダミーセルからのデータの読出しが指示される場合には、その２つのダミーセルのそれぞれから読出したデータＴＤ１，ＴＤ２を出力する。

なお、不揮発性記憶装置１００に含まれるメモリ部はＭＲＡＭデバイスに限定されず、データを不揮発に記憶するメモリデバイスであれば、たとえばＦｅＲＡＭ（Ferroelectric Random Access Memory）やフラッシュメモリ等でもよい。

テスト部１０２は、不揮発性記憶装置の動作モードをテストモードに設定するための信号ＴＭを受ける。テスト部１０２は信号ＴＭの活性化に応じてＭＲＡＭメモリ部１０１に含まれるダミーセルのテストを実行し、信号ＴＭの非活性化時にはその動作を停止する。なお信号ＴＭの非活性化時には、ＭＲＡＭメモリ部１０１の動作モードは通常動作モードに設定されて、ＭＲＡＭメモリ部１０１ではメモリセルに対するデータの入出力が行なわれる。

テスト部１０２は、ＭＵＸ（マルチプレクサ）１１１と、ダミーセル書込制御回路１１２と、判定回路１１３とを含む。ＭＵＸ１１１は信号ＴＭの非活性化時にはデータＤｏｕｔ１，Ｄｏｕｔ２（２つのメモリセルからのデータ）をそれぞれデータＤＯ１，ＤＯ２として出力する。一方、ＭＵＸ１１１は信号ＴＭの活性化時にはデータＴＤ１，ＴＤ２（２つのダミーセルからのデータ）をデータＤＯ１，ＤＯ２としてそれぞれ出力する。データＤＯ１，ＤＯ２は外部に出力されるだけでなく判定回路１１３にも入力される。

判定回路１１３は、外部からデータＤｉｎ１，Ｄｉｎ２を受ける。データＤｉｎ１，Ｄｉｎ２はそれぞれデータＴＤ１，ＴＤ２の期待値である。

判定回路１１３はデータＤＯ１（ＴＤ１）とデータＤｉｎ１とを比較するとともに、データＤＯ２（ＴＤ２）とデータＤｉｎ２とを比較して、ＭＲＡＭメモリ部１０１から読出されたデータが、期待値と一致するか否かを判定する。

ダミーセル書込制御回路１１２は、信号ＴＭの活性化に応じて活性化されると、ＭＲＡＭメモリ部１０１に対して信号／ＳＥ，ＳＷ，Ｉｎｔ−ＷＥを送る。これに応じてＭＲＡＭメモリ部１０１はデータＴＤ１，ＴＤ２を出力する。さらにダミーセル書込制御回路１１２は判定回路１１３からの判定結果を受けて、ＭＲＡＭメモリ部１０１から読出されたデータ（ＴＤ１，ＴＤ２）が期待値と異なる場合にＭＲＡＭメモリ部１０１に対して信号Ｉｎｔ−ＷＥを送る。ダミーセル書込制御回路１１２は、外部クロック信号Ｅｘｔ−ＣＬＫに同期して上述の動作を行なう。

なお、信号ＴＭ、データＤｉｎ１，Ｄｉｎ２、アドレス信号ＡＤ、コマンドＣＭＤは、たとえば図示しないテスト装置から不揮発性記憶装置１００に入力される。

図２は、図１のＭＲＡＭメモリ部１０１の構成を概略的に示す図である。
図２を参照して、ＭＲＡＭメモリ部１０１は、行列状に配列される複数のメモリセルＭＣを有するメモリセルアレイ１を含む。メモリセルＭＣは、記憶データに応じて電気的抵抗値が変化するトンネル磁気抵抗素子を含む。

メモリセルＭＣの各行に対応して、ワード線ＷＬおよびディジット線ＤＬが配置され、メモリセルの各列に対応してビット線ＢＬおよびソース線ＳＬが配置される。なお図２においては、破線円で示される１つのメモリセルＭＣに対するワード線ＷＬ、ディジット線ＤＬ、ビット線ＢＬおよびソース線ＳＬを代表的に示す。

ＭＲＡＭメモリ部１０１は、さらに、主制御回路２と、アドレス入力回路３と、ワード線駆動回路４と、ディジット線駆動回路５とを含む。主制御回路２は、外部からの動作モードを指示するコマンドＣＭＤをクロック信号ＣＬＫに同期して取込み、各種内部動作指示信号を生成する。クロック信号ＣＬＫは図１に示す外部クロック信号Ｅｘｔ−ＣＬＫでもよいし、たとえば、ＭＲＡＭメモリ部１０１が外部クロック信号から内部クロック信号を生成するクロック信号生成回路を備える場合には、クロック信号ＣＬＫはそのクロック信号生成回路により生成されてもよい。

アドレス入力回路３は主制御回路２からの行アドレスラッチ指示信号ＲＡＬおよび列アドレスラッチ指示信号ＣＡＬに従って外部からのアドレス信号ＡＤを取込み、内部行アドレス信号ＲＡおよび内部列アドレス信号ＣＡを生成する。ワード線駆動回路４は、主制御回路２からのワード線活性化信号ＲＸに従って、アドレス入力回路３からの内部行アドレス信号ＲＡをデコードし、アドレス指定されたワード線を選択状態へ駆動する。ディジット線駆動回路５は、主制御回路２からの書込活性化信号ＷＸに従ってアドレス入力回路３からの内部行アドレス信号ＲＡをデコードし、アドレス指定されたディジット線へ書込電流を供給する。

ＭＲＡＭメモリ部１０１は、さらに、列選択回路６を含む。列選択回路６は、メモリセルに対する読出／書込時にはアドレス入力回路３からの内部列アドレス信号ＣＡをデコードし、メモリセルアレイ１の列を選択する列選択信号を生成する。

ＭＲＡＭメモリ部１０１は、さらに、読出ビット線選択回路８と、読出回路９と、ビット線駆動回路１０と、入出力回路１１とを含む。

読出ビット線選択回路８は、メモリセルからのデータの読出時に列選択回路６からの列選択信号に従ってアドレス指定された列に対応するビット線を選択する。読出回路９は、列選択回路６により選択された列に対応するビット線を流れる電流を検出して読出データを生成する。ビット線駆動回路１０は、列選択信号に従って選択列に対応するビット線に対して電流を供給する。読出回路９は、メモリセルからのデータ読出時には主制御回路２からのデータ読出活性化信号ＳＥＮに従ってビット線へ読出電流を供給し、この読出電流に応じて読出データを生成する。

入出力回路１１は、主制御回路２からの出力活性化信号ＯＥＮに従って読出回路９からの読出データをバッファ処理して外部読出データ（Ｄｏｕｔ１，Ｄｏｕｔ２，ＴＤ１，ＴＤ２）を生成する出力回路を含む。この入出力回路１１は、また外部からのデータＤＩＮに従って内部データを生成してビット線駆動回路１０へ与える。この入出力回路１１の入力回路は、クロック信号ＣＬＫに同期して各クロックサイクルにおいて、書込データを生成してもよいし、主制御回路２からの図示しない書込指示信号に従ってデータＤＩＮをラッチして内部書込データを生成してもよい。

なお、図２に示す構成においては、メモリセルアレイ１の両側に対向してワード線駆動回路４およびディジット線駆動回路５が配設される。これらのワード線駆動回路４およびディジット線駆動回路５は、メモリセルアレイの一方側に隣接して配置されてもよい。

ダミーセルのテスト時には、ワード線活性化信号ＲＸおよび内部行アドレス信号ＲＡに応じてワード線駆動回路４はダミーセルに対応するワード線を駆動する。また、信号ＴＭの活性化に応じて列選択回路６は読出ビット線選択回路８を制御してダミーセルに対応するビット線を選択する。読出回路９は信号ＴＭおよび信号／ＳＥを受けて、選択されたダミーセルからデータを読出す。

さらに、ダミーセルにデータの書込みが必要な場合、ディジット線駆動回路５には書込活性化信号ＷＸに代えて信号Ｉｎｔ−ＷＥが入力されるとともに、ビット線駆動回路１０にも信号Ｉｎｔ−ＷＥが入力される。この場合、ディジット線駆動回路５は、アドレス入力回路３からの内部行アドレス信号ＲＡをデコードして、アドレス指定されたディジット線へ書込電流を供給する。また、ビット線駆動回路１０はダミーセルに対応するビット線に書込電流を供給する。

図３は、図２に示すＭＲＡＭメモリ部１０１の要部の構成をより具体的に示す図である。

図３を参照して、メモリセルアレイ１は、各々がデータを不揮発的に記憶する複数のメモリセルＭＣと、ワード線ＷＬ１，ＷＬ２〜ＷＬｍと、ディジット線ＤＬ１，ＤＬ２〜ＤＬｍと、ビット線ＢＬ１，ＢＬ２〜ＢＬｎ−１，ＢＬｎとを含む。ここでｍおよびｎは２以上の整数である。

複数のメモリセルＭＣは行列状に配置される。複数のメモリセルＭＣの各行に対応して、ワード線ＷＬ１〜ＷＬｍおよびディジット線ＤＬ１〜ＤＬｍが配置され、複数のメモリセルＭＣの各列に対応して、ビット線ＢＬ１〜ＢＬｎが配置される。なおメモリセルアレイ１では複数のメモリセルＭＣの各列に対応して、複数のソース線が配置されているが、図３においては図面を簡略化するため複数のソース線は示していない。

メモリセルアレイ１は、さらに、複数のメモリセルＭＣの各々が記憶するデータを判別するための値（データ）を記憶する複数のダミーセルＤＭを含む。複数のダミーセルＤＭはｍ行×２列に配置され、複数のメモリセルＭＣとワード線およびディジット線を共有する。図３に示す構成では複数のダミーセルＤＭは、複数のメモリセルＭＣの行に沿って複数のメモリセルＭＣとメモリセルアレイ１を構成するように配置されるが、複数のダミーセルＤＭは、複数のメモリセルＭＣの列に沿って、複数のメモリセルＭＣとメモリセルアレイ１を構成するように配置されてもよい。また、複数のダミーセルＤＭは、メモリセルアレイ１と異なる場所に配置されていてもよい。

メモリセルアレイ１は、さらに、複数のダミーセルＤＭの各列に沿って配置されるダミービット線ＢＬｄ１，ＢＬｄ２を含む。

ワード線駆動回路４は、ワード線ＷＬ１〜ＷＬｍのうち対応のワード線を選択状態へ駆動する。ディジット線駆動回路５は、ディジット線ＤＬ１〜ＤＬｍのうち対応のディジット線を選択状態に駆動する。

複数のメモリセルＭＣからのデータの読出しのため、複数のメモリセルＭＣの各列に対応して複数のデータ線ＤＢＬ１，ＤＢＬ２〜ＤＢＬｎ−１，ＤＢＬｎが設けられる。列選択回路６は、メモリセルの書込時および読出時においてメモリセルアレイ１の列を選択する。読出ビット線選択回路８は、メモリセルの読出時に複数のビット線ＢＬ１〜ＢＬｎのうち列選択回路６により選択された列に対応するビット線と、複数のデータ線ＤＢＬ１〜ＤＢＬｎのうち、そのビット線に対応するデータ線とを接続する。

ビット線駆動回路１０は、メモリセルの書込／読出時に、列選択回路６により選択されたメモリセルアレイ１の列に対応するビット線に書込電流／読出電流を流す。同様にビット線駆動回路１０は、ダミーセルの書込／読出時にダミービット線ＢＬｄ１，ＢＬｄ２に書込電流／読出電流を流す。なおダミーセルの書込／読出時には、信号ＴＭが活性化される。これにより列選択回路６はダミーセルの列を選択せず、ダミービット線ＢＬｄ１，ＢＬｄ２の両方に電流を流すようビット線駆動回路１０を制御する。

読出回路９は、セルフリファレンスセンス回路２１と、テスト用選択ゲート２２と、テスト用カットオフゲート２３と、センスアンプ（Ｓ／Ａ）２４，２５と、内部データ読出線ＬＩＯ１，ＬＩＯ２，ＲＬ１，ＲＬ２とを含む。

セルフリファレンスセンス回路２１は、テスト用選択ゲート２２を介して内部データ読出線ＲＬ１，ＲＬ２に接続される。内部データ読出線ＲＬ１，ＲＬ２はダミービット線ＢＬｄ１，ＢＬｄ２にそれぞれ接続される。

セルフリファレンスセンス回路２１はダミービット線ＢＬｄ１（ＢＬｄ２）に沿って配置される複数のダミーセルのうち対象のダミーセルに対して読出処理を行ない、データＴＤ１（ＴＤ２）を読出データとして出力する。なお、セルフリファレンスセンス回路２１の構成および動作の詳細は後述する。

テスト用選択ゲート２２は、信号ＴＭに応じて、導通状態（オン状態）と非導通状態（オフ状態）とを切替える。これによりセルフリファレンスセンス回路２１と内部データ読出線ＲＬ１，ＲＬ２との接続が制御される。

テスト用カットオフゲート２３は、信号ＴＭに応じて、導通状態（オン状態）と非導通状態（オフ状態）とを切替える。これにより、センスアンプ２４と内部データ読出線ＲＬ１，ＬＩＯ１との間の接続が制御されるとともに、センスアンプ２５と内部データ読出線ＲＬ２，ＬＩＯ２との間の接続が制御される。

次に、図３を参照しながら、メモリセルＭＣからのデータの読出方法を説明する。以下ではワード線ＷＬ１およびディジット線ＤＬ１に沿って配置されるメモリセルＭＣ１，ＭＣ２からデータを読出す場合について説明する。

メモリセルからのデータ読出し時には信号ＴＭがＬレベルに設定される。これによりテスト用選択ゲート２２がオフ状態となりテスト用カットオフゲート２３がオン状態となる。

次にワード線駆動回路４がワード線ＷＬ１を選択して活性化する。続いて、読出ビット線選択回路８がビット線ＢＬ１，ＢＬ２を選択して、ビット線ＢＬ１，ＢＬ２を内部読出データ線ＬＩＯ１，ＬＩＯ２にそれぞれ接続する。このとき内部読出データ線ＬＩＯ１，ＬＩＯ２にはそれぞれセル電流Ｉｓ１，Ｉｓ２が流れる。

一方、ビット線駆動回路１０は、ダミービット線ＢＬｄ１，ＢＬｄ２に読出電流を流す。たとえばダミービット線ＢＬｄ１に沿って配置される複数のダミーセルは“Ｈ”データを記憶し、ダミービット線ＢＬｄ２に沿って配置される複数のダミーセルは“Ｌ”データを記憶する。ワード線ＷＬ１、ダミービット線ＢＬｄ１，ＢＬｄ２が選択されることで、ダミーセルＤＭ１，ＤＭ２にセル電流が流れる。ダミーセルＤＭ１には“Ｈ”データに対応するリファレンス電流ＩｒｅｆＨが流れ、ダミーセルＤＭ２には“Ｌ”データに対応するリファレンス電流ＩｒｅｆＬが流れる。

ここで内部データ読出線ＲＬ１，ＲＬ２が接続されているため、センスアンプ２４，２５の各々にはリファレンス電流Ｉｒｅｆとして、１／２（ＩｒｅｆＨ＋ＩｒｅｆＬ）の大きさの電流が流れる。このようにして発生させたリファレンス電流Ｉｒｅｆはリファレンス電流ＩｒｅｆＨとリファレンス電流ＩｒｅｆＬとの正確な中間電流となっているので、メモリセル読出しのためのリファレンス電流にすることができる。

センスアンプ２４（２５）はセル電流Ｉｓ１（Ｉｓ２）をリファレンス電流Ｉｒｅｆと比較判定して、論理レベルが“Ｈ”または“Ｌ”レベルのデータＤｏｕｔ１（Ｄｏｕｔ２）を出力する。

なお、図３に示すセル電流Ｉｓ１，Ｉｓ２およびリファレンス電流Ｉｒｅｆの流れる向きを示す矢印は説明の便宜上付したものであり、各電流の向きは図３に示す向きと逆でもよい。

ダミーセルＤＭ１，ＤＭ２に対するテスト時には、信号ＴＭのレベルは“Ｈ”レベルである。このときにはテスト用選択ゲート２２はオン状態となり、テスト用カットオフゲート２３はオン状態となる。これによりダミービット線ＢＬｄ１，ＢＬｄ２はセルフリファレンスセンス回路２１に接続される。そして、セルフリファレンスセンス回路２１は信号／ＳＥに応じてダミーセルＤＭ１，ＤＭ２からデータの読出しを行なって、データＴＤ１，ＴＤ２を読出データとして出力する。

一方、ダミーセルへの書込時には、信号Ｉｎｔ−ＷＥに応じてディジット線駆動回路５およびビット線駆動回路１０が活性化される。そして、書込対象のダミーセルに対応するディジット線およびビット線に書込電流が印加されてダミーセルにデータが書込まれる。ダミーセルへのデータの書込方法については後述する。

図４は、図３に示すセルフリファレンスセンス回路２１の構成を示す図である。
図４を参照して、セルフリファレンスセンス回路２１はセンスアンプ部３１，３２と、電源電圧Ｖｄｄから電圧ＶＮＧを生成する電圧生成回路３３とを含む。

センスアンプ部３１は、ＰチャネルＭＯＳトランジスタＰＭ１〜ＰＭ３と、ＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２と、キャパシタＣ１と、スイッチφ１と、比較器ＣＰとを含む。

ＰチャネルＭＯＳトランジスタＰＭ１は電源電圧ＶｄｄとノードＮ１との間に接続され、ゲートに信号／ＳＥを受ける。ＰチャネルＭＯＳトランジスタＰＭ２はノードＮ１とノードＮ２との間に接続され、ＰチャネルＭＯＳトランジスタＰＭ３はノードＮ１とノードＮ３との間に接続される。ＰチャネルＭＯＳトランジスタＰＭ２，ＰＭ３のゲートはともにノードＮ２に接続される。ＰチャネルＭＯＳトランジスタＰＭ１〜ＰＭ３はカレントミラー回路を構成する。

ＮチャネルＭＯＳトランジスタＮＭ１はノードＮ３と接地との間に接続される。ＮチャネルＭＯＳトランジスタＮＭ１のゲートはノードＮＡに接続される。ＮチャネルＭＯＳトランジスタＮＭ２はノードＮ２とダミービット線ＢＬｄ１（内部データ読出線ＲＬ１）とに接続される。ＮチャネルＭＯＳトランジスタＮＭ２のゲートは電圧生成回路３３に接続されて、電圧ＶＮＧを受ける。電圧ＶＮＧは電源電圧Ｖｄｄよりも低い電圧である。

スイッチφ１はノードＮ３とノードＮＡとの間に接続され、信号ＳＷに応じて導通状態（オン状態）と非導通状態（オフ状態）とを切替える。キャパシタＣ１はノードＮＡと接地との間に接続される。比較器ＣＰの２つの入力端子の一方および他方はノードＮ３およびノードＮＡにそれぞれ接続される。比較器ＣＰはデータＴＤ１を出力する。

センスアンプ部３２は、ダミービット線ＢＬｄ２（内部データ読出線ＲＬ２）に接続されるとともに電圧ＶＮＧを受けてデータＴＤ２を出力する。センスアンプ部３２の内部構成は、センスアンプ部３１の構成と同様であるので、詳細については以後の説明を繰返さない。また、センスアンプ部３２の動作はセンスアンプ部３１の動作と同様である。

センスアンプ部３１，３２は「セルフリファレンス方式」と呼ばれるデータ読出方式により読出データであるデータＴＤ１，ＴＤ２を生成する。この方式では、まず、選択されたダミーセルのデータを読出して保持する。次いで、このダミーセルに記憶されているデータと異なるデータをダミーセルに書込む。再びこのダミーセルからデータを読出し、保持されているデータと新たに読出されたデータとの比較を行なって読出データを生成する。

トンネル磁気抵抗素子を含むメモリセルの場合、トンネル磁気抵抗素子の磁気モーメントの平行状態および反平行状態が、たとえば論理値「０」および論理値「１」にそれぞれ対応付けられる。メモリセルの状態（磁化の平行および反平行）により抵抗値の大きさが異なるため、メモリセルからのデータの読出しには、抵抗差（抵抗値の大小）を検知する方法が通常用いられる。抵抗値の大小を検知するための方法として、メモリセルに流れる電流の大小を基準電流（リファレンス電流）との比較により検知する方法が多く用いられる。この方法を用いてダミーセルからデータを読出す場合には、ダミーセルに流れる電流を基準電流と比較することが必要になる。

しかしながら一般的には回路面積の増加を抑制するため等の理由により、ダミーセルからのデータ読出に必要なリファレンス電流を生成する電流生成回路は記憶装置内に設けられていない。したがってダミーセルからのデータ読出のためにリファレンス電流生成回路を不揮発性記憶装置に設けた場合には、回路面積が増加するという課題が生じる。

一方、本実施の形態では、セルフリファレンス方式を用いてダミーセルからのデータを読み出す。この方式によれば１回目に読出されたデータと、２回目に読出されたデータとの比較により読出データを生成する。これにより、ダミーセルからのデータを読出すためのリファレンス電流生成回路を設ける必要がなくなる。

また、トンネル磁気抵抗素子を含むメモリセルでは、高抵抗状態と低抵抗状態の抵抗値の比が十分大きいことがデータを正確に読出すために要求される。メモリセルの磁化特性などが製造時のパラメータなどのばらつきによりばらついた場合、可変磁気抵抗素子の抵抗値も同様にばらつく。このような場合、ダミーセルに流れる電流と基準電流との比較によりダミーセルからデータを読出した場合、正確なデータ読出を保証できなくなる可能性がある。

本実施の形態ではセンスアンプ部３１（３２）は、選択されたダミーセルのデータを読出して保持する。次いで、この選択メモリセルに読出したデータと異なるデータを書込む。センスアンプ部３１（３２）はこのダミーセルから書込んだデータを読出し、先の保持された読出データとこの新たに読出されたデータとの比較を行なって内部読出データを生成する。同一のダミーセルから２回目に読出されたデータには、１回目に読出された元の記憶データと同じ方向の抵抗値変動の影響が現われている。よって両者を比較することにより、この影響を相殺して、データを精度よく読出すことが可能になる。

ただし、セルフリファレンス方式の場合、セルからのデータ読出しは基本的に破壊読出しになる。つまり、２回目のデータ読出が実行された時点で、ダミーセルに記憶されるデータは元のデータと異なるデータになる。本実施の形態ではこの点を考慮して期待値（データＤｉｎ１，Ｄｉｎ２）を予め設定することにより、ダミーセルのテストを行なうことが可能になる。

続いてセンスアンプ部３１の動作について概要を説明する。まず信号／ＳＥおよびワード線ＷＬ１が活性化される。これによりダミーセルＤＭ１、ダミービット線ＢＬｄ１にセル電流Ｉｃｅｌｌが流れる。このときスイッチφ１はオン状態であり、センスアンプ部３１ではセル電流Ｉｃｅｌｌおよびミラー電流Ｉｄｓが流れる。キャパシタＣ１はミラー電流Ｉｄｓにより充電される。キャパシタＣ１の電位は比較器ＣＰの一方の入力端子の電位ＲＳＡＯとなる。

ダミーセルへの書込時には信号／ＳＥ，ＳＷが非活性化される。そしてセンスアンプ部３１はダミーセルに元のデータと論理レベルが異なる書込データを書込む。続いてワード線ＷＬ１および信号／ＳＥが活性化される。この場合にも、ダミーセルＤＭ１、ダミービット線ＢＬｄ１、内部データ読出線ＲＬ１にセル電流Ｉｃｅｌｌが流れる。ただし信号ＳＷは非活性化されているためスイッチφ１はオフ状態である。よってセル電流Ｉｃｅｌｌ（ミラー電流Ｉｄｓ）は比較器ＣＰの他方の入力端子の電位ＳＡＯに反映される。

比較器ＣＰは電位ＳＡＯと電位ＲＳＡＯとを比較した結果をデータＴＤ１として出力する。例えば１回目および２回目の読出データがそれぞれ“Ｌ”データおよび“Ｈ”データであればデータＴＤ１は“Ｈ”データとなる。逆に１回目および２回目の読出データがそれぞれ“Ｈ”データおよび“Ｌ”データであればデータＴＤ１は“Ｌ”データとなる。

なお、図２に示すワード線駆動回路４と、列選択回路６と、読出ビット線選択回路８とは、本発明における「選択回路」を構成する。図２に示すディジット線駆動回路５と、ビット線駆動回路１０とは、本発明における「書込回路」を構成する。図３に示すセルフリファレンスセンス回路２１は、本発明における「読出回路」に対応する。

＜メモリセルの構成および動作＞
図５は、図２のメモリセルアレイ１に含まれるメモリセルＭＣの構成を示す概略図である。なおダミーセルの構成も図５に示すメモリセルＭＣの構成と同様である。よってダミーセルの構成については以後の説明を繰返さない。

図５を参照して、メモリセルＭＣは、トンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース線ＳＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。

データ読出時においては、アクセストランジスタＡＴＲはワード線ＷＬの活性化に応答してターンオンする。アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース線ＳＬおよびビット線ＢＬの間に電気的に結合される。これにより、トンネル磁気抵抗素子ＴＭＲは、所定電圧（たとえば接地電圧ＧＮＤ）へプルダウンされた状態でビット線ＢＬと電気的に結合される。この状態で、ビット線ＢＬを所定電圧へプルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちメモリセルの記憶データのレベルに応じたメモリセル電流が流れる。

一方、データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、ビット線ＢＬおよびディジット線ＤＬに流れる電流により生じた磁界を用いて磁性体層の磁化方向を決定することによりデータが書込まれる。

図６は、図５に示すトンネル磁気抵抗素子ＴＭＲの構成の一例を示す断面図である。なお、以下に示すトンネル磁気抵抗素子ＴＭＲの構成は、たとえば米国特許第６５４５９０６号明細書に開示される。

図６を参照して、トンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬと下部電極５６とにより挟まれる。下部電極５６の下方にディジット線ＤＬが設けられる。トンネル磁気抵抗素子ＴＭＲは、記録層４１と、固定層４２と、非磁性体からなるトンネル絶縁層４３とを含む。なお、図６に示すトンネル磁気抵抗素子ＴＭＲの構成では、ビット線ＢＬはＴＭＲ素子に直接接続されている。しかしながら、書込電流が流れるビット線ＢＬとディジット線ＤＬとはトンネル磁気抵抗素子ＴＭＲに直接的に接続（または接触）している必要はない。

記録層４１は、反平行結合（ＳＡＦ：Synthesis Anti-Ferromagnetic）素子を構成する。より詳細に説明すると、記録層４１は、２つの強磁性体層４５，５５と、強磁性体層４５，５５により挟まれる非磁性体の結合層６５とを含む。強磁性体層４５の磁気モーメント５７の向きと強磁性体層５５の磁気モーメント５３の向きは、常時逆向きである。

磁気モーメント５０は固定層４２の磁気モーメントを示す。磁気モーメント５０の向きは一定である。トンネル磁気抵抗素子ＴＭＲの抵抗は、磁気モーメント５３の方向が磁気モーメント５０の方向と平行であるか、反平行であるかにより変わる。

記録層４１はＳＡＦ構造を有する。さらに、詳細は後述するが、トンネル磁気抵抗素子ＴＭＲの磁化容易軸は、直交する２方向の磁場（ビット線ＢＬに流れる電流により生じる磁場、および、ディジット線ＢＬに流れる電流により生じる磁場）に対して中間方向（４５°の方向）に向けられる。このように記録層４１の構造、トンネル磁気抵抗素子ＴＭＲの磁化容易軸、ビット線ＢＬに流れる電流により生じる磁場の方向、およびディジット線ＤＬに流れる電流により生じる磁場の方向を定めることにより、ビット線ＢＬおよび／またはディジット線に単極性（一方向）の電流パルスを印加したときに記録層の磁気モーメントを回転させることが可能になる。この結果、記録層４１の磁化の方向を最初の磁化方向と逆の方向を向くように変化させることができる。よって本実施の形態では、メモリセルおよびダミーセルに記憶されるデータの書換えを容易に行なうことができる。

図７は、トンネル磁気抵抗素子ＴＭＲの配置を模式的に示す平面図である。
強磁性体には、結晶構造や形状などにより磁化しやすい方向（エネルギが低い状態）があり、この方向を磁化容易軸（Easy Axis）と呼ぶ。記憶素子の磁化の保持状態は磁化容易軸に沿う方向である。これに対し、磁化しにくい方向は磁化困難軸（Hard Axis）と呼ばれる。本実施の形態ではトンネル磁気抵抗素子ＴＭＲの磁化容易軸は、ビット線ＢＬおよびディジット線ＤＬに対して４５°の角度に傾けて配置される。磁気モーメント５３，５７の方向は、ビット線ＢＬおよびディジット線ＤＬに対して４５°の方向となる。また磁気モーメント５３，５７の向きは互いに逆である。すなわち、２つの交差する書込電流線（ビット線ＢＬおよびディジット線ＤＬ）の交点に、トンネル磁気抵抗素子ＴＭＲの容易磁化軸が、これら２つの交差する書込電流線の中間方向を向くように配置される。

ビット線電流ＩＢが矢印６０の向き（Ｙ軸の正方向）に流れると、矢印８０の向き（Ｘ軸の正方向）に磁場Ｈ（ＢＬ）が生じる。またディジット線電流ＩＤが矢印７０の向き（Ｘ軸の正方向）に流れると、矢印９０の向き（Ｙ軸の正方向）に磁場Ｈ（ＤＬ）が生じる。

図８は、図７に示すトンネル磁気抵抗素子ＴＭＲにおける磁気モーメントの回転を説明するための図である。

図８および図７を参照して、ディジット線電流ＩＤおよびビット線電流ＩＢを流すことにより、トンネル磁気抵抗素子ＴＭＲの抵抗値は大きい状態から小さい状態に変化する。

まず期間ｔ１では、ディジット線電流ＩＤのみ流れることで磁場Ｈ（ＤＬ）が生じる。磁場Ｈ（ＤＬ）の大きさがあるしきい値よりも大きくなると、磁気モーメント５３と磁気モーメント５７との合成ベクトルの向きが磁場Ｈ（ＤＬ）の向きと等しくなるように磁気モーメント５３と磁気モーメント５７とが回転する。このような現象はスピンフロップとも称される。なお、図８では、磁気モーメント５３と磁気モーメント５７との合成ベクトルを便宜的に「磁気モーメント４０」として示す。

次に期間ｔ２では、ディジット線電流ＩＤおよびビット線電流ＩＢの両方が流れる。これにより、磁場Ｈ（ＢＬ）および磁場Ｈ（ＤＬ）が生じる。磁場Ｈ（ＢＬ）および磁場Ｈ（ＤＬ）に応じて磁気モーメント５３と磁気モーメント５７が回転する。これにより磁気モーメント４０も回転する。

続いて期間ｔ３では、ビット線電流ＩＢのみ流れる。これにより、磁場Ｈ（ＢＬ）のみが生じる。磁場Ｈ（ＢＬ）に応じて磁気モーメント５３と磁気モーメント５７が回転する。これにより磁気モーメント４０も回転する。

期間ｔ４では、ディジット線電流ＩＤおよびビット線電流ＩＢはともに生じない。このため磁気モーメント５３，５７の向きが互いに逆となる。ただし、磁気モーメント５３，５７の向きはともに最初の向きと１８０°回転する。この状態においてトンネル磁気抵抗素子の抵抗値は小さくなる。

このように、本実施の形態におけるトンネル磁気抵抗素子においては、書込電流の向き、すなわちディジット線電流ＩＤおよびビット線電流ＩＢの向きが常に一定の向きでよい。このため本実施の形態によれば、メモリセルに電流を印加するための電流印加回路の構成を簡略化（小面積化）することができる。

また、図８に示すメモリセルへの書込方法では、初期状態（トンネル磁気抵抗素子の抵抗値の大小）に関係なく、期間ｔ１〜ｔ４にわたる電流印加処理により磁化の方向を１８０°回転させることができる。つまりトンネル磁気抵抗素子ＴＭＲの抵抗値を小さい状態から大きい状態に変化させる場合にも、期間ｔ１〜ｔ４にわたる電流印加処理を行なえばよい。よってメモリセルアレイ１にデータを書込む場合には、データを書込む前にメモリセルアレイ１からデータが読出され、データを反転させる必要があるメモリセルに対してのみ書込みが行なわれる。

＜ダミーセルのテスト処理＞
以下、複数のダミーセルのうち、図３で示すダミーセルＤＭ１，ＤＭ２をテスト対象のダミーセルとして説明する。

図９は、図３に示すダミーセルＤＭ１，ＤＭ２のテスト処理を説明するフローチャートである。

図９および図３を参照して、まずステップＳ１において、不揮発性記憶装置１００の動作モードがダミーセル書込モードに設定される。すなわち信号ＴＭのレベルが“Ｌ”レベルから“Ｈ”レベルに変化する。

ステップＳ２〜Ｓ５の処理は、データＴＤ１，ＴＤ２を生成する読出データ生成処理である。

ステップＳ２において、ダミーセルＤＭ１，ＤＭ２に対して１回目のデータ読出しが行なわれる。このとき信号／ＳＥ，ＳＷが活性化される。応じてセルフリファレンスセンス回路２１は、ダミーセルＤＭ１，ＤＭ２からデータ（第１の値）を読出して、その内部に読出したデータを保持する。図４に示すように、センスアンプ部３１（３２）ではスイッチφ１がオン状態となり、各センスアンプ部ではキャパシタＣ１の電位がダミーセルから読出されたデータに対応する電位になる。

ステップＳ３において、信号Ｉｎｔ−ＷＥが活性化される。これによりダミーセルＤＭ１，ＤＭ２への書込み、すなわちビット線およびディジット線へのパルス電流の印加が行なわれてダミーセルＤＭ１，ＤＭ２に記憶されるデータの論理レベルが反転する。つまり、ダミーセルＤＭ１，ＤＭ２に、記憶している値と異なる値を有する書込データが書込まれる。なお、ステップＳ３では信号／ＳＥ，ＳＷはいずれも非活性化される。

ステップＳ４において、信号／ＳＥが活性化されると、２回目のデータ読出しが行なわれる。セルフリファレンスセンス回路２１はダミーセルＤＭ１，ＤＭ２からデータ（第２の値）を読出す。

ステップＳ５において、セルフリファレンスセンス回路２１は、ダミーセルから１回目に読出されたデータおよび２回目の読出データの比較から、ダミーセルＤＭ１，ＤＭ２の読出データのレベルが“Ｈ”または“Ｌ”のいずれであるかを判定する。そしてセルフリファレンスセンス回路２１は判定結果に応じたデータＴＤ１，ＴＤ２を出力する。

ステップＳ６以後の処理は、ダミーセルからのデータ読出しの後の処理である。ステップＳ６において、判定回路１１３（図１）は、データＴＤ１（ＴＤ２）とデータＤｉｎ１（Ｄｉｎ２）とを比較判定する。そして判定回路１１３は、判定結果をダミーセル書込制御回路１１２（図１）に出力する。ダミーセル書込制御回路１１２は判定回路１１３での判定結果に基づいてダミーセルＤＭ１（ＤＭ２）への書込を行なうか否かを決定する。

判定回路１１３において、ＭＲＡＭメモリ部１０１からのデータが書込データ（期待値）と一致する場合、すなわち、データＴＤ１（ＴＤ２）がデータＤｉｎ１（Ｄｉｎ２）と一致する場合には、ダミーセル書込制御回路１１２は信号Ｉｎｔ−ＷＥを非活性化状態のままに保つ。よって、ダミーセルＤＭ１，ＤＭ２への書込は行なわれない。ＭＲＡＭメモリ部１０１からのデータと書込データとが不一致の場合には、ダミーセル書込制御回路１１２は信号Ｉｎｔ−ＷＥを活性化する（ステップＳ７）。これによりダミーセルＤＭ１（またはダミーセルＤＭ２）への書込が行なわれて、ダミーセルＤＭ１（またはダミーセルＤＭ２）に記憶されるデータを正しいデータとすることができる。

続いてダミーセルＤＭ１，ＤＭ２に対するテストが終了すると、不揮発性記憶装置はダミーセル書込モードでの動作を終了する（ステップＳ８）。すなわち信号ＴＭのレベルが“Ｈ”レベルから“Ｌ”レベルに変化する。

図１０は、図９に示すフローチャートの処理に対応するタイミングチャートである。なお図１０は、外部クロック信号Ｅｘｔ−ＣＬＫ、信号Ｉｎｔ−ＷＥ，／ＳＥ，ＳＷ、アドレス信号ＡＤ、およびデータＤｉｎ１，ＴＤ１，Ｄｉｎ２，ＴＤ２の変化を示す。

図１０および図９を参照して、時刻ｔ１〜ｔ２の期間（クロックサイクル（１））にはステップＳ２の処理が実行される。時刻ｔ１において外部クロック信号Ｅｘｔ−ＣＬＫが立ち上がると応じて信号／ＳＥ，ＳＷが活性化される。さらに時刻ｔ１においてワード線ＷＬ１（図３）を選択するようアドレス信号ＡＤが設定される。このときのアドレス信号ＡＤを図１０では「ＲＡ（１）」と示す。これによりダミーセルＤＭ１，ＤＭ２（図３）からデータが読出される。外部クロック信号Ｅｘｔ−ＣＬＫが立下がると応じて信号／ＳＥ，ＳＷが非活性化され、ダミーセルからのデータの読出が終了する。

時刻ｔ２〜ｔ３の期間（クロックサイクル（２））にはステップＳ３の処理が実行される。時刻ｔ２において外部クロック信号Ｅｘｔ−ＣＬＫが立ち上がると応じて信号Ｉｎｔ−ＷＥが活性化される。クロックサイクル（２）の期間には図８に示すようにビット線電流ＩＢおよびディジット線電流ＩＤが変化して、ダミーセルＤＭ１，ＤＭ２（図３）にデータが書込まれる。外部クロック信号Ｅｘｔ−ＣＬＫが立下がると応じて信号Ｉｎｔ−ＷＥが非活性化され、ダミーセルＤＭ１，ＤＭ２へのデータの書込みが終了する。

時刻ｔ３〜ｔ４の期間（クロックサイクル（３））にはステップＳ４の処理が実行される。時刻ｔ３において外部クロック信号Ｅｘｔ−ＣＬＫが立ち上がると応じて信号／ＳＥが活性化される。なお信号ＳＷは非活性化されたままである。信号／ＳＥの活性化に応じてダミーセルＤＭ１，ＤＭ２からデータが読出され、データＴＤ１（ＴＤ２）の論理レベルが“Ｌ”または“Ｈ”に確定する。

時刻ｔ４〜ｔ５の期間（クロックサイクル（４））にはステップＳ５〜Ｓ７の処理が実行される。図１０においてデータＤｉｎ１，Ｄｉｎ２はそれぞれ“Ｈ”データおよび“Ｌ”データである。外部クロック信号Ｅｘｔ−ＣＬＫの立ち上がりに応じて、データＤｉｎ１（Ｄｉｎ２）とデータＴＤ１（ＴＤ２）との比較判定が行なわれ、ダミーセルＤＭ１（ＤＭ２）へのデータ書込みが必要か否かが判定される。データ書込みが必要な場合には外部クロック信号Ｅｘｔ−ＣＬＫの立ち上がりに応じて信号Ｉｎｔ−ＷＥが活性化される。つまり信号Ｉｎｔ−ＷＥが“Ｈ”レベルになる。データ書込みが必要な場合には信号Ｉｎｔ−ＷＥは非活性化されたまま（“Ｌ”レベルのまま）である。

なお、データＴＤ１（ＴＤ２）はクロックサイクル（３）の期間において論理レベルが確定されるが、それ以外の期間では無効なデータである。

なお、図１０に示す各サイクルは外部クロック信号Ｅｘｔ−ＣＬＫの立ち上がりにのみ依存してもよい。すなわち、外部クロック信号Ｅｘｔ−ＣＬＫの立下りに応じて信号／ＳＥ，ＳＷ，Ｉｎｔ−ＷＥの非活性化が行なわれなくてもよい。たとえば内部遅延制御により信号／ＳＥ，ＳＷ，Ｉｎｔ−ＷＥの非活性化を行なうことで、外部クロック信号Ｅｘｔ−ＣＬＫの立下りに依存せずに信号／ＳＥ，ＳＷ，Ｉｎｔ−ＷＥを非活性化させることができる。

このように実施の形態１の不揮発性記憶装置１００は、ダミーセルのテスト時にのみ用いられるセルフリファレンス方式の読出回路（セルフリファレンスセンス回路２１）を備える。このセルフリファレンスセンス回路２１は、テスト対象のダミーセル（テスト対象セル）に対する書込データの書込み前にテスト対象セルから第１の値を読出して保持し、テスト対象セルに対する書込データの書込み後にテスト対象セルから第２の値を読出す。そしてセルフリファレンスセンス回路２１は、第１および第２の値に基づいてテスト対象セルの読出データを生成する。実施の形態１によれば、ダミーセルからのデータの読出しのためのリファレンス電流が不要になるので、チップやロットごとにダミーセルの抵抗値がばらついたりしても、ダミーセルに記憶されるデータを正確に読出すことが可能になる。

また、実施の形態１ではＭＲＡＭメモリ部の面積を縮小することが可能になる。上述の効果について、図１１および図３を参照しながら説明する。

図１１は、図３に示すＭＲＡＭメモリ部１０１の比較例を示す図である。
図１１および図３を参照して、比較例は読出回路９に代えて読出回路９Ａを備える点、および参照電流生成部１２をさらに備える点で図３に示すＭＲＡＭメモリ部１０１の構成と異なる。なお比較例の他の部分の構成は、図３に示すＭＲＡＭメモリ部１０１の対応する部分の構成と同様である。

読出回路９Ａは読出回路９に対して、セルフリファレンスセンス回路２１、テスト用選択ゲート、およびテスト用カットオフゲート２３を含まない点で異なるとともに、センスアンプ２６，２７をさらに含む点で異なる。参照電流生成部１２は、ダミーセルに記憶されるデータを読出すために必要となるリファレンス電流を発生させる。ダミービット線ＢＬｄ１（ＢＬｄ２）上のあるダミーセルのデータを読出す場合、センスアンプ２６（２７）は、ダミービット線ＢＬｄ１（ＢＬｄ２）に流れるセル電流と参照電流生成部１２により発生されたリファレンス電流とを比較する。

比較例の構成では参照電流生成部１２が設けられることによりＭＲＡＭメモリ部の面積が増加する可能性がある。また、比較例の場合には、参照電流生成部１２が発生するリファレンス電流の大きさ、または、ダミーセルの抵抗値がロットやチップ間でばらつくことが起こり得る。このような場合にはダミーセルのデータを正確に判定しにくくなる。しかしながら本実施の形態ではダミーセルからのデータの読出時にリファレンス電流が不要のため、このような問題が生じるのを防ぐことができる。

また、実施の形態１によれば、テスト部１０２は、読出データを期待値と比較して、読出データが期待値と一致しているか否かを判定する判定回路１１３と、判定回路の判定結果を受けて、読出データが誤っている場合には、書込回路（ディジット線駆動回路５およびビット線駆動回路１０）に対して、書込データとして期待値をテスト対象セルに書込むように指示するダミーセル書込制御回路１１２とを含む。ダミーセルの良否を判定する際にダミーセルからのデータ読出精度を向上させることが可能になる結果、ダミーセルに記憶されるデータが期待値と一致しているか否かを正確に判定できる。これにより、誤ったデータを記憶するダミーセルに対してのみデータの書込みを行なうことができる。また、ダミーセルに正しいデータを記憶させることによりメモリセルからデータを読出す際の読出精度を向上させることができる。

また、実施の形態１によれば、ダミーセル書込制御回路１１２は、第１の期間に、読出回路（セルフリファレンスセンス回路２１）に対して第１の値をテスト対象セルから読出すよう指示する。ダミーセル書込制御回路１１２は、第１の期間の後の第２の期間に、書込回路（ディジット線駆動回路５およびビット線駆動回路１０）に対して書込データをテスト対象セルに書込むよう指示する。ダミーセル書込制御回路１１２は、第２の期間の後の第３の期間に、読出回路に対して第２の値をテスト対象セルから読出すよう指示する。ダミーセル書込制御回路１１２は、第３の期間の後の第４の期間に、書込回路に対して期待値をテスト対象セルに書込むよう指示する。好ましくは、ダミーセル書込制御回路１１２は、外部クロック信号Ｅｘｔ−ＣＬＫに同期して動作し、第１から第４の期間の各々の長さは、外部クロック信号Ｅｘｔ−ＣＬＫの１周期の長さである。

このようにダミーセルのテスト動作が連続的に実行されることにより、テスト処理を高速化することが可能になる。

また、実施の形態１によれば、複数のメモリセルおよび複数のダミーセルの各々は、磁化方向に応じた電気抵抗を有する磁気抵抗素子を含む。磁気抵抗素子は、反平行結合素子を構成する記録層４１を含む。記録層４１は、反平行に磁気結合した強磁性体層４５，５５と、強磁性体層４５，５５に挟まれる非磁性体の結合層６５とを含む。磁気抵抗素子は、磁化方向が固定された固定層４２と、記録層４１および固定層４２に挟まれるトンネル絶縁層４３とをさらに含む。磁気抵抗素子の容易磁化軸はビット線ＢＬとディジット線ＤＬとの中間方向に向けられる。

これにより、記録層４１の磁化方向は、直交する２方向の磁場、すなわち、ビット線ＢＬに流れる電流により生じる磁場と、ディジット線ＤＬに流れる電流により生じる磁場とに応じて最初の方向と逆の方向に変化することができる。よって、２つの書込電流線（ビット線ＢＬおよびディジット線ＤＬ）に電流を流すことにより、書込みデータを指定しなくてもメモリセルのデータを書き換えることができる。

たとえば上記のような方式（トグル方式という）でデータを書き換えることができないセルにセルフリファレンス方式を適用した場合には、１回目にダミーセルから読出したデータが論理値「０」および論理値「１」のいずれであるかを判定する処理、および、判定結果に基づいてダミーセルに書込むデータを決定する処理が必要になる。しかし、本実施の形態では、トグル方式のセルをメモリセルに適用することで、セルフリファレンス方式を用いてダミーセルに記憶されるデータを容易に読み出したり、ダミーセルに記憶されるデータを容易に書き換えたりすることができる。

［実施の形態２］
図１２は、実施の形態２の不揮発性記憶装置の全体構成を示す図である。

図１２および図１を参照して、不揮発性記憶装置１００Ａは、テスト部１０２に代えてテスト部１０２Ａを含む点で不揮発性記憶装置１００と異なる。

テスト部１０２Ａはダミーセル書込制御回路１１２に代えてダミーセル書込制御回路１１２Ａを含む点でテスト部１０２と異なる。さらに、テスト部１０２Ａはアドレスカウンタ１１４およびセレクタ１１５をさらに含む点でテスト部１０２と異なる。なお、不揮発性記憶装置１００Ａの他の部分の構成は不揮発性記憶装置１００の対応する部分の構成と同様である。

アドレスカウンタ１１４は、外部クロック信号Ｅｘｔ−ＣＬＫに応じてカウント値を更新（増分）して、ダミーセルのアドレスを指定するためのアドレス信号ＤＡＤを発生する。セレクタ１１５は、アドレスカウンタ１１４からアドレス信号ＤＡＤを受けるとともに、外部からメモリセルのアドレスを指定するためのアドレス信号ＮＡＤを受ける。セレクタ１１５は信号ＴＭの非活性化時にはアドレス信号ＮＡＤをアドレス信号ＡＤとして出力し、信号ＴＭの活性化時にはアドレス信号ＤＡＤをアドレス信号ＡＤとして出力する。

ダミーセル書込制御回路１１２Ａは、判定回路１１３に対して、期待値であるデータＤｉｎ１，Ｄｉｎ２を出力する。たとえば、ダミーセル書込制御回路１１２Ａは、図３に示すダミービット線ＢＬｄ１に沿って並べられる複数のダミーセルのいずれかのテスト時にはデータＤｉｎ１として“Ｈ”データを出力する。一方、ダミーセル書込制御回路１１２Ａは、ダミービット線ＢＬｄ２に沿って並べられる複数のダミーセルのいずれかのテスト時にはデータＤｉｎ２として“Ｌ”データを出力する。ただしダミーセル書込制御回路１１２Ａは、複数のダミーセルの各々の期待値を予め記憶しておいてもよい。

実施の形態２の不揮発性記憶装置１００Ａは、信号ＴＭが活性化されると自動的にダミーセルのテストを実行できる。これにより、ダミーセルのテストを容易に実行できる。また、ダミーセルに記憶されるデータに誤りが生じた場合にも、容易にデータを修正することができる。

［実施の形態３］
図１３は、実施の形態３の不揮発性記憶装置の全体構成を示す図である。

図１３および図１を参照して、不揮発性記憶装置１００Ｂは、テスト部１０２に代えてテスト部１０２Ｂを含む点で不揮発性記憶装置１００と異なる。テスト部１０２Ｂはダミーセル書込制御回路１１２に代えてダミーセル書込制御回路１１２Ｂを含む点でテスト部１０２と異なる。なお、不揮発性記憶装置１００Ｂの他の部分の構成は不揮発性記憶装置１００の対応する部分の構成と同様である。

実施の形態３では、判定回路１１３に期待値を入力しなくてもダミーセルの良否を判定することができる。ただし、実施の形態３におけるダミーセルの良否の判定基準は、ダミーセルにデータを書込むことができるか否かであり、ダミーセルに記憶されるデータ自体は判定の対象とされない。この点で実施の形態３は実施の形態１，２と異なる。

実施の形態３におけるダミーセルのテスト処理について説明する。まず、ＭＲＡＭメモリ部１０１内の２つのダミーセルからそれぞれ読出されたデータＴＤ１（ＴＤ２）が判定回路１１３に入力される。次にダミーセル書込制御回路１１２Ｂはその２つのダミーセルからデータの読出が再度行なわれるようにＭＲＡＭメモリ部１０１を制御する。

データＴＤ１Ａ（ＴＤ２Ａ）は、２回目にＭＲＡＭメモリ部１０１から出力される読出データを示す。セルフリファレンス方式により読出データを生成する場合、読出データの生成過程でダミーセルに書込が行なわれる。この結果、ダミーセルが正常であれば、データＴＤ１Ａ（ＴＤ２Ａ）はデータＴＤ１（ＴＤ２）と論理レベルの異なるデータになる。一方、ダミーセルが不良であれば、書込処理が行なわれてもダミーセルに記憶されるデータは変化しないので、データＴＤ１Ａ（ＴＤ２Ａ）はデータＴＤ１（ＴＤ２）と同じデータになる。

判定回路１１３はデータＴＤ１（ＴＤ２）とデータＴＤ１Ａ（ＴＤ２Ａ）とを比較判定して、判定結果をダミーセル書込制御回路１１２Ｂに対して出力する。ダミーセル書込制御回路１１２ＢはデータＴＤ１とデータＴＤ１Ａとが同じ場合、あるいは、データＴＤ２とデータＴＤ２Ａとが同じ場合には、ダミーセルが不良であることを示すため信号ＴＥＳＴのレベルをＨレベルにする。信号ＴＥＳＴは、たとえば図示しない外部のテスト装置に入力される。テスト装置は、たとえば信号ＴＥＳＴのレベルがＨレベルである場合には、不揮発性記憶装置１００Ｂが不良であると判定する。

図１４は、実施の形態３の不揮発性記憶装置におけるダミーセルのテスト処理を説明するフローチャートである。

図１４および図９を参照して、図１４に示すフローチャートはステップＳ５とステップＳ６との間にステップＳ１１〜Ｓ１３の処理が追加されるとともに、ステップＳ６とステップＳ８との間にステップＳ１５の処理が追加される点で図９に示すフローチャートと異なる。さらに図１４に示すフローチャートではステップＳ７の処理に代えてステップＳ１６の処理が行なわれる点で図９に示すフローチャートと異なる。以下では、ステップＳ１１以後の処理について詳細を説明する。

まず、ステップＳ１１では、ダミーセルへの書込（書戻し）が行なわれる。ステップＳ２〜Ｓ５におけるダミーセルからのデータ読出はいわば破壊読出である。ステップＳ１１において書戻しが行なわれることにより、ダミーセルに記憶されるデータが、ステップＳ２において読出されるデータと同じデータになる。

ステップＳ１２では、ダミーセルに書込（書換え）が行なわれる。ダミーセルが正常であればダミーセルに記憶されるデータが書換わるが、ダミーセルが不良であればダミーセルに記憶されるデータは変化しない。

ステップＳ１３では、ステップＳ２〜Ｓ５での処理と同様の読出データ生成処理を行なう。ただしダミーセルが正常であれば、ステップＳ１２におけるダミーセルの記憶データはステップＳ２におけるダミーセルの記憶データと論理レベルが異なる。この結果、ダミーセルが正常であれば、ステップＳ１３において生成される読出データ（図１３のデータＴＤ１Ａ，ＴＤ２Ａ）は、ステップＳ５において生成される読出データ（図１３のデータＴＤ１，ＴＤ２）と論理レベルが反転したデータとなる。

ステップＳ６では、判定回路１１３（図１３）は、ステップＳ１３での処理により生成された読出データとステップＳ５での処理により生成された読出データとの比較判定を行なう。２つの読出データが不一致の場合には、判定回路１１３はダミーセルが正常であると判定する。この場合、ステップＳ１５において、ダミーセル書込制御回路１１２Ｂは、判定回路１１３からの判定結果を受けて、信号ＴＥＳＴのレベルを“Ｌ”レベルのまま保持する。

一方、ステップＳ６において２つの読出データが一致する場合には、判定回路１１３はダミーセルが不良であると判定する。この場合、ステップＳ１６においてダミーセル書込制御回路１１２Ｂは、判定回路１１３からの判定結果を受けて、信号ＴＥＳＴのレベルを“Ｈ”レベルに設定する。ステップＳ１５またはステップＳ１６の処理が終了すると全体の処理が終了する。

図１５は、図１４のフローチャートに示す処理に応じた、ダミーセルの記憶データの変化を説明する第１の図である。なお、以下では読出データとしてデータＴＤ１，ＴＤ１Ａを代表的に示すが、データＴＤ２，ＴＤ２Ａについても、データＴＤ１，ＴＤ１Ａと同様に変化する。

図１５および図１４を参照して、まず、ステップＳ２の読出処理が行なわれる時点ではダミーセルには“Ｌ”データが記憶される。ダミーセルが正常である場合にはステップＳ４においてダミーセルから読出されるデータは“Ｈ”データとなる。これによりステップＳ５において読出データ（データＴＤ１）も“Ｈ”データとなる。

一方、ダミーセルが異常である場合には、ダミーセルへの書込が行なわれてもデータは変化しない。よって、ステップＳ５においてデータＴＤ１は“Ｌ”データとなる。

ステップＳ１１では、ダミーセルへの書戻しが行なわれる。ダミーセルが正常であればダミーセルに記憶されるデータは“Ｈ”データから“Ｌ”データに変化する。一方、ダミーセルが異常であればダミーセルに記憶されるデータは“Ｌ”データのまま変化しない。つまり、ステップＳ１１の処理が終わった段階では、ダミーセルの良否によらずダミーセルに記憶されるデータは元のデータと同じである。

ステップＳ１２においてダミーセルに記憶されるデータの書換えが行なわれ、ステップＳ１３において読出処理が行なわれる。ダミーセルが正常であれば、ステップＳ１２において記憶データが“Ｌ”データから“Ｈ”データに変化する。よってステップＳ１３では１回目の読出時におけるデータは“Ｈ”データとなり、２回目の読出時におけるデータは“Ｌ”データとなる。すなわちダミーセルが正常であれば読出データ（データＴＤ１Ａ）は“Ｌ”データとなる。一方、ダミーセルが異常であれば、ステップＳ１２，Ｓ１３の処理によらずダミーセルに記憶されるデータは“Ｌ”のまま変化しない。この場合にもステップＳ１３におけるデータＴＤ１Ａは“Ｌ”データとなる。

データＴＤ１とデータＴＤ１Ａとを比較すれば分かるように、ダミーセルが正常であれば２つのデータが異なるが、ダミーセルが不良であれば２つのデータは一致する。よって、ダミーセルの良否を判別することが可能になる。

図１６は、図１４のフローチャートに示す処理に応じた、ダミーセルの記憶データの変化を説明する第２の図である。

図１６および図１４を参照して、ステップＳ２におけるダミーセルのデータは“Ｈ”データである。なお、図１６および図１５を比較すれば分かるように、図１６に示すダミーセルのデータは、図１５に示すダミーセルのデータに対して論理レベルを反転させたデータとなることが分かる。

また、図１６に示す読出データの変化は図１５に示す読出データの変化と同様である。
ダミーセルが正常である場合には、データＴＤ１，ＴＤ１Ａはそれぞれ“Ｌ”データおよび“Ｈ”データとなり、異なるデータとなる。一方、ダミーセルが異常である場合にはデータＴＤ１，ＴＤ１Ａはともに“Ｌ”データとなる。ダミーセルに記憶されるデータが“Ｈ”データのまま変化しない場合には図４に示す比較器ＣＰからは、“Ｌ”データが出力される。このためデータＴＤ１（ＴＤ１Ａ）は “Ｌ”データとなる。

このように実施の形態３によれば、ダミーセルにもともと記憶されるデータが“Ｌ”データおよび“Ｈ”データのいずれであるかに関係なく、ダミーセルの良否を判定することができる。

なお、図１５および図１６を参照すれば分かるようにステップＳ１３の処理が終了した時点ではダミーセルに記憶されるデータはもともとダミーセルに記憶されるデータと同じである。よって、ステップＳ１３の処理の後（たとえば図１４のステップＳ６の処理の後）にダミーセルに対する書戻し処理は不要である。

また、ステップＳ１１，Ｓ１２の処理は必ずしも行なわれなくてもよい。この場合にはテスト処理を高速化しながらステップＳ１３において、図１５，図１６に示すデータＴＤ１Ａと同じデータを得ることができる。ただし、ステップＳ２〜Ｓ４において、ダミーセルに記憶されるデータが変化しているため、一旦、ダミーセルに記憶されるデータを元の状態に戻すのが好ましい。ステップＳ１１，Ｓ１２の処理を行なうことで、テスト処理が複雑化するのを防ぐことが可能になる。

図１７は、図１４に示すフローチャートの処理に対応するタイミングチャートである。
図１７および図１０を参照して、時刻ｔ１〜時刻ｔ５までの期間における信号／ＳＥ，ＳＷ、アドレス信号ＡＤ，データＴＤ１，ＴＤ２の変化は図１０における時刻ｔ１〜時刻ｔ５までの期間における変化と同様である。ただし図１７に示すタイミングチャートでは時刻ｔ４において、ダミーセルの書戻し（図１４におけるステップＳ１１の処理）のため信号Ｉｎｔ−ＷＥが立ち上がる。この点で図１７に示すタイミングチャートは図１０に示すタイミングチャートと異なる。なお、信号Ｉｎｔ−ＷＥは外部クロック信号Ｅｘｔ−ＣＬＫの立ち下がりに応じて立ち下がる。

時刻ｔ５〜ｔ６の期間（クロックサイクル（５））にはステップＳ１２の処理が実行される。この場合にもクロックサイクル（２），（４）と同様に外部クロック信号Ｅｘｔ−ＣＬＫの立ち上がりに応じて信号Ｉｎｔ−ＷＥが活性化されてダミーセルへの書込みが行なわれる。

時刻ｔ６〜ｔ７の期間、時刻ｔ７〜ｔ８の期間、および時刻ｔ８〜ｔ９の期間（クロックサイクル（６）、（７）、（８））にはステップＳ１３の処理が実行される。クロックサイクル（６）〜（８）における信号Ｉｎｔ−ＷＥ，／ＳＥ，ＳＷの変化はクロックサイクル（１）〜（３）における信号Ｉｎｔ−ＷＥ，／ＳＥ，ＳＷの変化と同様である。クロックサイクル（８）において、データＴＤ１Ａ，ＴＤ２Ａの論理レベルが確定する。

時刻ｔ９〜ｔ１０の期間（クロックサイクル（９））においてステップＳ６，Ｓ１５，Ｓ１６の処理が実行される。この期間においてダミーセル書込制御回路１１２Ｂは、信号ＴＥＳＴのレベルを“Ｈ”レベルまたは“Ｌ”レベルに設定する。

このように実施の形態３によれば、テスト部１０２Ｂは、読出データ（データＴＤ１，ＴＤ２）を受けた後に、読出回路（セルフリファレンスセンス回路２１）および書込回路を制御して、読出回路から参照データ（データＴＤ１Ａ，ＴＤ２Ａ）を受ける。そして、テスト部１０２Ｂは、読出データと参照データとが異なる場合には、テスト対象セルが正常であると判定し、読出データと参照データとが同じ場合には、テスト対象セルが不良であると判定する。これにより実施の形態３では外部から期待値が入力されなくてもダミーセルの良否を判定することができるので、ダミーセルのテストを容易に実施することができる。

また、実施の形態３ではテスト部１０２Ｂは、読出データを受けてから、読出回路に対してテスト対象セルに記憶される値を読出すよう指示するまでの間に、書込データをテスト対象セルに書込むよう書込回路に対して２回指示する。テスト対象セルの状態を初期状態（テスト開始時の状態）に戻すことによって、テスト処理が複雑化するのを防ぐことが可能になる。

なお、実施の形態２と同様に、テスト部１０２Ｂは図１２に示すアドレスカウンタ１１４を含んでもよい。この場合には実施の形態２と同様に自動的にダミーセルのテストを行なうことができる。

また、実施の形態３において、ダミーセルは図６に示す構成を有するトンネル磁気抵抗素子に限定されない。たとえばメモリセルはディジット線およびビット線に流れる電流の向きを変えることにより磁気モーメントの向きを変えるトンネル磁気抵抗素子を含んで構成されていてもよい。また、メモリセルはトンネル磁気抵抗素子以外の素子（たとえば強誘電体等）を含んで構成されていてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

実施の形態１の不揮発性記憶装置の全体構成を示す図である。 図１のＭＲＡＭメモリ部１０１の構成を概略的に示す図である。 図２に示すＭＲＡＭメモリ部１０１の要部の構成をより具体的に示す図である。 図３に示すセルフリファレンスセンス回路２１の構成を示す図である。 図２のメモリセルアレイ１に含まれるメモリセルＭＣの構成を示す概略図である。 図５に示すトンネル磁気抵抗素子ＴＭＲの構成の一例を示す断面図である。 トンネル磁気抵抗素子ＴＭＲの配置を模式的に示す平面図である。 図７に示すトンネル磁気抵抗素子ＴＭＲにおける磁気モーメントの回転を説明するための図である。 図３に示すダミーセルＤＭ１，ＤＭ２のテスト処理を説明するフローチャートである。 図９に示すフローチャートの処理に対応するタイミングチャートである。 図３に示すＭＲＡＭメモリ部１０１の比較例を示す図である。 実施の形態２の不揮発性記憶装置の全体構成を示す図である。 実施の形態３の不揮発性記憶装置の全体構成を示す図である。 実施の形態３の不揮発性記憶装置におけるダミーセルのテスト処理を説明するフローチャートである。 図１４のフローチャートに示す処理に応じた、ダミーセルの記憶データの変化を説明する第１の図である。 図１４のフローチャートに示す処理に応じた、ダミーセルの記憶データの変化を説明する第２の図である。 図１４に示すフローチャートの処理に対応するタイミングチャートである。

符号の説明

１ メモリセルアレイ、２ 主制御回路、３ アドレス入力回路、４ ワード線駆動回路、５ ディジット線駆動回路、６ 列選択回路、８ 読出ビット線選択回路、９，９Ａ 読出回路、１０ ビット線駆動回路、１１ 入出力回路、１２ 参照電流生成部、２１ セルフリファレンスセンス回路、２２ テスト用選択ゲート、２３ テスト用カットオフゲート、２４〜２７ センスアンプ、３１，３２ センスアンプ部、３３ 電圧生成回路、４０，５３，５７ 磁気モーメント、４１ 記録層、４２ 固定層、４３ トンネル絶縁層、４５，５５ 強磁性体層、５４ 非磁性体層、５６ 下部電極、６０，７０，８０，９０ 矢印、６５ 結合層、１００，１００Ａ，１００Ｂ 不揮発性記憶装置、１０１ ＭＲＡＭメモリ部、１０２，１０２Ａ，１０２Ｂ テスト部、１１１ ＭＵＸ、１１２，１１２Ａ，１１２Ｂ ダミーセル書込制御回路、１１３ 判定回路、１１４ アドレスカウンタ、１１５ セレクタ、ＡＴＲ アクセストランジスタ、ＢＬ，ＢＬ１〜ＢＬｎ ビット線、ＢＬｄ１，ＢＬｄ２ ダミービット線、Ｃ１ キャパシタ、ＣＰ 比較器、ＤＢＬ１〜ＤＢＬｎ データ線、ＤＬ，ＤＬ１-ＤＬｍ ディジット線、ＤＭ，ＤＭ１，ＤＭ２ ダミーセル、ＬＩＯ１，ＬＩＯ２，ＲＬ１，ＲＬ２ 内部データ読出線、ＭＣ，ＭＣ１，ＭＣ２ メモリセル、Ｎ１〜Ｎ３，ＮＡ ノード、ＮＭ１，ＮＭ２ ＮチャネルＭＯＳトランジスタ、ＰＭ１〜ＰＭ３ ＰチャネルＭＯＳトランジスタ、ＳＬ ソース線、ＴＭＲ トンネル磁気抵抗素子、ＷＬ，ＷＬ１〜ＷＬｍ ワード線、φ１ スイッチ。

Claims (16)

1. 行列状に配置され、各々がデータを不揮発的に記憶する複数のメモリセルと、
   各々が前記複数のメモリセルから読出すデータを判別するための値を不揮発的に記憶する複数の参照メモリセルと、
   アドレス信号に応じて、前記複数の参照メモリセルの中からテスト対象セルを選択する選択回路と、
   前記テスト対象セルが記憶している値と異なる値を有する書込データを前記テスト対象セルに対して書込む書込回路と、
   前記テスト対象セルに対する前記書込データの書込み前に前記テスト対象セルから第１の値を読出して保持し、前記テスト対象セルに対する前記書込データの書込み後に前記テスト対象セルから第２の値を読出して、前記第１および第２の値に基づいて前記テスト対象セルの読出データを生成する読出回路と、
   前記読出回路および前記書込回路を制御して、前記読出回路から前記読出データを受けて、前記読出データに基づいて前記テスト対象セルの良否を判定するテスト回路とを備える、不揮発性記憶装置。
2. 前記テスト回路は、
   前記読出データを期待値と比較して、前記読出データが正しいか否かを判定する判定回路と、
   前記判定回路の判定結果を受けて、前記読出データが誤っている場合には、前記書込回路に対して、前記書込データとして前記期待値を前記テスト対象セルに書込むように指示する制御回路とを含む、請求項１に記載の不揮発性記憶装置。
3. 前記制御回路は、第１の期間に、前記読出回路に対して前記第１の値を前記テスト対象セルから読出すよう指示し、前記第１の期間の後の第２の期間に、前記書込回路に対して前記書込データを前記テスト対象セルに書込むよう指示し、前記第２の期間の後の第３の期間に、前記読出回路に対して前記第２の値を前記テスト対象セルから読出すよう指示し、前記第３の期間の後の第４の期間に、前記書込回路に対して前記期待値を前記テスト対象セルに書込むよう指示する、請求項２に記載の不揮発性記憶装置。
4. 前記制御回路は、クロック信号に同期して動作し、
   前記第１から第４の期間の各々の長さは、前記クロック信号の１周期の長さである、請求項３に記載の不揮発性記憶装置。
5. 前記テスト回路は、
   クロック信号に応じて前記アドレス信号を生成するアドレスカウンタをさらに含む、請求項２に記載の不揮発性記憶装置。
6. 前記制御回路は、前記判定回路に対して前記期待値を出力する、請求項５に記載の不揮発性記憶装置。
7. 前記テスト回路は、前記読出データを受けた後に、前記読出回路および前記書込回路を制御して、前記読出回路から前記読出データの参照データを受け、前記読出データと前記参照データとが異なる場合には、前記テスト対象セルが正常であると判定し、前記読出データと前記参照データとが同じ場合には、前記テスト対象セルが不良であると判定する、請求項１に記載の不揮発性記憶装置。
8. 前記テスト回路は、前記読出データを受けてから、前記読出回路に対して前記テスト対象セルに記憶される値を読出すよう指示するまでの間に、前記書込データを前記テスト対象セルに書込むよう前記書込回路に対して２回指示する、請求項７に記載の不揮発性記憶装置。
9. 前記複数のメモリセルおよび前記複数の参照メモリセルの各々は、
   磁化方向に応じた電気抵抗を有する磁気抵抗素子を含み、
   前記磁気抵抗素子は、
   反平行に磁気結合した第１および第２の強磁性体層と、前記第１および第２の強磁性体層に挟まれる第１の非磁性体層とを有し、直交する２方向の磁場に応じて磁化方向が最初の磁化方向と逆の方向に変化する記録層と、
   磁化方向が固定された固定層と、
   前記記録層および前記固定層に挟まれる第２の非磁性体層とを有する、請求項１に記載の不揮発性記憶装置。
10. 前記複数の参照メモリセルは、前記複数のメモリセルの行および列のいずれか一方に沿って、前記複数のメモリセルとメモリセルアレイを構成するように配置される、請求項１に記載の不揮発性記憶装置。
11. 複数のメモリセルと、
    各々が、前記複数のメモリセルからの読出データを検出するための比較対象となる複数の参照メモリセルとを備え、
    前記複数のメモリセルおよび前記複数の参照メモリセルの各々は、フリー層を構成する反平行結合素子を有する磁気抵抗素子を含み、対応する２つの交差する書込配線の交点に、前記磁気抵抗素子の容易磁化軸を前記対応する２つの交差する書込配線の中間方向に向けて配置され、
    前記複数のメモリセルの中から選択された選択メモリセルのデータと、前記複数の参照メモリセルのうち前記選択メモリセルの比較対象に対応する参照メモリセルにより生成された基準値とを比較して、前記選択メモリセルの読出データを検出するセンス回路と、
    前記複数の参照メモリセルの中から選択された参照メモリセルからの第１のデータと、前記第１のデータと異なる第２のデータとを比較して、前記選択された参照メモリセルからの読出データを検出するセルフリファレンスセンス回路とを備える、不揮発性記憶装置。
12. 前記選択メモリセルのデータを前記センス回路に伝達する第１のデータ線と、
    前記対応する参照メモリセルのデータを前記センス回路に伝達する第２のデータ線と、
    前記複数の参照メモリセルからのデータ読出時に、前記第２のデータ線と前記センス回路の入力との接続を電気的に切離すとともに、前記第２のデータ線を前記セルフリファレンスセンス回路の入力と電気的に接続する切換回路とをさらに備える、請求項１１に記載の不揮発性記憶装置。
13. 前記選択された参照メモリセルからの読出データと、期待値との一致および不一致を判定する判定回路をさらに備える、請求項１２に記載の不揮発性記憶装置。
14. 前記複数のメモリセルの非選択時に、前記複数の参照メモリセルの中から書込対象セルを選択する選択回路と、
    前記書込対象セルにデータを書込む書込回路とをさらに備える、請求項１２に記載の不揮発性記憶装置。
15. 前記複数のメモリセルは、行列状に配置され、
    前記複数の参照メモリセルは、前記複数のメモリセルの行または列の少なくとも一方を共有するように配置される、請求項１２に記載の不揮発性記憶装置。
16. 前記不揮発性記憶装置の通常動作時には前記複数のメモリセルからの読出データを出力し、前記不揮発性記憶装置のテスト時には前記複数の参照メモリセルからの読出データを出力する出力切換回路をさらに備える、請求項１５に記載の不揮発性記憶装置。

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