CN114203221A - 半导体存储装置及其控制方法 - Google Patents

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Abstract

实施方式提供一种高可靠性的半导体存储装置及其控制方法。实施方式的半导体存储装置具备多个存储单元。第1节点保存从多个存储单元内的第1存储单元读出的第1数据。第2节点保存从多个存储单元内的第1存储单元附近的第2存储单元读出的第2数据。差分电路具有流动与第1节点的电压对应的第1电流的第1电流路径、与流动与第2节点的电压对应的第2电流的第2电流路径，从输出部输出与第1节点与第2节点的电压差对应的输出信号。第1寄存器将输出信号锁存，并作为保持信号输出。第1偏移部连接在第1电流路径，在保持信号为第1逻辑时使第1电流偏移。第2偏移部连接在第2电流路径，在保持信号为与第1逻辑相反逻辑的第2逻辑时使第2电流偏移。

Description

半导体存储装置及其控制方法
相关申请
本申请享有以日本专利申请2020-157775号(申请日：2020年9月18日)为基础申请的优先权。本申请通过参考所述基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体存储装置及其控制方法。
背景技术
存在MRAM(Magnetoresistive Random Access Memory：磁阻随机存取存储器)具有与位线和字线的交点对应设置存储单元的积层型存储单元阵列的情况。积层型的情况下，布线电阻或存储单元的特性根据存储单元的位置而异，如果通过同一参考电压读出数据，那么有错误检测数据的逻辑的担忧。对此，提出了依存于存储单元的位置调整参考电压，或使用自参考方式。
发明内容
本发明要解决的问题在于提供一种高可靠性的半导体存储装置及其控制方法。
本实施方式的半导体存储装置具备多个存储单元。第1节点保存从多个存储单元内的第1存储单元读出的第1数据。第2节点保存从多个存储单元内的第1存储单元附近的第2存储单元读出的第2数据。差分电路具有流动与第1节点的电压对应的第1电流的第1电流路径和流动与第2节点的电压对应的第2电流的第2电流路径，从输出部输出与第1节点与第2节点的电压差对应的输出信号。第1寄存器将输出信号锁存，并作为保持信号输出。第1偏移部连接在第1电流路径，在保持信号为第1逻辑时使第1电流偏移。第2偏移部连接在第2电流路径，在保持信号为与第1逻辑相反逻辑的第2逻辑时使第2电流偏移。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的框图。
图2是表示存储单元阵列的构成例的电路图。
图3是存储单元的说明图。
图4是表示第1实施方式的感测放大器/写入驱动器中的感测电路的构成例的框图。
图5是表示前置放大器的构成例的电路图。
图6是表示感测放大器的构成例的电路图。
图7是表示前置放大器及感测放大器的读出动作的一个例子的时序图。
图8(A)～(C)是表示读出动作的一个例子的概念图。
图9(A)～(C)是表示读出动作的一个例子的概念图。
图10(A)～(D)是表示存储单元的读出顺序的概念图。
图11(A)～(C)是表示读出动作的另一个例子的概念图。
图12(A)～(C)是表示读出动作的另一个例子的概念图。
图13是表示第2实施方式的前置放大器及感测放大器的读出动作的一个例子的时序图。
图14是表示第3实施方式的前置放大器的构成例的电路图。
图15是表示第3实施方式的感测放大器的构成例的电路图。
图16是表示第3实施方式的前置放大器及感测放大器的读出动作的一个例子的时序图。
具体实施方式
以下，参考附图说明本发明的实施方式。本实施方式并非限定在本发明。附图是示意性或概念性附图，各部分的比例等未必与现实情况相同。说明书与附图中，对与已出现的附图所描述的内容相同的要件标注相同符号，适当省略详细说明。
(第1实施方式)
图1是表示第1实施方式的半导体存储装置的构成例的框图。图2是表示存储单元阵列的构成例的电路图。半导体存储装置虽未特别限定，但可为例如MRAM(Magnetoresistive Random Access Memory)、ReRAM(Resistive Random Access Memory：电阻式随机存取存储器)等存储器。以下的实施方式中，以作为半导体存储装置的存储器系统1为MRAM进行说明。
作为半导体存储装置的存储器系统1具备存储器设备10与存储器控制器20。
存储器控制器20从个人计算机等主机(外部机器)2接收命令，从存储器设备10读出数据，或对存储器设备10写入数据。存储器控制器20具备主机界面21、数据缓冲器22、寄存器23、CPU(Central Processing Unit：中央处理器)24、设备界面25、及ECC(ErrorCorrecting Code：错误校正码)电路26。
主机界面21与主机2连接。经由主机界面21，在主机2与存储器系统1之间进行数据收发等。
数据缓冲器22连接在主机界面21。数据缓冲器22接收经由主机界面21从主机2发送到存储器系统1的数据，暂时存储所述数据。此外，数据缓冲器22暂时存储从存储器系统1经由主机界面21发送到主机2的数据。数据缓冲器22可为易失性存储器，也可为非易失性存储器。
寄存器23例如为易失性存储器，存储由CPU24执行的设定信息、指令及状态等。寄存器23可为易失性存储器，也可为非易失性存储器。
CPU24负责存储器系统1整体的动作。CPU24例如依照从主机2接收的指令，对存储器设备10执行特定处理。
设备界面25在存储器控制器20与存储器设备10间进行各种信号等的收发。
ECC电路26接收经由数据缓冲器22，从主机2接收到的写入数据。ECC电路26对写入数据附加错误校正码。ECC电路26将附加错误校正码后的写入数据供给到例如数据缓冲器22，或设备界面25。
此外，ECC电路26接收经由设备界面25从存储器设备10供给的数据。所述数据是存储在存储单元阵列11的存储单元的数据。ECC电路26进行从存储器设备10接收到的数据中是否存在错误的判定。ECC电路26判定接收到的数据存在错误的情况下，使用错误校正码对接收到的数据进行错误校正处理。接着，ECC电路26将错误校正处理后的数据供给到例如数据缓冲器22、设备界面25等。
存储器设备10具备存储单元阵列11、感测放大器/写入驱动器12、列译码器13、字线驱动器14、行译码器15、IO电路16、控制器17、及指令地址输入电路18。
从存储器控制器20对指令地址输入电路18输入各种外部控制信号，例如晶片选择信号CS、时钟信号CK、时钟启动信号CKE、及指令地址信号CA等。指令地址输入电路18将指令地址信号CA传输到控制器17。
控制器17识别指令与地址。控制器17控制存储器设备10。
存储单元阵列11，如图2所示，例如为MRAM，二维或三维配置着多个存储单元MC。各存储单元MC例如为磁阻变化型存储单元或电阻变化型存储单元。实施方式中，作为各存储单元MC的磁阻变化型存储单元包含MTJ(Magnetic Tunnel Junction：磁性隧道结)元件30及选择晶体管31作为存储元件。MTJ元件30是根据电阻状态的变化存储数据，能利用电流改写数据的磁性隧道接合元件。选择晶体管31与MTJ元件30对应设置，以在所述对应的MTJ元件30中流动电流时成为导通状态的方式构成。另外，也可将MTJ元件记作电阻变化元件或磁阻变化元件。
如图2所示，多个字线WL在行方向延伸，多个位线BL在列方向延伸。字线WL及位线BL以互相交叉的方式布线。相邻的位线BL与源极线SL成对，存储单元MC与字线WL和位线BL或源极线SL的交点对应设置。各存储单元MC的MTJ元件30及选择晶体管31串联连接在位线BL与源极线SL间。选择晶体管31的栅极连接在字线WL。
字线驱动器14至少沿存储单元阵列11的一边配置。此外，字线驱动器14构成为在数据读出或数据写入时，对字线WL施加电压。
行译码器15将从指令地址输入电路18供给的指令地址信号CA的地址解码。更具体来说，行译码器15将解码出的行地址供给到字线驱动器14。由此，字线驱动器14能对选择字线WL施加电压。
列译码器13将从指令地址输入电路18供给的指令地址信号CA的地址解码。列译码器13将解码出的列地址供给到感测放大器/写入驱动器12。
感测放大器/写入驱动器12具备感测放大器及写入驱动器。感测放大器/写入驱动器12至少沿存储单元阵列11的一边配置。感测放大器经由全局位线GBL连接在位线BL，通过检测连接在选择字线WL的存储单元MC中流动的电流，读出存储在存储单元MC的数据。写入驱动器经由全局位线GBL连接在位线BL，或经由全局源极线GSL连接在源极线SL。且，写入驱动器在对选择存储单元MC写入数据时，使连接在选择字线WL的选择存储单元MC中流动电流。
此外，感测放大器/写入驱动器12具备未图示的页面缓冲器。页面缓冲器例如为易失性存储器，存储由感测放大器读出的数据，或经由IO电路16传输的写入数据。
感测放大器/写入驱动器12与数据线DQ间的数据授受经由IO电路16进行。
如图2所示，存储单元阵列11包含二维配置或三维配置的多个存储单元MC。存储单元阵列11具有多个字线WL0～WLi-1(i为1以上的整数)、多个位线BL0～BLj-1、及多个源极线SL0～SLj-1(j为1以上的整数)。存储单元MC与字线WL和位线BL或源极线SL的交点对应设置。也就是说，存储单元阵列11为积层型存储单元阵列。
存储单元MC由MTJ元件30及选择晶体管31构成。选择晶体管31例如由N型MOSFET(Metal Oxide Silicon Field Effect Transistor：金属氧化硅场效应晶体管)构成。
MTJ元件30的一端连接在位线BL，另一端连接在选择晶体管31的漏极。选择晶体管31的栅极连接在字线WL，源极连接在源极线SL。
图3是存储单元MC的说明图。
利用TMR(Tunneling Magnetoresistance：隧道磁阻)效应的MTJ元件30具有包含2块强磁性层F、P与夹在这些层之间的非磁性层(隧道绝缘膜)B的积层构造，通过利用自旋偏极隧道效应的磁阻变化，存储数字数据。MTJ元件30能通过2块强磁性层F、P的磁化排列，取低电阻状态与高电阻状态。例如，如果将低电阻状态定义为“0”数据，将高电阻状态定义为“1”数据，那么能在MTJ元件30中记录1位数据。当然，也可将低电阻状态定义为“1”数据，将高电阻状态定义为“0”数据。
例如，MTJ元件30依序积层固定层(钉扎层)P、隧道势垒层B、记录层(自由层)F而构成。钉扎层P是磁化排列的方向固定的层，自由层F的磁化排列的方向可变，根据它的磁化的方向存储数据。钉扎层P及自由层F由强磁性体构成，隧道势垒层B由绝缘膜构成。
自由层F也可使用例如钴铁硼(CoFeB)或硼化铁(FeB)等。钉扎层P也可使用例如钴铂(CoPt)、钴镍(CoNi)、或钴钯(CoPd)等。隧道势垒层B包含非磁性材料，可使用非磁性金属、非磁性半导体、绝缘体等。隧道势垒层B也可使用例如氧化镁(MgO)、或氧化铝(Al2O3)等。
如果写入时朝箭头A1的方向流动电流，那么自由层F的磁化方向相对于钉扎层P的磁化方向成为反平行状态(AP状态)，成为高电阻状态(“1”数据)。也可将这种写入动作设为“1”写入动作。如果写入时朝箭头A2的方向流动电流，那么钉扎层P与自由层F各自的磁化方向成为平行状态(P状态)，成为低电阻状态(“0”数据)。也可将这种写入动作设为“0”写入动作。如此，MTJ元件能通过流动电流的方向写入不同的数据。
图4是表示第1实施方式的感测放大器/写入驱动器12中的感测电路100的构成例的框图。
感测电路100设置在每个位线(全局位线)。各感测电路100具备前置放大器110及感测放大器(SA)120。前置放大器110经由位线对存储单元MC供给电流(单元电流)，存储基于单元电流的电压V1st及V2nd。感测放大器120基于存储在前置放大器110的电压V1st及V2nd，判定数据(DO、DOB)。
图5是表示前置放大器110的构成例的电路图。
前置放大器110具备PMOS(Positive Channel Metal Oxide Semiconductor：正通道金属氧化物半导体)晶体管M29、M30、M31、M34、NMOS(N-Metal-Oxide-Semiconductor：N型金属氧化物半导体)晶体管M6、M7、M32、M33、M35及电容C3、C4。
晶体管M29的一端被施加电源电压VDD，另一端及栅极电极连接在节点N15。晶体管M30的一端被施加电源电压VDD，另一端连接在节点N16，栅极电极连接在节点N15。晶体管M29、M30构成电流镜电路。
晶体管M6的一端连接在节点N15，另一端连接在节点N4，栅极电极接收信号Vclamp。
晶体管M7的一端连接在节点N4，另一端连接在位线(全局位线)，栅极电极接收读取启动信号REN。
晶体管M31、M32的一端连接在节点N16，另一端连接在节点N17。晶体管M31、M32的栅极电极分别接收信号SW1B、SW1P。晶体管M31、M32作为一个CMOS(Complementary MOS：互补MOS)开关发挥功能。晶体管M31、M32也称为开关M31、M32。
晶体管M33的一端连接在节点N16，另一端被施加接地电压VSS，栅极电极连接在节点N17。
电容C3的一端连接在节点N17，另一端连接在接地电压源VSS。
晶体管M34、M35的一端连接在节点N16，另一端连接在节点N18。晶体管M34、M35的栅极电极分别接收信号SW2B、SW2P。晶体管M34、M35作为一个CMOS开关发挥功能。晶体管M34、M35也称为开关M34、M35。
电容C4的一端连接在节点N18，另一端连接在接地电压源VSS。
节点N17的电压作为V1st供给到感测放大器120。电压V1st经由开关M31、M32传递到电容C3。电容C3能将节点N17的电压保持为电压V1st。节点N18的电压作为V2nd供给到感测放大器120。电压V2nd经由开关M34、M35传递到电容C4。电容C4能将节点N18的电压保持为电压V2nd。
图6是表示感测放大器120的构成例的电路图。
感测放大器120具备PMOS晶体管M8、M9、M10、M11、M12、M13、NMOS晶体管M14、M15、M16、M17、M18、M19、M20、M21、M22、M23、M24、M25。感测放大器120还具备寄存器REG1与反相器INV1、INV2。
晶体管M8的一端被施加电源电压VDD，另一端连接在节点N5，栅极电极接收信号LATPB。
晶体管M9的一端连接在节点N5，另一端连接在节点N6，栅极电极连接在节点N7。作为第1晶体管的晶体管M9设置在电流路径CP1，栅极连接在电流路径CP2的节点N7。
晶体管M10的一端连接在节点N5，另一端连接在节点N7，栅极电极连接在节点N6。作为第2晶体管的晶体管M10设置在电流路径CP2，栅极连接在电流路径CP1的节点N6。
晶体管M11的一端连接在节点N6，另一端连接在节点N7，栅极电极接收信号SEN。
晶体管M12的一端被施加电源电压VDD，另一端连接在节点N6，栅极电极接收信号SEN。
晶体管M13的一端被施加电源电压VDD，另一端连接在节点N7，栅极电极接收信号SEN。
晶体管M14的一端连接在节点N6，另一端连接在节点N8，栅极电极连接在节点N7。作为第1晶体管的晶体管M14设置在电流路径CP1，栅极连接在电流路径CP2的节点N7。
晶体管M15的一端连接在节点N8，另一端连接在节点N11，栅极电极经由节点N10接收信号SEN2。
晶体管M16的一端连接在节点N8，另一端被施加接地电压VSS，栅极电极接收信号LATN。
晶体管M17的一端连接在节点N7，另一端连接在节点N9，栅极电极连接在节点N6。作为第2晶体管的晶体管M17设置在电流路径CP2，栅极连接在电流路径CP1的节点N6。
晶体管M18的一端连接在节点N9，另一端连接在节点N13，栅极电极经由节点N10接收信号SEN2。
晶体管M19的一端连接在节点N9，另一端被施加接地电压VSS，栅极电极接收信号LATN。
晶体管M20的一端连接在节点N11，另一端被施加接地电压VSS，栅极电极接收信号V1st。
晶体管M21的一端连接在节点N11，另一端连接在节点N12，栅极电极接收信号SHFTDO。
晶体管M22的一端连接在节点N12，另一端被施加接地电压VSS，栅极电极接收移位电压VSHFT1。
晶体管M23的一端连接在节点N13，另一端被施加接地电压VSS，栅极电极接收信号V2nd。
晶体管M24的一端连接在节点N13，另一端连接在节点N14，栅极电极接收信号SHFTDOB。
晶体管M25的一端连接在节点N14，另一端被施加接地电压VSS，栅极电极接收移位电压VSHFT2。
这种感测放大器120中，晶体管M9、M14、M15、M20构成电流路径CP1。晶体管M10、M17、M18、M23构成电流路径CP2。电流路径CP1的晶体管M9、M14的栅极共同连接在电流路径CP2的节点N7，电流路径CP2的晶体管M10、M17的栅极共同连接在电流路径CP1的节点6。节点N6为晶体管M9与M14间的节点，节点N7为晶体管M10与M17间的节点。也就是说，晶体管M9、M14的栅极与晶体管M10、M17的栅极交叉耦合。由此，感测放大器120能作为差分放大电路发挥功能。电流路径CP1流动与节点N17的电压V1st对应的电流I1st。电流路径CP2流动与节点N18的电压V2nd对应的电流I2nd。感测放大器120从输出部输出与节点N17与节点N18的电压差对应的输出信号DO。另外，感测放大器120作为差分放大电路发挥功能时，信号SEN为高电平，晶体管M11～M13需断开。
晶体管M21、M22构成连接在电流路径CP1的偏移部OFS1。偏移部OFS1从晶体管M15与M20间的节点N11分支，能流动依照移位电压(第1移位电压)VSHFT1的偏移电流Iofs1。作为第1偏移晶体管的晶体管M22在对栅极施加移位电压VSHFT1时，流动偏移电流Iofs1。此外，偏移部OFS1中，在晶体管M21接通时，晶体管M22能流动偏移电流Iofs1。
晶体管M24、M25构成连接在电流路径CP2的偏移部OFS2。偏移部OFS2从晶体管M18与M23间的节点N13分支，能流动依照移位电压(第2移位电压)VSHFT2的偏移电流Iofs2。作为第2偏移晶体管的晶体管M25在对栅极施加移位电压VSHFT2时，流动偏移电流Iofs2。此外，偏移部OFS2中，在晶体管M24接通时，晶体管M25能流动偏移电流Iofs2。
移位电压VSHFT1、VSHFT2以在晶体管M22或M25中流动特定的偏移电流Iofs1、Iofs2的方式，控制晶体管M22、M25的导通状态。如果晶体管M22流动偏移电流Iofs1，那么电流路径CP1中流动的电流I1st增加偏移电流Iofs1的部分。也就是说，电流路径CP1中流动的电流为I1st+Iofs1。这意味着外观上与电压V1st移位到高电压侧相同。另一方面，如果晶体管M25流动偏移电流Iofs2，那么电流路径CP2中流动的电流I2nd增加偏移电流Iofs2的部分。也就是说，电流路径CP2中流动的电流为I2nd+Iofs2。这意味着外观上等同于电压V2nd移位到高电压侧。也就是说，通过流动偏移电流Iofs1，能视作电压V1st上升了与偏移电流Iofs1对应的偏移电压Vofs1。通过流动偏移电流Iofs2，能视作电压V2nd上升了与偏移电流Iofs2对应的偏移电压Vofs2。
与偏移电流Iofs1、Iofs2对应的电压V1st、V2nd的移位量成为偏移电压Vofs1、Vofs2。偏移电流Iofs1是数据“0”时电流路径CP1中流动的电流、与数据“1”时电流路径CP1中流动的电流之间的任意电流(例如大致中间电流)。偏移电流Iofs2是数据“0”时电流路径CP2中流动的电流、与数据“1”时电流路径CP2中流动的电流之间的任意电流(例如大致中间电流)。偏移电压Vofs1可为数据“0”时的节点N17(参考图5)的电压V1st、与数据“1”时的节点N17的电压V1st之间的任意电压(大致中间电压)。偏移电压Vofs2可为数据“0”时的节点N18的电压V2nd、与数据“1”时的节点N18的电压V2nd之间的任意电压(大致中间电压)。移位电压VSHFT1、VSHFT2如下设定：晶体管M22、M25流动偏移电流Iofs1、Iofs2，使电压V1st、V2nd移位偏移电压Vofs1、Vofs2。偏移电压Vofs1、Vofs2均为数据“0”与数据“1”的大致中间电压，也可为彼此大致相等的电压。此外，移位电压VSHFT1也可为栅极电压，其使得在晶体管M22中流动数据“0”时电流路径CP1中流动的电流、与数据“1”时电流路径CP1中流动的电流的差量电流以下(例如大致一半的电流)的电流。偏移电压Vofs2也可为以下的电压：其使得在晶体管M25中流动数据“0”时电流路径CP2中流动的电流、与数据“1”时电流路径CP2中流动的电流的差量电流以下(例如大致一半的电流)的电流。
感测放大器120中，在节点N6、N7，通过电流路径CP1、CP2中流动的电流I1st(或I1st+Iofs1)、电流I2nd(或I2nd+Iofs2)产生电压差。节点N6、N7的电压差因交叉耦合的晶体管M9、M14及晶体管M10、M17而大幅扩大。由此，节点N6、N7的电压差成为互辅的逻辑电平的电压差。将节点N6的电压作为输出信号DO，供给到图1的IO电路16。将节点N7的电压作为输出信号DO的反转输出信号DOB，供给到图1的IO电路16。此外，将输出信号DO输入到寄存器REG1，在锁存信号DLAT的时序将它锁存在寄存器REG1中。
作为第1寄存器的寄存器REG1具备：输入部，连接在节点N6；输出部，连接在反相器INV1；及时钟输入部，输入锁存信号DLAT。寄存器REG1例如在锁存信号DLAT上升到高电平的时序锁存输出信号DO，并将它作为保持信号DO_PREV输出。
反相器INV1连接在寄存器REG1与晶体管M21的栅极间。反相器INV1对晶体管M21的栅极给出使来自寄存器REG1的保持信号DO_PREV反转的偏移信号SHFTDO。
反相器INV2连接在反相器INV1的输出与晶体管M24的栅极间。反相器INV2对晶体管M24的栅极给出使来自反相器INV1的偏移信号SHFTDO反转的偏移信号SHFTDOB。
由此，通过由寄存器REG1锁存的保持信号DO_PREV，晶体管M21或M24中的任一个接通，另一个断开。当晶体管M21接通时，在电流路径CP1中流动偏移电流。所述情况下，如上所述，与使电压V1st上升偏移电压Vofs等效。当晶体管M24接通时，在电流路径CP2中流动偏移电流。所述情况下，与使电压V2nd上升偏移电压Vofs等效。由于偏移电压Vofs为数据“0”与数据“1”的大致中间电压，所以通过使电压V1st或V2nd移位偏移电压Vofs，能将电压V1st或V2nd设定为数据“0”与数据“1”的大致中间电压。或者，能使大致相同电平的电压V1st或V2nd中的任一个移位到高电压侧。由此，移位偏移电压Vofs后，能使用电压V1st、V2nd中的一个作为参考电压，检测另一个电压。
例如，将以某读出动作检测出的数据作为电压V1st保持在节点N17，以下个读出动作检测出的数据作为电压V2nd保持在节点N18。在所述时间点，电压V1st作为保持信号DO_PREV输出，根据电压V1st的电压电平，在偏移部OFS1、OFS2中的一个，流动偏移电流Iofs1或Iofs2中的任一个。
电压V1st为低电平，保持信号DO_PREV为低电平的情况下，晶体管M21接通，偏移部OFS1在电流路径CP1中流动偏移电流Iofs1。另一方面，电压V1st为高电平，保持信号DO_PREV为高电平的情况下，晶体管M24接通，偏移部OFS2在电流路径CP2中流动偏移电流Iofs2。
如此，感测放大器120基于前一次的读出数据的逻辑(电压V1st的电压电平)，使电压V1st或电压V2nd中的任一个上升偏移电压Vofs。由此，感测放大器120能使用前一次的读出数据(电压V1st)作为参考信号，检测这次的读出数据(电压V2nd)。
以下，针对本实施方式的前置放大器110及感测放大器120的读出动作更详细地进行说明。
图7是表示前置放大器110及感测放大器120的读出动作的一个例子的时序图。图8(A)～图9(C)是表示读出动作的一个例子的概念图。
读出动作中，信号Vclamp维持高电平，信号LATPB维持低电平，信号SW2P维持高电平，信号SW2B维持低电平。因此，读出动作中，前置放大器110的晶体管M6、开关M34、M35及感测放大器120的M8维持导通状态(接通)。移位电压VSHFT1、VSHFT2以晶体管M22、M25能流动特定的偏移电流Iofs1、Iofs2的方式，维持特定电压。因此，图7中，省略这些信号的时序图。
在t1前的初始状态下，信号SW1P为低电平，信号SW1B为高电平。此外，信号REN、SEN、SEN2、LATN为低电平。前置放大器110的晶体管M7、开关M31、M32变为非导通状态(断开)。感测放大器120的晶体管M11～M13接通，晶体管M15、M16、M18、M19断开。
由于在初始状态下，晶体管M11～M13接通，所以将节点N6、N7充电成高电平，初始状态的输出信号DO为高电平。此外，晶体管M14、M17接通，但晶体管M9、M10断开。
寄存器REG1锁存高电平作为初始状态的保持信号DO_PREV。所述情况下，晶体管M21断开，晶体管M24接通。另外，由于在t1前的初始状态下，晶体管M15、M18断开，所以在感测放大器120内尚未流动偏移电流Iofs1、Iofs2。此外，通过读出存储着现有数据的特定的初始存储单元设定初始状态的输出信号DO。初始存储单元为最初的读出对象。此时，初始存储单元的位置已决定，初始存储单元存储着现有的初始数据(例如数据“1”)。因此，初始存储单元的数据可以自参考方式读出，或者也可使用适于初始存储单元的参考信号读出。当然，初始状态的输出信号DO及保持信号DO_PREV也可为低电平。
以下，按照存储单元MC1～MC4的顺序执行读出动作。
(存储单元MC1的读出动作)
首先，读出存储单元MC1的数据。在t1，当读取启动信号REN上升到高电平时，晶体管M7接通，在晶体管M29、M6、M7的电流路径中流动与存储单元MC1的数据(电阻)对应的存储器电流。此外，晶体管M29、M30作为电流镜发挥功能，在晶体管M30、M33的电流路径中流动与存储器电流对应的镜像电流。此时，开关M31、M32断开，开关M34、M35接通。因此，节点N16的电压作为电压V2nd输出到图6的感测放大器120，累积在电容C4中。因此，电压V1st保持不变(例如V0)，电压V2nd变化为与存储单元MC1的数据对应的电压V1。例如，存储单元MC1为低电阻的情况下，由于存储器电流及镜像电流变大，所以电压V2nd变为高于电压V1st的高电平。存储单元MC1为高电阻的情况下，由于存储器电流及镜像电流变小，所以电压V2nd变为低于电压V1st的低电平。
接着，在t2，使感测放大器120的信号SEN2上升到高电平，接通晶体管M15、M18。
接着，在t3，使感测放大器120的信号SEN上升到高电平，断开晶体管M11～M13。由此，来自电源VDD的电流经由晶体管M8流到电流路径CP1、CP2。电流路径CP1中流动的电流I1st由以电压V1st控制的晶体管M20的电阻状态决定。并且，晶体管M21接通时，电流路径CP1中额外流动偏移电流Iofs1。电流路径CP2中流动的电流I2nd由以电压V2nd控制的晶体管M23的电阻状态决定。并且，晶体管M24接通时，电流路径CP2中额外流动偏移电流Iofs2。
此处，参考图8(A)～图8(C)，针对保持信号DO_PREV为高电平时的存储单元MC1的数据检测方法进行说明。图8(A)～图8(C)的图表中，横轴表示电压V1st、V2nd的电平(也就是存储单元的数据的逻辑)，纵轴表示存储单元数(时钟)。平行状态(P状态)为存储单元的低电阻状态，例如表示电压V1st、V2nd的低电平(数据“0”)。反平行状态(AP状态)为存储单元的高电阻状态，例如表示电压V1st、V2nd的高电平(数据“1”)。
如图8(A)所示，在初始状态下，保持信号DO_PREV为高电平的情况下，图6的偏移部OFS2在电流路径CP2中流动偏移电流Iofs2。此时，偏移部OFS1不流动偏移电流Iofs1。所述情况下，如图8(B)所示，能视为与检测对象的存储单元MC1对应的电压V2nd上升偏移电压Vofs2。感测放大器120将电压V2nd+Vofs2与高电平电压V1st进行比较。也就是说，感测放大器120将移位且降低偏移电流Iofs2的部分的晶体管M9、M14的栅极(节点N7)的电压、与未移位的晶体管M10、M17的栅极(节点N6)的电压进行比较。
此时，存储单元MC1的数据的逻辑为“0”，电压V2nd为低电平的情况下，如图8(B)所示，电压V2nd偏移成高电平电压V1st与低电平电压V2nd的大致中间电压(V2nd+Vofs2)。因此，感测放大器120通过将中间电压V2nd+Vofs2与高电平电压V1st进行比较，能检测电压V2nd为低电平。也就是说，感测放大器120能检测存储单元MC1的数据为“0”。
另一方面，存储单元MC1的数据的逻辑为“1”，电压V2nd为高电平的情况下，如图8(C)所示，电压V2nd偏移成比高电平电压V1st、V2nd高出偏移电压Vofs2的电压V2nd+Vofs2。也就是说，电压V1st、V2nd两个为高电平的情况下，有无法识别电压V1st与电压V2nd的担忧。但是，根据本实施方式，使高电平电压V2nd偏移成比它进一步提高偏移电压Vofs2的电压V2nd+Vofs2。因此，感测放大器120通过将电压V2nd+Vofs2与高电平电压V1st进行比较，能检测电压V2nd为高电平。也就是说，感测放大器120能检测存储单元MC1的数据为“1”。
如此，感测放大器120能使用初始状态的节点N17的电压V1st作为参考信号，检测存储单元MC1的数据。
再次参考图7。在t3～t4，输出信号DO中，出现节点N6与节点N7的电压差。节点N6与节点N7的电压差依存于电流路径CP1中流动的电流I1st或I1st+Iofs1、与电流路径CP2中流动的电流I2nd或I2nd+Iofs2。并且，电流路径CP1、CP2中流动的这些电流由电压V1st、V2nd及保持信号DO_PREV决定。如此，输出信号DO中出现电压V2nd+Vofs2与电压V1st的电压差。
在t4，通过使信号LATN上升到高电平，接通晶体管M16、M19，使节点N6与节点N7的电压差更大幅地扩大。此时，存储单元MC1的数据的逻辑为“0”，电压V2nd为低电平的情况下，输出信号DO变为低电平。存储单元MC1的数据的逻辑为“1”，电压V2nd为高电平的情况下，输出信号DO变为高电平。
接着，在t5，图5的前置放大器110的信号SW1P、SW1B各自变为高电平与低电平，开关M31、M32接通。由此，存储单元MC1的数据也传递到节点N17，电压V1st与电压V2nd同样，成为与存储单元MC1的数据对应的电压。电容C3由与存储单元MC1的数据对应的电压充电。此外，锁存信号DLAT变为高电平，图6的寄存器REG1将输出信号DO作为保持信号DO_PREV锁存。由此，保持作为存储单元MC1的数据的检测结果的输出信号DO，作为保持信号DO_PREV。
接着，在t6，信号SEN、SEN2、LATN、DLAT下降到低电平。由此，晶体管M11～M13接通，晶体管M15、M16、M18、M19断开。由此，电流路径CP1、CP2的电流I1st、I2nd停止，将节点N6、N7重设为相同电压。但是，通过将锁存信号DLAT无效化为低电平，寄存器REG1不依存于输出信号DO，而维持存储单元MC1的数据的逻辑作为保持信号DO_PREV。
此外，信号SW1P、SW1B各自变为低电平与高电平，开关M31、M32断开。但是，电容C3将节点N17的电压V1st保持为与存储单元MC1的数据对应的电压。也就是说，保持信号DO_PREV及节点N17的电压V1st维持存储单元MC1的数据的逻辑。另一方面，重设节点N18的电压V2nd、节点N6、N7的输出信号DO、DOB。
接着，在t7，读取启动信号REN下降到低电平。由此，存储单元MC1的读出动作结束。
(存储单元MC2的读出动作)
接着，对于存储单元MC2，同样执行读出动作。t11～t17的动作可基本与t1～t7的动作相同。但是，t13～t14的数据检测时，保持信号DO_PREV及节点N17的电压V1st维持存储单元MC1的数据的逻辑，存储单元MC2的数据传递到节点N18的电压V2nd。
例如，存储单元MC1的数据的逻辑为“1”，保持信号DO_PREV为高电平的情况下，存储单元MC2的数据检测中，偏移部OFS2在电流路径CP2中流动偏移电流Iofs2。由此，与存储单元MC2的数据对应的节点N18的电压能视为偏移成电压V2nd+Vofs2。因此，感测放大器120通过将电压V2nd+Vofs2与电压V1st进行比较，能检测存储单元MC2的数据。这与参考图8说明的动作相同。感测放大器120基于锁存到寄存器REG1的保持信号DO_PREV(存储单元MC1的数据)，使与存储单元MC2的数据对应的电压V2nd外观上偏移成电压V2nd+Vofs2。由此，能使用与存储单元MC1的数据对应的电压V1st作为参考电压，检测存储单元MC2的数据。
另一方面，存储单元MC1的数据的逻辑为“0”，保持信号DO_PREV为低电平的情况下，偏移部OFS1在电流路径CP1中流动偏移电流Iofs1。因此，与存储单元MC1的数据对应的节点N17的电压能视为偏移成电压V1st+Vofs1。
此处，参考图9(A)～图9(C)，说明保持信号DO_PREV为低电平时的存储单元MC2的数据检测方法。图9(A)～图9(C)的图表的横轴及纵轴与图8(A)～图8(C)的横轴及纵轴相同。
如图9(A)所示，保持信号DO_PREV为低电平的情况下，图6的偏移部OFS1在电流路径CP1中流动偏移电流Iofs1。此时，偏移部OFS2不流动偏移电流Iofs2。所述情况下，已读出的保存在节点N17的存储单元MC1的数据(电压V1st)能视为上升偏移电压Vofs1。所述情况下，如图9(A)所示，电压V1st能视为偏移成高电平与低电平的大致中间电压V1st+Vofs1。感测放大器120将作为参考电压的中间电压V1st+Vofs1与电压V2nd进行比较。也就是说，感测放大器120将移位且降低偏移电流Iofs1的部分的晶体管M10、M17的栅极(节点N6)的电压、与未移位的晶体管M9、M14的栅极(节点N7)的电压进行比较。另外，保持信号DO_PREV维持被锁存到寄存器REG1的状态(低电平)。
此时，存储单元MC2的数据的逻辑为“0”，电压V2nd为低电平的情况下，如图9(B)所示，感测放大器120使低电平的电压V1st移位到中间电压V1st+Vofs1，将中间电压V1st+Vofs1与低电平的电压V2nd进行比较。由此，电压V1st离开电压V2nd附近到达中间电压V1st+Vofs1，所以感测放大器120能检测出电压V2nd为低电平(数据“0”)。
另一方面，存储单元MC2的数据的逻辑为“1”，电压V2nd为高电平的情况下，如图9(C)所示，感测放大器120将偏移后的中间电压V1st+Vofs1与高电平的电压V2nd进行比较。由此，电压V1st虽接近电压V2nd但仍然充分离开，所以感测放大器120能检测电压V2nd为高电平(数据“1”)。
如此，感测放大器120使用中间电压V1st+Vofs1作为参考信号，能检测存储单元MC2的数据。
之后，t14～t17的动作可基本与t4～t7的动作相同。
(存储单元MC3的读出动作)
接着，对于存储单元MC3，同样执行读出动作。t21～t27的动作可基本与t1～t7的动作相同。但是，t23～t24的数据检测时，保持信号DO_PREV及节点N17的电压V1st维持存储单元MC2的数据的逻辑，存储单元MC3的数据传递到节点N18的电压V2nd。
例如，存储单元MC2的数据的逻辑为“1”，保持信号DO_PREV为高电平的情况下，存储单元MC3的数据检测中，偏移部OFS2在电流路径CP2中流动偏移电流Iofs2。由此，与存储单元MC3的数据对应的节点N18的电压能视为偏移成电压V2nd+Vofs2。因此，感测放大器120通过将电压V2nd+Vofs2与电压V1st进行比较，能检测存储单元MC3的数据。这与参考图8说明的动作相同。感测放大器120基于锁存到寄存器REG1的保持信号DO_PREV(存储单元MC2的数据)，使与存储单元MC3的数据对应的电压V2nd在外观上偏移成电压V2nd+Vofs2。由此，能使用与存储单元MC2的数据对应的电压V1st作为参考电压，检测存储单元MC3的数据。
此外，例如存储单元MC2的数据的逻辑为“0”，保持信号DO_PREV为低电平的情况下，存储单元MC3的数据检测中，偏移部OFS1在电流路径CP1中流动偏移电流Iofs1。因此，与存储单元MC2的数据对应的节点N17的电压能视为偏移成电压V1st+Vofs1。由此，感测放大器120通过将电压V1st+Vofs1与电压V2nd进行比较，能检测存储单元MC3的数据。这与参考图9说明的动作相同。感测放大器120基于锁存到寄存器REG1的保持信号DO_PREV(存储单元MC2的数据)，使与存储单元MC2的数据对应的电压V1st在外观上偏移成电压V1st+Vofs1。由此，使用与存储单元MC2的数据对应的电压V1st作为参考电压，能检测存储单元MC3的数据。
(存储单元MC4的读出动作)
接着，对于存储单元MC4，同样执行读出动作。t31～t37的动作可基本与t1～t7的动作相同。但是，t33～t34的数据检测时，保持信号DO_PREV及节点N17的电压V1st维持存储单元MC3的数据的逻辑，存储单元MC4的数据传递到节点N18的电压V2nd。存储单元MC4的其它读出动作可与存储单元MC3的读出动作相同。
由此，感测放大器120使用与存储单元MC3的数据对应的电压V1st作为参考电压，能检测存储单元MC4的数据。
图7仅表示存储单元MC1～MC4的读出动作，但存储单元MC5之后也可同样读出。所述情况下，感测放大器120使用与存储单元MCk-1(k≧1)的数据对应的电压V1st作为参考电压，检测存储单元MCk的数据。
另外，所述实施方式中，初始存储单元存储数据“1”的高电平数据。但是，初始存储单元也可存储数据“0”的低电平数据。所述情况下，如参考图9所说明，感测放大器120使初始状态的电压V1st移位成偏移电压V1st+Vofs1，将偏移电压V1st+Vofs1作为参考电压，检测与存储单元MC1的数据对应的电压V2nd即可。如此，初始存储单元的数据也可为“0”或“1”的任一个。
此外，本实施方式的感测放大器120使用前一个读出数据(电压V1st)作为参考信号，检测此次的读出数据(电压V2nd)。但是，感测放大器120也可使用更早的读出数据作为参考信号。所述情况下，保存在节点N17的数据(电压V1st)只要保存提前2个单元以上的读出数据即可。此次读出对象的存储单元只要配置在提前2个单元以上的读出对象的存储单元附近即可。
图10(A)～图10(D)是表示存储单元MC的读出顺序的概念图。
如上所述，感测放大器120使用与现有的初始存储单元的数据对应的电压V1st或偏移电压V1st+Vofs1作为参考电压，检测存储单元MC1的数据。同样，感测放大器120使用存储单元MCk-1的数据作为参考数据，检测存储单元MCk的数据。
在存储单元阵列11内，存储单元MCk配置在存储单元MCk-1附近，优选为存储单元MCk-1的相邻单元。通过使存储单元MCk在存储单元MCk-1附近或相邻配置，存储单元MCk及存储单元MCk-1的电特性接近而相似。此外，因为从驱动器14或感测电路100等到存储单元MCk及存储单元MCk-1的布线距离彼此也没有太大改变，所以布线电阻也大致相等。因此，感测放大器120使用存储单元MCk-1的数据作为参考数据，能正确检测存储单元MCk的数据。
例如，图11(A)～图12(C)是表示读出动作的其它例的概念图。
如图11(A)所示，与存储单元MCk-1的数据对应的电压V1st位于数据“1”的分布的下端的情况下，认为存储单元MCk-1附近的存储单元MCk也具有与存储单元MCk-1相同的特性。也就是说，与存储单元MCk的数据对应的电压V2nd也位于数据“1”或“0”的分布的下端的可能性较高。因此，存储单元MCk的数据为“0”的情况下，如图11(B)所示，电压V2nd位于数据“0”的分布的下端。感测放大器120基于保持信号DO_PREV，使与存储单元MCk的数据对应的电压V2nd在外观上偏移成电压V2nd+Vofs2。由于存储单元MCk-1、MCk的数据各自位于数据“1”、“0”的分布的下端，所以使用与存储单元MCk-1的数据对应的电压V1st作为参考电压，能检测存储单元MCk的数据(电压V2nd+Vofs2)。另外，由于保持信号DO_PREV为由感测放大器120检测后的信号，所以位于分布的大致中心。
存储单元MCk的数据为“1”的情况下，如图11(C)所示，电压V2nd位于数据“1”的分布的下端。感测放大器120基于保持信号DO_PREV，使与存储单元MCk的数据对应的电压V2nd在外观上偏移成电压V2nd+Vofs2。由于存储单元MCk-1、MCk的数据均位于数据“1”的分布的下端，所以使用与存储单元MCk-1的数据对应的电压V1st作为参考电压，能检测存储单元MCk的数据(电压V2nd+Vofs2)。
另外，图11(A)～图11(C)的具体例中，存储单元MCk-1、MCk的数据位于分布的下端，但存储单元MCk-1、MCk的数据位于分布的上端的情况也同样。
如图12(A)所示，与存储单元MCk-1的数据对应的电压V1st位于数据“0”的分布的上端的情况下，认为存储单元MCk-1附近的存储单元MCk也具有与存储单元MCk-1相同的特性。也就是说，与存储单元MCk的数据对应的电压V2nd也位于数据“1”或“0”的分布的上端的可能性较高。因此，存储单元MCk的数据为“0”的情况下，如图12(B)所示，电压V2nd位于数据“0”的分布的上端。感测放大器120基于保持信号DO_PREV，使与存储单元MCk-1的数据对应的电压V1st在外观上偏移成电压V1st+Vofs1。由于存储单元MCk-1、MCk的数据均位于数据“0”的分布的上端，所以使用使与存储单元MCk-1的数据对应的电压V1st偏移的电压V1st+Vofs1作为参考电压，能检测存储单元MCk的数据(电压V2nd)。
存储单元MCk的数据为“1”的情况下，如图12(C)所示，电压V2nd位于数据“1”的分布的上端。感测放大器120基于保持信号DO_PREV，使与存储单元MCk-1的数据对应的电压V1st在外观上偏移成电压V1st+Vofs1。由于存储单元MCk-1、MCk的数据分别位于数据“0”与“1”的分布的上端，所以使用与使存储单元MCk-1的数据对应的电压V1st偏移的电压V1st+Vofs1作为参考电压，能检测存储单元MCk的数据(电压V2nd)。
另外，图12(A)～图12(C)的具体例中，存储单元MCk-1、MCk的数据位于分布的上端，但存储单元MCk-1、MCk的数据位于分布的下端的情况也同样。
如此，连续读出的存储单元MCk及存储单元MCk-1优选为彼此靠近或相邻配置，而具有互相类似的电特性。此外，优选为从驱动器14或感测电路100等到存储单元MCk及存储单元MCk-1的布线电阻也大致相等。由此，感测放大器120使用存储单元MCk-1的数据作为参考数据，能正确检测存储单元MCk的数据。
存储单元MC的读出顺序也可为图10(A)～图10(D)的任一个。图10(A)或图10(B)依序存取沿字线WL或位线BL排列的存储单元MC读出数据。此时，感测电路100从多个存储单元MC读出数据，所述多个存储单元MC从某字线WL或位线BL的一端到另一端连续相邻。之后，感测电路100从多个存储单元MC读出数据，所述多个存储单元MC从相邻的另一条字线WL或另一条位线BL的另一端到一端连续相邻。重复所述操作，感测电路100从Z字状连续的存储单元MC读出数据。由此，即使存储单元阵列11中离开的存储单元MC彼此的电特性不同的情况下，只要附近的存储单元MC彼此的电特性类似，感测电路100便能使用存储单元MCk-1的数据作为参考数据，检测存储单元MCk的数据。
图10(C)中，感测电路100对存储单元阵列11的对角方向(相对于字线及位线倾斜的方向)上相邻的存储单元MC连续存取。所述情况下，相邻的2个存储单元MC连接在互不相同的字线WL与位线BL。
图10(D)中，感测电路100对依存储单元MC0～MC13的顺序相邻或靠近的存储单元进行存取。存取存储单元MC13后，感测电路100依相同顺序存取字线WL或位线BL方向上相邻的13个存储单元群。如此，优选为存储单元MCk与存储单元MCk-1相邻，但无需一定相邻，也可配置在存储单元MCk-1附近。所谓附近，只要为存储单元MCk、MCk-1具有彼此相似的电特性及配电电阻的范围即可。
根据以上的实施方式，感测电路100无须为了读出1个存储单元MC的数据，而像自参考方式那样，对所述存储单元MC执行多个读出动作及写入动作。因此，数据读出速度比自参考方式快，耗散功率也较小。此外，耐数据改写性也不比自参考方式差。
此外，由于本实施方式的感测电路100使用相邻的存储单元MC的数据作为参考数据，所以自然调整参考信号。也就是说，无须根据存储单元MC的位置调整参考信号的电路，且自然调整参考信号。由此，感测电路100能减小它的电路规模，且能正确检测存储单元MC的数据。
此外，本实施方式的感测电路100与自参考方式所使用的感测电路相似。因此，本实施方式的感测电路100能使用现有的自参考方式的感测电路，比较容易制作。
(第2实施方式)
由ECC(Error-Correcting Code)等检测出读出数据错误的情况下，参考错误的数据来检测下个数据。所述情况下，有无法进行正确的数据检测的担忧。
本实施方式中，检测出错误的情况下，使用更早之前检测出的正常数据(提前2个单元以上的数据)作为参考数据，检测数据。或者，所述情况下，也可使用自参考方式检测下个数据。
图13是表示第2实施方式的前置放大器110及感测放大器120的读出动作的一个例子的时序图。所述例中，存储单元MC2的读出数据错误。所述情况下，存储单元MC3使用存储单元MC1的数据作为参考数据进行检测。存储单元MC1、MC4的读出动作可与图7所示的第1实施方式的动作相同。因此，省略t1～t7及t31～t37的动作说明。
存储单元MC2的读出数据错误的情况下，在t15～t16，信号SW1P、SW1B不动作，开关M31、M32维持断开状态。由此，存储单元MC2的数据不传递到节点N17，电压V1st保持与存储单元MC1的数据对应的电压。电容C3保持由与存储单元MC1的数据对应的电压充电的状态。此外，信号DLAT也不上升，图6的寄存器REG1不更新保持信号DO_PREV，维持存储单元MC1的数据的检测结果作为保持信号DO_PREV。
因此，读出下个存储单元MC3时，在存储单元MC3的数据正确的情况下，使用存储单元MC1的读出数据作为参考信号，检测存储单元MC3的数据。也就是说，前置放大器110在读出数据错误的情况下，不将所述错误数据保存在节点N17，感测放大器120不将基于错误数据的输出信号DO作为保持信号DO_PREV进行锁存。前置放大器110及感测放大器120将之前的正常读出数据保存在节点N17，且作为保持信号DO_PREV维持。
因此，存储单元MC3的数据参考比它提前2个单元以上的读出数据(例如，存储单元MC1的数据)来检测。由此，即使存储单元MC2的数据错误，感测放大器120也能正确读出存储单元MC3的数据。
此外，即使2个存储单元连续错误，前置放大器110及感测放大器120也继续保存之前的正常数据，所以能正确读出下个存储单元的数据。另外，本实施方式中，在发生错误的情况下，有存储了参考数据的存储单元不与读出对象的存储单元相邻的情况。但是，由于这些存储单元互相配置在附近，所以不成问题。
(第3实施方式)
图14是表示第3实施方式的前置放大器110的构成例的电路图。
第3实施方式中，前置放大器110包含分别由开关M31、M32、开关M34、M35、晶体管M33及电容C3构成的多个块200_1、200_2。块200_1、200_2相对于节点N16、N18并联连接。前置放大器110的其它构成可与第1实施方式的对应构成相同，也可由块200_1、200_2共用。因此，节点N17设置在块200_1、200_2中的每一个，能保持多个电压V1st。另一方面，块200_1、200_2共用节点N18，1个电压V2nd使用于读出动作。
图15是表示第3实施方式的感测放大器120的构成例的电路图。感测放大器120包含由偏移部OFS1及晶体管M20构成的多个块301_1、301_2、及由偏移部OFS2及晶体管M25构成的多个块302_1、302_2。块301_1、301_2分别连接在反相器INV1_1、INV1_2的输出，接收信号SHFTDO_1、SHFTDO_2中的每一个。此外，块301_1、301_2共同连接在晶体管M15的源极。块302_1、302_2分别连接在反相器INV2_1、INV2_2的输出，接收信号SHFTDOB_1、SHFTDOB_2中的每一个。此外，块302_1、302_2共同连接在晶体管M18的源极。
此外，感测放大器120包含多个寄存器REG1、REG2、多个反相器INV1_1、INV1_2、及多个反相器INV2_1、INV2_2。多个寄存器REG1、GER2输入输出信号DO，分别在锁存信号DLAT_1、DLAT_2上升的时序锁存输出信号DO，将它作为保持信号DO_PREV_1、DO_PREV_2输出。反相器INV1_1、INV1_2分别将保持信号DO_PREV_1、DO_PREV_2反转输出信号SHFTDO_1、SHFTDO_2。反相器INV2_1、INV2_2分别将信号SHFTDO_1、SHFTDO_2反转输出信号SHFTDOB_1、SHFTDOB_2。
感测放大器120的其它构成可与第1实施方式的对应的构成相同，也可由块301_1、302_2、寄存器REG1、REG2等共用。
如此，第3实施方式中，感测电路100具备寄存器REG1、REG2、节点N17、N18等2个系统，能保存过去读出的多个正常数据。另外，参考符号***_1表示第1系统，参考符号***_2表示第2系统。此外，本实施方式具有2个系统，但也可具备3个以上的系统。
图16是表示第3实施方式的前置放大器110及感测放大器120的读出动作的一个例子的时序图。所述例中，存储单元MC2、MC3的读出数据错误。以下，主要针对与第1实施方式的不同点进行说明。
与初始存储单元的读出数据对应的电压V0保持在块200_1、200_2这两个的节点N17。因此，在t1前，电压V1st_1、V1st_2均为电压V0。伴随于此，在初始状态下，寄存器REG1、REG2保存初始存储单元的数据D0，作为保持信号DO_PREV_1、DO_PREV_2。感测电路100在存储单元MC的数据读出时，交替使用第1系统与第2系统。
t1～t7的存储单元MC1的读出动作中，节点N18的电压V2nd变为与存储单元MC1的数据对应的电压V1。首先，如果使用第2系统，那么感测放大器120使用初始状态的电压V1st_2作为参考信号，检测存储单元MC1的数据。存储单元MC1的检测方法可与第1实施方式的检测方法相同。
存储单元MC1的数据正常的情况下，在t5～t6，与存储单元MC1的数据对应的电压V1保持在第1系统侧的块200_1的节点N17。因此，存储单元MC2的读出动作中，电压V1st_1成为电压V1。第2系统侧的节点N17的电压V1st_2保持电压V0的状态。
此外，在t5～t6，第1系统的锁存信号DTAL_1上升。由此，寄存器REG1锁存作为输出信号DO输出的数据D1，将它作为保持信号DO_PREV_1输出。此时，第2系统侧的寄存器REG2仍然锁存数据D0作为保持信号DO_PERV_2。
t11～t17的存储单元MC2的读出动作中，节点N18的电压V2nd变为与存储单元MC2的数据对应的电压V2。由于这次使用第1系统，所以感测放大器120使用电压V1st_1作为参考信号，检测存储单元MC2的数据。存储单元MC2的检测方法可与第1实施方式的检测方法基本相同。
此处，存储单元MC2的数据错误的情况下，信号SW1P_1、SW1P_2不上升，锁存信号DTAL_1、DLAT_2也不上升。因此，与存储单元MC2的数据对应的电压V2作为节点N18的电压V2nd出现，但不保持在块200_1、200_2的节点N17。因此，块200_1的节点N17的电压V1st_1保持电压V1的状态，块200_2的节点N17的电压V1st_2保持电压V0的状态。此外，寄存器REG1、REG2不变更保持信号DO_PREV_1、DO_PREV_2，各自维持数据D1、D0。
t21～t27的存储单元MC3的读出动作中，节点N18的电压V2nd变为与存储单元MC3的数据对应的电压V3。由于这次使用第2系统，所以感测放大器120使用电压V1st_2作为参考信号，检测存储单元MC3的数据。存储单元MC3的检测方法可与第1实施方式的检测方法基本相同。
此处，存储单元MC3的数据也错误的情况下，信号SW1P_1、SW1P_2不上升，锁存信号DLAT_1、DLAT_2也不上升。因此，与存储单元MC3的数据对应的电压V3作为节点N18的电压V2nd出现，但不保持在块200_1、200_2的节点N17。由此，块200_1的节点N17的电压V1st_1保持电压V1的状态，块200_2的节点N17的电压V1st_2保持电压V0的状态。此外，寄存器REG1、REG2不变更保持信号DO_PREV_1、DO_PREV_2，各自维持数据D1、D0。
t31～t37的存储单元MC4的读出动作中，节点N18的电压V2nd变为与存储单元MC4的数据对应的电压V4。由于这次使用第2系统，所以感测放大器120使用电压V1st_2作为参考信号，检测存储单元MC4的数据。存储单元MC4的检测方法可与第1实施方式的检测方法基本相同。
此处，存储单元MC4的数据正常的情况下，在t35～t36，信号SW1P_2及锁存信号DLAT_2上升。因此，与存储单元MC4的数据对应的电压V4作为电压V1st_2保持在块200_2的节点N17。块200_1的节点N17的电压V1st_1保持电压V1的状态。此外，寄存器REG2锁存从感测放大器120作为输出信号DO输出的数据D4，将它作为保持信号DO_PREV_2输出。此时，第1系统侧的寄存器REG1仍然锁存数据D1作为保持信号DO_PERV_1。
如此，本实施方式的感测电路100将之前的多个正常数据作为电压V1st保存在多个节点N17，检测出错误数据的情况下，不保存所述错误数据。与之前的多个正常数据对应的电压V1st作为之后检测的数据的参考电压使用。寄存器REG1、REG2检测出错误数据的情况下，不将错误数据的输出信号DO作为保持信号DO_PREV_1、DO_PREV_2锁存(更新)，维持基于之前的正常数据的保持信号DO_PREV_1、DO_PREV_2。由此，读出对象的数据错误的情况下，感测电路100可参考之前的正常数据，检测之后的数据。
本实施方式中，以将3端子型晶体管作为开关元件的一个例子说明开关动作。不限于此，开关元件也可应用2端子型开关元件。所述情况下，施加在2个端子间的电压未达阈值的情况下，所述开关元件为“高电阻”状态，例如电非导通状态。施加在2个端子间的电压为阈值以上的情况下，开关元件变为“低电阻”状态，例如电导通状态。
虽说明了本发明的若干个实施方式，但这些实施方式是作为例子而提出的，并非意在限定发明的范围。这些实施方式能够以其它各种形态实施，能够在不脱离发明主旨的范围内，进行各种省略、置换、变更。这些实施方式或它们的变化与包含在发明的范围或主旨内同样地，包含在权利要求书所记载的发明及它均等的范围内。
[符号说明]
100 感测电路
110 前置放大器
120 感测放大器
M6～M25、M29～M35 MOS晶体管
C3、C4 电容
REG1 寄存器
INV1、INV2 反相器。

Claims (20)

1.一种半导体存储装置，其具备：多个存储单元；
第1节点，保存从所述多个存储单元内的第1存储单元读出的第1数据；
第2节点，保存从所述多个存储单元内的所述第1存储单元附近的第2存储单元读出的第2数据；
差分电路，具有流动与所述第1节点的电压对应的第1电流的第1电流路径、与流动与所述第2节点的电压对应的第2电流的第2电流路径，从输出部输出与所述第1节点与所述第2节点的电压差对应的输出信号；
第1寄存器，将所述输出信号锁存，并作为保持信号输出；
第1偏移部，连接在所述第1电流路径，在所述保持信号为第1逻辑时，使所述第1电流偏移；及
第2偏移部，连接在所述第2电流路径，在所述保持信号为与所述第1逻辑相反逻辑的第2逻辑时，使所述第2电流偏移。
2.根据权利要求1所述的半导体存储装置，其中所述差分电路具备：
第1晶体管，设置在所述第1电流路径，栅极连接在所述第2电流路径；及
第2晶体管，设置在所述第2电流路径，栅极连接在所述第1电流路径及所述输出部。
3.根据权利要求1所述的半导体存储装置，其中所述第1数据为读出所述第2数据之前读出的数据。
4.根据权利要求2所述的半导体存储装置，其中所述保持信号为第1逻辑的情况下，所述第1偏移部流动第1偏移电流，使所述第2晶体管的栅极电压移位，
所述保持信号为第2逻辑的情况下，所述第2偏移部流动第2偏移电流，使所述第1晶体管的栅极电压移位。
5.根据权利要求4所述的半导体存储装置，其中所述第1偏移部包含第1偏移晶体管，在对栅极施加第1移位电压时，流动所述第1偏移电流，
所述第2偏移部包含第2偏移晶体管，在对栅极施加第2移位电压时，流动所述第2偏移电流。
6.根据权利要求4所述的半导体存储装置，其中所述偏移电流为所述第1或第2数据为所述第1逻辑时的所述第1或第2电流路径中流动的电流、与所述第1或第2数据为所述第2逻辑时所述第1或第2电流路径中流动的电流之间的电流。
7.根据权利要求1所述的半导体存储装置，其中在所述多个存储单元中最初读出对象的存储单元中，存储着已知的初始数据。
8.根据权利要求1所述的半导体存储装置，其中所述第1寄存器锁存所述输出信号，所述第1节点保存所述第2数据，
所述第2节点保存从所述多个存储单元中所述第2存储单元附近的第3存储单元读出的第3数据。
9.根据权利要求1所述的半导体存储装置，其还具备：第1电容器，连接在所述第1节点保存所述第1数据；及
第2电容器，连接在所述第2节点保存所述第2数据。
10.根据权利要求1所述的半导体存储装置，其中所述第1存储单元与所述第2存储单元彼此相邻。
11.根据权利要求1所述的半导体存储装置，其中所述多个存储单元与互相交叉的第1布线与第2布线的交点对应设置。
12.根据权利要求1所述的半导体存储装置，其中所述多个存储单元为磁阻变化型存储单元或电阻变化型存储单元。
13.一种半导体存储装置的控制方法，其是半导体存储装置的控制方法：所述半导体装置具备：差分电路，输出第1节点与第2节点的电压差作为输出信号；第1寄存器，将所述输出信号锁存并作为保持信号输出；第1偏移部，在所述差分电路的第1电流路径中流动第1偏移电流；及第2偏移部，在所述差分电路的第2电流路径中流动第2偏移电流；且所述半导体存储装置的控制方法具备：
将从所述多个存储单元内的第1存储单元读出的第1数据保存在所述第1节点；
所述第1寄存器输出基于所述第1数据的所述保持信号；
将从所述多个存储单元内的所述第1存储单元附近的第2存储单元读出的第2数据保存在所述第2节点；
所述保持信号为第1逻辑的情况下，在所述第1电流路径中流动所述第1偏移电流，所述保持信号为与所述第1逻辑相反逻辑的第2逻辑的情况下，在所述第2电流路径中流动所述第2偏移电流；
输出所述第1节点与所述第2节点的电压差作为所述输出信号。
14.根据权利要求13所述的方法，其中所述差分电路具备：第1晶体管，设置在所述第1电流路径，栅极连接在所述第2电流路径；及第2晶体管，设置在所述第2电流路径，栅极连接在所述第1电流路径及所述输出部；
所述保持信号为第1逻辑的情况下，所述第1偏移部流动第1偏移电流，使所述第2晶体管的栅极电压移位，
所述保持信号为第2逻辑的情况下，所述第2偏移部流动第2偏移电流，使所述第1晶体管的栅极电压移位。
15.根据权利要求14所述的方法，其中所述第1偏移部包含在对栅极施加第1移位电压时，流动所述第1偏移电流的第1偏移晶体管，
所述第2偏移部包含在对栅极施加第2移位电压时，流动所述第2偏移电流的第2偏移晶体管，
所述第1移位电压为所述第1或第2数据为所述第1逻辑时的所述第1或第2节点的电压、与所述第1或第2数据为所述第2逻辑时的所述第1或第2节点的电压间的大致中间电压。
16.根据权利要求13所述的方法，其中在所述多个存储单元中最初的读出对象的存储单元中，存储着已知的初始数据。
17.根据权利要求13所述的方法，其还具备：输出所述第1节点与所述第2节点的电压差作为所述输出信号时，所述第1寄存器将所述输出信号作为所述保持信号锁存；
将从所述多个存储单元内的所述第2存储单元附近的第3存储单元读出的第3数据保存在所述第2节点；
所述保持信号为第1逻辑的情况下，在所述第1电流路径中流动所述第1偏移电流，所述保持信号为与所述第1逻辑相反逻辑的第2逻辑的情况下，在所述第2电流路径中流动所述第2偏移电流；
输出所述第1节点与所述第2节点的电压差作为所述输出信号。
18.根据权利要求13所述的方法，其中所述第1存储单元与所述第2存储单元彼此相邻。
19.根据权利要求17所述的方法，其中所述第2存储单元与所述第3存储单元彼此相邻。
20.根据权利要求17所述的方法，其中所述第2数据错误的情况下，所述第1寄存器不将基于所述第1节点与所述第2节点的电压差的所述输出信号作为所述保持信号锁存，而维持之前的保持信号。
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