CN1232986C - 内部电压电平控制电路和半导体存储装置以及其控制方法 - Google Patents

内部电压电平控制电路和半导体存储装置以及其控制方法 Download PDF

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Abstract

提供一种降低消耗电力的电压电平控制电路及控制方法。信号A为“L”，从电压电平控制电路的外部输入的信号PL为“H”时，从锁存器(11)输出的锁存信号La为“H”，N·MOSFET(14，17，24)导通。这样，采用电阻(12，13)的分压电路、电流镜差动放大器(20，27)为有源状态，作为控制升压电压Vbt(字线驱动电压)的信号A，输出“H”。升压电压Vbt上升并达到基准电压Vref2时，电压V2为“H”，从而使信号A为“L”。信号A为“L”时，锁存器(11)变为通过，此时，因为信号PL为“L”，所以从锁存器(11)输出的锁存信号La为“L”，N·MOSFET(14，17，24)关断。这样，在不需要的时间段，使N·MOSFET(14，17，24)关断，以节省电力。

Description

内部电压电平控制电路和半导体存储装置以及其控制方法
发明领域
本发明涉及一种电压电平控制电路及其控制方法，进一步讲是涉及控制半导体存储装置及其它电子电路中使用的内部电压的电平的电压电平控制电路及其控制方法，以及使用该电压电平控制电路的半导体装置，特别是在内部产生用于更新存储单元的更新信号的准SRAM等半导体存储装置。
背景技术
以往，携带电话等各种便携式设备广泛使用半导体存储器等的半导体电路。如何降低消耗电力是该便携式设备采用的半导体电路的一大课题。特开昭63-255897号公报、特开平11-16368号公报公开了有关降低消耗电力的现有技术。
图1是表示特开昭63-255897号公报公开的半导体存储装置(DRAM：动态随机存取存储器)的重要构成部分的方框图。半导体存储装置具有产生字线驱动信号ΦWL的ΦWL产生电路152。ΦWL产生电路152从外部接受/RAS信号(/表示负逻辑信号，RAS表示行地址选通脉冲)的输入，根据所输入的该/RAS信号产生字线驱动信号ΦWL。半导体存储装置还具有行解码器155。行解码器155连接至ΦWL产生电路152的输出端，接受从ΦWL产生电路152输出的字线驱动信号ΦWL的输入。半导体存储装置还具有使字线驱动信号ΦWL升压的ΦWL升压电路153和ΦWL比较电路154。ΦWL比较电路154接受来自外部的基准电压Vref的输入，同时连接至ΦWL产生电路152的输出端，并接受从ΦWL产生电路152输出的字线驱动信号ΦWL的输入，从而对字线驱动信号ΦWL和基准电压Vref进行比较，将所比较的结果作为比较结果信号S4输出。另外，ΦWL升压电路153接受/RAS信号的输入，同时连接至ΦWL比较电路154的输出端，并接受比较结果信号S4的输入，根据/RAS信号和ΦWL比较电路154的输出信号S4使字线驱动信号ΦWL升压。行解码器155将字线驱动信号ΦWL输出给地址信号指定的字线WL。
根据图2的时序流程图说明上述电路的动作。/RAS信号一下降，已接受该/RAS信号的ΦWL产生电路152在时刻t1使字线驱动信号ΦWL上升到电源电压Vcc水平。与此同时，已接受/RAS信号的ΦWL升压电路153使字线驱动信号ΦWL升压，达到Vcc以上的高电平。然后，在/RAS信号上升的时刻t2，ΦWL比较电路154对字线驱动信号ΦWL的电平VWL和基准电压Vref进行比较，将表示该比较结果的信号S4输出给ΦWL升压电路153。当VWL＜Vref时，ΦWL升压电路153使字线驱动信号ΦWL升压。当VWL＞Vref时，ΦWL升压电路153不进行字线驱动信号ΦWL的升压。
这样，图1电路通过在需要时自动进行激活周期结束时的升压，不需要时就不进行升压，来实现节省电路的消耗电力的目的。
图3是表示特开平11-16368号公报公开的半导体存储装置(SRAM：静态随机存取存储器)的重要构成部分的方框图。图4是说明该半导体存储装置的动作的时序流程图。ATD电路110检测地址信号A0～An或片选信号CE的变化，以便产生脉冲信号ΦOS。XE产生电路111输入脉冲信号ΦOS和片选信号CE，输出字线激活信号XE，其中脉冲信号ΦOS表示来自ATTD电路110的地址迁移检测。该XE产生电路111不受写入控制信号/WE的控制，所以信号XE的动作是和写入、读出同时进行的，在被因下一周期的地址变化产生的信号ΦOS复位之前，连续输出高电平。行解码器102输入行地址信号，输出用于选择字线的行选择信号。
升压信号产生电路114以字线激活信号XE和写入控制信号/WE为输入，产生用于指示升压的升压信号/ΦBEN。即，该升压信号产生电路114在写入控制信号/WE为低电平的写入周期，解除使字线激活信号XE为低电平的复位期间，连续输出低电平。另一方面，在写入控制信号/WE为高电平的读出周期，仅在一定时间输出低电平，之后就返回高电平。
升压电位产生电路115在升压信号/ΦBEN为低电平时动作，产生升压电位VBST，输出给字驱动器104。字驱动器104将升压电位VBST作为电源，输入字线激活信号XE和行选择信号以选择字线。所选择的字线上升到升压电位VBST，进行向存储器单元的写入或从存储单元读出。
读出放大器激活信号产生电路112以字线激活信号XE和写入控制信号/WE为输入，输出读出放大器激活信号ΦSE。信号ΦSE仅在读出周期产生，字线上升后，在某延迟时间后，达到高电平。该高电平在被复位之前，通过由下一周期的地址变化而产生的信号ΦOS来维持该高电平，使读出放大器106持续保持激活状态。读出放大器106根据列解码器103的输出，以通过列选择开关105选择的互补数字线DG、DGB的信号为输入，在读出放大器激活信号ΦSE为高电平的期间，放大并输出来自存储单元的数据。
如上所述，图3所示电路仅在读出周期期间的初期使升压电位电路115动作，在该读出周期的初期以外的期间使升压电位电路115不动作，从而实现升压电位电路115的消耗电力的降低。
但是，这些现有技术的设计构思是降低驱动字线的电力，并没有公开除此以外的降低电力的方法。
另一方面，近年来，准SRAM得到开发并被实用化。众所周知，该准SRAM兼备DRAM具有的大容量之优点，和SRAM具有的使用便利性、等待状态时的消耗电力低等优点，在便携式设备等方面被广泛利用。但是，该准SRAM在应用于便携式设备时，被进一步要求降低消耗电力。
图5是表示现有准SRAM的重要构成部分的方框图。图6是说明该准SRAM的动作的时序流程图。该准SRAM具有：电压电平控制电路1，存储单元阵列2，环形振荡器3，升压电路4和字解码器5。准SRAM还具有：行解码器6，更新定时产生电路7和行使能产生电路8。
电压电平控制电路1根据基准电压Vref2、Vref2产生内部电压电平控制信号A，该控制信号A用于控制施加到存储单元阵列2的字线上的升压电压Vbt的电平。环形振荡器3的输入端连接至电压电平控制电路1的输出端，内部电压电平控制信号A被输入给环形振荡器3。环形振荡器3是振荡电路，将奇数个反相器串联连接成环状而构成。在从电压电平控制电路1输出的内部电平控制信号A为“H”(高电平)时，环形振荡器3被激活并输出振荡输出B。
升压电路4的输入端连接至环形振荡器3的输出端，该振荡输出B被输入到升压电路4。升压电路4是由电荷泵电路构成。升压电路4利用环形振荡器3的输出B使电源电压VDD阶梯式地升压，作为驱动字线的升压电压Vbt输出。升压电路4的输出端连接至字解码器5，升压电压Vbt被输入到字解码器5。此时，升压电压Vbt的电压电平比电源电压VDD高，例如是(VDD+1.5V)或(VDD+2V)。字解码器5连接至行解码器6的输出端，向根据来自行解码器6的输出而选择的字线输出升压电压Vbt。存储单元阵列2是其构成与DRAM的存储单元阵列相同的存储单元阵列。
更新定时产生电路7以一定时间间隔，产生用于更新存储单元阵列2的存储单元的更新信号和指定待更新的存储单元的地址的更新地址。更新定时产生电路7的输出端连接至行使能产生电路8，将更新信号输入给行使能产生电路8，将更新地址输入给行解码器6。
行使能产生电路8接受写入使能信号WE、片选信号CS和存储单元阵列2的读出/写入地址Add的输入，在地址Add每次发生变化时，将产生行使能信号LT。另外，该行使能产生电路8在更新定时产生电路7输出更新信号的时间点产生信号LT。行使能产生电路8的输出端连接至行解码器6和电压电平控制电路1，将行使能信号LT输入给电压电平控制电路1和行解码器6。行解码器6在接受行使能信号LT的输入的时间点，对外部输入的读出/写入地址Add进行解码，将解码结果输入给字解码器5。
图6是说明图5所示电路的动作的时序流程图。写入使能信号WE例如为“L”(低电平)，片选信号CS达到“H”后，地址Add一产生变化，就从行使能产生电路8输出行使能信号LT，并输入给电压电平控制电路1。电压电平控制电路1对升压电压Vbt和基准电压Vref进行比较，当升压电压Vbt低于基准电压Vref1时，在时刻t1使内部电压电平控制信号A为“H”(高电平)。该内部电压电平控制信号A一变为“H”，环形振荡器3开始振荡，输出振荡输出B。所输出的振荡输出B被输入给升压电路4。升压电路4使用该振荡输出B使升压电压Vbt升压。升压电压Vbt上升，达到基准电压Vref2时，电压电平控制电路1使内部电压电平控制信号A在时刻t2为“L”(低电平)。这样，环形振荡器3停止振荡，停止升压电路4的升压。
总之，现有准SRAM是通过以下方式实现消耗电力的降低的，即，电压电平控制电路1仅在需要时激活环形振荡器3和升压电路4，而在不需要时使其处于非激活状态。
但是，现有的半导体存储装置尽管实现了用于产生施加给存储单元阵列的电压的电路的省电化，但是，完全没有考虑到控制施加给存储单元阵列的电压的电路，即电压电平控制电路1的省电化。
通常的DRAM是用系统侧来控制更新定时，装置侧需要经常保持升压电平，因此，完全没必要考虑控制施加给存储单元阵列的电压的电路的省电化。另外，等待状态时的功率限制也不太严格。
与此相对，谋求类似SRAM的低消耗电力的准SRAM，要求尽可能地降低供给电压电平控制电路的功率。即，准SRAM的规格是从装置外部看不到更新动作，即，是消耗电力规格中未考虑更新动作电流的规格，是比一般的DRAM要求更严格的规格。
发明内容
本发明是为满足上述要求而开发的，其的目在于，提供一种尽可能地降低消耗电力的电压电平控制电路。
本发明的其他目的在于，提供一种尽可能地降低消耗电力的电压电平控制方法。
本发明的其他目的在于，提供一种具有降低了消耗电力的电压电平控制电路的半导体存储装置。
本发明的其他目的、构成及效果，通过以下说明将更加明确。
根据本发明，提供了一种由准SRAM构成的半导体存储装置，该SRAM以规则的更新定时在内部自动产生用于更新存储单元的更新信号，其特征在于，
具有电压电平控制电路，输出用于控制驱动字线的电压电平的控制信号，
上述电压电平控制电路具有输出上述控制信号的第1差分放大器，在上述更新信号为第1状态时，切断流向上述第1差分放大器的贯通电流，禁止上述第1差分放大器的差分放大动作，在上述更新信号为第2状态时，使贯通电流流向上述第1差分放大器，使其可以进行上述差分放大动作。
根据本发明，还提供了一种由准SRAM构成的半导体存储装置，该SRAM由需要更新的存储单元构成，其特征在于，具有：
更新定时产生电路，以规定的时间间隔产生更新上述存储单元用更新信号；
行使能产生电路，接受写入使能信号、片选信号、地址及上述更新信号，至少响应上述更新信号，产生行使能信号；和
电压电平控制电路，接受上述行使能信号，具有第1差分放大器，
上述行使能信号为第1状态时，切断流向上述第1差分放大器的贯通电流，禁止上述第1差分放大器的差分放大动作，在上述行使能信号为第2状态时，使贯通电流流向上述第1差分放大器，使其可以进行上述差分放大动作。
本发明提供一种电压电平控制电路，与根据外部电源电压产生内部电压电平的内部电压电平产生电路相连接，检测并控制内部电压电平，其特征在于，
该电压电平控制电路包括：
比较电路，与内部电压电平产生电路的输出端连接，根据至少1个基准电压来比较所述内部电压电平；和
控制电路，与该比较电路相连接，将比较电路控制为激活状态或非激活状态。
控制电路可以在内部电压电平产生电路为激活状态时，使比较电路处于激活状态，在内部电压电平产生电路为非激活状态时，使比较电路处于非激活状态。
内部电压电平产生电路可以是升压电路或降压电路。
比较电路由其数目和基准电压的数目相同的比较电路组成，该比较电路根据对应的各基准电压来比较内部电压电平，控制电路由共同与各比较电路连接的1个控制电路组成，各比较电路通过1个控制电路，可以共同地被控制为激活状态或非激活状态。
控制电路包括逻辑门电路和锁存电路，逻辑门电路的输出端和锁存电路的输入端相连接，锁存电路的控制端子与比较电路的输出端相连接，可以根据逻辑门电路的输出信号或比较电路的输出信号，将比较电路控制为激活状态或非激活状态。
比较电路可以包括电流镜差动放大器。
电压电平控制电路还包括分压电路，该分压电路串联连接在内部电压电平产生电路的输出端和接地端子之间，分压电路的输出端连接至比较电路的输入端，比较电路可以将内部电压电平的分压电压和基准电压进行比较。
比较电路的输入端直接与内部电压电平产生电路的输出端连接，比较电路可以直接将内部电压电平和基准电压进行比较。
所述至少1个基准电压可以由单一的基准电压组成，根据该基准电压来确定内部电压电平的允许范围的下限，在内部电压电平达到允许范围的下限以下时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。
所述至少1个基准电压可以由单一的基准电压组成，根据该基准电压来确定内部电压电平的允许范围的上限，在内部电压电平达到允许范围的上限以上时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。
所述至少1个基准电压可以由2个基准电压组成，根据该2个基准电压来确定内部电压电平的允许范围的上限和下限，在内部电压电平达到允许范围的上限以上或下限以下时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。
控制电路可以由逻辑门电路组成，逻辑门电路的输出端连接至比较电路，与内部电压电平产生电路的激活状态或非激活状态无关，仅根据逻辑门电路的输出信号，将比较电路控制为激活状态或非激活状态。
本发明还提供一种电压电平控制电路，与根据外部电源电压产生内部电压电平的内部电压电平产生电路的输出端相连接，检测内部电压电平，根据从外部输入的至少1个基准电压进行控制，其特征在于，
电压电平控制电路包括：将该电压电平控制电路控制为激活状态或非激活状态的控制电路。
电压电平控制电路还包括比较电路，使该比较电路的输入端与内部电压电平产生电路的输出端连接，从而根据所述至少1个基准电压来比较所述内部电压电平，把用于将内部电压电平产生电路控制为激活状态或非激活状态的内部电压电平产生电路控制信号，从比较电路的输出端输出，
所述控制电路与该比较电路相连接，可以将该比较电路控制为激活状态或非激活状态。
控制电路可以在内部电压电平产生电路为激活状态时，使比较电路处于激活状态，在内部电压电平产生电路为非激活状态时，使比较电路处于非激活状态。
内部电压电平产生电路可以是升压电路或降压电路。
比较电路可以由其数目和基准电压的数目相同的比较电路组成，该比较电路根据对应的各基准电压来比较内部电压电平，控制电路由共同与各比较电路连接的1个控制电路组成，各比较电路通过1个控制电路，可以共同地被控制为激活状态或非激活状态。
控制电路可以包括逻辑门电路和锁存电路，逻辑门电路的输出端和锁存电路的输入端相连接，锁存电路的控制端子与比较电路的输出端相连接。
比较电路可以包括电流镜差动放大器。
电压电平控制电路还包括分压电路，该分压电路串联连接在内部电压电平产生电路的输出端和接地端子之间，分压电路的输出端连接至比较电路的输入端，比较电路可以将内部电压电平的分压电压和基准电压进行比较。
比较电路的输入端直接与内部电压电平产生电路的输出端连接，比较电路可以直接将内部电压电平和基准电压进行比较。
所述至少1个基准电压可以由单一的基准电压组成，根据该基准电压来确定内部电压电平的允许范围的下限，在内部电压电平达到允许范围的下限以下时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。
所述至少1个基准电压可以由单一的基准电压组成，根据该基准电压来确定内部电压电平的允许范围的上限，在内部电压电平达到允许范围的上限以上时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。
所述至少1个基准电压可以由2个基准电压组成，根据该2个基准电压来确定内部电压电平的允许范围的上限和下限，在内部电压电平达到允许范围的上限以上或下限以下时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。
控制电路可以由逻辑门电路组成，逻辑门电路的输出端连接至比较电路，与内部电压电平产生电路的激活状态或非激活状态无关，仅根据逻辑门电路的输出信号，将比较电路控制为激活状态或非激活状态。
本发明还提供一种半导体存储装置，包括：具有多条字线的存储单元阵列；内部电压电平产生电路，与该多条字线相连接，根据外部电源电压产生内部电压电平，向字线提供该内部电压电平；和电压电平控制电路，与该内部电压电平产生电路相连接，检测并控制内部电压电平，其特征在于，
所述电压电平控制电路还包括：
比较电路，与内部电压电平产生电路的输出端相连接，根据所述至少1个基准电压来比较所述内部电压电平；和
控制电路，与该比较电路相连接，将比较电路控制为激活状态或非激活状态。
所述半导体存储装置还包括更新信号产生电路，自发产生用于进行存储单元的更新动作的更新信号，该更新信号产生电路的输出端与所述电压电平控制电路的控制电路相连接，从而接受更新信号的输入，所述电压电平控制电路的控制电路可以使比较电路由非激活状态转为激活状态。
所述电压电平控制电路的控制电路包括逻辑门电路，该逻辑门电路的多个输入的第1输入可以与更新信号产生电路的输出端连接。
所述半导体存储装置还包括行使能信号产生电路，产生用于在除更新动作时以外的时候使字线激活的行使能信号，该行使能信号产生电路的输出端连接至所述逻辑门电路的第2输入端，在所述更新信号和行使能信号的至少一方被输入到逻辑门电路时，控制电路可以使比较电路由非激活状态转为激活状态。
行使能信号产生电路仅在激活行使能信号的时刻前的一定时间产生脉冲信号，将该脉冲信号输入到逻辑门电路，由此电压电平控制电路的控制电路使比较电路由非激活状态转为激活状态，同时使内部电压电平产生电路由非激活状态转为激活状态，所述内部电压电平在达到根据所述至少1个基准电压提供的允许电平范围后，所述电压电平控制电路的控制电路可以使比较电路由激活状态转为非激活状态。
所述半导体存储装置为激活状态时，所述控制电路可以将比较电路经常维持在激活状态，所述半导体存储装置为等待状态时，所述控制电路可以根据控制信号，将比较电路控制为激活状态或非激活状态。
所述半导体存储装置还包括：
反向偏压(back bias)产生电路，与内部电压电平产生电路的输出端相连接，根据内部电压电平产生电平低于接地电平的反向偏压电压，向半导体存储装置的特定半导体区域提供反向偏压电压；和
反向偏压电平判定电路，与所述特定半导体区域相连接，判定特定半导体区域的电位，
反向偏压电平判定电路在反向偏压电压的电平超过预先规定的允许范围时，激活反向偏压电平判定结果信号，
反向偏压电平判定电路的输出端连接至逻辑门电路的第2输入端，在所述更新信号和已被激活的反向偏压电平判定结果信号的至少一方被输入到逻辑门电路时，控制电路可以使比较电路由非激活状态转为激活状态。
所述电压电平控制电路的控制电路还包括锁存电路，锁存电路的输入端可以与所述逻辑门电路的输出端相连接，锁存电路的控制端子可以与所述电压电平控制电路的输出端相连接。
控制电路可以在内部电压电平产生电路为激活状态时，使比较电路处于激活状态，在内部电压电平产生电路为非激活状态时，使比较电路处于非激活状态。
内部电压电平产生电路可以是升压电路或降压电路。
比较电路可以由其数目和基准电压的数目相同的比较电路组成，该比较电路根据对应的各基准电压来比较内部电压电平，控制电路由共同与各比较电路连接的1个控制电路组成，各比较电路通过1个控制电路，可以共同地被控制为激活状态或非激活状态。
控制电路包括逻辑门电路和锁存电路，逻辑门电路的输出端和锁存电路的输入端相连接，锁存电路的控制端子与比较电路的输出端相连接。
比较电路可以包括电流镜差动放大器。
电压电平控制电路还包括分压电路，该分压电路串联连接在内部电压电平产生电路的输出端和接地端子之间，分压电路的输出端连接至比较电路的输入端，比较电路可以将内部电压电平的分压电压和基准电压进行比较。
比较电路的输入端直接连接内部电压电平产生电路的输出端，比较电路可以直接将内部电压电平和基准电压进行比较。
所述至少1个基准电压可以由单一的基准电压组成，根据该基准电压来确定内部电压电平的允许范围的下限，在内部电压电平达到允许范围的下限以下时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。
所述至少1个基准电压可以由单一的基准电压组成，根据该基准电压来确定内部电压电平的允许范围的上限，在内部电压电平达到允许范围的上限以上时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。
所述至少1个基准电压可以由2个基准电压组成，根据该2个基准电压来确定内部电压电平的允许范围的上限和下限，在内部电压电平达到允许范围的上限以上或下限以下时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。
控制电路可以由逻辑门电路组成，逻辑门电路的输出端连接至比较电路，与内部电压电平产生电路处于激活状态和非激活状态无关，仅根据逻辑门电路的输出信号，将比较电路控制为激活状态或非激活状态。
逻辑门电路的输出信号是具有预先规定的脉宽的脉冲信号，在比较电路转为激活状态起，经过相当于脉宽的时间后，与内部电压电平产生电路处于激活状态和非激活状态无关，比较电路可以转为非激活状态。
本发明还提供一种半导体存储装置，包括：具有多条字线的存储单元阵列区；内部电压电平产生电路，与该多条字线相连接，根据外部电源电压产生内部电压电平，向字线提供该内部电压电平；和电压电平控制电路，与该内部电压电平产生电路相连接，检测并控制内部电压电平，其特征在于，
所述电压电平控制电路包括：控制电路，将该电压电平控制电路控制为激活状态或非激活状态。
电压电平控制电路还包括比较电路，将该比较电路的输入端与内部电压电平产生电路的输出端相连接，从而根据所述至少1个基准电压来比较所述内部电压电平，把用于将内部电压电平产生电路控制为激活状态或非激活状态的内部电压电平产生电路控制信号，从比较电路的输出端输出，
所述控制电路与该比较电路相连接，可以将比较电路控制为激活状态或非激活状态。
本发明还提供一种半导体存储装置，包括：具有多条字线的存储单元阵列区；内部电压电平产生电路，与该多条字线相连接，根据外部电源电压产生内部电压电平，向字线提供该内部电压电平；和电压电平控制电路，与该内部电压电平产生电路相连接，检测并控制内部电压电平，其特征在于，
所述电压电平控制电路响应所述字线的激活信号并激活，在提供给所述字线的内部电压电平达到允许电压电平范围时非激活。
本发明还提供一种半导体存储装置，包括：具有多条字线的存储单元阵列；内部电压电平产生电路，与该多条字线相连接，根据外部电源电压产生内部电压电平，向字线提供该内部电压电平；和电压电平控制电路，与该内部电压电平产生电路相连接，检测并控制内部电压电平，其特征在于，
所述电压电平控制电路在所述字线的激活信号的上升时间点的规定时间前激活，在提供给所述字线的内部电压电平达到允许电压电平范围时非激活。
本发明还提供一种半导体存储装置，包括：具有多条字线的存储单元阵列区；内部电压电平产生电路，与该多条字线相连接，根据外部电源电压产生内部电压电平，向字线提供该内部电压电平；和电压电平控制电路，与该内部电压电平产生电路相连接，检测并控制内部电压电平，其特征在于，
所述电压电平控制电路响应所述字线的激活信号并激活，仅在已经过规定时间时非激活。
本发明还提供一种半导体存储装置，包括：具有多条字线的存储单元阵列区；更新信号产生电路，产生控制更新动作的更新信号；内部电压电平产生电路，与所述多条字线相连接，根据外部电源电压产生内部电压电平，向字线提供该内部电压电平；和电压电平控制电路，与该内部电压电平产生电路相连接，检测并控制内部电压电平，其特征在于，
所述电压电平控制电路响应所述更新信号激活及非激活。
本发明还提供一种半导体存储装置，包括：具有多条字线的存储单元阵列；内部电压电平产生电路，与该多条字线相连接，根据外部电源电压产生内部电压电平，向字线提供该内部电压电平；和电压电平控制电路，与该内部电压电平产生电路相连接，检测并控制内部电压电平，其特征在于，
在所述半导体存储装置为等待状态时，所述电压电平控制电路响应所述字线的激活信号并激活，在提供给所述字线的内部电压电平达到允许电压电平范围时非激活，在所述半导体存储装置为激活状态时经常激活。
允许电压电平范围可以用预先设定的第1基准值和第2基准值来规定。
所述内部电压电平产生电路可以是升压电路。
所述内部电压电平产生电路可以是降压电路。
本发明还提供一种半导体存储装置，包括：内部电压电平产生电路，根据外部电源电压产生内部电压电平；内部电路，与该内部电压电平产生电路相连接，接受内部电压电平的供给；和电压电平控制电路，与该内部电压电平产生电路相连接，检测并控制内部电压电平，其特征在于，
所述电压电平控制电路响应所述内部电路的激活信号的上升沿并激活，在提供给所述内部电路的内部电压电平达到允许电压电平，并且内部电路的激活信号关断时非激活。
所述电压电平控制电路可以将所述电压电平控制为等于预先设定的基准值。
所述内部电压电平产生电路可以是升压电路。
所述内部电压电平产生电路可以是降压电路。
本发明还提供一种控制方法，根据控制信号控制内部电压电平控制电路的激活状态和非激活状态，该电路用于检测并控制根据外部电源电压产生的内部电压电平，其特征在于，
激活电压电平控制电路后，所述内部电压电平达到允许电压电平范围时，使所述内部电压电平控制电路非激活。
所述允许电压电平范围可以用预先设定的第1基准值和第2基准值来规定。
所述内部电压电平可以是将外部电源电压升压后的电压电平。
所述内部电压电平可以是将外部电源电压降压后的电压电平。
所述内部电压电平可以是提供给半导体存储装置的字线的电压电平，所述控制信号可以是所述字线的激活信号。
所述半导体存储装置是具有需要更新动作的存储单元的半导体存储装置，所述字线的激活信号是控制用于更新半导体存储装置的存储单元的更新动作的信号，在所述内部电压电平达到所述允许电压电平范围的上限值以上时，可以使所述内部电压电平控制电路非激活。
本发明还提供一种半导体存储装置的电压电平控制方法，具有检测并控制根据外部电源电压产生并供给字线的电压电平的电压电平控制电路，其特征在于，
响应所述字线的激活信号，激活所述电压电平控制电路，在提供给所述字线的电压电平达到允许电压电平范围时，使所述电压电平控制电路非激活。
本发明还提供一种控制方法，根据控制信号控制内部电压电平控制电路的激活状态和非激活状态，该电路用于检测并控制根据外部电源电压产生的供给半导体存储装置的字线的内部电压电平，其特征在于，
在所述字线的激活信号的激活时刻的规定时间前，激活所述内部电压电平控制电路，在提供给所述字线的内部电压电平达到允许电压电平范围时，使所述电压电平控制电路非激活。
本发明还提供一种控制方法，根据控制信号控制内部电压电平控制电路的激活状态和非激活状态，该电路用于检测并控制根据外部电源电压产生的供给半导体存储装置的字线的内部电压电平，其特征在于，
响应所述字线的激活信号，激活所述内部电压电平控制电路，仅在已经过规定时间时，使所述电压电平控制电路非激活。
本发明还提供一种控制方法，根据控制信号控制内部电压电平控制电路的激活状态和非激活状态，该电路用于检测并控制根据外部电源电压产生的、供给具有需要更新动作的存储单元的半导体存储装置的字线的内部电压电平，其特征在于，
响应控制更新动作的信号，进行所述电压电平控制电路的激活和非激活。
本发明还提供一种控制方法，根据控制信号控制内部电压电平控制电路的激活状态和非激活状态，该电路用于检测并控制根据外部电源电压产生的供给半导体存储装置的字线的内部电压电平，其特征在于，
在半导体存储装置为等待状态时，响应所述字线的激活信号，激活所述电压电平控制电路，在提供给所述字线的电压电平达到允许电压电平范围时，使所述电压电平控制电路非激活，
在半导体存储装置为激活状态时，使所述电压电平控制电路经常维持在激活状态。
所述允许电压电平范围可以用预先设定的第1基准值和第2基准值来规定。
所述内部电压电平可以是将外部电源电压升压后的电压电平。
所述内部电压电平可以是将外部电源电压降压后的电压电平。
本发明还提供一种控制方法，根据控制信号控制电压电平控制电路的激活状态和非激活状态，该电路用于检测并控制根据外部电源电压产生的供给内部电路的内部电压电平，其特征在于，
响应用于激活所述内部电路的激活信号，激活所述电压电平控制电路，在提供给所述内部电路的内部电压电平达到允许电压电平范围，并且所述内部电路的激活信号关断时，使所述电压电平控制电路非激活。
所述电压电平控制电路可以将所述内部电压电平控制为等于预先设定的基准值。
所述内部电压电平可以是将外部电源电压升压后的电压电平。
所述内部电压电平可以是将外部电源电压降压后的电压电平。
附图说明
图1是表示现有DRAM的重要构成部分的方框图。
图2是用于说明图1所示DRAM的动作的时序流程图。
图3是表示现有SRAM的重要构成部分的方框图。
图4是用于说明图3所示SRAM的动作的时序流程图。
图5是表示现有的准SRAM的重要构成部分的方框图。
图6是用于说明图5所示准SRAM的动作的时序流程图。
图7是表示根据本发明的第1实施方式的电压电平控制电路的构成图。
图8是表示使用图7所示电压电平控制电路的准SRAM的重要构成部分的方框图。
图9是用于说明图7所示实施方式的动作的时序流程图。
图10是用于说明根据本发明的第2实施方式的电压电平控制电路的动作的时序流程图。
图11是用于说明根据本发明的第3实施方式的电压电平控制电路的动作的时序流程图。
图12是用于说明根据本发明的第4实施方式的电压电平控制电路的动作的时序流程图。
图13是表示根据本发明的第5实施方式的电压电平控制电路的构成图。
图14是说明图13所示实施方式的动作的时序流程图。
图15是表示将根据本发明的第6实施方式的电压电平控制电路和反向偏压产生电路一起使用时的电路构成的方框图。
图16是表示根据本发明的第6实施方式的电压电平控制电路中使用的反向偏压产生电路的电路图。
最佳实施方式
以下，参照附图说明本发明的实施方式。图7是表示根据本发明的第1实施方式的电压电平控制电路的构成图。图8是表示具有图7所示电压电平控制电路的准SRAM的重要构成部分的方框图。图9是说明图7所示电压电平控制电路的动作的时序流程图。
图8所示本发明的电路和图5所示现有技术的电路的不同点是，设有逻辑门和电压电平控制电路的构成。在装置接通电源时、在装置的等待状态下更新时、在装置的工作状态下更新时、以及在装置的工作状态下写入/读出时，装置所配置的电压电平控制电路10的各电路构成部分为激活状态，除此以外的场合，即在装置的等待状态下不更新时和在装置的工作状态下不更新时、不写入/读出时，电压电平控制电路10的各电路构成部分为非激活状态。这样，就可以节省电压电平控制电路10消耗的电力。
本发明涉及的准SRAM具有：电压电平控制电路10、存储单元阵列2、环形振荡器3、升压电路4、字解码器5、行解码器6、更新定时产生电路7、行使能产生电路8、和“或”门9。该“或”门9是为了在装置接通电源时使电压电平控制电路10的各电路构成部分为激活状态而设计的。
电压电平控制电路10根据基准电压Vref1、Vref2产生用于控制升压电压Vbt的电平的内部电压电平控制信号A，作为施加给存储单元阵列2的字线的内部电压。环形振荡器3的输入端连接至电压电平控制电路10的输出端，内部电压电平控制信号A被输入给环形振荡器3。环形振荡器3是振荡电路，将奇数个反相器串联连接成环状而构成。从电压电平控制电路1输出的内部电平控制信号A为“H”(高电平)时，环形振荡器3为激活状态，并输出振荡输出B。
升压电路4的输入端连接至环形振荡器3的输出端，该振荡输出B被输入到升压电路4。升压电路4是由电荷泵电路构成。升压电路4利用环形振荡器3的输出B使电源电压VDD阶梯式地升压，作为驱动字线的升压电压Vbt输出。升压电路4的输出端连接至字解码器5，升压电压Vbt被输入到字解码器5。此时，升压电压Vbt的电平比电源电压VDD高，例如是(VDD+1.5V)或(VDD+2V)。字解码器5连接至行解码器6的输出端，向根据来自行解码器6的输出而选择的字线提供升压电压Vbt。存储单元阵列2是其构成与DRAM的存储单元阵列相同的存储单元阵列。
更新定时产生电路7以一定时间间隔，产生用于更新存储单元阵列2的存储单元的更新信号和指定待更新的存储单元的地址的更新地址。该一定时间间隔被规定在能保证数据保持的期间内。产生更新信号的时间间隔如果在能保证数据保持的期间内，可以不经常保持一定。更新定时产生电路7的输出端连接至行使能产生电路8，将更新信号输入给行使能产生电路8，将更新地址输入给行解码器6。
行使能产生电路8接受写入使能信号WE、片选信号CS和存储单元阵列2的读出/写入地址Add的输入，在地址Add每次发生变化时，将产生行使能信号LT。另外，该行使能产生电路8在更新定时产生电路7输出更新信号的时刻产生信号LT。行使能产生电路8的输出端连接至行解码器6，将行使能信号LT输入给行解码器6。行解码器6在接受行使能信号LT的输入的时间点，对外部输入的读出/写入地址Add进行解码，将解码结果输入给字解码器5。
“或”门9具有第1端和第2输入端。在通电时，从外部向第1输入端，输入通电复位信号POR。第2输入端连接至行使能产生电路8的输出端，接受行使能信号LT的输入。另外，“或”门9的输出端连接至电压电平控制电路10。“或”门9取得通电复位信号POR和行使能信号LT的逻辑和(“或”)，将该结果作为逻辑和信号PL输出，将该逻辑和信号PL输入给电压电平控制电路10。这里，通电复位信号POR在通电时的一定期间为“H”(高电平)，将升压电压Vbt升压到规定电平，从而保证在通电后的不久期间内的更新、数据读出、数据写入动作。另外，行使能信号LT是在外部输入的读出/写入地址Add发生变化的时刻和从更新定时产生电路7输出更新信号的时刻，从行使能产生电路8被输出的。
电压电平控制电路10连接至升压电路4的输出端，从升压电路4输出的升压电压Vbt被输入给字解码器5，同时被反馈给电压电平控制电路10。电压电平控制电路10接受第1基准电压Vref1和第2基准电压Vref2的输入。第1基准电压Vref1用来确定升压电压Vbt的允许电压电平范围的下限，另一方面，第2基准电压Vref2用来确定升压电压Vbt的允许电压电平范围的上限。即，第1基准电压Vref1是用于使电压电平控制电路10检测升压电Vbt已达到允许电压电平范围的下限以下的基准电压。第2基准电压Vref2是用于使电压电平控制电路10检测升压电压Vbt已达到允许电压电平范围的上限以上的基准电压。确定允许电压电平范围的下限的第1基准电压Vref1，是根据正确进行存储单元的读出或写入所需要的电压范围的最小值而确定的。确定允许电压电平范围的上限的第2基准电压Vref2，是根据使用电压电平控制电路10的半导体装置的耐压规格而确定的。
电压电平控制电路10输出内部电压电平控制信号A，以将升压电压Vbt维持在根据第1基准电压Vref1和第2基准电压Vref2确定的允许电压电平范围内。如前所述，在装置接通电源时、在装置的等待状态下更新时、在装置的工作状态下更新时、以及在装置的工作状态下写入/读出时，电压电平控制电路10的各电路构成部分为激活状态。在装置的等待状态下不更新时和在装置的工作状态下不更新时、不写入/读出时，电压电平控制电路10的各电路构成部分为非激活状态。
从升压电路4的输出端反馈的升压电压Vbt达到根据第1基准电压Vref1确定的允许电压电平范围的下限以下时，电压电平控制电路10为激活状态。随后，内部电压电平控制信号A为激活状态，升压电路4为激活状态，使升压电压Vbt的电压电平上升。升压电压Vbt的电压电平在根据第1基准电压Vref1和第2基准电压Vref2确定的允许电压电平范围内时，电压电平控制电路10为激活状态，将内部电压电平控制信号A维持在激活状态，升压电压Vbt持续上升。
升压电压Vbt的电压电平达到根据第2基准电压Vref2确定的允许电压电平范围的上限以上时，电压电平控制电路10由激活状态转为非激活状态，使内部电压电平控制信号A由激活状态转为非激活状态，使升压电路4为非激活状态，使升压电压Vbt的电压电平的上升停止。升压电路4为非激活状态时，升压电压Vbt的电压电平随着时间的经过慢慢降低。因此，升压电压Vbt的电压电平在允许电压电平范围内慢慢降低，并慢慢接近根据第1基准电压Vref1确定的允许电压电平范围的下限。此间，电压电平控制电路10为非激活状态，将内部电压电平控制信号A维持在非激活状态。例如，装置处于等待状态时，在更新动作期间，电压电平控制电路10为非激活状态，所以可以节省电压电平控制电路10所消耗的电力。
不久，升压电压Vbt的电压电平达到根据第1基准电压Vref1确定的允许电压电平范围的下限以下时，电压电平控制电路10再次由非激活状态转为激活状态，并使内部电压电平控制信号A由非激活状态转为激活状态。这样，使升压电路由非激活状态转为激活状态，使升压电压Vbt的电压电平上升。
电压电平控制电路10构成的电路执行以下电路动作。
即，电压电平控制电路10具有：输入第1基准电压Vref1和第2基准电压Vref2的第1及第2输入端；与升压电路4的输出端相连接，输入从升压电路4输出的升压电压Vbt的第3输入端；和与所述“或”门9的输出端相连接，输入从“或”门9输出的逻辑和信号PL的第4输入端。电压电平控制电路10将从升压电路4输出的升压电压Vbt和第1基准电压Vref1与第2基准电压Vref2进行比较。电压电平控制电路10通过将内部电压电平控制信号A切换为激活状态和非激活状态，从而将升压电路4切换为激活状态和非激活状态，将从升压电路4输出的升压电压Vbt维持在根据第1基准电压Vref1和第2基准电压Vref2确定的允许电压电平范围内。
另外，当内部电压电平控制信号A为激活状态时，电压电平控制电路10呈现激活状态。当内部电压电平控制信号A为非激活状态时，在通电时、更新动作时、或者写入/读出时的任一场合，电压电平控制电路10呈现激活状态。但是，当内部电压电平控制信号A为非激活状态时，在不是通电时、更新动作时、或者写入/读出时的任一场合时，电压电平控制电路10具有呈现非激活状态的电路构成。
上述说明中，电压电平控制电路10是根据第1基准电压Vref1和第2基准电压Vref2双方来控制升压电压Vbt的电压电平。即，电压电平控制电路10控制从升压电路4输出的升压电压Vbt的电压电平，使其维持在根据第1基准电压Vref1和第2基准电压Vref2确定的允许电压电平范围内。
但是，根据装配有电压电平控制电路10的准SRAM的动作条件，未必都需要第1基准电压Vref1和第2基准电压Vref2双方。例如，也可以根据第1基准电压Vref1和第2基准电压Vref2的至少一方，来控制升压电压Vbt的电压电平。
例如，只利用第1基准电压Vref1控制升压电压Vbt的电压电平时，电压电平控制电路10的动作如下。
从升压电路4的输出端反馈的升压电压Vbt达到根据第1基准电压Vref1确定的允许电压电平范围的下限以下时，电压电平控制电路10为激活状态。随后，内部电压电平控制信号A为激活状态，升压电路4为激活状态，使升压电压Vbt的电压电平上升。从电压电平控制电路10变为激活状态起，到经过预先规定的一定时间之前，电压电平控制电路10处于激活状态，将内部电压电平控制信号A维持在激活状态，升压电压Vbt持续上升。
从电压电平控制电路10变为激活状态起，到经过预先规定的一定时间后，电压电平控制电路10由激活状态转为非激活状态，使内部电压电平控制信号A由激活状态转为非激活状态，使升压电路4为非激活状态，使升压电压Vbt的电压电平的上升停止。升压电路4为非激活状态时，升压电压Vbt的电压电平随着以后时间的经过慢慢降低。因此，升压电压Vbt的电压电平在允许电压电平范围内慢慢降低，并慢慢接近根据第1基准电压Vref1确定的允许电压电平范围的下限。此间，电压电平控制电路10为非激活状态，将内部电压电平控制信号A维持在非激活状态。例如，装置处于等待状态时，在更新动作期间，电压电平控制电路10为非激活状态，所以可以节省电压电平控制电路10所消耗的电力。
不久，升压电压Vbt的电压电平再次达到根据第1基准电压Vref1确定的允许电压电平范围的下限以下时，电压电平控制电路10再次由非激活状态转为激活状态，并使内部电压电平控制信号A由非激活状态转为激活状态。这样，使升压电路由非激活状态转为激活状态，使升压电压Vbt的电压电平上升。
在根据第1基准电压Vref1控制升压电压Vbt的电压电平时，电压电平控制电路10的构成如下。
电压电平控制电路10具有：输入第1基准电压Vref1的第1输入端；与升压电路4的输出端相连接，输入从升压电路4输出的升压电压Vbt的第2输入端；和与所述“或”门9的输出端相连接，输入从“或”门9输出的逻辑和信号PL的第3输入端。电压电平控制电路10将从升压电路4输出的升压电压Vbt和第1基准电压Vref1进行比较。电压电平控制电路10通过将内部电压电平控制信号A切换为激活状态和非激活状态，从而将升压电路4切换为激活状态和非激活状态，将从升压电路4输出的升压电压Vbt维持在根据第1基准电压Vref1确定的允许电压电平范围的下限以上。
另外，当内部电压电平控制信号A为激活状态时，电压电平控制电路10呈现激活状态。当内部电压电平控制信号A为非激活状态时，在通电时、更新动作时、或者写入/读出时的任一场合，电压电平控制电路10呈现激活状态。但是，当内部电压电平控制信号A为非激活状态时，在不是通电时、更新动作时、或者写入/读出时的任一场合时，电压电平控制电路10具有呈现非激活状态的电路构成。
例如，只利用第2基准电压Vref2控制升压电压Vbt的电压电平时，电压电平控制电路10的动作如下。
电压电平控制电路10为激活状态，使内部电压电平控制信号A为激活状态，升压电路4为激活状态，使升压电压Vbt的电压电平上升。升压电压Vbt的电压电平低于根据第2基准电压Vref2确定的允许电压电平范围的上限时，电压电平控制电路10为激活状态，将内部电压电平控制信号A维持在激活状态，使升压电压Vbt持续上升。
升压电压Vbt的电压电平达到根据第2基准电压Vref2确定的允许电压电平范围的上限以上时，电压电平控制电路10由激活状态转为非激活状态，使内部电压电平控制信号A由激活状态转为非激活状态，使升压电路4为非激活状态，使升压电压Vbt的电压电平的上升停止。升压电路4为非激活状态时，升压电压Vbt的电压电平随着时间的经过慢慢降低。因此，升压电压Vbt的电压电平在允许电压电平范围内慢慢降低。在电压电平控制电路10由激活状态转为非激活状态后的预先规定的一定期间中，电压电平控制电路10为非激活状态，将内部电压电平控制信号A维持在非激活状态。例如，装置处于等待状态时，在更新动作期间，电压电平控制电路10为非激活状态，所以可以节省电压电平控制电路10所消耗的电力。
不久，当电压电平控制电路10由激活状态转为非激活状态、并经过预先规定的一定时间时，电压电平控制电路10再次由非激活状态转为激活状态，并使内部电压电平控制信号A由非激活状态转为激活状态。这样，使升压电路由非激活状态转为激活状态，使升压电压Vbt的电压电平上升。
根据第2基准电压Vref2一方来控制升压电压Vbt的电压电平时，电压电平控制电路10的构成如下。
电压电平控制电路10具有：输入第2基准电压Vref2的第2输入端；与升压电路4的输出端相连接，输入从升压电路4输出的升压电压Vbt的第2输入端；和与所述“或”门9的输出端相连接，输入从“或”门9输出的逻辑和信号PL的第3输入端。电压电平控制电路10将从升压电路4输出的升压电压Vbt和第2基准电压Vref2进行比较。电压电平控制电路10通过将内部电压电平控制信号A切换为激活状态和非激活状态，从而将升压电路4切换为激活状态和非激活状态，将从升压电路4输出的升压电压Vbt维持在根据第2基准电压Vref2确定的允许电压电平范围的上限以下。
另外，当内部电压电平控制信号A为激活状态时，电压电平控制电路10呈现激活状态。当内部电压电平控制信号A为非激活状态时，在通电时、更新动作时、或者写入/读出时的任一场合，电压电平控制电路10呈现激活状态。但是，当内部电压电平控制信号A为非激活状态时，在不是通电时、更新动作时、或者写入/读出时的任一场合时，电压电平控制电路10具有呈现非激活状态的电路构成。
下面，参照图7，详细说明本发明涉及的新的电压电平控制电路10的电路构成的一个实例。图7所示电路构成毕竟是具体实现图8所示本发明涉及的新的电压电平控制电路10的一个最佳实例，但并不受此电路构成限制。电压电平控制电路10是根据第1基准电压Vref1和第2基准电压Vref2双方来控制升压电压Vbt的电压电平的。即，以下的电路构成，是通过将内部电压电平控制信号A切换为激活状态和非激活状态，从而将升压电路4切换为激活状态和非激活状态，将从升压电路4输出的升压电压Vbt维持在根据第1基准电压Vref1和第2基准电压Vref2确定的允许电压电平范围内，此外，当内部电压电平控制信号A为激活状态时，电压电平控制电路10呈现激活状态，当内部电压电平控制信号A为非激活状态时，在通电时、更新动作时、或者写入/读出时的任一场合，电压电平控制电路10呈现激活状态。但是，当内部电压电平控制信号A为非激活状态时，在不是通电时、更新动作时、或者写入/读出时的任一场合时，电压电平控制电路10是呈现非激活状态的电路构成。
如图7所示，电压电平控制电路10的组成包括：锁存电路11，对升压电压Vbt进行分压的分压电阻12、13，由N沟道MOS场效应晶体管组成的第1开关晶体管14，第1及第2电流镜差动放大器20、27，由P沟道MOS场效应晶体管组成的第2及第3开关晶体管30、31，第1及第2传输门34、35，和第1及第2反相器36、37。
锁存电路11的输入端与“或”门9的输出端相连接，接受逻辑和信号PL的输入。锁存电路11的控制端子与电压电平控制电路10的输出端连接，从电压电平控制电路10的输出端输出的内部电压电平控制信号A被反馈给锁存电路11的控制端子。锁存电路11的输出端连接节点N1。
内部电压电平控制信号A为高电平“H”，即内部电压电平控制信号A为激活状态时，锁存输入信号PL。即，在锁存电路11的输出端不出现输入信号PL。此时的锁存信号La变为高电平“H”。
另一方面，内部电压电平控制信号A为低电平“L”，即内部电压电平控制信号A为非激活状态时，不锁存输入信号PL，使其通过。即，通过锁存电路11的输入信号PL作为锁存信号La出现在锁存电路11的输出端。
输入信号PL在装置接通电源时、装置等待状态及工作状态下的更新动作时、以及装置工作状态下的写入/读出时变为高电平“H”。另一方面，在非更新动作时和非写入/读出时变为低电平“L”。
因此，内部电压电平控制信号A为高电平“H”，即内部电压电平控制信号A为激活状态时，或即使内部电压电平控制信号A为低电平“L”，即内部电压电平控制信号A为非激活状态时，而在装置接通电源时、装置等待状态及工作状态下的更新动作时、以及装置工作状态下的写入/读出时，锁存信号La变为高电平“H”。
另一方面，内部电压电平控制信号A为低电平“L”，即内部电压电平控制信号A为非激活状态时，且在非更新动作时和非写入/读出时，锁存信号La变为低电平“L”。
对升压电压Vbt进行分压的分压电阻12、13及第1开关晶体管14串联连接在升压电路4的输出端和接地端子之间，形成分压电路。分压电阻12连接在升压电路4的输出端和分压电路的输出端之间。分压电阻13连接在分压电路的输出端和第1开关晶体管14之间。第1开关晶体管14串联连接在分压电阻13和接地端子之间。在分压电路的输出端出现分压电压VB。分压电路的输出端连接节点N2。第1开关晶体管14的门电极连接节点N1，接受锁存信号La的输入。
第1开关晶体管14是N沟道MOS场效应晶体管，所以在锁存信号La为高电平“H”时导通，在锁存信号La为低电平“L”时关断。
在内部电压电平控制信号A为高电平“H”，即内部电压电平控制信号A为激活状态时，或即使内部电压电平控制信号A为低电平“L”，即内部电压电平控制信号A为非激活状态时，而在装置接通电源时、装置等待状态及工作状态下的更新动作时、以及装置工作状态下的写入/读出时，锁存信号La为高电平“H”，所以第1开关晶体管14导通，电流i3流经分压电路。这样，升压电压Vbt的分压电压VB出现在分压电路的输出端，节点N2的电位等于分压电压VB。此时的分压电路为激活状态。
另一方面，内部电压电平控制信号A为低电平“L”，即内部电压电平控制信号A为非激活状态时，且在非更新动作时和非写入/读出时，锁存信号La为低电平“L”，所以第1开关晶体管14关断，电流不流经分压电路。此时的分压电路为非激活状态。
第1电流镜差动放大器20由3个N沟道MOS场效应晶体管15、16、17和2个P沟道MOS场效应晶体管18、19组成。2个N沟道MOS场效应晶体管15、17和1个P沟道MOS场效应晶体管18串联连接在作为外部电压的电源电压VDD和地线之间。2个N沟道MOS场效应晶体管16、17和1个P沟道MOS场效应晶体管19串联连接在作为外部电压的电源电压VDD和地线之间。
N沟道MOS场效应晶体管15的门电极连接至节点N2，被施加上分压电压VB。N沟道MOS场效应晶体管17的门电极连接至节点N1，被施加上锁存信号La。P沟道MOS场效应晶体管18、19的门电极相互连接，同时连接N沟道MOS场效应晶体管15的漏极。N沟道MOS场效应晶体管16的门电极被施加上第1基准电压Vref1。N沟道MOS场效应晶体管16的漏极连接在第1电流镜差动放大器20的输出端，N沟道MOS场效应晶体管16的漏极电压作为输出电压V1出现在第1电流镜差动放大器20的输出端。
锁存信号La一变为高电平“H”，第1开关晶体管14导通，电流i3流经分压电路。这样，升压电压Vbt的分压电VB出现在分压电路的输出端，节点N2的电位等于该分压电压VB。此时的分压电路为激活状态。然后，该分压电VB被施加给N沟道MOS场效应晶体管15的门电极。另外，N沟道MOS场效应晶体管17的门电极被施加上高电平“H”的锁存信号La，N沟道MOS场效应晶体管17导通，从而第1电流镜差动放大器20变为激活状态，电流i1流经N沟道MOS场效应晶体管17。即，锁存信号La一变为高电平“H”，第1电流镜差动放大器20就变为激活状态。
分压电压VB大于第1基准电压Vref1时，第1电流镜差动放大器20的输出电压V1变为高电平“H”。分压电压VB小于第1基准电压Vref1时，第1电流镜差动放大器20的输出电压V1变为低电平“L”。因此，第1电流镜差动放大器20根据其输出电压V1，检测分压电压VB是大于还是小于第1基准电压Vref1。
锁存信号La一变为低电平“L”，第1开关晶体管14关断，电流不流经分压电路，分压电路为非激活状态。另外，N沟道MOS场效应晶体管17的门电极被施加上低电平“L”的锁存信号La，N沟道MOS场效应晶体管17关断，第1电流镜差动放大器20变为非激活状态。即，锁存信号La一变为低电平“L”，第1电流镜差动放大器20就变为非激活状态。
第2电流镜差动放大器27由3个N沟道MOS场效应晶体管22、23、24和2个P沟道MOS场效应晶体管25、26组成。2个N沟道MOS场效应晶体管22、24和1个P沟道MOS场效应晶体管25串联连接在作为外部电压的电源电压VDD和地线之间。2个N沟道MOS场效应晶体管23、24和1个P沟道MOS场效应晶体管26串联连接在作为外部电压的电源电压VDD和地线之间。
N沟道MOS场效应晶体管22的门电极连接至节点N2，被施加上分压电压VB。N沟道MOS场效应晶体管24的门电极连接至节点N1，被施加上锁存信号La。P沟道MOS场效应晶体管25、26的门电极相互连接，同时连接至N沟道MOS场效应晶体管22的漏极。N沟道MOS场效应晶体管23的门电极被施加上第2基准电压Vref2。N沟道MOS场效应晶体管23的漏极连接在第2电流镜差动放大器27的输出端，N沟道MOS场效应晶体管23的漏极电压作为输出电压V2出现在第2电流镜差动放大器27的输出端。
锁存信号La一变为高电平“H”，第2开关晶体管14导通，电流i3流经分压电路。这样，升压电压Vbt的分压电压VB出现在分压电路的输出端，节点N2的电位等于该分压电压VB。此时的分压电路为激活状态。然后，该分压电压VB被施加给N沟道MOS场效应晶体管22的门电极。另外，N沟道MOS场效应晶体管24的门电极被施加上高电平“H”的锁存信号La，N沟道MOS场效应晶体管24导通，从而第2电流镜差动放大器27变为激活状态，电流i2流经N沟道MOS场效应晶体管24。即，锁存信号La一变为高电平“H”，第2电流镜差动放大器27就变为激活状态。
分压电压VB大于第2基准电压Vref2时，第2电流镜差动放大器27的输出电压V2变为高电平“H”。分压电压VB小于第2基准电压Vref2时，第2电流镜差动放大器27的输出电压V2变为低电平“L”。因此，第2电流镜差动放大器27根据其输出电压V2，检测分压电压VB是大于还是小于第2基准电压Vref2。
锁存信号La一变为低电平“L”，第2开关晶体管14关断，电流不流经分压电路，分压电路为非激活状态。另外，N沟道MOS场效应晶体管24的门电极被施加上低电平“L”的锁存信号La，N沟道MOS场效应晶体管24关断，第2电流镜差动放大器27变为非激活状态。即，锁存信号La一变为低电平“L”，第2电流镜差动放大器27就变为非激活状态。
即，锁存信号La一变为高电平“H”，分压电路以及第1和第2电流镜差动放大器20、27就变为激活状态，电流i3流经分压电路，电流i1流经第1电流镜差动放大器20，电流i2流经第2电流镜差动放大器27，消耗电力。
另一方面，锁存信号La一变为低电平“L”，分压电路以及第1和第2电流镜差动放大器20、27就变为非激活状态，电流不流通，所以不消耗电力。
由P沟道MOS场效应晶体管组成的第2开关晶体管30连接在第1电流镜差动放大器20的输出端和电源电压之间。第2开关晶体管30的门电极连接节点N1，并被施加上锁存信号La。
由P沟道MOS场效应晶体管组成的第3开关晶体管31连接在第2电流镜差动放大器27的输出端和电源电压之间。第3开关晶体管31的门电极连接节点N1，并被施加上锁存信号La。
锁存信号La一变为高电平“H”，分压电路以及第1和第2电流镜差动放大器20、27就变为激活状态，此时，第2及第3开关晶体管30、31关断，第1和第2电流镜差动放大器20、27的输出与电源电压VDD断开。
锁存信号La一变为低电平“L”，分压电路以及第1和第2电流镜差动放大器20、27就变为非激活状态，此时，第2及第3开关晶体管30、31导通，第1和第2电流镜差动放大器20、27的输出和作为外部电压的电源电压VDD导通，所以第1和第2电流镜差动放大器20、27的输出电压被强制上拉到电源电压VDD。
第1传输门34并联连接在第1电流镜差动放大器20的输出端和第2反相器37的输入端之间，由1组N沟道MOS场效应晶体管和P沟道MOS场效应晶体管组成。
第2传输门35并联连接在第2电流镜差动放大器27的输出端和第2反相器37的输入端之间，由1组N沟道MOS场效应晶体管和P沟道MOS场效应晶体管组成。
第1传输门34的N沟道MOS场效应晶体管的门电极和第2传输门35的P沟道MOS场效应晶体管的门电极相连接，同时这些门电极和第1反相器36的输出端相连接。
第1传输门34的P沟道MOS场效应晶体管的门电极和第2传输门35的N沟道MOS场效应晶体管的门电极相连接，同时这些门电极和第1反相器36的输入端相连接。
第2反相器37的输出端和电压电平控制电路10的输出端相连接，同时连接至锁存电路11的控制端子。
第2反相器37的输出一变为高电平“H”，第1传输门34就关断。第2反相器37的输出一变为低电平“L”，第1传输门34就导通。
第2反相37的输出一变为高电平“H”，第2传输门35就导通。第2反相器37的输出一变为低电平“L”，第2传输门35就关断。
下面，参照图9所示时序流程图，说明上述电路的动作。
首先，在通电时，通过锁存电路11的初期复位，锁存信号La变为“L”，因此，P沟道MOS场效应晶体管30、31均呈现导通状态。这样，即使传输门34、35的任一个为导通状态，电平控制电路1的输出信号A就变为“L”。信号A一变为“L”，传输门34导通，传输门35关断。此时，N沟道MOS场效应晶体管14、17、24均呈现关断状态。
在这种状态下，电源导通复位信号POR被施加给“或”门9，“或”门9的输出信号PL变为“H”。此时，信号A为“L”，锁存电路11处于通过状态，所以，锁存信号La为“H”。锁存信号La一变为“H”，P沟道MOS场效应晶体管30、31均呈现关断状态，另一方面，N沟道MOS场效应晶体管14、17、24导通，利用电阻12、13形成的分压电路、电流镜差动放大器20、27均处于激活状态。此时，环形振荡器3和升压电路4均未开始动作，所以升压电压Vbt处于低电平，因此，电源VB小于基准电源Vref1，电流镜差动放大器20的输出电压V1变为“L”，电平控制电路1的输出信号A变为“H”。信号A一变为“H”，传输门34关断，35导通，以后，电压V2(此时间点为“L”)通过传输门35被提供给反相器37。另外，信号A一变为“H”，锁存电路11锁存此时的信号PL的值“H”。
信号A变为“H”，该“H”信号被提供给环形振荡器3，环形振荡器3开始振荡动作，振荡信号B被输出给升压电路4。升压电路4利用该振荡信号B使升压电压Vbt阶梯式地升压，并输出给字解码器5，同时反馈给电压电平控制电路10。
升压电压Vbt慢慢上升，当大于基准电压Vref1时，电压V1变为“H”，此时，传输门34关断，所以不会影响电路动作。升压电压Vbt进一步上升，当大于基准电压Vref2时，电压V2变为“H”。这样，信号A变为“L”，环形振荡器3、升压电路4的动作将停止。另外，信号A一变为“L”，锁存电路11处于通过状态。在该时间点，电源导通复位信号POR马上变为“L”，锁存信号“La”变为“L”，从而，P沟道MOS场效应晶体管30、31导通，N沟道MOS场效应晶体管14、17、24关断。
这样，在通电时，执行升压电压Vbt的升压动作，将升压电压Vbt分压后的电压VB达到基准电压Vref2时，升压动作结束。以后，在等待状态下，从更新定时产生电路7每隔约16μsec输出更新信号，并提供给行使能产生电路8。行使能产生电路8接受该更新信号，产生信号LT，输出给“或”门9和行解码器6。另外，更新定时产生电路7产生更新信号时，同时产生更新地址，并输出给行解码器6。行解码器6对该更新地址进行解码，并将其结果输出给字解码器5。
以下，参照图9，说明上述等待状态时的电压电平控制电路10的动作。在时刻t1，信号LT(“H”)被供给“或”门9，“或”门9的输出信号PL为“H”，因此，锁存信号La为“H”。锁存信号La一变为“H”，如前所述，P沟道MOS场效应晶体管30、31均关断，另一方面，N沟道MOS场效应晶体管14、17、24导通，利用电阻12、13形成的分压电路、第1及第2电流镜差动放大器20、27均处于激活状态。
在该时间点，如果电压VB位于第1基准电压Vref1及第2基准电压Vref2之间，电压V1持续“H”状态，而电压V2为“L”。此时，传输门35为关断状态，因此，电压V2的变化不会影响电路动作，信号A持续“L”状态。另外，在时刻t1，电压VB在第1基准电压Vref1以下时，电压V1也在时刻t1变为“L”。
在信号LT上升时，开始更新，升压电压Vbt的电力消耗变大，该电压Vbt慢慢降低。在时刻t2，电压VB小于第1基准电压Vref1时，电压V1变为“L”，从而信号A变为“H”。信号A一变为“H”，环形振荡器3、升压电路4开始动作，以后，升压电压Vbt顺序上升。另外，信号A一变为“H”，锁存电路11锁存此时为“H”状态的信号PL，传输门34关断，35导通。传输门35一导通，以后，电压V2(此时间点为“L”)被供给反相器37。
然后，升压电压Vbt上升，在时刻t3，电压VB大于第2基准电压Vref2时，电压V2变为“H”，所以信号A变为“L”。信号A一变为“L”，环形振荡器3、升压电路4的动作停止。另外，信号A一变为“L”，传输门34导通，35关断。此外，信号A一变为“L”，锁存电路11处于通过状态，在该时间点，信号PL马上变为“L”，所以锁存信号La变为“L”。这样，P沟道MOS场效应晶体管30、31导通，N沟道MOS场效应晶体管14、17、24关断。
以后，每当从更新定时传输电路7输出更新信号时，就反复上述动作。例如，在时刻t4，准SRAM从等待状态过渡到工作状态，在时刻t5，片选信号CS上升，之后，外部地址Add一发生变化，行使能产生电路8就检测到该变化，输出信号LT。以后，通过和上述相同的过程，执行升压电压Vbt的升压。
这样，图7的电路在信号LT一上升，锁存信号La就变为“H”，N沟道MOS场效应晶体管14、17、24导通，电阻12、13的串联电路、电流镜差动放大器20、27呈现激活状态。从而使电流i3、i1、i2分别流经电阻12、13的串联电路、电流镜差动放大器20、27。在升压电压Vbt上升到基准电压Vref2的时间点，使锁存信号La为“L”，使N沟道MOS场效应晶体管14、17、24关断，从而将流经电阻12、13的串联电路、电流镜差动放大器20、27的电流i3、i1、i2均切断。
如上所述，第1实施方式在访问存储单元阵列2时，即在接通电源时、在等待状态下更新时、在工作状态下更新时、以及在工作状态下写入/读出时，电压电平控制电路10的各部分为激活状态，除此以外的时刻，电压电平控制电路10的各部分为非激活状态。这样，就可以节省电压电平控制电路10消耗的电力。
普通DRAM是在系统侧控制更新定时，所以会产生不规则的更新定时，存在有长更新间隔。如果此时将电压电平控制电路的电源切断，由于放电，字电平可能会降低到能保证数据保持的电平以下。即，DRAM为保持字电平需要经常升压，所以电压电平控制电路一般要经常接通电源。
与此相对，上述的准SRAM的规格是从装置外部看不到更新动作，在装置内部自动产生规则的更新定时。这样，在能保证数据保持的范围，产生下一更新定时。即，即使将电压电平控制电路10的电源切断，字电平也不会降低到破坏数据的电平值，因此，可以使数据保持的保证和削减电流做到两全其美。
下面，参照图10，说明本发明的第2实施方式。该实施方式和上述的第1实施方式不同点是，如图10所示，行使能产生电路8仅在信号LT上升沿起一定时间T之前形成上升脉冲信号RP，变为信号LT，提供给“或”门9。此时，将基准电压Vref1设定为高电平。根据这种构成，脉冲信号RP上升，因此信号PL上升，从而使锁存电路11的输出La上升，电压电平控制电路10变为激活状态，同时信号A上升，进而使升压电压Vbt开始升压。电压VB一达到基准电压Vref2，信号A下降，所以锁存电路11的输出La下降，电压电平控制电路10变为非激活状态。在该时间点稍后，信号LT上升，执行对存储单元阵列2的访问。此时，升压电Vbt已被充分提高电平，所以在访问过程中不必要进行电压Vbt的升压处理。
这样，上述第2实施方式，在信号LT上升稍前时间，就将升压电压Vbt提高到基准电压Vref2的高度。根据这种构成，可以得到和上述第1实施方式相同的效果。
下面，参照图11，说明本发明的第3实施方式。该第3实施方式，如图11所示，将信号LT的脉宽设定得略大于升压电压Vbt的升压所需时间。另外，未设置图7中的锁存电路11，将“或”门9的输出端直接连接至节点N1。此外，将第2反相器37的输出端连接至第1反相器的输入端，但因未设锁存电路11，所以从第2反相器37输出的输出信号不能反馈给节点N1。于是，将从或”门9输出的信号PL直接提供给节点N1。
根据这种构成，在信号LT上升时，电压电平控制电路10变为激活状态，流过电流i1～i3。电压VB小于基准电压Vref1时，升压电压Vbt开始升压。电压VB达到基准电压Vref2时，升压电压Vbt停止升压。另外，在该时间点，电压电平控制电路10不会变为非激活状态。然后，信号LT一下降，电流i1～i3也关断，电压电平控制电路10变为非激活状态。
即，电压电平控制电路10的激活状态和非激活状态不依赖于输出信号A的激活状态和非激活状态，只根据来自或”门9的输出信号PL进行控制。因此，根据来自或”门9的输出信号PL，电压电平控制电路10变为非激活状态，可以节省电压电平控制电路10消耗的电力。
下面，参照图12，说明本发明的第4实施方式。该第4实施方式，如图12所示，电压电平控制电路10适用的装置，例如在准SRAM为激活状态时，将来自或”门9的输出信号PL固定为高电平“H”。这样，锁存电路11的输出信号La也被固定为高电平“H”，所以准SRAM为激活状态时，电压电平控制电路10经常被维持在激活状态，仅依靠升压电压Vbt和基准电压Vref1、Vref2的大小关系来控制环形振荡器3和升压电路4的动作。
准SRAM返回等待状态时，将来自或”门9的输出信号PL从高电平“H”固定状态中解除，从而也将锁存电路11的输出信号La从高电平“H”固定状态中解除。因此，电压电平控制电路10接受和所述第1实施方式相同的控制。所以，当准SRAM为等待状态时，可以节省电压电平控制电路10消耗的电力。
下面，参照图13，说明本发明的第5实施方式。图13表示该实施方式的电路构成图，该图所示电路是控制用于供给DRAM、准SRAM等的内部电路45的电压VINT的电平的内部电压电平控制电路。这里，电压VINT是利用P沟道MOS场效应晶体管46将电源电压VDD降压后的电压，该电路通常被称为内部降压电路。
即，本实施方式涉及的电路的组成包括：“或”门48，锁存电路49，电流镜差动放大器58，第1及第2开关晶体管46、60，第1反相器62，和供给内部电压电平的内部电路45。
信号PL被输入到“或”门48的第1输入端。该信号PL是和图8所示信号PL相同的信号，是取得通电复位信号POR和信号LT的“或”的信号。信号CS是片选信号。锁存电路49的输入端与“或”门48的输出端相连接，接受从“或”门48输出的逻辑和信号的输入。锁存电路49的控制端子和反相器62的输出端相连接，接受来自反相器62的输出信号。锁存电路49在来自反相器62的输出信号为高电平“H”时，锁存所输入的逻辑和信号。另一方面，在来自反相器62的输出信号为低电平“L”时，使所输入的逻辑和信号通过。
电流镜差动放大器58由3个N沟道MOS场效应晶体管51、52、53和2个P沟道MOS场效应晶体管54、55组成。2个N沟道MOS场效应晶体管51、53和1个P沟道MOS场效应晶体管54串联连接在作为外部电压的电源电压VDD和地线之间。2个N沟道MOS场效应晶体管52、53和1个P沟道MOS场效应晶体管55串联连接在作为外部电压的电源电压VDD和地线之间。
N沟道MOS场效应晶体管51的门电极连接至内部电压VINT，并被施加上内部电压VINT。N沟道MOS场效应晶体管53的门电极连接至节点N1，并被施加上从锁存电路输出的锁存信号La。P沟道MOS场效应晶体管54、55的门电极相互连接，同时连接至N沟道MOS场效应晶体管51的漏极。N沟道MOS场效应晶体管52的门电极被施加上第1基准电压Vref1。N沟道MOS场效应晶体管52的漏极连接至电流镜差动放大器58的输出端，N沟道MOS场效应晶体管52的漏极电压作为输出电压V1出现在电流镜差动放大器58的输出端。
第1及第2开关晶体管46、60由P沟道MOS场效应晶体管组成。第2开关晶体管60连接在电源电压VDD和节点N2之间。第2开关晶体管60的门电极连接至节点N1，并被施加上从锁存电路49输出的锁存信号La。第1开关晶体管46连接在电源电压VDD和内部电压VINT之间，形成使内部电压VINT的电压电平自电源电压VDD下降的降压电路。第1开关晶体管46的门电极通过节点N2与电流镜差动放大器58的输出端相连接。此外，第1开关晶体管46的门电极通过反相器62连接至锁存电路49的控制端子。
因此，形成降压电路的第1开关晶体管46根据来自电流镜差动放大器58的输出信号Va，控制其激活状态和非激活状态。
从锁存电路49输出的锁存信号La为高电平“H”时，电流镜差动放大器58为激活状态，连接电流镜差动放大器58的输出端的节点N2与电源电压VDD断开，电流镜差动放大器58的输出信号Va被施加到形成降压电路的第1开关晶体管46的门电极，同时通过反相器62，也被施加到锁存电路49的控制端子上。
形成降压电路的第1开关晶体管46为导通状态时，即降压电路为激活状态时，电流镜差动放大器58的输出信号Va为低电平“L”，该低电平“L”经反相器62被反转，高电平“H”信号被施加到锁存电路49的控制端子上。因此，锁存电路49的输出信号La1变为高电平“H”，电流镜差动放大器58变为激活状态。即降压电路为激活状态时，电流镜差动放大器58也为激活状态。
另一方面，形成降压电路的第1开关晶体管46为关断状态时，即降压电路为非激活状态时，电流镜差动放大器58的输出信号Va为高电平“H”，该高电平“H”经反相器62被反转，低电平“L”信号被施加到锁存电路49的控制端子上。因此，锁存电路49的输出信号La1让来自“或”门9的逻辑和信号通过，并供给节点N1。即电流镜差动放大器58在逻辑和信号为高电平“H”时为激活状态，逻辑和信号为低电平“L”时为非激活状态。即降压电路为非激活状态时，根据来自“或”门9的逻辑和信号，控制电流镜差动放大器58的激活状态和非激活状态。逻辑和信号为低电平“L”时，电流镜差动放大器58为非激活状态，所以能节省电路的电力消耗。
下面，参照图14所示时序流程图，进一步说明上述构成的电平控制电路的动作。
首先，在初期状态，锁存电路49的输出信号La1为“L”，结果，N沟道MOS场效应晶体管53关断，P沟道MOS场效应晶体管60导通。N沟道MOS场效应晶体管53一关断，电流镜差动放大器58变为非激活状态。P沟道MOS场效应晶体管60一导通，P沟道MOS场效应晶体管46关断，不向内部电路45供给电压。
其次，信号PL变为“H”，或片选信号CS变为“H”时，锁存电路49的输出信号La1变为“H”。信号La1一变为“H”，N沟道MOS场效应晶体管53导通，电流镜差动放大器58变为激活状态。另外，信号La1一变为“H”，P沟道MOS场效应晶体管60关断。这样，电压Va降低，反相器62的输出变为“H”，锁存电路49锁存“或”门48的输出“H”。
然后，电流镜差动放大器58对电压VINT和基准电压Vref进行比较，根据该比较结果，控制P沟道MOS场效应晶体管46。即电压VINT低于基准电压Vref时，电压Va变低，P沟道MOS场效应晶体管46导通，边向内部电路45供给电流边开始将输出充电。充电到某电平时，电压VINT高于基准电压Vref时，电压Va上升，P沟道MOS场效应晶体管46关断，充电停止。另外，电压Va上升到一定值以上时，反相器62的输出变为“L”，锁存电路49变为通过。在信号LT变为“L”，或者片选信号CS变为“L”时，N沟道MOS场效应晶体管53关断，P沟道MOS场效应晶体管60导通。
这样，根据上述第5实施方式，在电压VINT大于基准电压Vref以后，信号LT或片选信号CS变为“L”，N沟道MOS场效应晶体管53关断，流经电流镜差动放大器58的电流i成为0。所以，能够节省电路电力。
另外，上述第1～第5实施方式分别是将本发明适用于准SRAM、DRAM等的升压电路、内部降压电路的场合，但本发明，例如也可以适用于基片电压电平产生电路或基片反向偏压产生电路(BBG电路)等。
下面，参照图15，说明本发明的第6实施方式。图15是表示将本发明适用于基片反向偏压产生电路(BBG电路)时的电路构成的一个实例。
基片反向偏压产生电路是利用外部电源电压VDD和接地电平(GND)间的电压，产生低于接地电平的电压，例如将-1V作为内部基准电压的电路。
本发明涉及的电路具有：电压电平控制电路20，环形振荡器3，升压电路4，更新定时产生电路7，反向偏压产生电路18，电平判定电路19和“或”门9。该“或”门9为在更新动作时和使反向偏压产生电路18为激活状态时，使电压电平控制电路20的各电路构成部分为激活状态而设。
电压电平控制电路20根据第1及第2基准电压Vref1、Vref2，产生内部电压电平控制信号A，该信号用来控制作为电路的内部电压的升压电压Vbt的电平。环形振荡器3的输入端与电压电平控制电路20的输出端相连接，内部电压电平控制信号A被输入给环形振荡器3。环形振荡器3是振荡电路，将奇数个反相器串联连接成环状而构成。从电压电平控制电路20输出的内部电平控制信号A为“H”(高电平)时，环形振荡器3变为激活状态，并输出振荡输出B。
升压电路4的输入端连接在环形振荡器3的输出端，该振荡输出B被输入到升压电路4。升压电路4是由电荷泵电路构成。升压电路4利用环形振荡器3的输出B使电源电压VDD阶梯式地升压，作为电路的内部电压，输出升压电压Vbt。
将该电路适用于准SRAM时，升压电路4的输出端与准SRAM的字解码器相连接，升压电压Vbt被输入给字解码器。此时，升压电压Vbt的电平比电源电压VDD高，例如是(VDD+1.5V)或(VDD+2V)。升压电路4的输出被反馈给电压电平控制电路20。
更新定时产生电路7以一定时间间隔，产生用于更新存储单元阵列2的存储单元的更新信号和指定待更新的存储单元的地址的更新地址。该一定时间间隔被规定在能保证数据保持的期间内。产生更新信号的时间间隔如果在能保证数据保持的期间内，可以不经常保持一定。更新定时产生电路7的输出端连接至“或”门9的第1输入端，更新信号SR被输入到第1输入端。
反向偏压产生电路18具有第1输入端和第2输入端。第1输入端连接在升压电路4的输出端，接受升压电压Vbt的输入，利用该升压电压Vbt，产生比接地电平低的反向偏压电压VBBG。反向偏压电压VBBG，例如可以是GND-1V。反向偏压产生电路18的输出端连接至需要施加反向偏压电压VBBG的区域，例如连接半导体基片，使半导体基片成为低于接地电平的反向偏压电压VBBG。
电平判定电路19的输入端和连接了反向偏压产生电路18的输出端的区域相连接，例如和半导体基片相连接，检测半导体基片的电位。电平判定电路19的输出端连接至反向偏压产生电路18的第2输入端。电平判定电路19的输出端连接至“或”门9的第2输入端。
半导体基片的电位是比接地电平低的反向偏压电压VBBG，所以因泄漏产生时间变化。即半导体基片的电位慢慢上升。因此，电平判定电路19以一定时间间隔变为激活状态，检测半导体基片的电位，当超过低于接地电平的预先规定的允许电位范围的上限时，将判定结果C输入给反向偏压产生电路18，使反向偏压产生电路18降低半导体基片的电位。该判定结果C同时也被输入给“或”门9的第2输入端，“或”门9取得来自电平判定电路19的判定结果C和来自更新定时产生电路7的更新信号的逻辑和(“或”)，将该结果作为逻辑和信号PL输出，将该逻辑和信号PL输入给电压电平控制电路20。
因此，在需要更新动作时或需要使反向偏压产生电路18为激活状态时，电压电平控制电路10变为激活状态，由电压电平控制电路20消耗电力，但在装置处于等待状态，并且不进行更新动作时，而且反向偏压产生电路18为非激活状态时，电压电平控制电路20变为非激活状态，抑制电压电平控制电路20的电力消耗。
作为电压电平控制电路20的电路构成，可以适用图7公开的电路构成。即，仅在通电时、写入/读出时、以及在装置工作状态下和等待状态下的更新动作时，使升压电路4为激活状态。在其他场合，即等待状态下的非更新动作时，使升压电路4为非激活状态。其动作如前所述。
电平判定电路19可以适用已知的电路构成。
反向偏压产生电路18，作为1个实例，可以用图16所示电路构成来实现，但并不受此限定。
反向偏压产生电路18的构成是，用升压电压驱动传输晶体管的栅极的驱动电路。具体讲，反向偏压产生电路18的构成包括：预充电晶体管PT，传输晶体管TT，控制逻辑块CLB，形成第1电流路径P1的第1输出驱动电路D1及第1容量C1，和形成第2电流路径P2的第2输出驱动电路D2及第2容量C2。
传输晶体管TT可以由p沟道MOS晶体管构成。传输晶体管TT串联连接在第2电流路径P2和反向偏压产生电路18的输出端之间。传输晶体管TT的栅极通过第1电流路径P1连接控制逻辑块CLB。传输晶体管TT根据栅极G出现的电位控制其导通·关断。
预充电晶体管PT可以由p沟道MOS晶体管构成。预充电晶体管PT连接在地线和节点A之间。节点A是第2电流路径P2和传输晶体管TT的接点。预充电晶体管PT的栅极连接控制逻辑块CLB。
这里，第1输出驱动电路D1是用连接在升压电路的升压电压Vbt来驱动。第2输出驱动电路D2是用电源电压VDD来驱动。另外，根据情况，也可以用升压电Vbt代替电源电压VDD，来驱动第2输出驱动电路D2。即在第1输出驱动电路D1的驱动电压比电源电压VDD高，并且第2输出驱动电路D2的驱动电压在不超过第1输出驱动电路D1的驱动电压的范围内，是可以进行设计变更的。
电源电压VDD设定得低时，下面，例如以1.8V左右的低电源电压为例，说明反向偏压产生电路18的动作。
通过预充电晶体管PT将节点A预充电到接地电平即0V。之后，驱动第2输出驱动电路D2，通过第2容量C2将节点A的电位降低到负电位。具体讲，是降低到-1.8V左右。在该时点，节点G的电位是高电平，传输晶体管TT为关断状态。
然后，降低节点G的电位，使传输晶体管TT导通，通过传输晶体管TT将节点A的负电荷传送给反向偏压产生电路18的输出VBBG。即，将输出VBBG的电位下拉为负电位。这里，为了将负电荷充分传送到输出VBBG，传输晶体管TT充分导通是很重要的。
如果传输晶体管TT导通不充分，节点A的负电荷将不能充分传送到输出VBBG。使用低电源电压时，传输晶体管TT的导通能力急剧降低，会引发上述问题。该问题会在利用1.8V左右的低电源电压驱动第1输出驱动电路D1及第1容量C1，降低了节点G的电位时产生。
但是，如前所述，第1输出驱动电路D1及第1容量C1是用升压电压来驱动，所以传输晶体管TT的导通能力高，传输晶体管TT充分导通，因此节点A的负电荷能充分传送到输出VBBG。具体讲，通过利用升压电路将低电源电压VDD＝1.8V仅升压1.7V，用3.5V的升压电压驱动第1输出驱动电路D1及第1容量C1，从而可以降低到节点G的电位-3.5V附近。
因此，通过用升压电压驱动传输晶体管TT的栅极的驱动电路，可以提高传输晶体管TT的导通能力，使反向偏压产生电路18正常动作。
半导体基片的电位通过反向偏压产生电路18被降低到反向偏压电压VBBG，所以更新动作的周期和超过低于接地电平的反向偏压电压VBBG允许电位范围的上限之前的时间间隔比，其指令处理异常地短。
另外，电平判定电路19变为激活状态的期间和升压电路4变为激活状态的期间，与更新动作的周期比，其指令处理异常地短。
所以，流经适用本电路构成的基片的基片电流的增加几乎近似于零，可以忽略。
此外，上述实施方式均是涉及半导体存储装置的实施方式，但本发明并不限定于半导体存储装置，也可以适用于根据外部电压生成内部电压，控制该内部电压的各种电子电路。
本发明并不限定于上述各实施方式的构成，在不脱离本发明宗旨范围内，各种变形都是可行的。
发明效果
如上所述，根据本发明，对检测并控制根据外部电源电压产生的内部电压电平的电压电平控制电路，仅在需要时将其激活，而在不需要时使其处于非激活状态，所以能够降低电压电平控制电路的电力消耗。
另外，比现有半导体存储装置更能降低电力消耗，特别适合于适用了准SRAM的场合。
即，对不接受来自系统侧的控制，依靠半导体存储装置内部自发进行更新的半导体存储装置，特别，可以节省只进行更新动作的等待状态下的电压电平控制电路的电力消耗。所以，最适用于准SRAM等需进行内部更新的半导体存储装置。

Claims (10)

1.一种由准SRAM构成的半导体存储装置，该SRAM以规则的更新定时在内部自动产生用于更新存储单元的更新信号，其特征在于，
具有电压电平控制电路，输出用于控制驱动字线的电压电平的控制信号，
上述电压电平控制电路具有输出上述控制信号的第1差分放大器，在上述更新信号为第1状态时，切断流向上述第1差分放大器的贯通电流，禁止上述第1差分放大器的差分放大动作，在上述更新信号为第2状态时，使贯通电流流向上述第1差分放大器，使其可以进行上述差分放大动作。
2.根据权利要求1所述的半导体存储装置，其特征在于，上述更新信号在设备接通电源时，设备在等待状态下进行更新时，设备在激活状态下进行更新时，以及设备在激活状态下进行写入/读出时，成为上述第2状态，在除此以外的场合处于上述第1状态。
3.根据权利要求1所述的半导体存储装置，其特征在于，还具有向内部电路提供内部电压的内部电压电平控制电路，上述内部电压电平控制电路具有输出上述内部电压的第2差分放大器，在上述更新信号为第1状态时，切断流向上述第2差分放大器的贯通电流，禁止上述第2差分放大器的差分放大动作，在上述更新信号为第2状态时，使贯通电流流向上述第2差分放大器，使其可以进行上述第2差分放大动作。
4.根据权利要求1所述的半导体存储装置，其特征在于，具有：升压电路，响应上述电压电平控制电路的上述控制信号，输出升压电压；和反向偏压产生电路，以上述升压电压为基础，产生反向偏压电压。
5.根据权利要求4所述的半导体存储装置，其特征在于，上述电压电平控制电路还具有分压电路，接受上述升压电压，把根据上述升压电压生成的分压电压提供给上述第1差分放大器，
在上述更新信号为上述第1状态时，切断流向上述分压电路的贯通电流，在上述更新信号为第2状态时，使贯通电流流向上述分压电路。
6.一种由准SRAM构成的半导体存储装置，该SRAM由需要更新的存储单元构成，其特征在于，具有：
更新定时产生电路，以规定的时间间隔产生更新上述存储单元用更新信号；
行使能产生电路，接受写入使能信号、片选信号、地址及上述更新信号，至少响应上述更新信号，产生行使能信号；和
电压电平控制电路，接受上述行使能信号，具有第1差分放大器，
上述行使能信号为第1状态时，切断流向上述第1差分放大器的贯通电流，禁止上述第1差分放大器的差分放大动作，在上述行使能信号为第2状态时，使贯通电流流向上述第1差分放大器，使其可以进行上述差分放大动作。
7.根据权利要求6所述的半导体存储装置，其特征在于，上述行使能信号根据在电源接通时在一定期间被激活的通电复位信号，成为上述第2状态。
8.根据权利要求6所述的半导体存储装置，其特征在于，还具有向内部电路提供内部电压的内部电压电平控制电路，
上述内部电压电平控制电路具有输出上述内部电压的第2差分放大器，在上述行使能信号为第1状态时，切断流向上述第2差分放大器的贯通电流，禁止上述第2差分放大器的差分放大动作，在上述行使能信号为第2状态时，使贯通电流流向上述第2差分放大器，使其可以进行上述第2差分放大动作。
9.根据权利要求6所述的半导体存储装置，其特征在于，具有：升压电路，响应上述电压电平控制电路的输出信号，输出升压电压；和反向偏压产生电路，以上述升压电压为基础，产生反向偏压电压。
10.根据权利要求9所述的半导体存储装置，其特征在于，上述电压电平控制电路还具有分压电路，接受上述升压电压，把根据上述升压电压生成的分压电压提供给上述第1差分放大器，
在上述更新信号为上述第1状态时，切断流向上述分压电路的贯通电流，在上述更新信号为第2状态时，使贯通电流流向上述分压电路。
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