JP3251558B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置、特に広
範な電源電圧と電源の種類に対応できる微細素子で構成
された高集積の半導体装置に関する。

【０００２】

【従来の技術】近年、ラップトップパソコンや電子手帳
に代表される携帯型電子情報機器、磁気媒体を用いずに
音声録音を行なう固体録音機やイメージを記録する固体
カメラ（電子スチルカメラ）などに代表される携帯型電
子メディア機器が市場に現われはじめている。これら携
帯型電子機器が広く普及するためには、電池動作、ある
いは電池による情報保持動作（バッテリーバックアッ
プ）が可能な超高集積回路（以下ＵＬＳＩと略す）の実
現が鍵になる。また他方、より高性能の電子計算機を実
現するための大容量補助記憶装置として、磁気ディスク
よりも高速のアクセスが可能な半導体ディスクに対する
ニーズが高まっている。半導体ディスクには、電池によ
る情報保持動作が可能な超大容量のメモリＬＳＩが必要
になる。

【０００３】これら用途に用いるＵＬＳＩには、以下が
要求される。（１）広範な電源電圧範囲（１〜５.５
Ｖ）での動作。これにより、多種類の電源、例えば現在
のＴＴＬ互換デジタルＬＳＩの標準電源電圧である５
Ｖ、あるいは将来のＴＴＬ互換デジタルＬＳＩの標準電
源電圧の候補の一つである３.３Ｖ、リチウムなどを用
いた一次電池の代表的な出力電圧である３〜３.６Ｖ、
カドミウムとニッケルによる二次電池の代表的な出力電
圧である１.２Ｖ、などに対して一つのチップで対応す
ることができる。

【０００４】（２）電源電圧の時間変化（短期あるいは
長期）への対応。これにより、電池の電圧の経時変化
や、標準動作とバッテリバックアップ動作間の移行時の
電源切り換えに伴って生じる電圧変動を受けても誤動作
を起こす心配がなくなる。

【０００５】（３）動作時あるいはバッテリバックアッ
プ動作時における消費電力の低減。これらにより、小形
のバッテリによっても長時間、動作させることができ
る。

【０００６】（４）過渡電流の低減。これにより、電池
の電圧の過渡変動を小さくすることができ、誤動作を防
止できる。

【０００７】広い電源電圧範囲で動作するマイクロプロ
セッサの製品の例は（株）日本電気４ビットマイクロプ
ロセッサ ハンドブック １４８ページに記載されてい
る。製品型名はμＰＤ７５０７ＳＣである。このマイク
ロプロセッサの動作電源電圧範囲は２.２〜６.０Ｖであ
る。また、最小２Ｖでデータメモリの情報を保持するこ
とができる。同様に、スタティックメモリにおいても、
推奨動作電源電圧は５Ｖ、情報保持（リテンション）時
は２Ｖというのが一般的である。

【０００８】電池バックアップ用のダイナミックメモリ
としては、情報保持（リフレッシュ）時の消費電流を低
減した例が、アイ・イー・イー・イー・ジャーナル・オ
ブ・ソリッド・ステート・サーキッツ，第２３巻，第１
号，第１２〜第１８頁（１９８８）（ＩＥＥＥ Jounal
of Solid-State Circuits, Vol.２３, No.１, pp.１２
−１８， February １９８８）において論じられてい
る。この場合の標準動作電源電圧と情報保持時の電源電
圧は、ともに５Ｖである。

【０００９】

【発明が解決しようとする課題】上述した、マイクロプ
ロセッサやスタティックメモリにおいては、２〜５Ｖと
いう広い動作電源電圧範囲を有するものの、電源電圧＝
５Ｖを中心に設計されているため、許容された電源電圧
変動範囲（通常は±１０％）以外での動作に対しては、
動作速度（マイクロプロセッサの場合は最高クロック周
波数、スタティックメモリの場合はアクセス時間に相
当）は保証されておらず、とくに低い電源電圧では、動
作速度は著しく低下するのが通例である。また、動作速
度の電源電圧依存性も製品によりまちまちであるため、
システムを構成するＬＳＩのうち最も遅い動作速度に一
致させねばならず、５Ｖ以外での動作では、必要な性能
が得られなかったり、低い電源電圧におけるシステム設
計を著しく困難にしたりしていた。また、これらＬＳＩ
は最低動作電源電圧が２.２Ｖであるため、前述した多
種の電源の全てに対応することができず、システム構成
上の制約を受けていた。

【００１０】また、前述したダイナミックメモリをシス
テムに組み込む場合を考えると、その最小電源電圧は
４.５Ｖとなり、前述した多種の電源への対応がさらに
困難になる。とりわけ、標準動作電源電圧と情報保持時
の電源電圧との間に差がないため、電源切り換え回路の
構成が非常に複雑になり、情報保持を難しくしていた。

【００１１】半導体素子の微細化は急速に進展してお
り、０.５ミクロン以下の加工技術を用いれば、ある程
度のシステムを１チップ上に集積した。いわゆるシステ
ムＬＳＩを構成することも可能になってきている。こう
したシステムＬＳＩにおいては、それを構成する各ＬＳ
Ｉブロックの動作電源電圧範囲、動作速度が整合してい
ることが要求される。しかし、前述したとうり、従来の
ＬＳＩを組合せただけでは、このようなシステムＬＳＩ
を構成することはできなかった。

【００１２】本発明の目的の一つは、多種の電源電圧に
対応でき、消費電力が小さく、微細加工に見合った素子
性能を活かすことである。

【００１３】

【課題を解決するための手段】本願発明の代表的なもの
の一つを例示すれば以下の通りである。即ち、Ｎ形第１
ＭＯＳＦＥＴとキャパシタをそれぞれに含む複数のダイ
ナミック形メモリセルと、Ｎ形第２ＭＯＳＦＥＴを含む
第１回路とを有する半導体装置であって、前記半導体装
置は、Ｐ形半導体基板に形成され、前記複数のダイナミ
ック形メモリセルの前記Ｎ形第１ＭＯＳＦＥＴは、Ｎ形
第１半導体領域により前記Ｐ形半導体基板と分離された
Ｐ形第２半導体領域に形成され（たとえば図２７）、前
記Ｎ形第２ＭＯＳＦＥＴは、Ｎ形第３半導体領域により
前記Ｐ形半導体基板と分離されるとともに前記第２半導
体領域とは独立したＰ形第４半導体領域に形成され（た
とえば図３３）、前記Ｐ形第２半導体領域は、第１電位
にバイアスされ、前記Ｐ形第４半導体領域は、前記第２
ＭＯＳＦＥＴのソースに接続され、前記第２ＭＯＳＦＥ
Ｔのソースは接地電位よりも高い第２電位で動作せしめ
られ、前記第３半導体領域は前記第２電位よりも高電位
の第３電位にバイアスされ、前記Ｐ形半導体基板には、
前記半導体装置に外部から供給される電源電圧の基準と
なる前記接地電位が結合され、前記第１電位は前記接地
電位よりも低い電位とする。

【００１４】 上記の構成により、Ｐ形基板から分離され
たＰ形第４半導体領域に形成された第２ＭＯＳＦＥＴ
は、そのソースと当該第４半導体領域を接続してそのソ
ース電位により第４半導体領域をバイアスすることがで
きる。従って、第２ＭＯＳＦＥＴのソースが接地電位よ
りも高い電位で動作する場合に、そのしきい値電圧につ
いて過剰な基板効果を受けることが軽減される。

【００１５】

【発明の実施の形態】図１は本発明によるＬＳＩチップ
の基本概念を説明する実施例である。同図で１はＬＳＩ
チップであり、一般に、情報記憶機能あるいは情報処理
機能を有するＬＳＩチップを指し、ダイナミック型、ス
タティック型などのランダムアクセスメモリ（ＲＡＭ）
あるいはシリアルアクセスメモリ（ＳＡＭ）あるいはリ
ードオンリメモリ（ＲＯＭ）などのメモリＬＳＩ、さら
には、マイクロプロセッサ（ＭＰＵ）、メモリマネジメ
ントユニット（ＭＭＵ）、浮動少数点演算ユニット（Ｆ
ＰＵ）のようなロジックＬＳＩ、さらには、それらを複
数集積したシステムＬＳＩなどの、いずれの形式のＬＳ
Ｉチップでもよい。また、その構成素子はバイポーラ型
トランジスタ、ＭＩＳ型トランジスタ、これらの素子の
組合せ、あるいはシリコン以外の材料、例えばガリウム
砒素の素子を用いても良い。２は外部電源電圧の降下を
検出して電池によるバックアップ状態に移行させる電源
回路の例である。このような電源回路により、商用電源
の瞬断によりＶEXTが低下しても、ＬＳＩチップに蓄え
られた必要な情報の消失を防止できる。この中で、３は
電源電圧の降下検出回路、ＳＷは情報保持時に電池から
外部電源端子に電流が流れるのを防止するためのスイッ
チ、４はスイッチの制御信号、Ｂは電池、ＶBTはその電
圧であり、情報保持モードにおいてはこの電池を電源と
してチップ全体は動作する。Ｄは通常動作時に電池に電
流が流入するのを防止するためのダイオードである。こ
の電源回路により、通常動作においては、ＶEXTが、情
報保持時においては、ＶBTがチップの電源端子（ＰＡＤ
１）に印加される。

【００１６】さて、この例では、通常動作と情報保持動
作の違いをＬＳＩチップ上の検出手段により検出する。
ここで５ａ、５ｂは主たる回路ブロック、５はそれらの
集合、６はチップ外部から入力した電源電圧ＶCCを各回
路ブロックの電源電圧ＶCL1、ＶCLnに変換するための電
源電圧変換回路である。６のなかで、６ａ、６ｃは通常
動作時用の変換回路、６ｂ、６ｄは情報保持時用の変換
回路を示している。一般に、情報保持時においては通常
動作時に比べて、回路の動作電圧や動作電流は小さくて
すむため、電源電圧を供給する電圧変換回路の消費電流
を小さくして駆動能力を落しても支障がない。これによ
り、主たる回路ブロックの低消費電流化と相まって、Ｌ
ＳＩチップ全体の消費電流を著しく低減することが可能
になる。なお、この例では２つの電圧変換回路を切り換
える方式を示したが、変換回路の数は３つ以上であって
もかまわない。また、１つの電圧変換回路を用いて、そ
の出力電圧や消費電流を変化させてもかまわない。

【００１７】ＳＷ６ａ、ＳＷ６ｃはＶCCがＶCL1やＶCLn
にほぼ等しい値にまで低下した場合、電源電圧ＶCCを直
接、回路ブロックに印加するためのスイッチである。ス
イッチを用いることにより、電圧変換回路をオフにし
て、さらに消費電流を低減することができる。なお、以
上の例では、スイッチと複数の電圧変換回路とにより電
源電圧変換回路を構成した例について述べたが、同様の
効果が得られれば、１つの電圧変換回路を用いてもかま
わない。また、同図中９は基準電圧ＶLの発生回路であ
る。この電圧を基に内部電源電圧ＶCL1やＶCLnを発生す
る。８は情報保持動作状態であることを示す信号ＰＤの
発生回路である。ＰＤの発生方法としてはいくつか考え
られるが、ここでは電源電圧ＶCCと参照電圧ＶCXとを比
較し、前者が後者よりも小さいときにＰＤを出力すると
いう方法を用いている。

【００１８】１０はリミッタ・エネーブル信号ＬＭの発
生回路である。電源電圧が内部電源電圧よりも高く、電
圧変換回路（電圧リミッタ）を動作させるときには高電
圧（“１”）を、外部電源電圧が内部電源電圧に等しい
ところまで低下したときには低電圧（“１”）をそれぞ
れ出力する。後者の場合には電源電圧を直接回路ブロッ
クに印加すると同時に、電圧変換回路を動作させず、消
費電流を小さく抑える。図に示した例では、電源電圧Ｖ
CCと参照電圧ＶLXとを比較し、前者が後者よりも大きい
ときにＬＭを出力している。２つの信号ＰＤとＬＭとに
より電源電圧変換回路の出力電圧や消費電流などを切り
換えることができる。また、図中７は入出力バッファ、
１１はチップ外部と制御信号やデータの授受を行うため
の入出力バス、１２はチップ内部にあって回路ブロック
間で制御信号やデータの授受を行うための内部バスであ
る。入出力バッファはレベル変換回路を兼ねており、チ
ップ内部の論理信号振幅と外部の論理信号振幅が一致し
なくても、制御信号やデータの受け渡しをすることがで
きる。また、情報保持動作状態においては、チップ外部
と内部の間で制御信号やデータの受け渡しをする必要が
ないため、情報保持状態信号ＰＤにより入出力バッファ
をオフする。

【００１９】図２は電源電圧ＶCCと内部電源電圧ＶCLの
関係の一例を示す図である。同図で、横軸は電源電圧Ｖ
CC、縦軸は内部電源電圧ＶCLに対応する。ここでは、標
準電源電圧を３〜３.６Ｖ、情報保持時の電源電圧を１
〜２Ｖ、標準動作時と情報保持時の切り換えを行うため
の参照電圧ＶCXを２.５Ｖとしたが、標準電源電圧の最
小値ＶCC(min)、情報保持時の電源電圧の最大値ＶBT(ma
x)、参照電圧ＶCXとの間に ＶBT(max)＜ＶCX＜ＶCC(min) なる関係が成り立てば、ここに示した値でなくともかま
わない。また、標準動作時における内部電源電圧ＶCLは
１.５Ｖとしたが、電源電圧ＶCCを越えない範囲で、回
路の動作性能に応じた適当な電圧値に設定して差し支え
ない。また、この例においては、１.５Ｖ以下の電源電
圧において電源電圧ＶCCを直接、内部回路に印加するた
め、ＶLXの値を１.５Ｖにしている。

【００２０】このＬＳＩチップにおいて、電源電圧ＶCC
が時間的に変化した場合の、内部電源電圧ＶCL、２つの
制御信号ＬＭ、ＰＤのそれぞれの時間変化の例を図３に
示す。ここでは時間ｔ0〜ｔ3にかけて、電源電圧ＶCCが
３.５Ｖ〜１Ｖに低下し、時間ｔ4〜ｔ７にかけて、電源
電圧ＶCCが１〜３.５Ｖに上昇する場合を考えている。
電源電圧ＶCCがＶCX＝２.５Ｖよりも小さくなるｔ1〜ｔ
6の期間、信号ＰＤが高電圧（“１”）になり、チップ
は情報保持状態となる。また、電源電圧ＶCCがＶLX＝
１.５Ｖよりも小さくなるｔ2〜ｔ5の期間、信号ＬＭは
低電圧（“０”）になり、チップには電源電圧ＶCCが直
接、印加される。なお、ここに示した電圧値はひとつの
例であり、他の電圧の組合せでも同様に適用できる。

【００２１】図４および図５には、リミッタ・エネーブ
ル信号ＬＭを発生する方法および回路の構成の一例を示
す。信号ＬＭは、電源電圧ＶCCを低下させていったとき
に、内部電源電圧ＶCLにはじめて等しくなるところで高
電圧（“１”）から低電圧（“０”）に遷移させてやれ
ばよい。この例では、電源電圧ＶCCに比例する電圧β×
ＶCC（０≦β≦１）と参照電圧ＶLとを比較回路により
比較し、前者が大きいときに高電圧（“１”）、前者が
小さいときに低電圧（“０”）を出力している。このよ
うに電源電圧ＶCCに比例する電圧を用いて高電圧と低電
圧の間の電圧を入力とすることにより、比較回路の電圧
増幅率を大きくとることができるなど、回路動作上、都
合が良い。例えば、β＝０.５、ＶL=０.７５Ｖの場合、
ＶLX＝１.５Ｖとなり、電源電圧ＶCCが１.５Ｖ以上のと
きにリミッタ・エネーブル信号ＬＭが高電圧（“１”）
となり、電圧変換回路が動作する。ここで、電源電圧Ｖ
CCに比例する電圧は抵抗分割などにより発生することが
できる。

【００２２】図６および図７には、情報保持状態信号Ｐ
Ｄを発生する方法および回路の構成の一例を示す。基本
的には、前述したＬＭ発生回路と同様な回路で構成でき
る。この場合、電源電圧ＶCCに比例する電圧α×ＶCC
（０≦α≦１）は比較回路の反転入力端子に入力する。
例えば、α＝０.５、ＶL＝０.７５Ｖの場合、ＶCX＝２.
５Ｖとなり、電源電圧ＶCCが２.５Ｖ以下のときに情報
保持状態信号ＰＤが高電圧（“１”）となり、情報保持
状態になる。ここで、電源電圧ＶCCに比例する電圧は抵
抗Ｒ1とＲ2の抵抗分割により発生している。抵抗Ｒ1と
Ｒ2は半導体基板中に形成された不純物拡散層やポリシ
リコン、さらにはＭＩＳ−ＦＥＴのチャネル抵抗などい
ずれを用いて構成しても構わない。

【００２３】図８は、スタティックメモリをその一部に
含むＬＳＩに本発明を適用した一実施例を示している。
図中、５ｃはスタティックメモリのメモリセルアレー、
５ｄは論理回路等の情報保持を必要としない回路ブロッ
クであり、それぞれの電源電圧はＶCL2およびＶCL1であ
る。メモリセルは４つのＮチャネルMOS-FET Ｔ6〜Ｔ9
と２つの抵抗素子Ｒ7、Ｒ8とからなっている。抵抗値を
Ｒとすると、１つのメモリセルあたりに流れる電流値は
ＶCL2／Ｒとなる。したがって、情報保持時には雑音余
裕（ノイズマージン）が確保できる範囲内で電圧値をで
きるだけ下げることが望ましい。図９に示すように、こ
の例では、標準動作時のＶCL2を１.５Ｖ、情報保持例の
ＶCL2を１Ｖとしている。論理回路ブロック５ｄはイン
バータや論理ゲートなどにより構成されている。図中、
矢印の付いているＴ11、Ｔ13はＰチャネルMOS-FET、そ
の他のＴ10、Ｔ12はＮチャネルMOS-FETを示している。
情報保持時には、これら論理回路は動作させる必要がな
いため、電源電圧を供給する必要がない。したがって、
ここでは標準動作時のＶCL1を１.５Ｖ、情報保持時のＶ
CL1を０Ｖとしている。内部電源電圧ＶCL2およびＶCL1
は電源電圧変換回路６ｅあるいはスイッチとして動作す
るＰチャネルMOS-FET Ｔ1 とにより供給される。電源
電圧変換回路は、差動増幅回路Ａ1、差動増幅回路の動
作電流を制御するためにもうけられた抵抗Ｒ3と２つの
ＮチャネルMOS-FET Ｔ3、Ｔ4、差動増幅回路の反転入
力端子への帰還量を制御するためにもうけた３つの抵抗
Ｒ4〜Ｒ6とＰチャネルMOS-FET Ｔ5、およびスイッチと
して動作するＰチャネルMOS-FETＴ2、とから構成されて
いる。電源電圧が高く、内部電源電圧をＶCCから降下さ
せる場合には、リミッタ・エネーブル信号ＬＭが高電圧
（“１”）になる。この時、Ｔ1がカットオフする、と
同時にＴ3が導通し、差導増幅回路Ａ1にバイアス電流が
供給され、非反転入力電圧ＶLに比例した電圧が出力さ
れる。これと反対に、信号ＬＭが低電圧（“０”）の時
には、Ｔ3がカットオフし、差動増幅回路にバイアス電
流が供給されなくなる。そのため、電源電圧ＶCCが直
接、内部電源電圧として出力される。情報保持動作時に
は情報保持信号ＰＤが高電圧（“１”）になる。この時
には、トランジスタＴ2 がカットオフし、回路ブロック
５ｄへの電源供給を停止する。一方、Ｔ4 がカットオフ
し、差動増幅回路のバイアス電流の値は抵抗Ｒ3 によっ
て決まるようになる。情報保持状態においてメモリセル
アレーが消費する電流は非常に小さく、かつ時間的にほ
ぼ一定の直流電流とみなすことができる。したがって、
差動増幅回路の負荷駆動能力は標準動作時に比べて格段
に小さくてもよく、バイアス電流を著しく低下させて
も、動作上、支障がない。また同時にＴ5 を導通させ、
差動増幅回路の帰還量を大きくすることにより、情報保
持動作時の内部電源電圧を下げている。これにより、情
報保持時のチップ全体の消費電流を著しく低減すること
ができる。なお、この例では、ＶL＝０.７５Ｖ、Ｒ4＝
Ｒ6＝３Ｒ5としている。このときのＶCL2の値は、標準
動作時で１.５Ｖ、情報保持時で１.０Ｖとなる。

【００２４】図９は電源電圧ＶCCと内部電源電圧ＶCL2
およびＶCL1の関係の一例を示している。同図で、横軸
は電源電圧ＶCC、縦軸は内部電源電圧ＶCLである。ここ
では図２の例と同様、標準電源電圧を３〜３.６Ｖ、情
報保持時の電源電圧を１〜２Ｖ、標準動作時と情報保持
時の切り換えを行うための参照電圧ＶCXを２.５Ｖとし
た。標準動作時における内部電源電圧ＶCL2およびＶCL1
は１.５Ｖ、情報保持時における内部電源電圧ＶCL2 は
１Ｖとしたが、それぞれ電源電圧ＶCC を越えない範囲
で、回路の動作性能に応じた適当な電圧値に設定して差
し支えない。

【００２５】このＬＳＩチップにおいて、電源電圧ＶCC
が時間的に変化した場合の、内部電源電圧ＶCL2 およ
びＶCL1、２つの制御信号ＬＭ、ＰＤのそれぞれの時間
変化の例を図１０に示す。ここでは、時間ｔ0〜ｔ2にか
けて、電源電圧ＶCCが３.３〜２Ｖに低下し、時間ｔ3
〜ｔ5にかけて、電源電圧ＶCCが２〜３.３Ｖに上昇する
場合を考えている。電源電圧ＶCCがＶCX＝２.５Ｖより
も小さくなるｔ1〜ｔ４の期間、信号ＰＤが高電圧
（“１”）になり、チップは情報保持状態となる。ま
た、この時間範囲において電源電圧ＶＣＣは１.５Ｖよ
りも小さくならないため、信号ＬＭは高電圧（“１”）
のままである。

【００２６】以上述べた実施例によれば、標準動作時に
おいては高速に動作し、情報保持時においては必要最低
限の電力で情報を保持することのできるスタティックメ
モリあるいは、スタティックメモリをその一部に含むＬ
ＳＩを実現することができる。なお、以上の実施例で
は、高抵抗負荷によるスタティックメモリセルを用いた
例について述べたが、その他にも例えば、２つのＣＭＯ
Ｓインバータと２つの選択トランジスタとからなるＣＭ
ＯＳ型メモリセルや、２つのＮＡＮＤゲートあるいはＮ
ＯＲゲートを用いたラッチ回路などにより記憶回路を構
成する場合にも同様に本発明を適用できる。

【００２７】図１１は、ダイナミックメモリに本発明を
適用した一実施例を示している。図中、５ｅは１.５Ｖ
以下の電源電圧で動作するダイナミックメモリであり、
一つのメモリセルは、ＮチャネルMOS-FET Ｔ18 および
蓄積容量ＣS1により構成されている。１３はメモリセル
アレー、１４はロウ・アドレス・バッファ、１５はカラ
ム・アドレス・バッファ、１６はロウ・アドレス・スト
ローブ（ＲＡＳ）入力バッファ、１７はカラム・アドレ
ス・ストローブ（ＣＡＳ）入力バッファ、１８はライト
・エネーブル（ＷＥ）入力バッファ、１９はデータ入力
バッファ、２０はデータ出力バッファ、２１はロウ・ア
ドレス・ストローブ（ＲＡＳ）信号をもとに制御クロッ
クを発生するクロック発生回路、２２はカラム・アドレ
ス・ストローブ（ＣＡＳ）信号をもとに制御クロックを
発生するクロック発生回路、２３は書き込みクロック発
生回路、２４はリフレッシュ（ＲＦＳＨ）信号発生回
路、２５はリフレッシュアドレス発生回路、２６はリフ
レッシュアドレスと外部入力アドレスの切り換えを行う
マルチプレクサである。ダイナミックメモリでは蓄積容
量ＣS1に電荷を蓄えることにより情報を記憶しているた
め、情報保持時においても、周期的に信号電荷を読出し
て再書き込みをおこなう、いわゆるリフレッシュ動作が
必要となり、メモリセルアレー以外の一部周辺回路も動
作させる必要がある。また、十分な雑音余裕を確保する
ためには、情報保持時においても標準動作時と同等の信
号電荷量を確保する必要がある。そこで、この例では、
図１２に示すように、情報保持時と標準動作時の内部電
源電圧を変化させず、１.５Ｖ（一定）としている。情
報保持時においてはチップ外部との入出力を行う必要が
ないため、全ての入出力バッファ１４〜２０は信号ＰＤ
によりカットオフしている。また、マルチプレクサを信
号ＰＤにより制御し、情報保持時にはリフレッシュアド
レス発生回路により出力されるアドレスに切り換えてい
る。リフレッシュ動作時には、信号ＲＦＳＨが高電圧
（“１”）になる。この信号はリフレッシュアドレス発
生回路に入力され、リフレッシュアドレスを順次、増加
または減少させる。同時に、ＲＦＳＨはクロック発生回
路２１を起動し、リフレッシュに必要なクロックを発生
する。内部電源電圧ＶCL は電源電圧変換回路６ｆおよ
びスイッチとして動作するＰチャネルMOS-FET Ｔ14と
により供給される。電源電圧変換回路は、差同増幅回路
Ａ2、差動増幅回路の動作電流を制御するためにもうけ
られた抵抗Ｒ9と３つのＮチャネルMOS-FET Ｔ15、Ｔ1
6、Ｔ17、差動増幅回路の反転入力端子への帰還量を制
御するためにもうけた２つの抵抗Ｒ10、Ｒ11とから構成
されている。電源電圧が高く、内部電源電圧をＶCCから
降下させる場合には、リミッタ・エネーブル信号ＬＭが
高電圧（“１”）になる。この時、Ｔ14がカットオフす
る、と同時にＴ15が導通し、差動増幅回路Ａ2にバイア
ス電流が供給され、非反転入力の電圧ＶLに比例した電
圧が出力される。これと反対に、信号ＬＭが低電圧
（“０”）の時には、Ｔ15がカットオフし、差動増幅回
路にバイアス電流が供給されなくなる。そのため、電源
電圧ＶCCが直接、内部電源電圧として出力される。情報
保持動作時には情報保持信号ＰＤが高電圧（“１”）に
なる。この時にはＴ16をカットオフし、差動増幅回路の
バイアス電流の値を抵抗Ｒ9によって決めている。情報
保持状態で、かつ周辺回路が動作していない期間は消費
電流が小さい。したがって、差動増幅回路の負荷駆動能
力は標準動作時に比べて格段に小さくてもよく、バイア
ス電流を著しく低下させても、動作上支障がない。リフ
レッシュ動作時には、信号ＲＦＳＨを電圧変換回路６に
フィードバックしてＴ17を導通させ、差動増幅回路のバ
イアス電流を標準動作時と同程度の値としている。こう
することにより、リフレッシュ動作期間中、データ線の
充放電や周辺回路の動作に必要な電源電流を供給するこ
とができる。したがって、情報保持時においても、雑音
余裕を低下させることなくチップ全体の消費電流を著し
く低減することができる。なお、この例では、ＶL＝０.
７５Ｖ、Ｒ10＝Ｒ11としてＶCL＝１.５Ｖを得ている
が、この他の電圧値や抵抗値の組合せでも構わない。

【００２８】このＬＳＩチップにおいて、電源電圧ＶCC
が時間的に変化した場合の、内部電源電圧ＶCL、２つの
制御信号ＬＭ、ＰＤ、リフレッシュ信号ＲＦＳＨ、およ
び差動増幅回路のバイアス電流値のそれぞれの時間変化
の例を図１２に示す。ここでは、時間ｔ0〜ｔ2にかけ
て、電源電圧ＶCCが３.３〜２Ｖに低下し、時間ｔ3〜ｔ
5にかけて、電源電圧ＶCC が２〜３.３Ｖに上昇する場
合を考えている。電源電圧ＶCCがＶCX＝２.５Ｖよりも
小さくなるｔ1〜ｔ4の期間、信号ＰＤが高電圧
（“１”）になり、チップは情報保持状態となる。ま
た、この時間範囲において電源電圧ＶCCは１.５Ｖより
も小さくならないため、信号ＬＭは高電圧（“１”）の
ままである。情報保持期間中、リフレッシュ動作時に
は、標準動作時と同程度のバイアス電流ＩB1を流し、そ
れ以外は十分小さな値ＩB2を流している。

【００２９】以上述べた例では、同じアドレス・バスか
らロウ・アドレスとカラム・アドレスを時間的に切り換
えて取り組む。いわゆるアドレス・マルチプレクス方式
を用いているが、全てのアドレスを同時に取り込む一般
的な方式を用いても本発明を同様に適用できる。また、
特願昭６３−１４８１０４や特願昭６３−２２２３１７
に述べられているような、プレートを駆動してデータ線
の電圧振幅を低減するダイナミックメモリを用いること
により、より低消費電力メモリを実現することができ
る。

【００３０】図１３（ａ）および（ｂ）は情報保持時に
おけるリフレッシュ信号ＲＦＳＨのタイミングの一例を
示している。ここでは、４０９６サイクルで全メモリア
レーをリフレッシュする場合の例を示している。電源電
圧を、例えば１.５Ｖ以下にまで低下させることによ
り、メモリ全体の消費電流を大幅に下げることができる
ため、６４Ｍｂ程度の大容量のメモリであっても、リフ
レッシュサイクルを４０９６から増やす必要がなくな
り、システムを構成しやすくなる。情報保持状態に移行
して最初の４０９６サイクルで集中リフレッシュ、すな
わち比較的短い周期ＴC1で信号ＲＦＳＨを発生させてい
る。これは、標準動作時におけるリフレッシュ制御がＲ
ＦＳＨによる内部リフレッシュとは無関係であるためで
ある。こうした初期化を行うことにより、状態が移行す
る前後でリフレッシュ周期の仕様を満たさなくなる危険
性を回避することができる。図１３（ａ）では、集中リ
フレッシュの後、一定の周期ＴC2で信号ＲＦＳＨを発生
させている。これに対して同図（ｂ）では、周期ＴC3で
集中リフレッシュを繰り返している、集中リフレッシュ
中の信号ＲＦＳＨの周期は、最初の集中リフレッシュと
同じ値ＴC1にしている。これは他の値でも差し支えない
が、信号発生回路の構成上、同じ値にしたほうが都合が
良い。

【００３１】図１４は図１３（ａ）の例にたいするリフ
レッシュ周期ＴC2のチップ温度依存性の一例を示してい
る。チップ温度と情報保持時間の関係は、例えばアイ・
イー・イー・イー・トランザクションズ・オン・エレク
トロン・デバイセズ、第３５巻、第８号、第１２５７〜
１２６３頁（１９８７）（ＩＥＥＥ Transactions on
Electron Devices, Vol.３５，No.８, pp.１２５７−１
２６３，August １９８７）において論じられている。
これによれば、チップ温度が０〜１００℃まで変化した
ときの情報保持時間の変化は約３桁である。したがっ
て、リフレッシュ周期ＴC2を図１４のように変化させれ
ば、実際の情報保持特性に合わせることができる。情報
保持状態においては、チップの消費電力は極めて小さく
なるため、環境温度とチップ温度との差はほとんどな
い。したがって、低い環境温度で使用することにより、
リフレッシュ周期を伸ばし、さらに低電力化することが
できる。これにより、電池を電源とする携帯型電子機器
などに搭載するのに適したダイナミックメモリを供する
ことができる。なお、図１４のような温度依存性を有す
る発振回路は特開昭６０−１３６０８８に述べられてい
る。

【００３２】図１５は図１３（ｂ）の例において、リフ
レッシュ不良が発生したときの例を示している。図にお
いて、横軸はリフレッシュ周期、縦軸は累積不良度数で
ある。リフレッシュ周期ＴC3に対して、１ビットのみ不
良となっている。メモリのごく一部のみが不良の場合、
不良メモリセルを、あらかじめチップ上に設けておいた
予備のメモリセルで置換することにより修復する、いわ
ゆる欠陥救済技術がある。この技術は、例えば、アイ・
イー・イー・イー・ジャーナル・オブ・ソリッド・ステ
ート・サーキッツ、第１６巻、第５号、第４７９〜４８
７頁（１９８１）（ＩＥＥＥ Journal of Solid-State
Circuits, Vol.１６，No.５，pp.４７９−４８７，１９
８１）において論じられている。この技術は図１５のよ
うなリフレッシュ不良に対しても同様に適用できる。し
かし、従来の欠陥救済技術では、予備のメモリセルを必
要とするため、チップ面積の増大を招くという欠点があ
った。図１６，図１７，図１８に示したのは、予備のメ
モリセルを用いないリフレッシュ不良救済技術の例であ
る。これは、図１５においてリフレッシュ周期ＴC3で不
良となるメモリセルのみを、それよりも短い周期、例え
ばＴC4でリフレッシュするというものである。以下、図
１６〜１８を用いて説明する。図１６はこの不良救済技
術を用いたときの、情報保持時におけるリフレッシュ信
号ＲＦＳＨのタイミングの一例を示している。ここで
は、アドレス１がリフレッシュ不良である場合を考えて
いる。図に示すように、ひとつの集中リフレッシュから
次の集中リフレッシュの間、周期ＴC4でアドレス１をリ
フレッシュしている。こうすれば、全アドレスを短い周
期ＴC4でリフレッシュする場合に比べて消費電流を著し
く低減することができる。各リフレッシュ周期の間には
４０９６×ＴC1≦ＴC4≦ＴC3が成り立つ必要がある。図
１７はリフレッシュアドレスおよびリフレッシュ信号Ｒ
ＦＳＨを発生する回路構成の一例、図１８はその動作タ
イミングを示している。図１７において、ＯＳＣはクロ
ックφ0を発生する発振器、ＤＶ1，ＤＶ4，ＤＶ3 はク
ロックφ0 の整数倍の周期を有するクロックφ1，φ4，
φ3 を発生する分周器、３０は１３ビットのシンクロナ
ス・カウンタ、３１はリフレッシュアドレス発生回路、
３２はリフレッシュ信号（ＲＦＳＨ）発生回路、Ｉ1は
インバータ、Ｇ1はＡＮＤゲート、Ｇ2 はＯＲゲートを
それぞれ示している。カウンタはクロックφ1 により動
作し、Reset端子に高電圧（“１”）が印加され、カウ
ンタ出力が全て低電圧（“０”）にリセットされた状態
から計数を開始する。出力が４０９７になると出力Ｑ12
が高電圧（“１”）となり、計数を停止する。図中ｅ
はカウンタ・エネーブル信号である。カウンタの動作
中、ｅは高電圧（“１”）であるため、リフレッシュア
ドレス発生回路の出力ａr0〜ａr11にはカウンタの出力
Ｑ0〜Ｑ11が出力される。カウンタが停止した後、ｅは
低電圧（“０”）となり、ａr0〜ａr11 には不良アドレ
スａS0〜ａS11 が出力される。同様に、カウンタの動作
中はクロックφ1 が、カウンタ停止後はクロックφ4、
がそれぞれリフレッシュ信号発生回路から出力される。
これにより、カウンタの動作中は周期ＴC1で４０９６回
集中リフレッシュを行い、カウンタ停止後は周期ＴC4で
不良アドレスのみをリフレッシュすることができる。な
お、ここでは一つの不良アドレスのみを救済する例につ
いて述べたが、複数の不良アドレスを救済する場合につ
いても、同様に本発明が適用できる。

【００３３】以上述べた実施例によれば、標準動作時に
おいては高速に動作し、情報保持時においては必要最低
限の電力で情報を保持することのできるダイナミックメ
モリあるいは、ダイナミックメモリをその一部に含むＬ
ＳＩを実現することができる。さらには、従来ダイナミ
ックメモリで問題となっていた電源電圧変動にたいして
も、図１１、１２に示したように、内部回路を例えば
１.５Ｖのような低電圧で動作させることにより、外部
電源電圧が大きく変化しても、安定に動作させることが
できる。

【００３４】いままで述べてきた実施例においては、標
準動作状態と情報保持動作状態の違いをＬＳＩチップ上
に設けた検出手段により検出していたが、動作状態をチ
ップ外部からコントロールしても構わない。図１９は情
報保持状態への移行を外部からコントロールする、本発
明の他の一実施例を示している。この中で、４ｂはチッ
プ外部から入力される情報保持状態信号、１Ｂは図１の
ＬＳＩチップと同様、情報記憶機能あるいは情報処理機
能を有するＬＳＩチップ、ＰＡＤ３は情報保持状態信号
を受信するためのボンディングパッドをそれぞれ示して
いる。図１のＬＳＩチップと異なる点は、チップ上に検
出手段と情報保持状態信号の発生手段を設ける必要がな
いことである。このチップを図１のＬＳＩチップとは別
に設計しても良いし、一つのチップを設計し、ボンディ
ングの切り換えやアルミニウム配線のマスタスライスで
分けてもかまわない。

【００３５】図２０は図１９のＬＳＩチップを電池Ｂを
電源として動作させる場合を示している。電池の電圧値
は、その種類により１〜３.６Ｖなどの広範囲に分布す
る。したがって、情報保持状態への移行を電圧変化で検
出する方法に比べて、システムが外部からコントロール
できるほうが都合が良い。図２１は内部電源電圧ＶCLの
電源電圧ＶCCに対する依存性を示している。この例で
は、標準電源電圧範囲を１〜３.６Ｖとし、１.５〜３.
６ＶのときにはＶCL＝１.５Ｖ、１〜１.５Ｖのときには
ＶCL＝ＶCCとしている。こうすることにより、１〜３.
６Ｖといった広い電源電圧範囲にわたって内部電源電圧
の変化を小さく抑えることができ、動作速度や消費電
流、動作余裕といった動作性能の電源電圧依存性がほと
んどないＬＳＩを実現することができる。また、電源電
圧を変化させることなく、必要に応じて情報保持状態へ
移行させることができるため、システムの状態に応じて
不必要な電力消費を抑え、電池で動作する電子機器の動
作時間を長くすることができる。

【００３６】図１や図１９に示した電池バックアップ回
路をチップ上に取り込み、電源の切り換えをチップ上で
おこなうようにしたＬＳＩの構成例を図２２に示す。こ
の図で、１Ｃは図１のＬＳＩチップと同様、情報記憶機
能あるいは情報処理機能を有するＬＳＩチップ、４０は
電源切り換え回路、４１は電源降下検出回路、ＳL、ＳB
は電源降下検出回路が発生する切り換え信号、ＳＷ40
a、ＳＷ40bは切り換え信号ＳL、ＳBにより電源の切り換
えを行うスイッチ、ＰＡＤ４は電池の電圧を印加するた
めのボンディングパッドをそれぞれ示している。このよ
うに、電源の切り換えをチップ上で行うことにより、シ
ステム（ボード）に電池バックアップ回路を実装する必
要がなくなり、部品点数が削減でき、製造コストや実装
密度を改善できる。また、ＬＳＩの特性に応じた電源切
り換え回路を搭載できるため、ユーザは電源切り換え時
に問題となる電源電圧の過渡変動を気にする必要がなく
なり、使い易いチップを提供することができる。図２３
は電源切り換え回路４０の具体的な構成例を示してい
る。図において４２、４３は差動増幅回路、４４、４５
はその出力Ｔ19、Ｔ20 は電源の切り換えを行うスイッ
チに相当するＰチャネルMOS-FET、４６は電源切り換え
回路の出力である。以下、この回路の動作を説明する。
差動増幅回路４２の非反転入力と反転入力にはそれぞれ
ＶCCとＶBTに比例する電圧γＶCCとγＶBTを印加する。
同様に、差動増幅回路４３の非反転入力と反転入力には
それぞれＶBTとＶCCに比例する電圧γＶBTとγＶCCを印
加する。ここでγは０≦γ≦１を満たす比例定数である
が、差動増幅回路の電圧ゲインと出力振幅を十分とれる
ような値にすることが望ましい。比例する電圧は抵抗分
割により得ることができる。差動増幅回路４２、４３の
出力４４、４５はＴ19、Ｔ20のゲートに印加される。は
じめにＶCC＞ＶBTの場合を考える。このとき、出力４４
には高電圧（ＶCC）が、出力４５には低い電圧（〜γＶ
CC−ＶT）が出力され、Ｔ19は非導通、Ｔ20は導通状態
になる。したがってＶINTとしてＶCCが出力される。同
様にＶCC＜ＶBTの場合、出力４４には低い電圧（〜γＶ
BT−ＶT）が、出力４５には高電圧（ＶBT）がそれぞれ
出力され、Ｔ19は導通、Ｔ20は非導通状態になる。その
結果、ＶINTとしてＶBTが出力される。この回路はＶCC
かＶBTの一方が０Ｖの場合でも同様に動作するため、ど
ちらか一方の電源しか供給しない場合にも、供給された
電圧がそのまま内部回路の電源電圧として出力される。
図２４はＶINTのＶCC依存性の一例をＶBT＝１.５Ｖの場
合に対して示している。ＶCC＞１.５ＶのときにはＶINT
＝ＶCC、ＶCC＜１.５ＶのときにはＶINT＝１.５Ｖが得
られている。図に示されるように、ＶINTは連続的に変
化しており、ＬＳＩの動作に悪影響を及ぼすようなキン
クは発生していない。以上の実施例に示されるように、
比較的簡単な回路で電源切り換え回路を構成できるた
め、これを一つのＬＳＩ上に搭載しても、チップ面積の
増加は僅かである。ここでは、MOS-FETを用いて構成し
た例を示したが、他の、たとえばバイポーラトランジス
タを用いても同様に実現することができる。

【００３７】以上の実施例では、主たるＬＳＩ回路ブロ
ックが１.５Ｖ以下で動作するＬＳＩチップの基本概念
を説明してきた。以下では、主にダイナミックメモリを
取り上げ、より詳細な実施例を説明する。一般に、他の
論理ＬＳＩやスタティックメモリに比べて、ダイナミッ
クメモリは低電圧動作が難しいとされてきた。その第一
の理由は、蓄積電圧と蓄積容量の積できまる信号電荷量
が低電圧化により減少し、信号対雑音比が低下するため
である。そのために、パッケージや金属配線などに含ま
れる微量の放射性物質から放出されるアルファ線の照射
により発生する雑音電荷や、メモリセルに流入する熱的
や非熱的なリーク電流による雑音電荷に対する雑音余裕
（マージン）の確保が難しいと考えられてきた。これら
の問題点は次の二つの方法の何れかにより解決すること
ができる。

【００３８】（１）低い電源電圧（例えば１.５Ｖ）に
おいても、従来と同程度のメモリセル蓄積信号電圧（例
えば、低電圧＝０Ｖ、高電圧＝３Ｖ）が得られるような
回路を用いる。この場合、メモリセルの蓄積容量は従来
と同程度の値（例えば３０〜４０ｆＦ（フェムト・ファ
ラッド））で良い。

【００３９】（２）回路方式は従来のままとする代わ
り、メモリセルの蓄積容量を電源電圧にほぼ反比例して
増大させる。例えば電源電圧＝１.５Ｖのときの、メモ
リセルの蓄積容量は６０〜８０ｆＦとする。上記方法の
うち、（１）については、ワード線とデータ線の他に、
メモリセルのプレートを駆動することにより、データ線
の振幅よりも大きな信号振幅をメモリセルに蓄積する方
法が特願昭６３−１４８１０４や特願昭６３−２２２３
１７に示されている。（２）については、蓄積容量を従
来に比べて飛躍的に増大させる技術が特願昭６０−２６
７１１３やシンポジウム オン ブイエルエスアイ テ
クノロジー、ダイジェスト オブ テクニカル ペーパ
ーズ、第２９〜３０頁（１９８８）（１９８８ Symposi
um on ＶＬＳＩ Technology, Digest of Technical Pap
ers, pp.２９−３０，１９８８）に述べられている。

【００４０】これらの技術を適用することによって、安
定な動作に必要な蓄積信号電荷を確保することができ
る。低電圧動作のための第２の課題は高速動作と低消費
電流を同時に実現することである。第３の課題は低電圧
動作回路と高電圧動作回路の同一チップ上への集積を可
能にする素子あるいは回路の実現である。第３の課題
は、高電圧電源と低電圧電源の電圧値の比が２倍以上に
なると特に問題となってくる。一つのチップ上に高電圧
用と低電圧用の二種類の素子を形成することにより第３
の課題を解決する例が特願昭５６−５７１４３に示され
ている。この技術によれば、低電圧電源用と高電圧電源
用のそれぞれに対して最適な素子で回路を構成できる
が、ＬＳＩの製造工程が複雑になるという欠点がある。
以下の実施例では、第２の課題を克服し、最小の電源電
圧が１Ｖでも動作する手段、および製造工程を複雑にす
ることなく第３の課題を解決する方法について説明す
る。これらによりダイナミックメモリの動作電源電圧を
１〜１.５Ｖ程度にまで低電圧化でき、ダイナミックメ
モリあるいはダイナミックメモリをその一部に含むＬＳ
Ｉチップの高集積化、高速化、低消費電力化を同時に実
現できる。また、バッテリ動作あるいはバッテリバック
アップ動作において要求される仕様を満たすことができ
る。

【００４１】はじめに、第２の課題を克服する手段につ
いて説明する。なお、以下に相補形のMOS-FET（Complem
entary ＭＯＳ＝ＣＭＯＳ）を用いる例を示すが、同様
の効果が得られれば、バイポーラトランジスタや接合型
ＦＥＴ、あるいはシリコン以外の素子を用いても構わな
い。図２５(a)は、ＮチャネルMOS-FETゲート・ソース間
電圧ＶGSとドレイン電流ＩDの関係を示している。この
関係は、（ｉ）ＩDの平方根がＶGSにほぼ比例する平方
根領域と、（ii）よりＶGSの小さな領域でＩDがＶGSの
指数関数に比例するサブスレッショルド領域とに分けら
れる。図中ＶT1は、（ii）の領域を無視し、電流電圧特
性を平方根で近似できるとしたときに、ドレイン電流が
流れ始める、いわゆるゲートしきい値電圧である。ま
た、ＶT0は回路動作上、ドレイン電流がほぼ零とみなせ
るゲートしきい値電圧の他の定義である。ゲート幅を１
０ミクロンとしたとき、ＶGS＝ＶT0のときのドレイン電
流は１０ｎＡ程度、ＶGS＝ＶT1のときのドレイン電流は
１μＡ程度である。ＶT1とＶT0の差はおおよそ０.２Ｖ
である（ＶT1＞ＶT0）。実際のMOS-FETの電流駆動能力
にはＶGS−ＶT1が関係し、待機状態での静的な電流には
ＶT0が関係する。以下の例では、ＬＳＩの主たる回路に
用いる素子のしきい値電圧をＶT1＝０.３Ｖ（したがっ
てＶT0は約０.１Ｖ）となるように設定した。これによ
り、電源電圧の半分の電圧（例えば０.５Ｖ）でMOS-FET
を導通させる必要のあるセンスアンプや差動増幅回路を
動作させることができ、電源電圧＝１Ｖまで全ての回路
を動作させることができる。また、これにより、チップ
全体の待機電流を１０μＡ程度に抑えることができる。
また、各種製造工程のばらつきにより、しきい値電圧が
±０.１Ｖ程度ばらついても、電源電圧＝１Ｖでの回路
動作を実現するとともに、チップ全体の待機電流を１０
０μＡ以下に抑えることができる。また電源電圧＝１Ｖ
でも十分な動作速度が得られるように、チャネル長＝
０.３ミクロンとした。図２５(b)は、２つのＮチャネル
MOS-FET（CaseＩ，CaseII）に対するゲートしきい値電
圧ＶT1のチャネル長依存性を示している。ここに、Case
Ｉは従来のダイナミックメモリ(以下ＤＲＡＭと略す)で
一般的な、基板バイアス電圧を印加する場合の条件、Ca
seIIは本発明で用いた、基板バイアス電圧を印加しない
条件に対応した素子の特性を示している。CaseＩではＶ
BS＝−１Ｖのときに、CaseIIではＶBS＝０Ｖのときにゲ
ートしきい値電圧ＶT1が０.３Ｖになるようにしてい
る。CaseIIの素子には以下の３つの問題がある。

【００４２】（１）チャネル長の変動に対するゲートし
きい値電圧の変動が大きく、CaseＩに比べて制御性が劣
るため短チャネル化が難しい。

【００４３】（２）基板バイアス電圧はチップ上に設け
られた基板バイアス電圧発生回路によりつくられるが、
その電圧値は製造ばらつきによりばらつき、かつ動作す
る回路の個数により、その値が時間的に大きく変動す
る。ゲートしきい値電圧は基板バイアス電圧により大き
く変調を受けるため、低電圧動作で要求されるようなゲ
ートしきい値電圧の仕様を精度良く満たすことができな
い。

【００４４】（３）電源投入時には基板バイアス電圧が
０Ｖであるため、基板効果によりゲートしきい値電圧が
０.３Ｖより低い値、例えば０Ｖになっている。

【００４５】と同時に、基板はほぼフローティング状態
であるためＶCCとの容量結合により基板電圧が過渡的に
上昇し、ゲートしきい値電圧はマイナスとなる。このた
め周辺回路のMOS-FETが導通状態になになるため、大き
な過渡電流が流れる。本発明では、基板電圧をＶSS＝０
Ｖに固定しているため、ゲートしきい値電圧の制御性に
優れ、かつ電源投入時の過渡電流の小さなＬＳＩチップ
を提供することができる。さらには、回路動作中の基板
電圧の変動をほとんど零にすることができるため、基板
電圧からの容量結合雑音を大幅に減少させることができ
る。なお、しきい値電圧を精度良く設定する他の手段を
用いれば、従来と同様に基板バイアス電圧を印加しても
構わない。

【００４６】図２６は、最小電源電圧１Ｖでも動作する
ダイナミックメモリの、主たる回路に用いた素子のゲー
ト酸化膜厚ｔOX、電気的なチャネル長（実効チャネル
長）Ｌeff、ゲートしきい値電圧ＶT1、ＶT0を示してい
る。ここで、括弧内に示した値は、製造ばらつきなどに
よる変動の範囲を示している。

【００４７】図２７は、本発明のダイナミックメモリチ
ップの断面構造の一部を示している。従来のダイナミッ
クメモリで基板にマイナスの電圧を印加していた理由
は、以下の３つである。

【００４８】（１）入力あるいは出力に外部からリンギ
ングなどによるマイナスの電圧が印加された場合、少数
キャリアである電子が基板に注入される。この電子は基
板内を拡散して、その一部がメモリセルの電荷蓄積部に
達し、リフレッシュ特性を悪化させる。この少数キャリ
アの基板への注入を防止する。

【００４９】（２）基板にマイナスの電圧を印加するこ
とにより、ｎ-拡散層とｐ基板の間の接合容量を減少さ
せ、負荷容量を減らす。これにより、回路の高速動作と
低消費電力化を図る。

【００５０】（３）基板にマイナスの電圧を印加するこ
とにより、チャネル下の空乏層が広がり、チャネル部の
ポテンシャルが基板電圧による変調を受けにくくなる。
これにより、ゲートしきい値電圧が基板電圧の変動の影
響を受けにくくなる。別の言い方をすると、ゲートしき
い値電圧の基板効果係数が小さくなり、ダイナミックメ
モリの一部の回路の動作上、都合が良い。これらのう
ち、（３）については、ＣＭＯＳ−ＬＳＩの二重ウェル
構造化の傾向とともに、基板電圧を印加することの効果
が薄らいできている。したがって、（１）と（２）を解
決することが、重要となる。ＣＭＯＳ−ＬＳＩにおい
て、複数の基板電圧の印加が可能となる基板構造が特開
昭６２−１１９９５８に示されている。この構造と、本
発明による低電圧ＬＳＩを組合せることにより、前述し
た目的を達成し、耐雑音性に優れ、高速、低消費電力の
低電圧ＬＳＩを構成することができる。以下、本発明の
基板構造の断面図を用いて、その実施例を説明する。図
２７において、Ｐ形のシリコン基板の不純物濃度は約１
×１０15cm+3である。この基板中に２回の異なる工程に
よって形成された２種類のＮウェル（Ｎ１，Ｎ２）、お
よび１種類のＰウェルを形成する。各ウェルの不純物濃
度は例えば、Ｎ２ウェルが１×１０16cm+3、Ｎ１ウェル
とＰウェルが５×１０16cm+3程度であるが、素子の寸法
に応じてこれらの値は変化させても構わない。図中、５
０は能動領域間の電気的分離を行うための厚い酸化膜
（膜厚は約５００ｎｍ）、５１は蓄積容量を形成するた
めの第１のポリシリコン電極、５２はMOS-FETのゲート
電極となる第２のポリシリコン電極、５３、５４はこれ
ら厚い酸化膜やポリシリコン電極をマスクとして自己整
合的に形成したＮ形の不純物拡散層（不純物濃度は約２
×１０20cm+3）、５５、５６、５７はこれと同様に形成
されたＰ形の不純物拡散層（不純物濃度は約２×１０20
cm+3）をそれぞれ示している。Ｐ基板は拡散層５６によ
り接地電位（ＶSS）に固定している。メモリセルの蓄積
容量や選択トランジスタＴN3，ＴN4はＮ２ウェルにより
基板と電気的に分離されたＰウェル中に形成する。Ｐウ
ェルには拡散層５７により第２の基板電位ＶBP2を印加
する。またＮ２ウェルには、それに電気的に接するＮ１
ウェルと拡散層５４により第２のＮウェル電位ＶBN2を
印加する。またＶBS＝０Ｖで動作させる周辺回路のＮチ
ャネルMOS-FET ＴN1はＰ基板中に、ＰチャネルMOS-FET
ＴP1はＮ１ウェル内に、それぞれ形成する。また、周辺
回路のＮチャネルMOS-FET ＴN2はメモリセルアレーとは
別の、Ｐ基板と電気的に分離されたＰウェル内に形成し
ている。こうすることにより、入出力回路などマイナス
の電圧や、Ｎウェルの電圧よりも高い電圧が外部から入
力される可能性のある場合、そのオーバシュートあるい
はアンダーシュート量に応じた、独立した基板電圧を印
加することができる。このように、メモリセルアレーが
形成されるＰウェルをＰ基板と電気的に分離することに
は、他に以下の効果がある。

【００５１】（１）メモリセルアレーのＰウェルをマイ
ナス電位にバイアスすることにより、データ線容量を低
減し信号対雑音比を改善できる。

【００５２】（２）メモリセルアレーを覆ったＮ２ウェ
ルが基板中を拡散してくる少数キャリアのバリアーとな
る。これにより、雑音電荷の蓄積容量部への収集を抑止
でき、耐雑音性が改善される。

【００５３】以上述べたように、図２７に示したような
基板構造を用いることにより、メモリセルアレーの安定
動作と、周辺回路の高速化と低消費電力化を同時に実現
することができる。なお、以上の説明では、Ｐ基板を用
いる場合について述べたが、Ｎ基板を用いても同様な効
果を期待することができる。ただ、本発明が対象とする
バッテリ動作やバッテリバックアップ動作においては、
電源電圧が大きく変動する環境での使用を考慮しなけれ
ばならない。Ｎ基板を用いた場合、Ｎ基板には系の最高
電圧ＶCCが印加される。したがって、電源電圧が大きく
変動した場合、Ｎ基板の電位も変動し、Ｎ基板との容量
結合により回路各部に雑音を誘起する。これらの理由か
ら、本発明の目的には図２７に示したＰ基板を用いる構
造が適している。

【００５４】図２８〜３０には、本発明によりさらに低
電圧化することが可能な情報保持機能を有するＬＳＩ回
路の例を示している。図２８は周辺回路の一例である。
図中６０は電源電圧ＶCL1で動作する回路ブロック、６
１は電源電圧ＶCL2で動作する回路ブロック、ＶBP1は回
路ブロック６１のＮチャネルMOS-FETの基板バイアス電
圧、ＶBN1は回路ブロック６１のＰチャンネルMOS-FETの
基板バイアス電圧をそれぞれ示している。回路ブロック
６０は情報保持時に動作させる必要のない部分で情報保
持時にはＶCL1＝０Ｖとなる。回路ブロック６１は情報
保持時にも動作させる必要がある部分でＶCL2の値は動
作状態によらず一定である。電源電圧＝０.５Ｖ程度ま
で回路を動作させるためには、しきい値電圧ＶT1を０〜
０.１Ｖ程度にする必要がある。このときには、回路が
動作せず、ゲート・ソース間電圧が０ＶのときにもMOS-
FETには１μＡ程度の電流が流れ、チップ全体では１０
ｍＡという大きな電流値になる。情報保持時の消費電流
を低減するためには、この静的な電流を低減することが
必要である。一般に、情報保持時は標準動作時に比べて
動作速度は遅くても良い。そこで、この例では基板電圧
を制御することにより、情報保持時のMOS-FETのしきい
値電圧を標準動作時に比べて導通しにくい方向（Ｎチャ
ネルMOS-FETのしきい値電圧は高く、ＰチャネルMOS-FET
のしきい値電圧は低く）に変化させている。図２９はＮ
チャネルMOS-FETの基板電圧ＶBP1の発生回路の構成例、
図３０はその動作タイミング図である。なお、ここでは
便宜上ＶCL2＝１.５Ｖの場合について述べるが、先に述
べたように、０.５〜１Ｖ程度の低い電源電圧のときに
特に有効である。図２９において、６２はイーバータＩ
2〜Ｉ3とＮＡＮＤゲートＧ3とにより構成したリング発
振器、６３はダイオード接続された２つのMOS-FET Ｔ4
0、Ｔ41と容量ＣB1とにより構成したチャージパンプ回
路、Ｔ42、Ｔ43はＮチャネルMOS-FETＴ44はＰチャネルM
OS-FETをそれぞれ示している。標準動作時、すなわちＰ
Ｄが低電圧（“０”）のときには、リング発振器とチャ
ージパンプ回路は動作しない。同時にMOS-FET Ｔ44が
導通し、ノードＮ1が高電圧（“１”）であるためMOS-F
ET Ｔ42が導通してＶBP1は接地電位になる。一方、情
報保持時、すなわちＰＤが高電圧（“１”）のときに
は、MOS-FET Ｔ43が導通し、ノードＮ1がＶBP1と同じ
電位になるため、MOS-FET Ｔ42がカットオフする。同
時に、リング発振器とチャージパンプ回路が動作し、Ｖ
BP1にはマイナスの電圧が出力される。なお、メモリセ
ルアレーには常に基板バイアス電圧を印加している。以
上、述べたように、１Ｖ以下の低電圧電源で動作させる
際、基板バイアス電圧を制御することにより、標準動作
時には高速性を、情報保持時には低消費電力を実現する
ことができる。なお、ここでは説明を省略したが、この
発明はＶBN1を発生する回路にも同様に適用できる。

【００５５】以下の説明では、先に述べた基板構造を用
いた低電圧動作ダイナミックメモリの具体的な回路構成
を説明する。図３１はダイナミックメモリの回路構成を
示している。図中、ＭＡ１，ＭＡ２はメモリセルアレ
ー、ＤＡ１はダミーセルアレー、Ｗ0〜Ｗmはワード線、
Ｄ0，Ｄ0￣，Ｄn，Ｄn￣はデータ線、ＤＷ0，ＤＷ1はダ
ミーワード線、ＸＤはワード線選択回路、ＤＷＤはダミ
ーワード線選択回路、Ｔ52〜Ｔ55は左マットＭＡ１とセ
ンスアンプの接続を制御する左マット選択トランジス
タ、ＳＨＲＬはその選択信号、Ｔ56〜Ｔ59は右マットＭ
Ａ２とセンスアンプの接続を制御する右マット選択トラ
ンジスタ、ＳＨＲＲはその選択信号、ＰＲ0〜ＰＲnは非
選択時にデータ線の電圧を電位Ｐに設定するプリチャー
ジ回路、φP￣はプリチャージ信号、ＳＡ0〜ＳＡnはデ
ータ線上の微小信号電圧を増幅するセンスアンプ、ＣＳ
ＮとＣＳＰはセンスアンプのコモンソース駆動信号、Ｃ
Ｄはコモンソース駆動回路、ＹＧ0〜ＹＧnはデータ線と
コモンＩ／Ｏ線の接続を行うＹゲート、ＹＤＥＣはＹア
ドレス選択回路、Ｙ0〜ＹnはＹ選択信号、ＤｉＢは入力
データに応じてコモンＩ／Ｏ線を駆動するデータ入力バ
ッファ、ＤｏＢはコモンＩ／Ｏ線の信号電流を増幅して
出力するデータ出力バッファである。メモリセルの蓄積
容量ＣS2の値は先にも述べたように６０〜８０ｆＦ程
度、データ線容量の値は２５０〜３００ｆＦ程度であ
る。これにより、データ線の振幅を１.５Ｖとしたとき
の読出し信号電圧は１５０ｍＶ程度になり、センスアン
プの動作に十分な信号電圧を得ることができる。

【００５６】図３２は電源電圧１.５Ｖのときのデータ
読出し時のおける各部の電圧波形を示している。なお、
以下の説明ではメモリセルからの読出し動作の場合で、
かつワード線Ｗ0が選択された場合を考える。データ線
のプリチャージ電圧、セル蓄積容量の対向電極（プレー
ト）の電圧は電源電圧の半分の０.７５Ｖとしている。
これにより、（１）データ線の充放電時やプリチャージ
時に発生する容量結合雑音を最小に抑えるとともに、
（２）蓄積容量を形成する絶縁膜に印加される電圧を最
小に抑えて薄膜化することにより、蓄積容量の増大を実
現している。メモリセルに高電圧（１.５Ｖ）を書き込
むために、ワード線Ｗ0および左マット選択信号ＳＨＲ
Ｌには、２.２Ｖを印加し、トランジスタＴ50およびＴ5
2が非飽和領域で動作するようにしている。ＹゲートのM
OS-FETが飽和領域で動作するよう、コモンＩ／Ｏ線は
１.２Ｖになるようにしている。このような低い電源電
圧でも動作するコモンＩ／Ｏ線の信号の増幅器としては
特願昭６３−１４１７０３に述べられているような電流
検出形のものが適している。この型の増幅器を用いれ
ば、（１）コモンＩ／Ｏ線の電圧レベルを電源電圧近く
まで大きくすることができ、かつ（２）コモンＩ／Ｏ線
の信号振幅を小さく（例えば５０ｍＶ）できるので、Ｙ
選択信号Ｙ0を印加して信号を読出す際の動作マージン
を大きくすることができる。また、メモリへの書き込み
は、従来と同様にＩ／Ｏ線をデータ入力バッファＤiＢ
で駆動することにより行なえる。情報保持時において
は、情報を外部に読出す必要がないため、図中破線で示
したように、Ｙ選択信号Ｙ0は低電圧（“０”）のまま
である。また、Ｙアドレス選択回路、データ入力バッフ
ァ、データ出力バッファなどの動作させる必要がない。
さらに、センスアンプのコモンソース駆動回路の駆動能
力を低下させ、データ線電圧の時間変化率を低下させて
いる。これにより、情報保持時においてはデータ線の充
放電に伴うピーク電流の値を低減する。このような制御
を行うことにより、電池などのような内部インピーダン
スが高い電源を使用しても、電源電圧の過渡的な低下に
よりＬＳＩが誤動作することを防止できる。以下には、
このような低電圧ダイナミックメモリを実現するために
重要な次の回路について説明する。

【００５７】（１）１／２ ＶCL 発生回路。

【００５８】（２）ワード線駆動回路。

【００５９】（３）コモンソース駆動回路。

【００６０】図３３（ａ）は１／２ＶCL発生回路の回路
構成を示している。図中、Ｔ60，Ｔ62はＮチャネルMOS-
FET、Ｔ61，Ｔ63はＰチャネルMOS-FET、Ｒ20，Ｒ21はバ
イアス電流を設定するための抵抗である。抵抗の値の比
は、ノードＮ4およびノードＰの電圧がＶCL２のほぼ半
分になるように選ぶ。容量ＣD1〜ＣD4は電源電圧が変動
しても、それに追従するように設けられたスピードアッ
プ・コンデンサである。これらの値の間にはＣD1≒ＣD
2、ＣD3≒ＣD4が成り立っている。各トランジスタの基
板とソースを接続し、基板バイアス効果によりしきい値
電圧が高くならないようにしている。このときの各トラ
ンジスタのしきい値電圧ＶT1の絶対値は約０.３Ｖであ
る。もし、基板をソースでなく系の最高電圧に接続する
と、基板バイアス効果によりしきい値電圧ＶT1の絶対値
は０.５Ｖよりも大きくなるため、電源電圧ＶCL2＝１Ｖ
では動作しなくなる。このように、低電圧で動作する回
路では基板電圧の与え方が最小電源電圧を規定する。図
２７に示した基板構造を用いると基板とソースの接続が
容易に行える。図３３(b)はＮチャネルMOS-FET Ｔ60，
Ｔ62の断面構造図を示している。６５はＮ２ウェルの電
位を与えるためのｎ-拡散層、６６はＰウェルの電位を
与えるためのｐ-拡散層、６７，６８はＮチャネルMOS-F
ETのソースおよびドレインとなるｎ-拡散層である。外
部配線によりMOS-FETの基板電圧を与えるｐ-拡散層６６
をソースに接続している。Ｎ２ウェルには系の最高電
圧、ここではＶCL2を印加する。この例に示されるよう
に、MOS-FETを基板と電気的に分離されたＰウェル内に
形成することができるため、しきい値電圧の基板効果の
影響を受けない、低電圧動作に適した回路を構成するこ
とができる。なお、ここに示した例に限らず、差動増幅
回路その他のソースを接地電位より高い電圧で動作させ
る回路には、同様に本実施例が適用できる。

【００６１】図３４(a)はワード線駆動回路の回路構
成、同図(b)にはその動作タイミングを示している。図
中、Ｔ82はメモリセルトランジスタ、ＣS3は蓄積容量、
Ｔ80，Ｔ81はＮチャネルMOS-FETである。この回路は一
般に自己昇圧（セルフブースト）回路と呼ばれる。Ｓに
はワード線選択回路の選択信号が入力される。この電圧
レベルは選択時には高電圧（例えば１.５Ｖ）、非選択
時には低電圧（０Ｖ）となる。したがって、ノードＮ7
には選択時にはＶCL−ＶT0（ＶT0はＴ81のしきい値電
圧）が、非選択時には０Ｖが印加される。選択信号が確
定した後、Ｘにはメモリセルトランジスタを十分にオン
できるように、電源電圧よりも高いパルス電圧（例えば
２.２Ｖ）印加する。非選択時にはMOS-FET Ｔ80は導通
しないが、選択時にはＴ80のゲート容量の結合により、
ノードＮ7は高い電圧に昇圧（ブースト）される。ワー
ド線に、Ｘに印加されるパルス電圧をそのまま出力する
ためには、ノードＮ7の電圧はＸに印加されるパルス電
圧よりも、さらに高い電圧、例えば２.２＋ＶT1（ＶT1
はＴ80のしきい値電圧）に昇圧（ブースト）される必要
がある。MOS-FETの基板電位を接地電位にすると、基板
効果によりしきい値電圧が上昇するため、特にＶCLが
１.５Ｖ以下の低電圧電源ではワード線に所定の振幅が
得ることが難しい。ここでは、MOS-FETのしきい値電圧
を十分低い値とするために、基板電位を信号駆動側（こ
の例では選択信号Ｓや、パルス電圧Ｘ）のドレインに接
続した（ここで、便宜上、ドレインは信号駆動の印加さ
れる端子と定義した）。このMOS-FETの断面構造図と、
その等価回路をそれぞれ図３５(a)および(b)に示す。素
子の断面構造は図３３(b)に示したものと全く同じであ
るが、その結線が異なっている。Ｐウェルの電位がドレ
インの電位と一致しているため、図３５(b)の左に示す
ように、ドレインをコレクタおよびベースとし、ソース
をエミッタとするバイポーラトランジスタが接続された
ことと等価になる。実際には、コレクタとベースが接続
されているためバイポーラトランジスタはダイオードと
して動作し、図３５(b)の右に示すような等価回路で表
現される。したがって、ドレインがソースの電圧よりも
高いときには、基板電圧がソースに対して正にバイアス
されたMOS-FETとダイオードＤLとが並列に接続され、逆
にドレインがソースの電圧よりも低いときにはダイオー
ドＤLは逆バイアスされてカットオフし、基板電圧が低
電圧側のドレインに接続されたMOS-FETだけが動作す
る。したがって、後者の場合に比べて、前者の場合のほ
うのしきい値電圧が低くなり、MOS-FETは導通しやすく
なる。と同時にドレインとソースの電圧差が０.７Ｖ以
上のときにはダイオードが導通するため、前者の場合、
さらに電流が流れ易くなる。したがって、図３４(b)に
おいて、ワード線を駆動するときのMOS-FET Ｔ80、Ｔ8
1のしきい値電圧を低い値にすることができ、低い電源
電圧においても、駆動信号Ｘをワード線にそのまま出力
することができる。このような非対称特性は、特に自己
昇圧回路などに適用したときに効果が大きいが、その他
の、例えばパスゲートや基板バイアス電圧発生回路のチ
ャージパンプ回路に用いる整流回路などに適用しても、
同様に低電圧電源での動作が改善される。

【００６２】図３６(a)および(b)は、それぞれコモンソ
ース駆動回路の構成の一実施例を示す図である。同図
(a)において、Ｔ85、Ｔ86はコモンソースを駆動するＮ
チャネルMOS-FET、Ｇ5はＡＮＤゲートである。標準動作
時には信号ＰＤ￣が高電圧（“１”）となり、コモンソ
ース駆動信号φCSの入力に同期して、Ｔ85，Ｔ86が共に
導通する。一方、情報保持時にはＰＤ￣が低電圧
（“０”）となり、φCSの入力に対してＴ85のみが導通
する。したがって、Ｔ85とＴ86のコンダクタンスを適当
に選択することにより、標準動作時には動作速度を優先
し、情報保持時には動作速度を犠牲にする代わりにピー
ク電流を低減することができる。図３６(b)において、
Ｔ90はコモンソースを駆動するＮチャネルMOS-FET、Ｔ9
1、Ｔ93、Ｔ94はＮチャネルMOS-FET、Ｔ92はＰチャネル
MOS-FET、Ｇ6はＮＡＮＤゲート、Ｇ7はＡＮＤゲート、
Ｒ25はＴ94にバイアス電流を供給するための抵抗をそれ
ぞれ示している。標準動作時には信号ＰＤが低電圧
（“０”）となりＴ93がカットオフする。φCSの入力に
同期して、ノードＮ8の電圧はＶCLになりＴ90を駆動す
る。情報保持時には信号ＰＤが高電圧（“１”）となり
Ｔ92がカットオフする。φCSの入力に同期してＴ93が導
通し、ノードＮ8の電圧はＴ94のゲート電圧に一致す
る。このとき、Ｔ90とＴ94とにより電流ミラー回路を構
成するため、コモンソースの駆動電流は（ＶCL−ＶT1）
／Ｒ25に比例する値になる。ここでは比例係数はＴ90と
Ｔ94のチャネルコンダクタンスの比で決まる。このよう
な駆動回路を用いることにより、情報保持時には、一定
の制御された電流で駆動されるため、電池の内部インピ
ーダンスに起因する電源電圧の過渡的な低下を招くこと
なく、安定な動作を実現することができる。なお、ここ
に示した電流ミラー回路以外にも、情報保持時に駆動電
流を制御できれば、他の手段を用いても構わない。

【００６３】以上の実施例で述べたような基板構造、素
子の定数、回路構成により、最小の電源電圧＝１Ｖでの
動作を保証するダイナミックメモリを実現することがで
きる。また、図３１に示したＩ／Ｏ線およびＹゲートの
回路構成の他に、読出し時と書き込み時に対して別々に
コモンＩ／Ｏ線を設けることにより、読出し時と書き込
み時の動作マージンをさらに向上させる方法が特開昭６
１−１４２５９４や特開昭６１−１７０９９２に記述さ
れている。この方法を適用することにより、１Ｖ程度の
低い電源電圧でも、素子ばらつきの影響を受けずに安定
に動作するメモリ回路を実現することができる。

【００６４】以上、１.５Ｖ以下の低い内部電源電圧で
動作する主たるＬＳＩ回路ブロックの構成例をメモリを
例にとって説明してきた。図１に示すようなＬＳＩチッ
プを実現するためには、これ以外に、高い外部電源電圧
（例えば３〜５Ｖ）で動作する回路の実現が必須であ
る。このような回路には少なくとも以下のものがある。 （１）基準電圧発生回路、（２）電圧変換（降下）回
路、（３）入力回路、（４）出力回路。

【００６５】図２６に示したように、１.５Ｖ以下の低
い内部電源電圧で動作する主たるＬＳＩ回路ブロックに
は、動作速度を確保する目的で、最先端の加工技術（た
とえばゲート長０.３ミクロン以下に相当）による素子
を使用する。こうした微細な素子では、ゲート耐圧やド
レイン耐圧が低下し、高い外部電源電圧（例えば３〜５
Ｖ）での動作が困難になる。これに関しては、たとえば
アイ・イー・ディ・エム・テクニカル・ダイジェスト、
第３８６頁〜第３８９頁（１９８８）、（ＩＥＤＭ Te
chnical Digest, pp.３８６−３８９，１９８８）に記
述されている。長期間にわたる信頼性を考慮すると、１
０ｎｍのゲート酸化膜に印加可能な電圧は約４Ｖであ
る。したがって、ゲート酸化膜に印加できる。最大電界
強度Ｅmaxは４ＭＶ／cm程度の値になる。近似的にはＥm
axの値はゲート酸化膜厚に依存せず、ほぼ変化しないと
考えて良い（実際には、ゲート酸化膜を薄くすると、多
少大きくなる傾向にある）。この値を図２６に示した素
子（ゲート酸化膜厚ｔox＝６.５ｎｍ）に適用すると、
ゲートに印加可能な最大電圧は２.７Ｖとなる。したが
って、この素子を高い外部電源電圧（例えば３〜５Ｖ）
で動作させることができない。これを解決する手段に
は、以下の２つが考えられる。

【００６６】（１）先の説明で触れたように、内部電源
電圧で使用する素子の他に、外部電源電圧での動作す
る、より厚いゲート酸化膜を有する素子を同一チップ上
に集積する。

【００６７】（２）内部電源電圧で使用する素子のみに
より構成する。このとき、外部電源電圧が直接、素子に
印加されないよう回路的な工夫を施す。

【００６８】（１）の方法は特願昭５６−５７１４３に
記載されている。しかし、この方法ではＬＳＩの製造工
程が複雑になるため、製造コストが上昇する。また素子
形成上、最も重要なゲート酸化膜形成時に多くの工程が
挿入されるため、不純物や欠陥を導入する確率が高くな
り、素子の信頼性を低下させるという問題がある。以下
には、（２）の方法により、高い外部電源電圧で動作す
る回路を実現する例を述べる。なお、以下の例では相補
形のMOS-FET（ＣＭＯＳ）を用いた例について説明する
が、その他の、例えばバイポーラトランジスタや接合形
トランジスタを用いても、あるいはこれらとMOS-FETを
複合して用いる場合、さらには、シリコン以外のガリウ
ム砒素などの半導体材料を用いる場合についても同様に
適用できる。

【００６９】図３７(a)は本発明によるインバータ回路
の構成例を示している。図中、Ｔ100，Ｔ102はＮチャネ
ルMOS-FET、Ｔ101、Ｔ103はＰチャネルMOS-FET、in１、
in２はそれぞれ第１、第２の同相入力端子、out１、out
２はそれぞれ第１、第２の同相出力端子、Outは第３の
出力端子、Ｖn、ＶpはそれぞれＮチャネルおよびＰチャ
ネルMOS-FET用のバイアス電源電圧を示している。Ｖnお
よびＶpは、例えば図３７(b)に示すような外部電源電圧
依存性を有する。この例では、ＶCC≧２ＶのときにＶn
＝２Ｖ、Ｖp＝ＶCC−２Ｖとなる。これにより出力端子o
ut１の電圧は最大でもＶn−ＶTNとなるため、トランジ
スタＴ100のゲート酸化膜に印加される最大電圧はＶn−
ＶTNに制限される。同様に、トランジスタＴ101のゲー
ト酸化膜に印加される最大電圧はＶCC−Ｖp−｜ＶTP｜
に制限される。ここに、ＶTNはＴ102、ＶTPはＴ103のゲ
ートしきい値電圧である。２つの出力端子out１、out２
の信号レベルはそれぞれ０〜Ｖn−ＶTN、ＶCC−Ｖp−｜
ＶTP｜〜ＶCCとなり、これらが次のインバータの入力in
１，in２をそれぞれ駆動する。また、第３の出力Ｏutに
は０〜ＶCC、すなわちフル振幅を出力することができ
る。

【００７０】このインバータによりインバータ列を構成
したときの、各ノードの電圧および各トランジスタのゲ
ート酸化膜に印加される最大電圧は図３８(b)に示した
ようになる。この回路構成により、例えばＶn＝Ｖp＝１
／２ＶCCのときには、どのトランジスタにおいても、ゲ
ート酸化膜に印加される最大電圧は１／２ＶCCに、また
同時にドレイン／ソース間に印加される最大電圧は１／
２ＶCC＋ＶTN、あるいは１／２ＶCC＋｜ＶTP｜に制限さ
れる。実際には、インバータの動作マージンを確保する
観点から、電源電圧の低いところではＶnおよびＶCC−
Ｖpは一定にするのが好ましい。また、スイッチング時
の出力電圧の過渡的な変化に対してもドレイン／ソース
間に大きな電圧が印加されぬよう、Ｔ102およびＴ103の
チャネルコンダクタンスはそれぞれＴ100およびＴ101の
チャネルコンダクタンスよりも大きくすることが望まし
い。

【００７１】以上説明したように、この構成により素子
の最大電圧の２倍程度の電源電圧まで、素子特性を劣化
させずに動作する回路を実現することができる。なお、
図３７(a)に示した例では、ＮチャネルMOS-FETの基板電
位は系の最低電圧、すなわち、ＶSSに、ＰチャネルMOS-
FETの基板電位は系の最高電圧、すなわちＶCCに接続し
ているが、先に述べた基板構造を用い各トランジスタの
基板をソースに接続すれば、基板効果によるしきい値電
圧の変動を抑制することができ、より低い電源電圧でも
動作する回路を実現することができる。したがって、本
発明を適用すれば、６.５ｎｍ程度の薄い酸化膜を用い
たMOS-FETのみでも電源電圧＝５Ｖでも安定に動作する
ＬＳＩを提供することができる。

【００７２】図３９（ａ）に示したのは、基板とソース
を接続し低電源電圧で動作特性を改善したインバータを
複数段接続したインバータ列（インバータ・チェイン）
の構成例である。従来のＣＭＯＳインバータ列と同様、
インバータ間にレベル変換回路を置くことなく、そのま
ま接続することが可能である。これにより、例えば出力
バッファなどのように大きな負荷駆動能力を必要とする
ドライバ回路を構成することができる。段数ｎを偶数で
あるとすると、その入力および出力波形は図３９(b)に
示すようになる。この例ではＶCC＝４Ｖ、Ｖn＝２Ｖ、
Ｖp＝２Ｖとしている。この回路では、次段のインバー
タを駆動する出力信号の振幅が、電源電圧によらずほぼ
一定（１.７Ｖ）である。このため、次段のインバータ
のゲート容量を充放電するMOS-FETの駆動能力が電源電
圧に依存しなくなり、入力から出力までの遅延時間（ｔ
1−ｔ0）が、電源電圧によらずほぼ一定となる。したが
って、例えばメモリＬＳＩのアクセス時間は１.５〜５
Ｖという広い電源電圧範囲でもほとんど変化しないた
め、システムを構成する上で、好都合なＬＳＩチップを
提供することができる。

【００７３】図４０(a)、(b)は図３７(b)に示したバイ
アス電圧Ｖn、Ｖpの発生回路の構成例である。図中、チ
ャネル部を太線で示したＴ114〜Ｔ117は高いしきい値電
圧を有するＮチャネルMOS-FET、Ｔ112、Ｔ113はバイア
ス電流を供給するMOS-FET、７２はＴ112とＴ113のゲー
ト電圧を発生し最適なバイアス電流を設定するためのバ
イアス発生回路、ＣN1、ＣP1はデカップル容量である。
バイアス電流の値は抵抗Ｒ30およびＴ113とＴ112のチャ
ネルコンダクタンスの比とにより設定する。高いしきい
値電圧を有するＮチャネルMOS-FETは、ゲート酸化膜を
形成した後、レジストをマスクとしてイオン注入により
Ｐ形不純物を導入する等の手段により形成する。この例
では、しきい値電圧の値を１Ｖにしている。また、先に
示した基板構造を用い、かつ基板をソースに接続するこ
とにより、しきい値電圧の基板効果による変動をなく
し、設定精度を上げている。また、MOS-FET Ｔ112、Ｔ
113は電流源として動作する。この構成により、電源電
圧ＶCCが２Ｖ以上のときには、Ｖnの値は高いしきい値
電圧のおよそ２倍の値（約２Ｖ）となり、ＶCCが２Ｖ以
下のときには電源電圧ＶCCにほぼ等しくなる。同様に、
電源電圧ＶCCが２Ｖ以上のときには、Ｖpの値はおよそ
ＶCC−２Ｖとなり、ＶCCが２Ｖ以下のときにはほぼ０Ｖ
になる。

【００７４】図４０(b)はバイアス電圧発生回路の他の
構成例である。ここには、Ｖn発生回路のみを示してい
るが、Ｖp発生回路も同様に構成できる。図中、Ｔ123は
高いしきい値電圧を有するＮチャネルMOS-FET、Ｔ121は
バイアス電流を供給するＰチャネルMOS-FET、Ｔ120とＲ
31はＴ121のゲート電圧を発生し最適なバイアス電流を
設定するためのバイアス発生回路、ＣN1はデカップル容
量、Ｒ32、Ｒ33は抵抗である。Ｔ123のしきい値電圧の
値をＶTEとすると、Ｖnの値はＶTE×（Ｒ32＋Ｒ33）／
Ｒ33となる。したがって、Ｒ32とＲ33の比を変えること
でＶnの値をＶTE以上の任意の値に設定することができ
る。これらにより、図３７(b)の特性を有するバイアス
電圧を発生することができる。なお、この例に示した抵
抗にはMOS-FETのチャネル、不純物拡散層、ポリシリコ
ンなどの配線層などのいずれを用いても構わない。

【００７５】さて、通常のＬＳＩでは、最終製造工程の
後に、通常動作で用いられる電圧より高い電圧を故意に
回路内の各トランジスタに印加し、ゲート酸化膜不良な
どでもともと故障の発生しやすいトランジスタを初期に
見つけるエージングテストを実施し、信頼性を保証して
いる。図４１(a)はこのエージングテストに適したバイ
アス電圧Ｖn、Ｖpの与え方の一実施例を示す図である。
この例では、ＶnとＶpの大小関係の逆転するところより
も高い電源電圧（この例では４Ｖ）では、Ｖn＝Ｖp＝１
／２ ＶCCとしている。こうすることにより、エージン
グテスト時には、電源電圧に比例してＶnやＶpが増加す
るようにしている。また、その値を電源電圧の半分にす
ることにより、例えば図３８(a)に示す各トランジスタ
間で最大電圧がほぼ等しくなるようにして、ストレスが
一部のトランジスタに集中するのを防止している。

【００７６】図４１(b)はバイアス電圧Ｖn、Ｖpを発生
する回路の構成の一実施例を示している。図中、７２は
２つのノードＮ9とＮ10の電圧を比較し、その最大値を
出力する最大値出力回路、Ｔ140、Ｔ141は高いしきい値
電圧を有するＮチャネルMOS-FET、Ｒ36はMOS-FETにバイ
アス電流を供給するための抵抗、Ｒ38とＲ39は電源電圧
を分圧して１／２ＶCCを得るためのものであり、Ｒ36≒
Ｒ39である。また、最大値出力回路は差動増幅回路Ａ10
とＡ11、ＰチャネルMOS-FET Ｔ142、Ｔ143、ノードＮ1
1の接地側へのインピーダンスが無限大となるのを防ぐ
ために設けられた抵抗Ｒ37とにより構成している。最大
値出力回路の動作は、例えば、アイ・イー・イー・イー
・ジャーナル・オブ・ソリッド・ステート・サーキッ
ツ、第２３巻、第５号、第１１２８〜１１３２頁（１９
８８）（ＩＥＥＥ Jounal of Solid-State Circuits,
Vol.２３, No.５，pp.１１２８−１１３２，October
１９８８）に述べられている。ノードＮ9には電源電圧
によらずほぼ一定の電圧（この例では２Ｖ）が入力され
る。一方、ノードＮ10には電源電圧の半分の値が入力さ
れる。したがって、電源電圧が４Ｖ以下のときには、こ
れら２つの電圧の最大値である２ＶがノードＮ11に出力
され、電源電圧が４Ｖ以上のときには、１／２ＶCCが出
力される。バイアス電圧Ｖpの発生回路も同様に構成す
ることができる。なお、この例ではノードＮ9の電圧値
として２Ｖの場合を考えたが、ゲート酸化膜の最大印加
可能電圧に合わせて、適当な値に設定して良い。

【００７７】特願昭６３−１２５７４２には、MOS-FET
のしきい値電圧の差を利用した定電圧発生回路が示され
ている。図４２はこれを改良し、ゲート酸化膜に印加可
能な電圧より高い外部電源電圧でも動作するようにした
定電圧発生回路の構成例を示している。図中７５は、こ
の目的のために新たに挿入した部分であり、Ｔ151はＮ
チャネルMOS-FET、Ｔ152はＰチャネルMOS-FETである。
これにより、先に説明したインバータと同様、回路中の
どのトランジスタにおいても、その最大印加電圧を外部
電源電圧の半分程度に低下させることができる。この回
路で発生する定電圧の値は特願昭６３−１２５７４２に
おいて説明されている通り、２つのＮチャネルMOS-FET
Ｔ149とＴ150のしきい値電圧の差ＶT1（Ｔ149）−ＶT1
（Ｔ150）になる。Ｔ149は図４０に示したのと同様、高
いしきい値電圧を有するトランジスタである。この例で
は、ＶT1（Ｔ149）＝１.０５Ｖ、ＶT1（Ｔ150）＝０.３
Ｖとして、出力電圧Ｖref＝０.７５Ｖを得ている。

【００７８】図４３は、本発明による差動増幅回路の構
成例を示している。同図において、Ｔ161とＴ162は差動
信号を入力する２つのＮチャネルMOS-FET、Ｔ160は差動
増幅回路にバイアス電流を供給するためのＮチャネルMO
S-FET、Ｂ1はそのバイアス電流を設定するための信号、
Ｔ163とＴ164はカレントミラー型の負荷を構成する２つ
のＰチャネルMOS-FETである。通常の差動増幅回路で
は、ノードＮ13とＮ15、ノードＮ14と出力ｏｕｔ２を接
続するが、ここでは図中７６、７７で示した回路ブロッ
クを付加し、ゲート酸化膜に印加可能な電圧より高い外
部電源電圧でも動作するようにしている。

【００７９】図４３(a)では、７６を２つのＮチャネルM
OS-FET Ｔ165とＴ166、およびＰチャネルMOS-FET Ｔ1
67とにより構成している。これにより、トランジスタ
Ｔ161とＴ162のドレイン（Ｎ13、Ｎ14）に印加される電
圧を最大でも Ｖn−ＶTN1に、トランジスタ Ｔ164の
ドレイン（ｏｕｔ２）に印加される電圧を最小でもＶp
＋｜ＶTP1｜に制限する。ここに、ＶTN1およびＶTP1は
それぞれ、ＮチャネルおよびＰチャネルMOS-FETのしき
い値電圧を表している。なお、ＶnやＶpとしては、先の
実施例と同様、図３７(b)や図４１(a)に示した電源電圧
依存性を有するバイアス電圧をそのまま用いることがで
きる。さて、図４３(a)に示した差動増幅回路が小信号
増幅回路として動作する場合、すなわち２つの入力レベ
ルに大きな差がなく、トランジスタ Ｔ161とＴ162が共
に飽和領域で動作する場合には、ノード１４の電圧値は
ほぼＶn−ＶTN1となる。したがって、図４３(b)に示す
ようにトランジスタ Ｔ167を省略してもトランジスタ
Ｔ164のゲートとドレイン間に大きな電圧差が生じな
い。小信号増幅回路としてのみ用いる場合には、構成が
簡単な図４３(b)の回路方式が適している。これらの差
動増幅回路の出力out２の信号レベルは図３７(a)に示し
たインバータの出力out２の信号レベルと等しく、差動
増幅回路の出力でインバータの入力in２を直接駆動でき
るため、これらを組合せて回路を構成するのに都合が良
い。以上の差動増幅回路の構成例では、入力Ｉｎ
（＋）、Ｉｎ（−）の電圧レベルがＶn−ＶTN1以下のと
き、大きな電圧ゲインが得られるという特性がある。こ
れとは逆に、Ｖp＋｜ＶTP1｜より高い入力電圧レベルで
動作させるときには、差動増幅回路を構成するＮチャネ
ルのMOS-FETをＰチャネルに、ＰチャネルのMOS-FETをＮ
チャネルに、それぞれ置き換えて、低い電圧レベル（図
３７(a)に示したインバータの出力out１の信号レベル）
の出力を得るような構成にすれば良い。このときにも、
先の構成の場合と同様な効果が得られる。次に、この差
動増幅回路をＬＳＩチップの回路に適用した例を述べ
る。

【００８０】図４４〜４６は、内部電源電圧ＶCLの基準
となるＶL（基準電圧）発生回路に本発明を適用した例
を示している。図４４において、８０は図１の９に相当
するＶL（基準電圧）発生回路、Ａ15は差動増幅回路、
Ｒ50、Ｒ51は、その増幅率を設定するための抵抗であ
る。また、ＶL発生回路は、図４２において説明した定
電圧（Ｖref）発生回路８１、エージングテストのとき
に標準動作時の電圧よりも高い電圧を発生するためのエ
ージング用電圧（ＶA）発生回路８２、ＶrefとＶAを比
較し、大きい方の電圧を出力する最大値出力回路８３、
スイッチ８４、から構成される。情報保持時において
は、エージングテストの電圧特性は必要ないため、最大
値出力回路を非動作状態にするとともに、スイッチを閉
じてＶrefを直接出力している。さて、この例では、Ｖr
ef＝０.７５Ｖ、ＶA＝１／５ＶCCとし、電源電圧が３.
７５Ｖ以上のときにエージングテストの状態になるよう
にしている。すなわち、電源電圧が３.７５Ｖ以下のと
きにはＶL＝０.７５Ｖ、３.７５Ｖ以上のときにはＶL＝
１／５ＶCCが出力される。またＲ50＝Ｒ51として増幅率
を２に設定し、電源電圧が３.７５Ｖ以下のときにはＶC
L＝１.５Ｖ、３.７５Ｖ以上のときにはＶL＝２／５Ｖcc
が内部電源電圧として回路に印加されるようにしてい
る。

【００８１】各電圧の外部電源電圧ＶCC依存性を図４５
に示す。これにより内部回路の電源電圧として、標準動
作状態（例えば電源電圧が３〜３.６Ｖ）では１.５Ｖ、
エージングテスト状態（例えば電源電圧が５.３Ｖ）で
は２.１Ｖが得られる。図４６はＶL（基準電圧）発生回
路の、より詳細な構成例を示している。同図において９
０は最大値出力回路、Ｔ179はスイッチとして動作する
ＮチャネルMOS-FETである。最大値出力回路は２つの作
動増幅回路９０ａおよび９０ｂ、それぞれの差動増幅器
の出力により駆動されるＰチャネルMOS-FET Ｔ177とＴ1
78、Ｔ177とＴ178のゲート酸化膜に印加される電圧を緩
和するためのＰチャネルMOS-FET Ｔ177、出力端Ｎ22の
対接地インピーダンスを低くするためのＮチャネルMOS-
FET Ｔ175とから構成される。ここで、２つの差動増幅
器９０ａおよび９０ｂは図４３（ａ）に示したものと同
じである。また最大値出力回路の構成も図４１（ｂ）に
示したものと基本的には同じである。この構成により、
ゲート酸化膜の最大印加可能電圧よりも大きな電源電圧
で動作する最大値出力回路を得ることができる。なお、
情報保持状態ではトランジスタＴ179を導通させＶrefを
そのままＶLとして出力している。また最大値出力回路
を非動作とすることにより消費電流を低減している。

【００８２】図４７は、図１において述べたリミッタ・
エネーブル信号（ＬＭ）発生回路の構成を示している。
同図において、Ａ12とＡ13は図４３(a)に示したものと
同じ構成のシングルエンド型の差動増幅回路、９５は差
動増幅回路の２つの出力を入力とし、電源電圧差に等し
い大きな信号を出力するダブルエンド型の差動増幅回路
を示している。ダブルエンド型の差動増幅回路は、２つ
の入力でそれぞれ駆動されるＰチャネルMOS-FET Ｔ180
とＴ181、そのゲート酸化膜に印加される電圧を緩和す
るためのＰチャネルMOS-FET Ｔ184とＴ185、交叉結合
させた２つのＮチャネルMOS-FET Ｔ182とＴ183、その
ゲート酸化膜に印加される電圧を緩和するためのＮチャ
ネルMOS-FET Ｔ186とＴ187、出力の反転する速度を加
速するために設けたスピードアップ容量ＣC1とＣC2とに
より構成している。この中で、スピードアップ容量は回
路の応答速度を決めるものであり、用途に応じて省略し
ても基本的な動作が損なわれることはない。

【００８３】以下、図４８に示した動作タイミング図を
用いて、その動作を説明する。なお以下の説明では、標
準動作状態での内部電源電圧ＶCLが１.５Ｖの場合（ＶL
＝０.７５Ｖ）を考える。図に示すように外部電源電圧
ＶCCが４Ｖから１Ｖに低下するとすると、ＶCCの半分の
電圧が０.７５Ｖを交叉する時刻ｔ0において差動増幅回
路Ａ12およびＡ13の出力（ノードＮ25およびＮ26）の電
圧が反転する。これにより、トランジスタＴ180 はカッ
トオフ状態、Ｔ181 はオン状態に移行し、ノードＮ28
の電圧がＶCC まで上昇する。これに同期してノードＮ3
0 の電位がＶn−ＶTN1（ＶTN1はＴ187のしきい値電圧）
まで上昇し、ノードＮ29 さらにはノードＮ27 の電位を
接地電位に引き落す。これにより、ダブルエンド型の差
動増幅回路の出力Ｎ27 およびＮ28 の電圧は反転し、そ
れぞれ０ＶおよびＶCC＝１Ｖになる。図４８は、動作を
模式的に示したものであるが、実際には、これら一連の
動作は、電源電圧の変化に比べて十分短い時間に行なわ
れる。そのため、電源電圧の変化が回路動作に悪影響を
及ぼすことはない。また、チップ内の電源配線に意識的
に容量を設けることにより電源電圧の変化をコントロー
ルし、回路動作への影響をより低く抑えることができ
る。以上は外部電源電圧を降下させる場合について述べ
たが、逆に、外部電源電圧を上昇させる場合にも同様に
動作する。

【００８４】さて、本発明によるＬＳＩチップを他のＬ
ＳＩや半導体素子とともに用いてシステムを構成する場
合、それらの間でやりとりする信号の入出力レベルの整
合をとる必要がある。単一電源（一般的には５Ｖ）で動
作するＬＳＩにおける標準的な入出力レベルとしてもの
は、以下の２つがある。（ａ）ＴＴＬレベル、（ｂ）Ｃ
ＭＯＳレベル。

【００８５】このうち、ＴＴＬレベルでは、高電圧
（“１”）出力（ＶOH）の値は２.４Ｖ以上でなければ
ならない。したがって、電源電圧が２.４Ｖ以下で使用
する際には、ＣＭＯＳレベルをもちいるか、新たに入出
力レベルの規格を設ける必要がある。従来のＬＳＩやＴ
ＴＬ論理回路などと共にシステムを構成する場合、前述
した入出力レベルとの互換性をとることが重要な要素に
なる。互換性をとることによりレベル変換回路が不要と
なり、部品点数が減少してシステムのコスト低減につな
がる。また、耐雑音性や速度などの回路性能が向上し、
最大のパフォーマンスを発揮することができる。そこ
で、以下では、従来の入出力レベルとの互換性を保った
入出力回路構成を備えた本発明の実施例を説明する。本
発明によれば、１つのチップを用いて、設計変更を行わ
ずに以下の３つの製品仕様を実現できる。

【００８６】（１）標準動作時（例えば電源電圧ＶCCが
４.５〜５.５Ｖあるいは３〜３.６Ｖなど）ではＴＴＬ
レベルで入出力を行う。必要に応じてＶCC の低下（例
えば電源電圧ＶCC が１.０〜２.５Ｖ）などをチップ内
で検出して情報保持（バッテリバックアップ）を行う。

【００８７】（２）電源電圧ＶCC が、例えば１.０〜
５.５Ｖで動作し、入出力はＣＭＯＳレベルで行う。必
要に応じてＶCCの低下（例えば電源電圧ＶCCが１.０〜
２.５Ｖ）などをチップ内で検出するか、外部からの制
御信号などにより情報保持（バッテイバックアップ）を
行う。

【００８８】（３）電源電圧ＶCC が、例えば１.０〜
５.５Ｖで動作し、電源電圧の値によってチップが自動
的に入出力レベルを切り換える。例えば、電源電圧ＶCC
が２.５〜５.５ＶのときはＴＴＬレベル、電源電圧が
１.０〜２.５ＶのときはＣＭＯＳレベルで入出力を行
う。

【００８９】図４９(a)は、１つのチップを用いて、配
線やボンディングによる切り換えを行ない、上記（１）
と（２）の２つの製品を実現する例を、図４９(b)は、
電源電圧の値の変化を自動的に検知し、入出力レベルを
切り換える製品の実現例をそれぞれ示している。図４９
(a)において、１はＬＳＩチップ、５は内部電源電圧
（例えば１.５Ｖ）動作するＬＳＩ回路ブロック、ＰＡ
ＤTはＴＴＬレベル用の入出力パッド、ＰＡＤCはＣＭＯ
Ｓレベル用の入出力パッド、ＩＢ1およびＯＢ1はＴＴＬ
レベル用の入力バッファと出力バッファ、ＩＢ2および
ＯＢ2はＣＭＯＳレベル用の入力バッファと出力バッフ
ァ、ＳＷ1は２つの入力バッファの出力のいずれかを低
電圧動作ＬＳＩ回路ブロックに入力するかを選択するた
めのスイッチ、ＳＷ0は低電圧動作ＬＳＩ回路ブロック
の出力を２つの出力バッファのいずれに入力するかを選
択するためのスイッチをそれぞれ示している。この切り
換えを実際のＬＳＩにおいて行なう方法としては、アル
ミニウムなどの配線によるマスタスライスがある。これ
はアルミニウムなどの配線層を形成する際に、配線パタ
ーンの転写を行なうためのマスクを上記スイッチに対応
して２通り用意し、製品に応じてマスクを使い分けると
いう方法である。さらに、入出力レベルに対応した２種
類のボンディングパッドをＬＳＩ上に設けておいて、そ
の内の一方にボンディングすることにより、２つの製品
を作り分けることができる。また、一つのボンディング
パッドを設けておいて、アルミニウムなどの配線による
マスタスライスにより入出力バッファとの接続を切り換
えても良い。

【００９０】図４９(b)はそれぞれ１つの入／出力バッ
ファの入出力レベルを切り換える方法を示している。同
図中、ＰＡＤXは入出力パッド、ＩＢ3およびＯＢ3は入
力バッファと出力バッファ、９６は電源電圧に応じて各
バッファの入出力レベルを制御する入出力レベル設定回
路をそれぞれ示している。これについては、より具体的
な構成例を後で説明する。以上の構成により、先に述べ
た３つの製品仕様を１つのチップにより実現することが
でき、製品のコストの面からも、また、ユーザの使い勝
手の面からも都合が良い。 なお、以上の例では入出力
の同一の端子から行なう、いわゆるＩ／Ｏコモン方式の
例を述べたが、この他にも、入力のみの場合にも、また
出力のみの場合にも、本発明が同様に適用できる。以
下、出力バッファ、入力バッファ、入力保護回路のそれ
ぞれの具体的な構成例を説明する。なお、以下の実施例
では、内部回路に用いる薄い（例えば６.５ｎｍ）ゲー
ト酸化膜を有するMOS-FETにより回路を構成する場合を
説明するが、１つのＬＳＩチップ中に動作電圧に応じた
２種類のゲート酸化膜を有するMOS-FETを用いる場合に
ついても、本発明は同様に適用できる。

【００９１】出力バッファを構成する際には、内部の低
い信号振幅（例えば１.５Ｖ）から外部の高い信号振幅
（例えばＴＴＬレベルの２.４Ｖ、電源電圧が５Ｖのと
きのＣＭＯＳレベルである５Ｖ）へと振幅を変換する必
要がある。はじめに、ＣＭＯＳレベルの出力信号を得る
回路構成の例を説明する。図５０(a)は、内部回路の低
い信号振幅in１を入力とし、高い信号振幅Ｏutを出力す
る振幅変換回路の構成例を示している。図の中で、９８
は図３７(a)に示したインバータ回路、Ｎ31およびＮ32
はそれぞれ図３７(a)のin２とin１に対応する２つの入
力、Ｏutはインバータの出力、Ｔ190はＮ32を駆動する
ＮチャネルMOS-FET、Ｔ191はノードＮ32の最大電圧を制
限してＴ190のゲート酸化膜に印加される電圧を緩和す
るＮチャネルMOS-FET、Ｔ192は同様にノードＮ31の最小
電圧を制限するＰチャネルMOS-FET、Ｒ65 は抵抗をそれ
ぞれ示している。この中で、トランジスタＴ190 と抵抗
Ｒ65 にて抵抗負荷のインバータ回路を構成している。
抵抗負荷とすることにより、低電圧側の１つの入力か
ら、低電圧側と高電圧側の２つの出力を得ることができ
る。

【００９２】次に、図５０(b)を用いて、この回路の動
作を説明する。なお以下の例では、電源電圧が５Ｖ、バ
イアス電圧Ｖn およびＶpがともに２.５Ｖの場合を考え
ている。入力in１が０Ｖのとき、トランジスタＴ190は
カットオフし、ノードＮ31は抵抗Ｒ65 により電源電圧
５Ｖに引き上げられている。またノードＮ32はＶn（２.
５Ｖ）からトランジスタＴ191のしきい値電圧（例えば
０.５Ｖ）分だけ低下した値（２Ｖ）になっている。し
たがって、インバータ９８の出力Ｏutの電圧は０Ｖであ
る。時間ｔ0において入力in１が０Ｖから１.５Ｖに立ち
上がると、トランジスタＴ190 は導通し、ノードＮ31
はＶp（２.５Ｖ）にトランジスタＴ192 のしきい値電圧
の絶対値（例えば０.５Ｖ）分だけ高い値（３Ｖ）に、
ノードＮ32は０Ｖに引き落され、出力Ｏutは５Ｖまで上
昇する。時間ｔ1 において、入力in１が１.５Ｖから０
Ｖに下がったときも、これと同様に出力Ｏutは５Ｖから
０Ｖに変化する。このように、この回路構成により、
１.５Ｖの入力信号振幅に対して、出力バッファで必要
とされる５Ｖの出力信号振幅が得られる。また、この回
路では、どのトランジスタにも最大で２.５Ｖ程度の電
圧しか印加されないため、薄いゲート酸化膜（例えば
６.５ｎｍ）を用いたMOS-FETでも電源電圧５Ｖで安定に
動作する回路を構成することができる。

【００９３】図５１(a)は、コンプリメンタリの低振幅
信号in１およびin１￣を入力とし、高い信号振幅Ｏutを
出力する振幅変換回路の他の構成例、同図（ｂ）はその
動作タイミングを示している。図中、１０２は図４７に
示したものと同様の構成のダブルエンド入力、ダブルエ
ンド出力の差動増幅回路、１００と１０１は図３７(a)
に示したものと同じインバータ回路を示している。ここ
でもちいたダブルエンド出力の差動増幅回路は定常状態
では電流がながれないため、先に示した例に比べて、よ
り、低消費電力の回路を実現できる。また、最終出力段
のインバータを構成する各トランジスタの基板（バック
ゲート）をＮチャネルではマイナス（−２Ｖ）に、Ｐチ
ャネルでは電源電圧（５Ｖ）に対してプラス（７Ｖ）に
バイアスしている。これにより、例えば、インピーダン
スの不整合によるアンダーシュートやオーバーシュート
が出力に現われても、ＰＮ接合が順方向にバイアスされ
るのを防ぐことができる。したがって、少数キャリアの
基板への注入（少数キャリアがメモリセルの電荷蓄積ノ
ードまで拡散するとリフレッシュ特性を悪くする）、寄
生サイリスタがオンすることによるラッチアップなどを
防止できる。以上、本発明によれば、内部回路の低振幅
信号（例えば１.５Ｖ）からＣＭＯＳレベルの高振幅信
号（例えば５Ｖ）を出力する回路が容易に構成すること
ができる。

【００９４】一般に、システムを構成する際には、一つ
のデータバスに複数のＬＳＩの出力を接続し、選択され
たＬＳＩの出力だけがバスを駆動するようにしている。
こうした制御を行なうためには、選択されないＬＳＩの
出力インピーダンスを無限大にすることが望ましい。従
来のＬＳＩでは、出力のレベルとして、高電圧、低電
圧、そしてどちらにも駆動しない（出力インピーダンス
は無限大）という３つの出力（トライステート）特性を
持たせていた。このような特性を得るためには、出力を
駆動するか（低インピーダンス）、しないか（無限大イ
ンピーダンス）という制御を行なう必要がある。この制
御のための信号は外部から入力される出力エネーブル信
号（Ｏutput Ｅnable＝ＯＥ）やチップセレクト信号
（Ｃhip Ｓelect＝ＣＳ）などのいずれかから発生され
る。従来の出力回路では、これら信号と出力データとの
論理をとり、その結果得られた信号により最終段のトラ
ンジスタを駆動する、というやり方で、トライステート
特性を実現していた。本発明において同様の出力回路を
構成する場合、低電源電圧で論理回路を動作させ、外部
電源電圧で動作する回路には論理回路を用いないという
構成もありうるが。しかし、その場合には、論理回路か
ら出力までの間に入る振幅変換回路やインバータの段数
が増え、例えば、ＯＥ信号から出力までの遅延時間が増
大したり、高電圧側のトランジスタを駆動するタイミン
グと低電圧側のトランジスタを駆動するタイミングに差
が生じて、過渡的に大きな電流が流れるという欠点があ
る。これに対して、外部電源電圧で論理回路を構成でき
れば、より設計の自由度が増し、回路性能の面からも好
ましい。以下には、外部電源電圧で論理回路を構成した
一実施例を説明する。なお、この論理回路は出力バッフ
ァ以外にも、外部電源電圧で動作する各種回路の制御信
号を発生する手段としても有効である。

【００９５】図５２は本発明による２入力のＮＡＮＤ回
路の構成例を示している。図５２(a)のＡ入力は同図(b)
のin１Ａおよびin２Ａに、Ｂ入力はin１Ｂおよびin２Ｂ
にそれぞれ対応する。各入力信号のうち、in１Ａとin２
Ａ、またin１Ｂとin２Ｂは図３７(a)のin１およびin２
と同様、同相で変化する。図５２(b)において、トラン
ジスタＴ200とＴ201は低電圧側の入力信号in１Ａおよび
in１Ｂにより駆動され、トランジスタＴ202とＴ203は高
電圧側の入力信号in２Ａおよびin２Ｂにより駆動され
る。トランジスタＴ204とＴ205は図３７(a)のＴ202とＴ
203と同様、ゲート酸化膜に印加可能な電圧よりも高い
電圧で動作させるために設けたものである。この構成に
より、２つの入力が共に高レベルのときにのみ、出力は
低レベルとなるＮＡＮＤゲートの機能が得られる。この
ように通常のＣＭＯＳのＮＡＮＤ回路に加えて２つのト
ランジスタを追加するのみで、微細なトランジスタを高
い電源電圧で用いることができる。なお、ここでは２入
力のＮＡＮＤ回路を例にとって説明したが、その他の、
例えばＮＯＲ回路や排他的論理和回路、３入力以上の上
記論理回路、また、複数の論理回路の出力を入力とし
て、種々の複合論理を出力する複合ゲート、さらには、
ラッチ回路やフリップフロップ回路などの順序回路にも
同様に本発明が適用できる。

【００９６】図５３(a)は、この論理回路を用いたトラ
イステート出力バッファの構成の一例を示している。図
５３(b)は、それを論理記号により簡単化して示したも
のである。同図においてＧ12は２入力のＮＡＮＤ回路、
Ｇ13は２入力のＮＯＲ回路、Ｔ210およびＴ211は出力回
路を構成するＮチャネルとＰチャネルのMOS-FETであ
る。アウトプットエネーブル信号ＯＥが高電圧のときに
は、出力Ｄoには入力ｄｏと同じデータがバッファから
出力され、ＯＥが低電圧のときには入力のデータ如何に
よらずＴ210 のゲートは低電圧に、Ｔ211のゲートは高
電圧に固定されるため、出力Ｄｏはフローティング（イ
ンピーダンスがほぼ無限大）になる。図５３(a)は、外
部電源電圧の値よりも低い耐圧の微細な素子を用いて構
成した、同じ機能を有する回路の具体的な構成例であ
る。同図において、１１２はＮＡＮＤ回路、１１３はＮ
ＯＲ回路、１１４は出力回路、１１０と１１１は図５１
(a)の１０２と同じ振幅変換回路である。振幅変換回路
は内部回路からの低い電源電圧側の低振幅信号do１、oe
１、oe１￣をもとに、１１２や１１３を動作させるため
に必要な高い電源電圧側の信号do２、oe２、oe２￣を発
生する。ここに示したように、本発明によれば、微細な
素子を用いても、その耐圧を越える外部電源電圧で動作
する論理回路を構成でき、トライステート出力回路など
の遅延時間や過渡電流を低減することができる。

【００９７】次にＣＭＯＳレベルの入力回路の例を図５
４により説明する。同図において、１１５は図３７(a)
に示したものと同じインバータ、Ｔ220およびＴ221 は
入力に大きな信号振幅が印加されてもトランジスタＴ22
2 およびＴ223 のゲート酸化膜に印加される電圧を酸化
膜耐圧以下に制限するためのトランジスタ、Ｘは入力信
号である。この図において、入力に高い電圧（例えば５
Ｖ）が印加されても、ノードＮ40にかかる電圧はＶn−
ＶT1（Ｔ220）、すなわち２Ｖ程度に制限される。ま
た、同様に入力に低い電圧（例えば０Ｖ）が印加されて
も、ノードＮ41にかかる電圧の最小値は３Ｖ程度であ
り、各トランジスタに印加される電圧を電源電圧の半分
程度にまで低下させることができる。また、この回路の
出力の一つであるｘ１￣の信号振幅は約２Ｖであるか
ら、これをそのまま低電源電圧で動作する内部回路の入
力とすることができる。

【００９８】以上の実施例では、ＣＭＯＳレベルの出力
回路および入力回路の例を説明した。次に、電源電圧の
値によって自動的にＴＴＬレベルとＣＭＯＳレベルを切
り換える入力回路および出力回路の例を図５５に示す。
同図においてＰＡＤIは入力パッド、ＰＡＤ0は出力パッ
ド、ＩＰＤは静電気による接合やゲートの破壊を防ぐた
めの入力保護素子、ＩＢ5は入力バッファ、ＯＢ5は出力
バッファをそれぞれ示している。なお、入力保護素子に
ついては後で詳しく説明する。入力バッファＩＢ5は、
ＣＭＯＳインバータを構成する２つのMOS-FET ＴIN1と
ＴIP1、ＣＭＯＳインバータの電源電圧をバイアス電圧
Ｖn1により決まる所定の値以下に制限するためのＮチャ
ネルMOS-FET ＴIN2、ＣＭＯＳインバータの入力電圧を
同様に所定の値以下に制限するためのＮチャネルMOS-FE
T ＴIN0、から構成される。また、出力バッファＯＢ5
は、図３７(a)に示したのと同様のインバータ１１６、
内部回路からの低振幅信号ｄoutをもとにインバータの
駆動信号ｄ１およびｄ２を発生する振幅変換回路１１
７、インバータの出力電圧をバイアス電圧Ｖntにより決
まる所定の値以下に制限するためのＮチャネルMOS-FET
ＴON2、から構成されている。なお図５３に示したのと
同様に、出力エネーブル信号との論理を取ることによ
り、トライステート出力特性を有するバッファを構成で
きることは言うまでもない。さて、これら回路におい
て、バイアス電圧Ｖn1の値を電源電圧に応じて適当に変
化させると、高い電源電圧ではＴＴＬレベル、低い電源
電圧ではＣＭＯＳレベルで入出力を行なうことができ
る。

【００９９】図５６は、バイアス電圧Ｖn1の値の電源電
圧ＶCCに対する依存性の一例を示している。図におい
て、ＶOLとＶOHはそれぞれ“０”と“１”に対応するＴ
ＴＬの出力レベル、ＶILとＶIHはそれぞれ“０”と
“１”に対応するＴＴＬの入力レベルを示している。通
常のＴＴＬ論理ゲートにおけるこれらの値は、ＴOL＝
０.４Ｖ、ＶOH＝２.４Ｖ、ＶIL＝０.８Ｖ、そしてＶIH
＝２.０Ｖである。また、バイアス電圧Ｖn1 の値は、電
源電圧が２.５Ｖ以上のときには３Ｖ、電源電圧が２.５
Ｖ以下のときにはＴIN0が非飽和領域で動作するよう
に、例えばＶCC＋０.５Ｖとなるように制御している。
始めに、出力バッファ回路の動作から説明する。ノード
Ｎ48の電圧は、低電圧（“０”）を出力するときには０
Ｖ、高電圧（“１”）を出力するときにはＶCCとなる。
したがって、低電圧出力時には電源電圧の値によらず０
ＶがＤoutに出力される。一方、高電圧出力時のＤoutの
電圧値は図５６に示す様に電源電圧ＶCCの値に依存し、
ＶCC≧３ＶのときにはＶn1−ＶT1（ＴON2）、ＶCC＜３
ＶのときにはＶCCになる。これにより、電源電圧が３Ｖ
以上では、ＴＴＬレベルの出力特性を満たす出力電圧振
幅を得ることができる。なお、このように出力電圧が
２.５Ｖ以下になるように制限することにより、大きな
負荷容量を充放電する際の電源電流を必要最小限に低減
することができる。

【０１００】次に、入力バッファ回路の動作を説明す
る。ＴIN1とＴIP1とにより構成されるＣＭＯＳインバー
タの電源電圧はトランジスタＴIN2のソース端子から供
給される。したがって、その値は、電源電圧が３Ｖ以上
のときには２.５Ｖ、３Ｖ以下のときには０Ｖとなる。
一方、電源電圧が３Ｖ以上のときにはインバータの入力
電圧は２.５Ｖ以下になるように制限され、３Ｖ以下の
ときにはＤinに入力された電圧がそのまま印加される。
この回路構成により、電源電圧が例えば１Ｖから５.５
Ｖまで大きく変化しても、上記インバータの電源電圧と
入力信号の最大振幅はほぼ等しくなる。インバータを構
成する２つのトランジスタのチャネルコンダクタンスを
ほぼ等しく設定しておけば、インバータの論理しきい値
電圧は電源電圧の２分の１になる。したがって、電源電
圧が３Ｖ以上のときの論理しきい値電圧は約１.２５
Ｖ、３Ｖ以下のときの論理しきい値電圧はＶCC／２とな
り、ある電圧（この例では３Ｖ）を境界にして、それ以
上の電源電圧ではＴＴＬレベル、それ以下の電源電圧で
はＣＭＯＳレベルで動作する入力バッファを提供するこ
とができる。以上述べたように、本発明によれば、広い
動作電源電圧範囲を有するＬＳＩにおいて、その電源電
圧値における最適な入出力レベルでの動作が可能とな
る。これにより、最大のノイズマージンを最小の消費電
力で実現できる。なお、出力バッファにおいて、３つの
トランジスタＴON0、ＴON1、そしてＴON2の各基板（バ
ックゲート）を共通にしている。こうすることにより、
出力端子に高電圧のサージが加えられたときに、その電
荷を大きな電流により高速に放電することができる。こ
れは、後で説明する入力保護素子におけるクランプMOS-
FETの動作と同じで、ブレークダウンにより基板電位が
上昇した際に、接地電位との間に存する寄生バイポーラ
トランジスタをオンしやすくするためである。これによ
り、微細な素子を用いても出力端子の静電破壊耐圧を向
上させることができる。なお、以上の実施例の中で、Ｎ
チャネルMOS-FETの基板電圧ＶBP1 の値は、入力電圧が
マイナスになった（アンダーシュート）ときにＰＮ接合
が順方向にバイアスされないよう、マイナスの値（例え
ば−３Ｖ）にするのが通例であるが、順方向電流が流れ
るのを許容すれば、０Ｖでも構わない。また、Ｎチャネ
ルMOS-FETはＰ形基板の中に形成しても、あるいは、図
２７に示すようにＰ基板と電気的に絶縁されたＰウェル
中に形成しても良い。後者の場合、Ｐウェルの抵抗が基
板の抵抗より低いため、寄生バイポーラトランジスタが
オンしやすくなり、静電破壊耐圧を高める効果がある。

【０１０１】上記実施例では、電源電圧よりも高いバイ
アス電圧Ｖn1を発生させる必要がある。このようなバイ
アス電圧を用いずに入力バッファを構成する例を図５７
に示す。同図において、入力バッファＩＢ6 は２つの回
路ブロック、ＩＢ6a およびＩＢ6b より構成される。Ｉ
Ｂ6a は図５５の入力バッファＩＢ5 と同じ回路構成で
ある。また、ＩＢ6bはＩＢ6aの出力を内部回路を駆動す
るのに都合の良い電圧レベルに変換する回路である。Ｉ
Ｂ6bにおいて、Ｔ231 とＴ232 はＣＭＯＳインバータを
構成する２つのMOS-FET、Ｔ232はｄinが低電圧のときノ
ードＮ52 の電位を内部電源電圧ＶCLまで引き上げるた
めのＰチャネルMOS-FET、Ｔ230はノードＮ52が高電圧に
なったときに、Ｎ52 からＮ51 への電流が逆流するのを
防ぐためのＮチャネルMOS-FETである。この回路構成に
おけるバイアス電圧Ｖn2 の電源電圧ＶCC に対する依存
性を図５８に示す。電源電圧３Ｖ以上のときには３Ｖ
（一定）、電源電圧が３Ｖ以下のときには電源電圧ＶCC
に等しくなるようにしている。この回路の動作を２つの
場合に分けて説明する。図５９は電源電圧ＶCC が５
Ｖ、内部電源電圧ＶCL が１.５Ｖの場合の各部の動作波
形を示している。入力の電圧が低電圧（例えば０.４
Ｖ）のときには、ノードＮ51の電圧はＶn2−ＶT1（ＴIN
5）（例えば２.５Ｖ）、ノードＮ52の電圧はＶCL（１.
５Ｖ）になり、ｄinには低電圧（０Ｖ）が出力される。
入力の電圧が低電圧（例えば０.４Ｖ）から高電圧（例
えば２.４Ｖ）に変化すると、ノードＮ50 の電圧はそれ
に追従して上昇し、ノードＮ51の電圧を０Ｖに引き落
す。Ｔ230のチャネルコンダクタンスはＴ233 のそれよ
りも大きく設定されており、ノードＮ52の電圧もほぼ０
Ｖまで引き落され、ｄinの値はＶCL（１.５Ｖ）まで上
昇する。これと逆に、入力の電圧が高電圧（例えば２.
４Ｖ）から低電圧（例えば０.４Ｖ）に変化すると、ノ
ードＮ50 の電圧はそれに追従して降下し、ノードＮ51
の電圧をＶn2−ＶT1（ＴIN5）（例えば２.５Ｖ）まで引
き上げる。これにより、ノードＮ52 の電圧はＶCL−ＶT
1（Ｔ230）（例えば１.２Ｖ）まで引き上げられ、ｄin
を０Ｖに引き落す。これによりＴ233 がオンし、ノード
Ｎ52の電圧をＶCL−ＶT1（Ｔ230）からＶCL（１.５Ｖ）
まで引き上げる。このように、Ｔ232 によりノードＮ52
に帰還させているため、Ｎ52 の電圧振幅は電源電圧と
同じになり、Ｔ231とＴ232とで構成されるＣＭＯＳイン
バータに貫通電流が流れなくすることができる。

【０１０２】次に、図６０は電源電圧ＶCCと内部電源電
圧ＶCL が共に１.５Ｖの場合の各部の動作波形を示して
いる。入力の電圧が低電圧（例えば０Ｖ）のときには、
ノードＮ51 の電圧はＶn2−ＶT1（ＴIN5）（例えば１.
２Ｖ）、ノードＮ52の電圧はＶCL（１.５Ｖ）になり、
ｄin には低電圧（０Ｖ）が出力される。入力の電圧が
低電圧（例えば０Ｖ）から高電圧（例えば１.５Ｖ）に
変化すると、ノードＮ50の電圧はＶn2−ＶT1（ＴIN5）
（例えば１.２Ｖ）まで上昇し、ノードＮ51 の電圧を０
Ｖに引き落す。Ｔ230のチャネルコンダクタンスはＴ233
のそれよりも大きく設定されており、ノードＮ52の電
圧もほぼ０Ｖまで引き落され、ｄinの値はＶCL（１.５
Ｖ）まで上昇する。これと逆に、入力の電圧が高電圧
（例えば１.５Ｖ）から低電圧（例えば０Ｖ）に変化す
ると、ノードＮ50 の電圧はそれに追従して０Ｖまで降
下し、ノードＮ51の電圧をＶn2−ＶT1（ＴIN5）（例え
ば１.２Ｖ）まで引き上げる。これにより、ノードＮ52
の電圧はＶCL−ＶT1（Ｔ230）（例えば１.２Ｖ）まで引
き上げられ、ｄinを０Ｖに引き落す。これによりＴ233
がオンし、ノードＮ52の電圧をＶCL−ＶT1（Ｔ230）か
らＶCL（１.５Ｖ）まで引き上げる。このように、電源
電圧が低く、ＩＢ6aの出力振幅が電源電圧以下の場合で
あってもノードＮ52 の電圧振幅は電源電圧と同じにな
るため、Ｔ231とＴ232とで構成されるＣＭＯＳインバー
タには貫通電流が流れない。以上述べたように、電源電
圧より高いバイアス電圧を用いなくても、その入出力レ
ベルを電源電圧の値に応じて切り換える入出力バッファ
を実現することができる。

【０１０３】最後に、微細な素子により構成されたＬＳ
Ｉにおいて、入力のサージから内部回路の素子を保護す
る入力保護素子の構成例を図６１に示す。同図におい
て、ＰＡＤI は信号を入力する入力パッド、１２０は半
導体基板中に形成された不純物拡散層間のパンチスルー
を利用して、サージによる高い電圧を接地電位に逃して
やるための第１の保護素子、１２１はノードＮ60 の電
圧を、ある所定の電圧以下に制限するためのゲートクラ
ンプ素子、Ｒ70はパッドに印加された高電圧とクランプ
電圧との差を吸収するための抵抗である。ゲートクラン
プ素子は、直列接続された２つのＮチャネルMOS-FET Ｔ
PD1およびＴPD2、そして寄生素子を利用したバイポーラ
トランジスタＱ1とから構成されている。ＴPD1 のゲー
トには前述した回路と同様、バイアス電圧Ｖnを印加
し、ＴPD2 のドレインにゲート酸化膜耐圧を越える電圧
がかかるのを防いでいる。ＴPD2 のゲートは接地し、通
常動作中は２つのMOS-FETを通して電流が流れないよう
にしている。

【０１０４】ゲートクランプ素子の平面構造を図６２
に、そのＡ，Ａ′における断面構造を図６３に、それぞ
れ示す。図６２において、１２２および１２３は互いに
電気的に絶縁され半導体基板中に形成された電気的に活
性な領域、１２４および１２５はポリシリコンなどを材
料とするゲート電極、１２６から１３０までは電気的に
活性な領域中に形成された不純物拡散層、あるいはゲー
ト電極に上部の金属配線から電気的な接続を行なうため
に絶縁膜を貫通して設けられたコンタクト孔、１３１か
ら１３４まではアルミニウムなどを材料とする金属配線
をそれぞれ示している。また、図６３において、５０は
半導体基板中の電気的活性領域の間を電気的に絶縁する
ために基板の酸化などにより形成された厚い絶縁膜、１
３９と１４０はゲート電極を成すポリシリコン、１３５
から１３８までは上記絶縁膜あるいはゲート電極をマス
クとして自己整合的に基板中に形成した不純物拡散層、
１４１は不純物拡散層やゲート電極と上部に位置する金
属配線間の電気的な絶縁を行なうために形成した厚い絶
縁膜、をそれぞれ示している。図の構造において、配線
１３２にはクランプされる端子（ノードＮ60）、配線１
３３および１３４には接地端子（ＶSS）、配線１３３に
はバイアス電圧Ｖn を、それぞれ印加する。図６３にお
いて、Ｐ基板をベースとする３つのＮＰＮ形の寄生バイ
ポーラトランジスタＱ1a、Ｑ1b、そしてＱ1cが存在す
る。図６１のＱ1はこれらを代表して示したものであ
る。次に、この素子の動作を説明する。ノードＮ60に印
加された電圧が、不純物拡散層１３６と基板との間に形
成されるＰＮ接合の逆方向耐圧を越えると、接合の降伏
による電流がＰ基板の電位を上昇させ、先の寄生バイポ
ーラトランジスタをオンさせる。これにより、不純物拡
散層１３６と１３５、あるいは１３８との間に大きなコ
レクタ電流が流れ、ノードＮ60の電荷を引き抜き、その
電位をクランプする。これらのうち、Ｑ1bとＱ1cは直列
に接続されるため、Ｑ1aに比べてコレクタ電流は小さく
なる。したがって、実効的には最初に降伏を起こし、寄
生バイポーラトランジスタをオンさせるのはMOS-FETが
行ない、その後、大きなコレクタ電流を流すのは寄生バ
イポーラトランジスタＱ1a が行なう。このように、ノ
ードＮ60の近くにトランジスタの不純物拡散層とは別の
不純物拡散層を配し、それを接地することにより、寄生
バイポーラトランジスタのコレクタとエミッタの実効的
な距離を短くし、寄生バイポーラトランジスタが動作し
たときのコレクタ電流を大きくとることができる。この
ように、クランプする端子の近くに接地された不純物拡
散層を配する構成は、入力保護素子のみならず、出力の
保護素子としても適用できる。また、この例では、ゲー
トクランプ素子をＰ基板中に形成したが、図２７に示す
ような構造で、基板と電気的に分離されたＰウェル中に
形成しても良い。こうすることにより、ベースとＰウェ
ルの抵抗値が高くなり、寄生バイポーラトランジスタが
オンしやすくなり、クランプの効果をさらに高めること
ができる。なお、Ｐ基板またはＰウェルのバイアス電圧
ＶBP1 の値は、マイナスの値（例えば−３Ｖ）にするの
が通例であるが、入力のアンダーシュートに対して順方
向電流が流れるのを許容すれば、０Ｖでも構わない。ま
た、この実施例ではＰ基板を用いた例について説明した
が、Ｎ基板を用いても、Ｐウェル中に同素子を形成すれ
ば同様に本発明が適用できる。

【０１０５】以上、各実施例によって本発明の詳細を説
明したが、本発明の適用範囲はこれらに限定されるもの
ではない。例えば、ここでは主にメモリ回路を主体に記
述してが、本明細書冒頭にも述べたように、メモリＬＳ
Ｉ、論理ＬＳＩ、あるいは、これらを組合せた複合ＬＳ
Ｉ、あるいはその他のＬＳＩ全てに適用可能である。ま
た、使用する素子の種類についても、ｐ型、ｎ型の両Ｍ
ＯＳトランジスタを使用したＬＳＩ、バイポーラトラン
ジスタを用いたＬＳＩ、接合型ＦＥＴをを用いたＬＳ
Ｉ、ＣＭＯＳトランジスタとバイポーラトランジスタを
組合せたＢｉＣＭＯＳ型のＬＳＩ、さらにはシリコン以
外の材料、例えばガリウム砒素などの基板に素子を形成
したＬＳＩなどでも、そのまま適用できる。

【０１０６】

【発明の効果】本願発明の代表的な一発明の効果は以下
の通りである。即ち、本願の代表的な発明の一つは、Ｎ
形第１ＭＯＳＦＥＴとキャパシタをそれぞれに含む複数
のダイナミック形メモリセルと、Ｎ形第２ＭＯＳＦＥＴ
を含む第１回路とを有する半導体装置であって、前記半
導体装置は、Ｐ形半導体基板に形成され、前記複数のダ
イナミック形メモリセルの前記Ｎ形第１ＭＯＳＦＥＴ
は、Ｎ形第１半導体領域により前記Ｐ形半導体基板と分
離されたＰ形第２半導体領域に形成され、前記Ｎ形第２
ＭＯＳＦＥＴは、Ｎ形第３半導体領域により前記Ｐ形半
導体基板と分離されるとともに前記第２半導体領域とは
独立したＰ形第４半導体領域に形成され、前記Ｐ形第２
半導体領域は、第１電位にバイアスされ、前記Ｐ形第４
半導体領域は、前記第２ＭＯＳＦＥＴのソースに接続さ
れ、前記第２ＭＯＳＦＥＴのソースは接地電位よりも高
い第２電位で動作せしめられ、前記第３半導体領域は前
記第２電位よりも高電位の第３電位にバイアスされ、前
記Ｐ形半導体基板には、前記半導体装置に外部から供給
される電源電圧の基準となる前記接地電位が結合され、
前記第１電位は前記接地電位よりも低い電位とする。こ
の発明では、Ｐ形基板から分離されたＰ形第４半導体領
域に形成された第２ＭＯＳＦＥＴは、そのソースと当該
第４半導体領域を接続してそのソース電位により第４半
導体領域をバイアスすることができる。従って、第２Ｍ
ＯＳＦＥＴのソースが接地電位よりも高い電位で動作す
る場合に、そのしきい値電圧について過剰な基板効果を
受けることが軽減される。

【図面の簡単な説明】

【図１】 本発明の基本概念を説明する実施例の図。

【図２】 本発明の基本概念を説明する実施例の図。

【図３】 本発明の基本概念を説明する実施例の図。

【図４】 本発明の基本概念を説明する実施例の図。

【図５】 本発明の基本概念を説明する実施例の図。

【図６】 本発明の基本概念を説明する実施例の図。

【図７】 本発明の基本概念を説明する実施例の図。

【図８】 本発明をスタティックメモリに適用した実施
例の図。

【図９】 本発明をスタティックメモリに適用した実施
例の図。

【図１０】 本発明をスタティックメモリに適用した実
施例の図。

【図１１】 本発明をダイナミックメモリに適用した実
施例の図。

【図１２】 本発明をダイナミックメモリに適用した実
施例の図。

【図１３】 本発明をダイナミックメモリに適用した実
施例の図。

【図１４】 本発明をダイナミックメモリに適用した実
施例の図。

【図１５】 本発明をダイナミックメモリに適用した実
施例の図。

【図１６】 本発明をダイナミックメモリに適用した実
施例の図。

【図１７】 本発明をダイナミックメモリに適用した実
施例の図。

【図１８】 本発明をダイナミックメモリに適用した実
施例の図。

【図１９】 本発明の基本概念を説明する他の実施例の
図。

【図２０】 本発明の基本概念を説明する他の実施例の
図。

【図２１】 本発明の基本概念を説明する他の実施例の
図。

【図２２】 本発明の基本概念を説明する他の実施例の
図。

【図２３】 本発明の基本概念を説明する他の実施例の
図。

【図２４】 本発明の基本概念を説明する他の実施例の
図。

【図２５】 本発明を構成する素子の具体的実施例の
図。

【図２６】 本発明を構成する素子の具体的実施例の
図。

【図２７】 本発明を構成する半導体基板の具体的実施
例の図。

【図２８】 情報保持時の消費電力を低減するための具
体的実施例の図。

【図２９】 情報保持時の消費電力を低減するための具
体的実施例の図。

【図３０】 情報保持時の消費電力を低減するための具
体的実施例の図。

【図３１】 低電圧で動作するダイナミックメモリの具
体的実施例の図。

【図３２】 低電圧で動作するダイナミックメモリの具
体的実施例の図。

【図３３】 低電圧で動作するダイナミックメモリの具
体的実施例の図。

【図３４】 低電圧で動作するダイナミックメモリの具
体的実施例の図。

【図３５】 低電圧で動作するダイナミックメモリの具
体的実施例の図。

【図３６】 低電圧で動作するダイナミックメモリの具
体的実施例の図。

【図３７】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。

【図３８】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。

【図３９】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。

【図４０】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。

【図４１】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。

【図４２】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。

【図４３】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。

【図４４】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。

【図４５】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。

【図４６】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。

【図４７】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。

【図４８】 微細な素子のゲート耐圧以上の電圧で動作
させる各種回路の具体的実施例の図。

【図４９】 入出力回路の構成の基本概念を示す実施例
の図。

【図５０】 出力回路の具体的実施例の図。

【図５１】 出力回路の具体的実施例の図。

【図５２】 出力回路の具体的実施例の図。

【図５３】 出力回路の具体的実施例の図。

【図５４】 入力回路の具体的実施例の図。

【図５５】 入力回路の具体的実施例の図。

【図５６】 入力回路の具体的実施例の図。

【図５７】 入力回路の具体的実施例の図。

【図５８】 入力回路の具体的実施例の図。

【図５９】 入力回路の具体的実施例の図。

【図６０】 入力回路の具体的実施例の図。

【図６１】 入力保護素子の具体的実施例の図。

【図６２】 入力保護素子の具体的実施例の図。

【図６３】 入力保護素子の具体的実施例の図。

【符号の説明】

１…ＬＳＩチップ、５…内部回路部、６…電圧変換回
路、７…入出力回路、８…情報保持状態検出回路、９…
基準電圧発生回路、１０…リミッタエネーブル信号発生
回路、１１…外部入出力バス、１２…内部入出力バス。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/04 Ｂ 27/04 Ｇ (56)参考文献 特開 昭62−119958（ＪＰ，Ａ) 特開 昭62−183161（ＪＰ，Ａ) 特開 昭53−12280（ＪＰ，Ａ) 特開 昭58−192359（ＪＰ，Ａ) 特開 昭62−155555（ＪＰ，Ａ) 特開 昭63−232363（ＪＰ，Ａ) 特開 昭60−130138（ＪＰ，Ａ) 特開 昭60−98670（ＪＰ，Ａ)

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】Ｎ形第１ＭＯＳＦＥＴとキャパシタをそれ
   ぞれに含む複数のダイナミック形メモリセルと、Ｎ形第
   ２ＭＯＳＦＥＴを含む第１回路とを有する半導体装置で
   あって、 前記半導体装置は、Ｐ形半導体基板に形成され、 前記複数のダイナミック形メモリセルの前記Ｎ形第１Ｍ
   ＯＳＦＥＴは、Ｎ形第１半導体領域により前記Ｐ形半導
   体基板と分離されたＰ形第２半導体領域に形成され、 前記Ｎ形第２ＭＯＳＦＥＴは、Ｎ形第３半導体領域によ
   り前記Ｐ形半導体基板と分離されるとともに前記第２半
   導体領域とは独立したＰ形第４半導体領域に形成され、 前記Ｐ形第２半導体領域は、第１電位にバイアスされ、 前記Ｐ形第４半導体領域は、前記第２ＭＯＳＦＥＴのソ
   ースに接続され、前記第２ＭＯＳＦＥＴのソースは接地電位よりも高い第
   ２電位で動作せしめられ、前記第３半導体領域は前記第
   ２電位よりも高電位の第３電位にバイアスされ、 前記Ｐ形半導体基板には、前記半導体装置に外部から供
   給される電源電圧の基準となる前記接地電位が結合さ
   れ、前記第１電位は前記接地電位よりも低い電位である
   ことを特徴とする半導体装置。
2. 【請求項２】 請求項１において、 前記Ｎ形第１半導体領域は、前記Ｐ形半導体基板の一主
   面に形成された第１Ｎウェルであり、 前記Ｐ形第２半導体領域は、前記第１Ｎウェル内に形成
   された第１Ｐウェルであり、 前記Ｎ形第３半導体領域は、前記Ｐ形半導体基板の一主
   面に形成された第２Ｎウェルであり、 前記Ｐ形第４半導体領域は、前記第２Ｎウェル内に形成
   された第２Ｐウェルであることを特徴とする半導体装
   置。
3. 【請求項３】Ｎ形第１ＭＯＳＦＥＴとキャパシタをそれ
   ぞれに含む複数のダイナミック形メモリセルと、Ｎ形第
   ２ＭＯＳＦＥＴを含む第１回路とを有する半導体装置で
   あって、 前記半導体装置は、Ｐ形半導体基板に形成され、 前記複数のダイナミック形メモリセルの前記Ｎ形第１Ｍ
   ＯＳＦＥＴは、Ｎ形第１半導体領域により前記Ｐ形半導
   体基板と分離されたＰ形第２半導体領域に形成され、 前記Ｎ形第２ＭＯＳＦＥＴは、Ｎ形第３半導体領域によ
   り前記Ｐ形半導体基板と分離されるとともに前記第２半
   導体領域とは独立したＰ形第４半導体領域に形成され、 前記Ｐ形第２半導体領域は、第１電位にバイアスされ、 前記Ｐ形第４半導体領域は、前記第２ＭＯＳＦＥＴのソ
   ースに接続され、 前記半導体装置は、Ｎ形第３ＭＯＳＦＥＴを含む第２回
   路を更に有し、 前記Ｎ形第３ＭＯＳＦＥＴは、Ｎ形第５半導体領域によ
   り前記Ｐ形半導体基板と分離されるとともに前記第２及
   び第４半導体領域とは独立したＰ形第６半導体領域に形
   成され、 前記Ｐ形第６半導体領域は、前記第３ＭＯＳＦＥＴのド
   レインに接続されると共に前記第５半導体領域に接続さ
   れることを特徴とする半導体装置。
4. 【請求項４】請求項３において、 前記Ｎ形第１半導体領域は、前記Ｐ形半導体基板の一主
   面に形成された第１Ｎウェルであり、 前記Ｐ形第２半導体領域は、前記第１Ｎウェル内に形成
   された第１Ｐウェルであり、 前記Ｎ形第３半導体領域は、前記Ｐ形半導体基板の一主
   面に形成された第２Ｎウェルであり、 前記Ｐ形第４半導体領域は、前記第２Ｎウェル内に形成
   された第２Ｐウェルであることを特徴とする半導体装
   置。
5. 【請求項５】Ｎ形第１ＭＯＳＦＥＴとキャパシタをそれ
   ぞれに含む複数のダイナミック形メモリセルと、Ｎ形第
   ３ＭＯＳＦＥＴを含む回路とを有する半導体装置であっ
   て、前記半導体装置は、Ｐ形半導体基板に形成され、 前記複数のダイナミック形メモリセルの前記Ｎ形第１Ｍ
   ＯＳＦＥＴは、Ｎ形第１半導体領域により前記Ｐ形半導
   体基板と分離されたＰ形第２半導体領域に形成され、 前記Ｎ形第３ＭＯＳＦＥＴは、Ｎ形第５半導体領域によ
   り前記Ｐ形半導体基板と分離されるとともに前記Ｐ形第
   ２半導体領域とは独立したＰ形第６半導体領域に形成さ
   れ、 前記Ｐ形第２半導体領域は、第１電位にバイアスされ、 前記Ｐ形第６半導体領域は、前記第２ＭＯＳＦＥＴのド
   レインに接続されると共に前記第５半導体領域に接続さ
   れることを特徴とする半導体装置。
6. 【請求項６】請求項５において、前記第３ＭＯＳＦＥＴ
   は、前記半導体装置に含まれるチャージパンプ回路で用
   いる整流回路に適用されることを特徴とする半導体装
   置。
7. 【請求項７】請求項５または６のいずれかにおいて、 前記Ｎ形第１半導体領域は、前記Ｐ形半導体基板の一主
   面に形成された第１Ｎウェルであり、 前記Ｐ形第２半導体領域は、前記第１Ｎウェル内に形成
   された第１Ｐウェルであり、 前記Ｎ形第５半導体領域は、前記Ｐ形半導体基板の一主
   面に形成された第３Ｎウェルであり、 前記Ｐ形第６半導体領域は、前記第３Ｎウェル内に形成
   された第３Ｐウェルであることを特徴とする半導体装
   置。
8. 【請求項８】請求項５から７のいずれかにおいて、前記
   Ｐ形半導体基板には、前記半導体装置に外部から供給さ
   れる電源電圧の基準となる接地電位が結合され、前記第
   １電位は前記接地電位よりも低い電位であることを特徴
   とする半導体装置。