CN1252914C - 差动电路、放大电路及使用它们的显示装置 - Google Patents

Abstract

提供振幅差偏差小、可全区域驱动、消耗功率也小的差动电路及放大电路。包括p型晶体管对(101、102)和n型晶体管对(103、104)，在晶体管对(101、102)的共用连接的源极和电源VDD间，并联连接电流源和开关，在晶体管对(103、104)的共用连接的源极和电源VSS间，并联连接电流源和开关，包括连接切换部件(开关112～119)，可将各个晶体管对自由切换成差动对、以及电流镜对，在所述两个晶体管对中的一个为差动对时，另一个为电流镜对。本发明提供在差动级的输入电压低时，通过将输出电压升高至某个电平以上来扩大输入电压范围的电路，在构成差动对的晶体管对(213、214)中附加与所述差动对同极性的晶体管(216)，设定所述控制电压(BN)，使得在控制端子形成非反转输入端子的所述晶体管截止的范围时，对所述非反转输入端子的输入电压(Vin)使所述附加的晶体管导通。

Description

差动电路、放大电路及使用它们的显示装置

技术领域

本发明涉及差动电路和放大电路以及使用它们的显示装置。

背景技术

为了进行高电位侧和低电位侧的全区域驱动，已知将充电放大器和放电放大器这两个放大器进行切换驱动的驱动电路。但是，在将这种驱动电路用于液晶显示装置的驱动电路时，因晶体管特性的偏差等，两个放大器分别产生输出偏差。因此，同一灰度的正极性和负极性的电压振幅差的各输出间的偏差(振幅差偏差)大，有图像质量下降的情况。再有，振幅差偏差是多输出的液晶驱动电路的性能指标之一，意味着同一灰度的正极性和负极性的电压振幅差的各输出间的偏差。各输出间的振幅差偏差越小，图像质量越高。以下，说明将充电放大器和放电放大器两个放大器进行切换驱动结构的现有的驱动电路。

图15是表示配有充电放大器和放电放大器两个放大器(放大电路)的现有的驱动电路结构一例的图。即，图15表示组合电压跟随电路(voltage follower circuit)910和电压跟随电路920的驱动电路。

电压跟随电路910包括：n沟道晶体管913、914，源极被共用连接，通过恒流源915和开关951连接到低电位电源(地电位)VSS，在各自栅极上差动输入输入端子电压Vin和输出端子电压Vout，形成差动对；以及p沟道晶体管911、912，源极分别连接到高电位电源VDD，栅极被共用连接，各自的漏极分别连接到n沟道晶体管913、914的漏极。P沟道晶体管912的漏极和源极相互连接，p沟道晶体管911、912构成电流镜电路，具有作为差动对的有源负载的功能。而且，还包括栅极连接到p沟道晶体管911的漏极和n沟道晶体管913的漏极的连接点(差动对的输出端)，源极通过开关952连接到高电位电源VDD的p沟道晶体管916。在p沟道晶体管916的漏极和输出端子的连接点及低电位电源VSS间以串联方式连接恒流源917和开关953。

电压跟随电路920包括：p沟道晶体管923、924，源极被共用连接，通过恒流源925和开关961连接到高电位电源VDD，将输入端子电压Vin和输出端子电压Vout差动输入到各自的栅极上，形成差动对；以及n沟道晶体管921、922，源极分别连接到低电位电源VSS，栅极被共用连接，漏极分别连接到p沟道晶体管923、924的漏极。N沟道晶体管922的漏极和源极相互连接，n沟道晶体管921、922构成电流镜电路并具有作为差动对的有源负载的功能。而且，包括栅极连接到n沟道晶体管921的漏极和p沟道晶体管923的漏极的连接点，源极通过开关962连接到低电位电源VSS的n沟道晶体管926，在n沟道晶体管926的漏极和输出端子的连接点及高电位电源VDD间以串联方式连接恒流源927和开关963。

在电路910、920中，输入端子电压Vin被输入到差动电路的非反转输入端子(晶体管913、923的栅极)，输出端子电压Vout被输入到差动电路的反转输入端子(晶体管914、924的栅极)，构成电压跟随。

电压跟随电路910和920的开关951、952、953、以及开关961、962、963分别是控制电压跟随电路910、920动作的开关。

在电压跟随电路910中，输出端子Vout的放电作用通过电流源917形成一定的放电能力，而输出端子Vout的充电作用通过p沟道晶体管916可高速充电。

另一方面，在电压跟随电路920中，输出端子Vout的充电作用通过电流源927形成一定的充电能力，而输出端子Vout的放电作用通过n沟道晶体管926可高速放电。

因此，对于基准电平来说，在将连接到驱动电路的输出端子上的负载向高电位电平驱动时，使开关951、952、及953导通，使电压跟随电路910有源化(动作)，而在向低电位电平驱动时，使开关961、962、963导通，使电压跟随电路920有源化(动作)，由此可以实现高速驱动。

此外，电压跟随电路910、920分别相对于使晶体管913、923截止那样的输入电压Vin不动作，所以不能分别单独地全区域驱动(电源电压范围内的全区域驱动)。因此，通过分别切换两个电压跟随电路910、920，可进行全区域驱动。

但是，两个电压跟随电路910、920因各自制造处理中造成的元件特性的偏差而产生输出偏差。

输出偏差的主要原因大多因构成电压跟随电路的差动电路的差动对、电流镜电路的晶体管对之间的特性偏差而产生。

而且，晶体管特性偏差是任意产生的，所以两个电压跟随电路910、920的输出偏差分别产生。因此，图15的驱动电路存在将两个电压跟随电路910、920进行切换驱动时偏差变化大的问题。

特别是，为了进行灰度显示，液晶显示装置的灰度电压的放大器等对于保证按照液晶的特征设置的灰度电平的电压间隔是重要的。因此，在这样的放大器(驱动电路)中，输出偏差几乎不因灰度而变化，即寻求输出偏差的灰度间的偏差充分小。

但是，如果使用图15所示的驱动电路，作为液晶显示装置的灰度电压的放大器，则在切换驱动两个电压跟随电路910、920时，产生以下问题：输出偏差极大地变化，不能充分保证灰度电平的电压间隔。

有关上述问题，参照图16更详细地说明。图16是表示相对于基准电平，用图1 5的驱动电路驱动高电位侧的高位电平VL1和低电位侧的低位电平VL2时的期待值和包含偏置的输出值的图。设高位电平VL1由电压跟随电路910驱动，低位电平VL2由电压跟随电路920驱动，各自的偏差为±ΔVL1、±ΔVL2。而且，通过两个灰度电平的振幅偏差是否充分小，可以判断灰度电平的电压间隔是否被保证。

根据图16，两个电压电平VL1、VL2的振幅偏差为

最大振幅差是

{(VL1+ΔVL1)-(VL2-ΔVL2)}    …(1)

最小振幅差是

{(VL1-ΔVL1)-(VL2+ΔVL2)}    …(2)

因此，振幅差偏差的最大值从两者的差(式(1)和(2)的差)可得到下式(3)。

{2×(ΔVL1+ΔVL2)}           …(3)

即，在图15的驱动电路中，切换驱动两个电压跟随电路910、920时的振幅差偏差，表示取得各个电压跟随电路的偏差的绝对值之和的2倍偏差的情况。

此外，电压跟随电路910、920分别对于使晶体管913、923截止那样的输入端子电压Vin不动作。即，电压跟随电路910不能在低位电源VSS附近驱动，电压跟随电路920不能在高位电源VDD附近驱动。

在图15中，切换驱动电压跟随电路910、920时，可进行全区域驱动(电源电压范围内的全区域驱动)，但在低位电源VSS附近进行充电时由电流源927进行充电，所以不能高速动作，在高位电源VDD附近进行放电时，由电流源917进行放电，所以不能高速驱动。

即，图15所示的驱动电路不能按任意的顺序高速驱动电源电压范围内的任意电压。于是，在组合极性不同的两个现有电压跟随电路的结构中，即使切换驱动它们，也不能高速地驱动到电源附近的电压(VSS附近的充电，VDD附近的放电)。

图34表示在(日本)特开昭63-131707号公报上公开的结构。该现有电路在放大器的输出级中使用的差动对形式中，配置与形成差动对的晶体管对的一个晶体管1016并联的另一MOS晶体管1034，在该另一MOS晶体管1034的栅极上施加一定的偏置电压BIAS2，形成没有差动对中的碰撞电离的结构。形成差动对的NMOS晶体管1014、1016的源极被共用连接，连接到电流源1020上，形成差动对的NMOS晶体管1014的漏极连接到电流镜电路的输出侧的PMOS晶体管1010的漏极，NMOS晶体管1016的漏极连接到电流镜电路的输入侧的PMOS晶体管1012(漏极和栅极连接后连接到PMOS晶体管1010的栅极)的漏极。然后，将晶体管1010的漏极和晶体管1014的漏极的连接点输入到栅极的晶体管1022的漏极连接到输出端子，将OP放大器1040的输出输入到栅极的晶体管1026的源极连接到输出端子。将OP放大器1040的输出输入到栅极的晶体管1024的源极连接到晶体管1014的栅极。晶体管1024、1026构成源极跟随器。输入端子电压Vin被输入到OP放大器1040的非反转输入端子(+)，输出端子电压Vout被输出到反转输入端子(-)。

在输入端子电压Vin低时，输出端子电压Vout也下降，此时，晶体管1014、1016截止，为了防止施加高的漏-源间电压而产生碰撞电离，设置与输出端子连接到栅极的晶体管1016并联的晶体管1034，即使在晶体管1014、1016截止时，在晶体管1012、1034、1020、1018中也流过电流，使得将晶体管1014、1016的漏-源间电压抑制在一定范围内。

图34所示的电路形成在输入差动对的输出电压的反转输入端子侧上附加追加的晶体管的结构，如在后面说明中可知，其结构、作用效果方面与本发明完全不同。例如，在图34所示的电路中，如果将追加的晶体管1034设置在输入侧，则对放大器的动作产生影响。因此，追加的晶体管1034必须设置在反转输入端子侧(连接输出端子电压的一侧)。

发明内容

因此，本发明要解决的课题是提供可减小振幅差偏差、同时可全区域驱动、可减少消耗功率的差动电路和放大电路。

此外，本发明要解决的课题是提供通过将上述电路用于显示装置的数据线驱动电路，来提高图像质量的显示装置。

本发明要解决的其他课题是提供一种电路，在差动级的输入电压低时，通过将输出电压升高至某个电平以上，来扩大输入电压范围。

本发明要解决的另一课题是提供一种电路，在差动级的输入电压高时，通过将输出电压降低至某个电平以下，来扩大输入电压范围。

本发明要解决的另一课题是提供一种电路和显示装置，在输出多值电平的驱动电路中，按任意的顺序高速地驱动电源电压范围内的任意的电平电压。

本发明要解决的另一课题是提供一种电路和显示装置，在解决上述课题的同时，用简单的电路结构实现低的消耗功率。

解决上述课题或另一课题中的任一个的本发明的差动电路包括输入差动信号的差动输入端子；输出端子；第1及第2电源；一端之间互相连接形成共用引线的第1导电型的第1晶体管对；一端之间互相连接形成共用引线的第2导电型的第2晶体管对；在所述第1晶体管对的共用引线和所述第1电源之间并联连接的第1电流源和第1开关；在所述第2晶体管对的共用引线和所述第2电源之间并联连接的第2电流源和第2开关；在所述第1晶体管对及所述第2晶体管对的一个晶体管的另一端之间互相连接的第1连接节点；在所述第1晶体管对及所述第2晶体管对的另一个晶体管的另一端之间互相连接的第2连接节点；以及由包括所述第1及第2开关的开关组构成的连接切换部件，所述连接切换部件，切换控制第1连接结构和第2连接结构，所述第1连接结构为，所述第1、第2开关分别被导通、截止，将上述第1晶体管对作为电流镜电路，控制端彼此被连接，共用引线通过所述第1开关连接到所述第1电源，一个晶体管被以二极管方式连接，将所述第1连接节点作为输入，将所述第2连接节点作为输出，将上述第2晶体管对作为差动对，由所述第2电流源驱动，控制端被分别连接到所述差动输入端子，将所述第2连接节点作为所述输出端子；所述第2连接结构为，所述第1及第2开关分别被截止、导通，将上述第1晶体管对作为差动对，由所述第1电流源驱动，控制端被分别连接到所述差动输入端子，将上述第2晶体管对作为电流镜电路，控制端彼此被连接，共用引线通过所述第2开关连接到所述第2电源，一个晶体管被以二极管方式连接，将所述第1连接节点作为输入，将所述第2连接节点作为输出，将所述第2连接节点作为所述输出端子。

本发明另一方案的差动电路包括：第1导电型的第1晶体管对；以及第2导电型的第2晶体管对；所述第1晶体管对的漏极分别连接到所述第2晶体管对的漏极；在所述第1晶体管对的共用连接的源极和第1电源之间，并联连接第1电流源和第1开关；在所述第2晶体管对的共用连接的源极和第2电源之间，并联连接第2电流源和第2开关；可取得以下结构：第1连接结构，将上述第1晶体管对作为电流镜电路，栅极之间被连接，源极通过所述第2开关连接到所述第1电源，一个晶体管的栅极和漏极相互连接，将上述第2晶体管对作为差动对，共用连接的源极通过所述第2电流源，连接到所述第2电源，栅极接受差动输入电压；以及第2连接结构，将所述第1晶体管对作为差动对，共用连接的源极通过所述第1电流源连接到所述第1电源，栅极接受差动输入电压，将所述第2晶体管对作为电流镜电路，栅极之间被连接，共用连接的源极通过所述第2开关连接到所述第2电源，一个晶体管的栅极和漏极相互连接，该差动电路还包括连接切换部件，控制从所述第1连接结构切换到所述第2连接结构，以及从所述第2连接结构切换到所述第1连接结构。

在本发明中，所述第1晶体管对由p沟道晶体管对构成；所述第2晶体管对由n沟道晶体管对构成；所述第1电源由高电位电源构成；所述第2电源由低电位电源构成；控制所述连接切换部件的切换，使得在高位侧电压驱动时成为第1连接结构，所述n沟道晶体管对成为差动对，所述p沟道晶体管对成为电流镜电路；在低位侧电压驱动时成为第2连接结构，所述p沟道晶体管对成为差动对，所述n沟道晶体管对成为电流镜电路。

本发明另一方案的差动电路包括：源极被共用连接的第1导电型的第1、及第2晶体管；漏极被分别连接到所述第1导电型的晶体管对的漏极、源极被共用连接的第2导电型的第3、第4晶体管；在所述第1及第2晶体管源极的共用连接节点与第1电源之间以并联方式连接的第1开关及第1电流源；在所述第3及第4晶体管源极的共用连接节点与第2电源之间以并联方式连接的第2开关及第2电流源；在所述第1及第2晶体管的各自栅极之间以串联方式连接的第3及第4开关；在所述第3及第4晶体管的各自栅极之间以串联方式连接的第5及第6开关；在所述第1晶体管的栅极和所述第3开关的连接节点与第1输入端子之间插入的第7开关；在所述第2晶体管的栅极和所述第4开关的连接节点与第2输入端子之间插入的第8开关；在所述第3晶体管的栅极和所述第5开关的连接节点与第1输入端子之间插入的第9开关；以及在所述第4晶体管的栅极和所述第6开关的连接节点与第2输入端子之间插入的第10开关，所述第3开关和所述第4开关的连接节点、所述第5开关和所述第6开关的连接节点相互连接，其共用连接节点被连接到所述第2晶体管的漏极和所述第4晶体管的漏极的连接节点，所述第1晶体管的漏极和所述第3晶体管的漏极的连接节点被连接到输出端子。

解决上述课题或至少一个其他课题的本发明的另一方案的放大电路包括：上述本发明的差动电路；接受所述差动电路的输出信号，对输出端子进行充电的充电用放大级；以及接受所述差动电路的输出信号，对所述输出端子进行放电的放电用放大级；其中，所述输出端子向所述差动电路的差动输入端子的反转输入端子进行反馈输入。

本发明的另一方案的放大电路包括：本发明的差动电路，所述差动电路将输入端子电压和输出端子电压进行差动输入，还包括：充电电路，根据所述差动电路的输出信号，进行所述输出端子的充电作用；跟随器型放电电路，包括：接受所述输入端子的输出信号，控制偏置电压的第1偏置控制部件；连接在所述输出端子和形成低电位电源的第2电源之间，以从所述第1偏置控制部件输出的偏置电压作为输入的跟随器晶体管；对应于所述输入端子电压和所述输出端子电压的电压差，通过有源元件的跟随动作，进行所述输出端子的放电作用；放电电路，根据所述差动电路的输出信号进行所述输出端子的放电作用；以及跟随器型充电电路，包括：接受所述输入端子电压，控制输出偏置电压的第2偏置控制部件；连接在形成高电位电源的第1电源和所述输出端子之间，将所述第2偏置控制部件的偏置电压作为输入的跟随器晶体管；对应于所述输入端子电压和所述输出端子电压的电压差，通过有源元件的跟随动作，进行所述输出端子的充电作用。

此外，解决上述课题或至少一个其他课题的本发明另一方案的显示装置包括：将输入端子电压和输出端子电压作为输入的本发明的差动电路；以及将配有控制所述输出端子的充电和放电的放大级的放大电路作为数据线的驱动电路。

提供用于解决至少一个上述课题的手段的本发明的一个方案的差动放大电路包括：将来自非反转输入端子和反转输入端子的输入信号电压进行差动输入的差动对；以及将所述差动对的输出作为输入并将输出信号从输出端子输出的放大级；其中：在形成所述差动对的晶体管对中，具有与控制端子连接到所述非反转输入端子上的晶体管并联连接的、将控制电压输入到控制端子的晶体管。

在本发明中，设定所述控制电压，使得在通过输入到所述非反转输入端子的信号电压，使控制端子连接到所述非反转输入端子的晶体管为截止状态时，将所述控制电压输入到控制端子的晶体管为导通状态。所述控制电压使连接驱动所述差动对的恒流源侧的电源电压和所述控制电压的电压差的大小为超过以所述控制电压作为输入的所述晶体管变为导通状态的阈值电压值大小的值。在本发明中，输入所述控制电压的所述晶体管与形成所述差动对的晶体管对为相同导电型。

在本发明中，将所述输出级的所述输出信号输入到所述反转输入端子。在本发明中，所述输出级包括将控制端子连接到所述非反转输入端子的晶体管的输出和所述差动对的负载电路的连接点的电压作为所述差动对的输出，根据所述连接点的电压使所述输出端子充电或放电的电路，从所述输出端子输出与所述连接点的电压反相的电压。

本发明另一方案的驱动电路包括：第1差动放大电路，包括：第1差动电路，具有由连接到低电位电源的第1恒流源驱动，将来自非反转输入端子和反转输入端子的输入信号电压进行差动输入的第1差动对；以及第1放大级，将所述第1差动电路的输出作为输入并将输出信号从输出端子输出，还附加有与控制端子形成所述第1差动电路的非反转输入端子的第1导电型的晶体管并联连接，在控制端子上施加第1控制电压的第1导电型的晶体管；以及第2差动放大电路，包括：第2差动电路，具有由连接到高电位电源的第2恒流源驱动，将来自非反转输入端子和反转输入端子的输入信号电压进行差动输入的第2差动对；以及第2放大级，将所述第2差动电路的输出作为输入并将输出信号从输出端子输出，还附加有与控制端子形成所述第2差动电路的非反转输入端子的第1导电型的晶体管并联连接，在控制端子上施加第2控制电压的第2导电型的晶体管，所述第1差动电路和所述第2差动电路的非反转输入端子连接到共用的输入端子，所述第1放大级和所述第2放大级的输出端子连接到共用的输出端子，所述第1差动电路和所述第2差动电路的反转输入端子连接到所述共用的输出端子，在将所述第1差动电路和第2差动电路、所述第1放大级和所述第2放大级的各自一个有源化时，使另一方非有源化，分别设定所述第1、第2控制电压，使得对于控制端子连接到所述非反转输入端子的所述第1、第2差动对的晶体管截止的各自电压范围，所述共用的输入端子的输入电压可使控制端子上分别输入所述第1、第2控制电压的所述晶体管分别导通。

附图说明

图1是表示本发明第1实施例的结构的图。

图2是表示本发明第1实施例的连接切换控制的图。

图3是说明本发明第1实施例的连接切换1、2中的电路连接及动作的图。

图4是表示本发明第2实施例的结构的图。

图5是表示本发明第3实施例的结构的图。

图6是表示本发明第3实施例的连接切换控制的图。

图7是说明本发明第3实施例的动作的图。

图8是表示本发明第4实施例的结构的图。

图9是表示本发明第4实施例的开关控制的时序图。

图10是表示本发明第5实施例的结构的图。

图11是表示本发明第5实施例的开关控制的时序图。

图12是表示本发明第5实施例的变形例的图。

图13是表示本发明第5实施例的变形例的开关控制的时序图。

图14是表示本发明第6实施例的结构的图。

图15是表示现有的差动电路的结构的图。

图16是说明现有的差动电路中的振幅差偏差的图。

图17是表示本发明第4实施例的变形例的图。

图18是表示本发明第4实施例的变形例的开关控制的时序图。

图19是表示本发明第7实施例的结构的图。

图20是说明本发明第7的实施例的动作的图。

图21是表示本发明第8实施例的结构的图。

图22是说明本发明第8的实施例的动作的图。

图23是表示本发明第9实施例的结构的图。

图24是表示本发明第9实施例中的开关的导通、截止控制一例的图。

图25是表示本发明第9实施例中的开关的导通、截止控制另一例的图。

图26是表示本发明第9实施例中的输出端子电压波形的一例的图。

图27是表示本发明第9实施例中的输出端子电压波形的一例的图。

图28是表示本发明第9实施例中的输出端子电压波形的一例的图。

图29是表示本发明第9实施例中的输出端子电压波形的一例的图。

图30是表示本发明第10实施例的结构的图。

图31是表示本发明第10实施例中的开关的导通、截止控制一例的图。

图32是表示本发明第10实施例中的开关的导通、截止控制另一例的图。

图33是表示本发明第11实施例的变形例的图。

图34是表示现有的放大电路的另一例的图。

具体实施方式

下面说明本发明的实施方式。本发明的差动电路包括第1晶体管对101、102和与所述第1晶体管对导电型不同的第2晶体管对103、104，第1晶体管对101、102的输出对分别连接到第2晶体管对103、104的输出对，在第1晶体管对101、102的共用引线和第1电源VDD之间，并联连接电流源105和开关111，在第2晶体管对103、104的共用引线和第2电源VSS之间并联连接电流源106和开关120，包括将各个晶体管对自由切换成从输入对接受差动输入电压的差动对、以及使输入对之间连接、一个晶体管以二极管方式连接、作为所述差动对的负载的电流镜电路的装置112～119，在第1和第2晶体管对中，一个晶体管对作为差动对时，另一个晶体管对作为电流镜电路。

再有，上述电路结构除了应用CMOS工艺以外，也可以应用双极晶体管。在作为液晶显示装置的驱动电路的放大电路使用时，MOS晶体管也可以由多晶硅薄膜晶体管(poly-Si TFT)构成。poly-Si TFT的场效应迁移率高，可以将周边电路集成在基板上。此外，在上述结构的差动电路中，晶体管的输出对在MOS晶体管的情况下为漏极对，在双极晶体管的情况下对应于集电极对。此外，晶体管对的输入对在MOS晶体管的情况下为栅极对，在双极晶体管的情况下为基极对。而且，晶体管对的共用引线在MOS晶体管的情况下为晶体管对的共用连接的源极，在双极晶体管的情况下为晶体管对的共用连接的发射极。

本发明在其优选的一实施方式中，包括n沟道晶体管对和p沟道晶体管对，各个晶体管对通过连接切换部件可自由切换成差动对和电流镜对，在一个晶体管对成为差动对时，另一个成为电流镜对。n沟道型、p沟道型各种导电型(极性)的晶体管对在同一极性的晶体管对之间，源极被共用连接，在该共用连接节点和电源间，电流源和开关被并联连接。在使用上述差动电路的放大电路中，在高电位侧电压驱动时，在n沟道差动对输入、低电位侧电压驱动时，控制所述连接切换部件的切换，使得变为p沟道差动对输入。

根据本发明的差动电路，即使在切换n沟道差动对的差动电路和p沟道差动对的差动电路时，在稳定状态下，可以使元件特征偏差造成的VinP和VinM的偏差方向(正向、负向)相同。因此，使用本发明的差动电路的放大电路的元件特性偏差造成的输出偏差的方向相同，可以抑制振幅差偏差。此外，可进行全区域输出，消耗功率也小。振幅差偏差是多输出的液晶驱动电路的性能指标之一，表示同一灰度的正极性和负极性的电压振幅差的各输出间的偏差。各输出间的振幅差偏差越小，图像质量越高。

本发明的差动电路最好包括：源极被共用连接的p型第1、第2晶体管101、102；漏极分别连接到p沟道型晶体管对的漏极，源极被共用连接的n沟道型第3、第4晶体管103、104。在第1、第2晶体管101、102的共用连接的源极和第1电源VDD之间，并联连接第1开关111和第1电源105，在第3、第4晶体管的共用连接的源极和第2电源VSS之间，并联连接第2开关120和第2电流源106。在第1、第2晶体管101、102的各自栅极之间，包括以串联方式连接的第3、第4开关112、113，在第3、第4晶体管103、104的各自栅极之间，包括以串联方式连接的第5、第6开关118、119。在第1晶体管101的栅极和第3开关112的连接节点与第1输入端子1之间配有第7开关114。在第2晶体管102的栅极和第4开关113的连接节点与第2输入端子2之间配有第8开关115。在第3晶体管103的栅极和第5开关118的连接节点与第1输入端子1之间配有第9开关116。在第4晶体管104的栅极和第6开关119的连接节点与第2输入端子2之间配有第10开关117。而且，将第3和第4开关112、113的连接节点与第5和第6开关118、119的连接节点相连接，这些共用连接节点连接到第2和第4晶体管102、104的漏极的连接节点。而且，第1晶体管101的漏极和第3晶体管103的漏极的连接节点连接到输出端子。

在本发明的差动电路中，进行第1连接状态和第2连接状态的切换控制，第1连接状态是使第1、第3、第4、第9、及第10开关111、112、113、116、117为导通状态，使第2、第5、第6、第7、及第8开关120、118、119、114、115为非导通状态，而第2连接状态是使第1、第3、第4、第9、及第10开关111、112、113、116、117为非导通状态，使第2、第5、第6、第7、及第8开关120、118、119、114、115为导通状态。

参照图4，在本发明的差动电路中，第1、第3、第4开关111、112、113由将第1控制信号的反转信号(S1B)输入到栅极的第1导电型的晶体管构成，第2、第5、第6开关120、118、119由将第2控制信号(S2)输入到栅极的第2导电型的晶体管构成，所述第7、第8开关114、115由将第2控制信号(S2)和其反转信号(S2B)分别输入到栅极的CMOS传输门构成，第9、第10开关116、117由将第1控制信号(S1)和其反转信号(S1B)分别输入到栅极的CMOS传输门构成。

参照图5，本发明的放大电路包括：根据差动电路的输出3来进行输出端子2的充电作用的充电用放大级510；以及根据所述差动电路的输出3来产生输出端子2的放电作用的放电用放大级520。在差动电路中，输出端子电压Vout被反馈输入到其反转输入端子。

参照图8，本发明的放大电路(驱动电路)在其优选的一实施方式中，充电用放大级210A包括栅极接受所述差动电路的输出信号3，漏极连接到输出端子2的晶体管211A，在晶体管的源极和高电位电源VDD间配有开关213A，在晶体管211A的漏极和低电位电源VSS间配有串联连接的开关214A和电流源212A。放电用放大级220A包括栅极接受所述差动电路的输出信号3，漏极连接到输出端子2的晶体管221A，在晶体管221A的源极和低电位电源VSS间配有开关223A，在晶体管221A的漏极和高电位电源VDD间配有串联连接的开关224A和电流源222A。在高电位电源VDD和晶体管211A的栅极间，连接有复位开关531。在低电位电源VSS和晶体管221A的栅极间，也连接有复位开关541。复位开关531导通期间，晶体管211A的栅极电压(差动电路的输出信号)被复位到高电位电源电压VDD，使晶体管211A为截止状态，在此期间，使充电用放大级210A为非有源性。复位开关541导通期间，晶体管221A的栅极电压(差动电路的输出信号)被复位到低电位电源电压VSS，使晶体管221A为截止状态，在此期间，使放电用放大级220A为非有源性。

参照图10，本发明的放大电路(驱动电路)在其优选的一实施方式中，差动电路包括：充电电路311，将输入端子电压和输出端子电压作为差动输入，根据该差动电路的输出来进行所述输出端子的充电作用；第1偏置控制部件(晶体管411、电流源414)，接受所述输入端子电压，控制输出偏置电压；以及跟随器晶体管412，连接在所述输出端子和低电位电源VSS之间，将从所述第1偏置控制部件输出的偏置电压作为输入。还包括：跟随型放电电路410，按照所述输入端子电压和所述输出端子电压的电压差，通过有源元件的跟随动作来进行所述输出端子的放电作用；放电电路321，根据所述差动电路的输出，进行所述输出端子的放电作用；第2偏置控制部件(晶体管421、电流源424)，接受所述输入端子电压，控制输出偏置电压；以及跟随器晶体管422，连接在高电位电源和所述输出端子之间，将所述第2偏置控制部件的偏置电压作为输入。还包括跟随器型充电电路420，按照所述输入端子电压和所述输出端子电压的电压差，通过有源元件的跟随动作来进行所述输出端子的充电作用。

更详细地说，参照图10，本发明的放大电路(驱动电路)在其优选的一实施方式中，配有差动电路，该放大电路包括：充电电路，包括连接在高电位电源VDD和所述输出端子2之间，将所述差动电路的输出信号3输入到栅极的晶体管311；以及跟随器型放电电路410，它具有：跟随器结构的晶体管412，连接在输出端子2和低电位电源VSS间；以二极管方式连接的晶体管411，插入在输入端子1和低电位电源VSS间，由恒流源414驱动，栅极连接到所述跟随器结构的晶体管412的栅极。而且，该放大电路包括：放电电路，包含连接在低电位电源VSS和所述输出端子2之间，将所述差动电路的输出信号3输入到栅极的晶体管321；以及跟随器型充电电路420，它具有：跟随器结构的晶体管422，连接在输出端子2和高电位电源VDD间；以及以二极管方式连接的晶体管421，插入在高电位电源和输入端子1间，由恒流源424驱动，栅极连接到所述跟随器结构的晶体管422的栅极。该放大电路还包括控制部件，对充电电路311和放电电路321的至少一方进行非有源性控制，同时分别控制所述跟随器型放电电路410和跟随器型充电电路420的有源化和非有源化。

而且，在晶体管311和高电位电源VDD之间配有开关532，在跟随器结构的晶体管412和低电位电源间配有开关553，在晶体管411和低电位电源间配有与恒流源414串联连接的开关552，在晶体管411和高电位电源间，配有开关551和恒流源413。而且，在晶体管321和低电位电源VSS之间配有开关542，在跟随器结构的晶体管422和高电位电源VDD间配有开关563，在晶体管421和高电位电源VDD间配有与恒流源424串联连接的开关562，在晶体管421和低电位电源VSS间，配有开关561和恒流源423。此外，在晶体管311的栅极和高电位电源VDD之间配有对所述差动电路的输出信号3进行复位的开关532。而且，在晶体管321的栅极和低电位电源VSS之间，也配有对所述差动电路的输出信号3进行复位的开关542。

参照图14，本发明的显示电路配有具有充电用和放电用的放大级的上述放大电路，作为例如驱动数据线的输出电路100。

下面说明本发明的实施方式。本发明的放大电路在差动对的非反转输入端侧的晶体管上并联地附加与施加控制电压的差动对相同导电型的晶体管，设定控制电压，使得对于差动对截止的非反转输入端子的输入电压，可使附加的晶体管导通。

本发明的差动放大电路在其优选的一实施方式中，包括：差动对213、214(或223、224)，将来自非反转输入端子和反转输入端子的输入信号电压进行差动输入；以及放大级310(或320)，将所述差动对的输出作为输入，将输出信号从输出端子输出。具有晶体管216(或226)，与形成所述差动对的晶体管对中控制端子连接到非反转输入端子1的晶体管213(或223)并联连接，将控制电压(BN)(或BP)输入到控制端子。设定所述控制电压(BN)(或BP)的电压值，使得在通过输入到所述非反转输入端子上的信号电压，使控制端子连接到所述非反转输入端子的晶体管213(或223)为截止状态时，将所述控制电压输入到控制端子的晶体管216(或226)变为导通状态。

在本发明的放大电路中，控制电压(BN)(或BP)使连接驱动所述差动对的恒流源一侧的电源电压(VSS)(或VDD)和所述控制电压的电压差的大小超过使将所述控制电压作为输入的晶体管变为导通状态的阈值(Vt)的电压值大小的值。输出级310(或320)的所述输出信号被输入到所述反转输入端子。使控制电压作为输入的所述晶体管216(或226)与形成所述差动对的晶体管对为同一导电型。

这里，说明本发明的放大电路和图34的结构不同点。在图34所示的结构中，如果设置与晶体管1014并联的晶体管1034，则放大器的动作因不下降至某个电平以下而受到影响。因此，不能满足图34的现有技术的目的。因此，为了满足现有技术的目的，追加的晶体管1034在差动对的晶体管中必须设置在将输出端子电压Vout输入到栅极的一侧。这样，图34所示的电路与本发明的目的及结构不同，获得的作用效果也完全不同。

本发明的驱动电路分别具有差动对和放大级，将由极性不同的第1、第2差动电路(210和310、220和320)构成的电压跟随电路进行组合，在一个输出期间切换驱动两个电压跟随电路。

作为该驱动方法，将一个输出期间至少分成两个期间，在进行高位电压驱动时，在使放电用的电压跟随电路动作后再使充电的电压跟随电路动作。而在进行低位电压驱动时，在使充电的电压跟随电路动作后再使放电的电压跟随电路动作。由此，可以按任意的顺序驱动任意的电压。

更详细地说，参照图23，本发明的驱动电路在其一实施方式中，包括第1差动电路，具有：形成第1差动对的第1导电型的第1、第2晶体管213、214；串联连接在低电位电源VSS和第1差动对之间的第1开关511和第1电流源215；控制端子并联连接到形成第1差动对的非反转输入端子的第1导电型的第1晶体管213，向控制端子施加第1控制电压BN的第1导电型的第3晶体管216；以及连接在第1差动对的输出对和高电位电源VDD间的负载电路211、212。而且，包括第2差动电路，具有：形成第2差动对的第2导电型的第4、第5晶体管223、224；串联连接在高电位电源VDD和第2差动对之间的第2开关521和第2电流源255；控制端子并联连接到形成第2差动对的非反转输入端子的第2导电型的第4晶体管223，向控制端子施加第2控制电压BP的第2导电型的第6晶体管226；以及连接在第2差动对的输出对和低电位电源间的负载电路221、222。第1和第2差动对的非反转输入端子被连接到共用输入端子1，所述第1和第2差动对的反转输入端子连接到共用输出端子2。对于控制端子形成非反转输入端子的所述第1、第2差动对的所述晶体管213、223截止的电压范围，设定第1、第2控制电压BN、BP，使得第1和第2差动对的非反转输入端子的输入电压可分别使附加在第1、第2差动对上的所述第3、第6晶体管216、226导通。包括第1放大级310和第2放大级320。第1放大级310具有放电电路，该放电电路包括：在高电位电源VDD和输出端子之间与第3开关531串联连接，将所述第1差动电路的输出信号输入到控制端子的第2导电型的第7晶体管311；连接在所述输出端子和低电位电源间的第5晶体管532；以及第3恒流源312。第2放大级320具有：放电电路，包括在低电位电源VSS和所述输出端子之间与第4开关541串联连接，包括将所述第2差动电路的输出信号输入到控制端子的第1导电型的第8晶体管321，和充电电路，包括连接在所述输出端子和高电位电源VDD间的第6开关542和第4恒流源322。

在这一实施方式中，包括进行以下控制的部件：将一个输出期间至少分成两个期间，在进行高位电压驱动时，在第1驱动期间，使第1、第3、第5开关511、531、532截止，使第2、第4、第6开关521、541、542导通，在第2驱动期间，使第1、第3、第5开关导通，使第2、第4、第6开关截止，在进行低位电压驱动时，在第1驱动期间，使第1、第3、第5开关导通，使所述第2、第4、第6开关截止，在第2驱动期间，使第1、第3、第5开关截止，使第2、第4、第6开关导通。生成控制这些开关的导通、截止切换的控制信号的电路被设置在驱动电路外部，或与驱动电路相同的基板上(芯片上)。

在这一实施方式中，包括进行以下控制的部件：将一个输出期间至少分成两个期间，在进行高位电压驱动时，在第1驱动期间，使第1、第3、第5、第6开关511、531、532、542截止，使第2、第4开关521、541导通，在第2驱动期间，使第1、第3、第5开关511、531、532导通，使第2、第4、第6开关521、541、542截止，在进行低位电压驱动时，在第1驱动期间，使第1、第3开关511、531导通，使所述第2、第4、第5、第6开关521、541、532、542截止，在第2驱动期间，使第1、第3、第5开关截止，使第2、第4、第6开关导通。

参照图30，本发明的驱动电路在其一实施方式中，包括第1差动电路，该差动电路配有：形成第1差动对的第1导电型的第1、第2晶体管213、214；串联连接在低电位电源VSS和所述第1差动对之间的第1开关511和第1电流源215；控制端子并联连接到形成所述第1差动对的非反转输入端子的第1导电型的第1晶体管，向控制端子施加第1控制电压BN的第1导电型的第3晶体管216；以及所述第1差动对的负载电路211、212。还包括第2差动电路，该差动电路配有：形成第2差动对的第2导电型的第4、第5晶体管223、224；串联连接在高电位电源VDD和所述第2差动对之间的第2开关521和第2电流源225；控制端子并联连接到形成所述第2差动对的非反转输入端子的第2导电型的第4晶体管，向控制端子施加第2控制电压的第2导电型的第6晶体管226；以及所述第2差动对的负载电路221、222。

所述第1差动对和所述第2差动对的非反转输入端子被连接到共用的输入端子1，所述第1差动对和所述第2差动对的反转输入端子被连接到共用的输出端子2。对于控制端子形成非反转输入端子的所述第1、第2差动对的各自所述第1、第4晶体管213、223截止的各自的电压范围，设定所述第1、第2控制电压BN、BP，使得对所述非反转输入端子的输入电压可使附加在所述第1、第2差动对上的所述第3、第6晶体管216、226分别导通。

配有：充电电路，包括在高电位电源VDD和输出端子2之间串联连接第3开关531，将所述第1差动电路的输出信号输入到控制端子的第2导电型的第7晶体管311；已经放电电路，包括在低电位电源VSS和所述输出端子之间串联连接到第4开关541，将所述第2差动电路的输出信号输入到控制端子的第1导电型的第8晶体管321。而且，配有跟随器型放电电路，具有：在输出端子2和低电位电源VSS之间连接的跟随器结构的第2导电型的第9晶体管412；以及插入在所述输入端子1和所述低电位电源VSS之间，由第5恒流源414驱动，控制端子连接到所述跟随器结构的第9晶体管412的控制端子的以二极管方式连接的第2导电型的第10晶体管411。而且，包括跟随器型充电电路，具有第2导电型的第12晶体管421，该晶体管插入在输出端子2和高电位电源VDD之间连接的跟随器结构的第1导电型的第11晶体管422和高电位电源VDD及输入端子1之间，由第6恒流源424驱动，控制端子连接到所述跟随器结构的第11晶体管422的控制端子的以二极管方式连接。

在本发明的实施方式中，包括：插入在所述跟随器结构的第9晶体管412和所述低电位电源之间的第7开关553；在所述第10晶体管411和所述低电位电源之间，与所述第5恒流源414串联连接的第8开关552；以及在所述第10晶体管411和所述高电位电源之间串联连接的第9开关551和第7恒流源413。还包括：在跟随器结构的第11晶体管422和高电位电源间插入的第10开关563；在所述第12晶体管421和所述高电位电源之间与所述第6恒流源424串联连接的第11开关562；以及在所述第12晶体管和所述低电位电源之间以串联方式连接的第12开关561和第8恒流源423。

包括进行以下控制的部件：将一个输出期间至少分成两个期间，在进行高位电压驱动时，在第1驱动期间，使所述第1、第3、第7、第8、第9开关511、531、553、552、551截止，使所述第2、第4、第10、第11、第12开关521、541、563、562、561导通，在第2驱动期间，使所述第1、第3、第7、第8、第9开关导通，使所述第2、第4、第10、第11、第12开关截止，在进行低位电压驱动时，在第1驱动期间，使所述第1、第3、第7、第8、第9开关导通，使所述第2、第4、第10、第11、第12开关截止，在第2驱动期间，使所述第1、第3、第7、第8、第9开关截止，使所述第2、第4、第10、第11、第12开关导通。

包括进行以下控制的部件：将一个输出期间至少分成两个期间，在进行高位电压驱动时，在第1驱动期间，使所述第1、第3、第7、第8、第9、第10、第11、第12开关511、531、553、552、551、563、562、561截止，使所述第2、第4开关521、541导通，在第2驱动期间，使所述第1、第3、第7、第8、第9开关511、531、553、552、551导通，使所述第2、第4、第10、第11、第12开关521、541、563、562、561截止，在进行低位电压驱动时，在第1驱动期间，使所述第1、第3开关导通，使所述第2、第4、第7、第8、第9、第10、第11、第12开关截止，在第2驱动期间，使所述第1、第3、第7、第8、第9开关截止，使所述第2、第4、第10、第11、第12开关导通。

作为液晶、EL(场致发光)元件等的显示装置的数据线的驱动电路，本发明的显示装置配有由上述两个电压跟随电路构成的驱动电路。

【实施例】

为了更详细地说明上述本发明的实施方式，以下参照附图来说明本发明的实施例。图1是表示本发明第1实施例的结构的图。

参照图1，该实施例的差动电路包括p沟道晶体管对101、102，以及n沟道晶体管对103、104，p沟道晶体管对101、102的源极被共用连接，在其共用连接点(节点)和高电位电源VDD之间，并联连接开关111和恒流源105，在p沟道晶体管对101、102的栅极间，配有串联连接的开关112、113，使p沟道晶体管对101、102的漏极和n沟道晶体管对103、104的漏极相互连接。

n沟道晶体管对103、104的源极被共用连接，在其共用连接点和低电位电源VSS之间，开关120和恒流源106并联连接，在n沟道晶体管对103、104的栅极间，配有串联连接的开关118、119。而且，在开关112和p沟道晶体管101的栅极的连接点、以及开关118和n沟道晶体管103的栅极的连接点之间配有串联连接的开关114和116。在开关113和p沟道晶体管102的栅极的连接点、以及开关119和n沟道晶体管104的栅极的连接点之间配有串联连接的开关115和117。开关113和112的连接点与开关118和119的连接点相连接，而且，连接到p沟道晶体管102的漏极和n沟道晶体管104的漏极的连接点。在开关114和开关116的连接点、开关115和开关117的连接点上，分别连接差动输入端子VinP、VinM，p沟道晶体管101的漏极和n沟道晶体管103的漏极的连接点连接到输出端子dfout。

这样，本实施例的差动电路包括p沟道晶体管对101、102和n沟道晶体管对103、104和连接切换部件(开关111～120)，具有一个晶体管对成为将两个输入电压VinP、VinM进行差动输入的差动对，另一个晶体管对成为形成输入端和输出端分别连接到所述差动对的输出对的负载的电流镜电路的结构，通过连接切换部件，可切换差动对和电流镜对的导电型。P沟道型和n沟道型晶体管对的各自晶体管对，通过连接切换装置，可以切换差动对和电流镜对，在一方为差动对时，另一方为电流镜电路。

图2是说明在该实施例的差动电路中，形成连接切换部件的图1的各开关的控制方法的图。在图2中，表示连接切换部件的两个连接状态(连接切换1、连接切换2)。

在连接切换1状态下，使开关111、112、113、116、117导通，使开关114、115、118、119、120截止。

此时，n沟道晶体管对103、104成为共用连接的源极被连接到电流源106并被驱动，从栅极差动输入两个输入电压VinP、VinM的差动对，p沟道晶体管对101、102成为栅极被共用连接，晶体管102的漏极和栅极被连接(以二极管方式连接的晶体管102形成电流镜的电流输入侧)，输入端和输出端分别连接到差动对的输出对而形成负载的电流镜电路，差动电路中流过的电流由电流源106控制。

另一方面，在连接切换2状态下，使开关111、112、113、116、117截止，使开关114、115、118、119、120导通。此时，p沟道晶体管对101、102成为差动输入两个输入电压VinP、VinM的差动对，n沟道晶体管对103、104成为输入端和输出端分别连接到差动对的输出对而形成负载的电流镜电路，差动电路中流过的电流由电流源105控制。

再有，差动电路的输出信号从晶体管101的漏极和晶体管103的漏极的共用连接点取出，对于连接切换1和连接切换2的连接状态是相同的。

此外，差动电路对于使差动对的至少一个晶体管截止的差动输入电压为非有源性，所以最好是控制连接切换1、2，使得稳定状态下的差动电路不是非有源性。具体地说，在连接切换1时，n沟道晶体管对103、104为差动对，所以将低位电源VSS以上高出n沟道晶体管对103、104的阈值电压的电压作为下限，由此进行控制，使得对于高电位侧的差动输入电压VinP、VinM进行动作。在连接切换2时，p沟道晶体管对101、102为差动对，所以将高位电源VDD以下低于p沟道晶体管对101、102的阈值电压的电压作为上限，由此进行控制，使得对于低电位侧的差动输入电压VinP、VinM进行动作。而且，在设置连接切换电压Vm时，将Vm设定为上述上限和下限之间的电压，进行切换控制，使得对于Vm以上的高电位侧的差动输入电压为连接切换1的状态，对于低于Vm的低电位侧的差动输入电压为连接切换2的状态。

图3(A)、图3(B)是图2的连接切换1、2中的图1的等效电路(省略差动电路的输出端子)。下面说明本发明的差动电路的作用。设晶体管对101、102和103、104分别为同极性，并且晶体管特性相同。此外，设输入电压VinP为差动对可动作的规定电压，输入电压VinM为电位变动容易的电压。此时，在图3(A)、图3(B)中，通过电流镜电路，相等的漏极电流流过差动对晶体管，差动对晶体管的栅极-源极间电压稳定在相等的状态，所以在稳定状态下VinP＝VinM。

下面，在本发明的一实施例中，说明因制造工艺等使同一极性的晶体管对的特性相互偏差的情况。这里，以n沟道晶体管103的特性偏离标准特性的情况为例来说明。

图3(C)、图3(D)是表示相对于形成差动对和电流镜电路的晶体管101、102、103、104的各自的栅极-源极间电压的导通动作区域的漏极电流特性(Ids-Vgs特性)的图。在图3(C)、图3(D)中，实线表示标准特性，虚线表示从标准特性向阈值电压增加方向偏离的n沟道晶体管103的特性。

在连接切换1状态下，参照图3(A)、图3(C)，p沟道晶体管101、102构成电流镜电路，向形成差动对的n沟道晶体管103、104供给相等的漏极电流Ids101、Ids102(Ids101＝Ids102)。

nMOS差动晶体管对103、104的栅极-源极间电压分别由漏极电流Ids101、Ids102确定。在图3(C)所示的例中，供给使晶体管103的栅极-源极间电压Vgs103比晶体管104的栅极-源极间电压Vgs104大的输入电压VinM的状态为稳定状态。

此时，n沟道晶体管103、104的栅极-源极间电压之差为输入电压VinP、VinM的电压差，以下的关系成立。

VinP-VinM＝Vgs103-Vgs104＞0    …(4)

另一方面，在连接切换2中，参照图3(B)、图3(D)，n沟道晶体管103、104构成电流镜电路，向形成差动对的p沟道晶体管101、102分别供给不同的漏极电流Ids103、Ids104。pMOS差动晶体管对101、102的栅极-源极间电压(分别为负的值)分别由漏极电流Ids103、Ids104确定。在图3(D)所示的例中，供给使晶体管102的栅极-源极间电压Vgs102绝对值比晶体管101的栅极-源极间电压Vgs101大的输入电压VinM的状态为稳定状态。此时，p沟道晶体管101、102的栅极-源极间电压之差为输入电压VinP、VinM的电压差，以下的关系成立。

VinP-VinM＝Vgs101-Vgs102＞0    …(5)

从以上可知，连接切换1、2的稳定状态中的输入电压VinP、VinM的电压差(VinP-VinM)都为正。

这对于n沟道晶体管103的晶体管特性的偏差来说，表示连接切换1、2中的(VinP-VinM)的偏移方向相同，可以将连接切换造成的(VinP-VinM)的偏移偏差抑制得小。

特别是通过设定晶体管101、102、103、104的各个极性的晶体管尺寸，使得对于相同漏极电流的Ids-Vgs特性曲线的斜率(ΔIds/ΔVgs的绝对值)充分相等，即极性间的Ids-Vgs特性大致线对称，可以使连接切换1、2各自的(VinP-VinM)的偏差大小充分相等。

在上述说明中，举例说明了n沟道晶体管103的阈值电压向增加方向偏移的情况(Vtn+ΔVtn)，但即使在晶体管101、102、103、104的某一个元件从标准特性偏移时，都使连接切换1、2中的(VinP-VinM)的偏移方向相等，即使进行连接切换，也可以将(VinP-VinM)的偏移偏差抑制得小。

即，本发明的差动电路即使在构成差动对和电流镜电路的四个晶体管的任何一个从标准特性偏移时，连接切换1、2中的(VinP-VinM)的偏移方向仍相等，即使进行连接切换，也可以将(VinP-VinM)的偏移偏差抑制得小。

再有，在不是上述那样的连接切换，分别准备与图3(A)、图3(B)相同结构的两个差动电路，对其进行切换时，构成差动对和电流镜电路的晶体管为8个(参照图15的现有电路)。在这样的结构中，产生对于晶体管特性偏差的两个差动电路的(VinP-VinM)的偏移方向不同的情况，不能将两个差动电路的切换造成的(VinP-VinM)的偏移偏差抑制得小。

图4是表示构成本发明第2实施例结构的图，表示将图1的差动电路的各开关由MOS晶体管来构成的一例的图。在图4中，开关控制信号S1、S2用低电平(L)或高电平(H)来控制。

而且，进行(S1、S2)＝(H、L)控制时为连接切换1的状态，进行(S1、S2)＝(L、H)控制时为连接切换1的状态。再有，S1B、S2B分别为S1、S2的反转信号。

只要能够进行连接、断路控制，则可以是任意的开关。在图4中，表示了晶体管数少(减少元件数)、可获得节省面积的结构。首先，一端与高电位电源VDD、低电位电源VSS连接的开关111和开关120可以分别由单体的p沟道晶体管和n沟道晶体管构成。

此外，开关112、113也可以分别由单体的p沟道晶体管构成。其理由是，开关112、113变为导通状态是连接切换1的状态，p沟道晶体管101、102构成电流镜电路的情况。此时的p沟道晶体管101、102的栅极电位成为比较接近高电位电源电压VDD的固定的电位。例如，在设定电流源106的电流值较小情况下的连接切换1的状态中的p沟道晶体管101、102的栅极和高电位电源端子VDD的电位差变为很接近p沟道晶体管101、102的阈值电压的电压，可认为p沟道晶体管101、102的栅极电位相对于电源电压范围充分接近高位电源电压VDD。因此，由单体的p沟道晶体管构成开关112、113，如果向各自的栅极提供低电位电源电压VSS后导通，提供高电位电源电压VDD后截止，则可以完全具有开关的功能。

同样，开关118、119也可分别由单体的n沟道晶体管构成。开关118、119变为导通状态，是在连接切换2的状态下n沟道晶体管103、104构成电流镜电路的情况，此时的n沟道晶体管103、104的栅极电位变成比较接近低电位电源电压VSS的固定电位。

再有，图1的开关114、115、116、117在一端连接到输入端子1或2，以任意的电压提供输入电压VinP、VinM时，由CMOS开关构成。

在图4中，电流源105由源极连接到高电位电源VDD，向栅极输入偏置电压BIASP，漏极连接到晶体管101和102的共用源极的p沟道晶体管构成，电流源106由源极连接到低电位电源VSS，向栅极输入偏置电压BIASN，漏极连接到晶体管103和104的共用源极的n沟道晶体管构成。偏置电压BIASP、BIASN也可以按照需要来改变偏置电平。例如，在使差动电路停止时，使(S1、S2)＝(L、L)，使晶体管111、120截止，同时将偏置电压BIASP切换成高电位电源VDD，使电流源晶体管105非有源化，将偏置电压BIASN切换为低位电源电压VSS，使电流源晶体管106非有源化，将差动电路内部的电流完全断路，可以抑制功率消耗。

下面说明本发明的另一实施例。图5是表示本发明第3实施例的结构的图。在图5中，表示使用图1的差动电路构成的驱动电路的结构。即，在图5中，晶体管101、102、103、开关111～120、电流源105、106构成的差动电路与图1所示的差动电路相同。此外，图6是表示图5的驱动电路的控制方法一例的图。

参照图5，该驱动电路是接受图1所示的差动电路的输出后进行动作的包括两个放大级510、520的反馈型放大电路。在图5中，将输入电压Vin(图1中输入电压VinP)和输出电压Vout(图1中输入电压VinM)输入到差动电路的两个输入端子(差动输入端子)。

此外，放大级510是使输出端子2快速充电的充电用放大级，放大级520是使输出端子2快速放电的放电用放大级。再有，在充电用放大级510、放电用放大级520的结构中，参照图8等将在后面说明。下面参照图6，说明图5的驱动电路的动作。

在图6中，在连接切换1的状态下，使差动电路的开关111、112、113、116、117导通，使开关114、115、118、119、120截止，使放大级510有源化(可动作)，放大级520非有源化(停止)。

而且，在输出端子电压Vout与期望的电压相比为低电位时，通过与输入端子电压Vin和输出端子电压Vout的电压差相应的差动电路的动作和放大级510的充电作用，可以使输出端子电压Vout上升至期望的电压。

另一方面，在连接切换2的状态下，使差动电路的开关111、112、113、116、117截止，使开关114、115、118、119、120导通，使放大级510非有源化(停止)，放大级520有源化(可动作)。

而且，在输出端子电压Vout与期望的电压相比为高电位时，通过与输入端子电压Vin和输出端子电压Vout的电压差相应的差动电路的动作和放大级520的放电作用，可以使输出端子电压Vout下降至期望的电压。

差动电路的输出对于放大级510、520是共用的，所以也可以设置复位电路，在放大级510、520各自的动作开始时，在最合适的差动电路的输出电压不同时，在连接切换1和连接切换2的各自状态的开始时，将差动电路的输出电压复位到各自最合适的电压。

此外，在图6中，在进行期望的电压驱动的一个输出期间中，表示在连接切换1或连接切换2的某一个的状态下进行驱动的情况，但该情况适用于将高位侧电压和低位侧电压交替驱动的应用例。在按任意的顺序来驱动任意的电压情况等时，在一个输出期间中，也可以将连接切换1和连接切换2进行切换驱动。这种情况下，进行控制，使得至少在高位侧电压的稳定驱动时为连接切换1的状态，在低位侧电压的稳定驱动时为连接切换2的状态。

在图5所示的驱动电路中，如果差动电路的p沟道晶体管对101、102和n沟道晶体管对103、104各自同极性的晶体管特性相同，在连接切换1、2的各状态下，具有将与输入电压Vin相等的电压作为Vout输出到输出端子2的结构，则此时将输入端子电压Vin(图1中输入电压VinP)和输出端子电压Vout(图1中输入电压VinM)输入到差动电路的两个输入端子，变为Vin＝Vout的稳定状态。

因此，这种情况下，参照图3说明的事项在图5所示的驱动电路中也照样适用，即使在因制造工艺等造成差动电路的同极性晶体管对的特性产生偏差时，连接切换1、2中的(Vin-Vout)的偏移方向也相同，即使进行连接切换，也可以将(Vin-Vout)的偏移偏差抑制得小。

再有，晶体管特性的偏差有时也产生在放大级510、520中，但由此产生的影响非常小，所以只要考虑差动电路的晶体管对的特性偏差，作为作用的说明就足够了。

另一方面，图15所示的驱动电路也是可以将与输入电压Vin相等的电压作为Vout输出到输出端子2上的电压跟随电路，但电压跟随电路901、902分别包含各自的差动电路来构成，所以在对电压跟随电路901、902进行切换驱动时，对于晶体管特性的偏差的(Vin-Vout)的偏移方向是任意的，不能将该偏差抑制得小。

即，图5的驱动电路与图15的驱动电路相比，可以将对于晶体管特性的(Vin-Vout)的偏移偏差抑制得小。液晶显示装置的灰度电压的放大器，保证按照液晶的特征设置的灰度电平的电压间隔对于灰度显示特别重要的。因此，在这样的放大器(驱动电路)中，谋求输出偏差几乎不因灰度而变化，即输出偏差的灰度间的偏差充分小。

在这方面，图5所示的驱动电路可将对于晶体管特性偏移的(Vin-Vout)的偏移偏差抑制得小，适合于液晶显示装置的灰度电压的放大器。

图7是说明图5的驱动电路动作的图，示出了相对于基准电平，用图5的驱动电路驱动高电位侧的高位电平VL1和低电位侧的低位电平VL2的情况下的期待值和包含偏差的输出值。下面参照图7，详细说明对于图5的驱动电路的晶体管特性偏移的(Vin-Vout)的偏移偏差。

在图7中，在期待值没有晶体管特性偏差时，有Vout＝Vin，包含偏差的输出值是具有晶体管特性偏差情况下的Vout。

为了评价连接切换1、2的切换造成的偏移偏差，高位电平VL1在连接切换1的状态下驱动图5的驱动电路，低位电平VL2为在连接切换2的状态下进行驱动的电平，设各自的偏差为±ΔVL1、±ΔVL2。

可以通过两个灰度电平的振幅差偏差是否充分小来判断是否保证了灰度电平的电压间隔。

在图5的驱动电路中，由于连接切换1、2中的(Vin-Vout)的偏移方向相同，所以图7中的两个电压电平VL1、VL2的振幅差偏差为

{(VL1+ΔVL1)-(VL2+ΔVL2)}    …(6)

或

{(VL1-ΔVL1)-(VL2-ΔVL2)}    …(7)

因此，振幅差偏差的最大值根据两者之差的绝对值求出，可由下式(8)得到。

|2×(ΔVL1-ΔVL2)|           …(8)

即，在图5所示的驱动电路中，将连接切换1和连接切换2进行切换驱动时的振幅差偏差表示取得在连接切换1、2的各状态中产生的偏差的绝对值差的2倍的偏差的情况。

与图16说明的图15的驱动电路的振幅差偏差的最大值{2×(ΔVL1+ΔVL2)}(参照式(3))比较，以下的关系是明确的。

|2×(ΔVL1-ΔVL2)|≤{2×(ΔVL1+ΔVL2)}    …(9)

因此，与图15的驱动电路相比，可知图5的驱动电路可以将对于晶体管特性偏移的(Vin-Vout)的偏移偏差抑制得小。

此外，为了使连接切换1、2的各状态的偏差ΔVL1、ΔVL2尽量相等，如果将PMOS晶体管101、102、以及NMOS晶体管103、104的极性间的Ids-Vgs(漏极电流和栅极-源极间电压)特性以大致线对称来设计，则图5的驱动电路可以使振幅差偏差充分小。

下面说明本发明的另一实施例。图8是表示本发明第4实施例的结构的图。在图8中，表示使用图1的差动电路构成的驱动电路的结构。即，在图8中，晶体管101、102、103、104、开关111～120、电流源105、106构成的差动电路与图1所示的差动电路相同。

充电用放大级210A包括：栅极接受差动电路的输出信号3(晶体管101和103的漏极的连接点节点的电压)，漏极连接到输出端子2的p沟道晶体管211A；插入在晶体管211A的源极和高电位电源VDD之间的开关213A；以及在晶体管211A的漏极和低电位电源VSS之间以串联方式连接的开关214A和电流源212A。在输出端子2(晶体管211A的漏极输出)和晶体管211A的栅极间反馈连接有电容C1，进行输出端子2的上升电压波形的波形整形。而且，包括具有插入在高电位电源VDD和晶体管211A的栅极间的开关531的复位电路530。

放电用放大级220A包括：栅极接受差动电路的输出信号，漏极连接到输出端子2的n沟道晶体管221A；插入在晶体管221A的源极和低电位电源VSS之间的开关223A；以及在晶体管221A的漏极和高电位电源VDD之间以串联方式连接的开关224A和电流源222A。在输出端子2(晶体管221A的漏极输出)和晶体管221A的栅极间反馈连接有电容C2，进行输出端子2的下降电压波形的波形整形。而且，包括具有插入在低电位电源VSS和晶体管221A的栅极间的开关541的复位电路540。

在图8中，差动电路的输出端子3连接到放大级210A、220A，与差动电路的输出相对应，放大级210A、220A动作，可以将与输入端子Vin相等的电压从输出端子2作为输出电压(输出端子电压)Vout输出。将输入端子电压Vin(图1中输入电压VinP)和输出端子电压Vout(图1中输入电压VinM)输入到差动电路的两个输入端子，成为反馈型放大电路的结构。

而差动电路的输出(晶体管101和103的漏极连接点)对于放大级210A和220A为共用的。而且，设置复位电路530、540，在使放大级210A、220A动作前，将差动电路的输出信号3进行复位。

图9是表示图8所示的第4实施例的驱动电路中的连接切换1的输出期间和连接切换2的输出期间的各开关控制的实施例的图。以下，参照图9，说明图8的驱动电路的动作。

在连接切换1的输出期间，使差动电路的开关111、112、113、116、117导通，使开关114、115、118、119、120截止。而在输出期间的开头，使复位电路530的开关531导通，如在高位电源电压VDD上很短的时间(在称为‘复位期间’的期间，进行预充电。在图9中为※1)表示差动电路的输出3那样，该复位期间可以是尽可能对差动电路的输出3进行复位的期间。在该期间，放大级210A为非有源性。

然后，开关531截止并结束复位期间，然后，开关213A、214A导通，使放大级210A有源化(动作)。此时，图8的驱动电路与图16的电压跟随电路910(开关951、952、953导通的状态)等效。因此，在连接切换1的输出期间的驱动电路中，输入端子电压Vin变为Vin＞Vout时，差动电路的输出信号电压下降，p沟道晶体管211A导通，可以较大的充电能力将输出端子电压Vout高速上升至Vin。

在输入端子电压Vin为Vin＜Vout时，差动电路的输出信号电压上升，p沟道晶体管211A截止，通过电流源212A的放电作用，将输出端子电压Vout下降至Vin。

该实施例的复位电路530具有防止在连接切换1和连接切换2的切换前后产生输出噪声的作用效果。例如，在连接切换之前，在差动电路的输出电压为低电位时，在连接切换后，由于放大级210A的p沟道晶体管211A瞬间导通而与输入端子电压Vin无关，所以可能输出端子电压Vout变化，产生输出噪声。

但是，在本实施例中，通过复位电路530对差动电路的输出3进行复位，使得p沟道晶体管211A为截止状态，从而可以防止这样的输出噪声。在图8中，示出了通过开关531进行复位的例子，但毫无疑问，其他结构也可以。差动电路的开关111、112、113、116、117与开关213A、214A同步导通就可以。

另一方面，在连接切换2的输出期间，使差动电路的开关111、112、113、116、117截止，使开关114、115、118、119、120导通。而在输出期间的开头，使复位电路540的开关541导通，如在低位电源电压VSS上很短的时间(在称为‘复位期间’的期间，进行预充电。在图9中为※1)表示差动电路的输出3那样，该复位期间也可以是尽可能对差动级的输出进行复位的时间。在该期间，放大级220A为非有源性。

然后，开关531截止并结束复位期间，然后，开关223A、224A导通，使放大级220A有源化(动作)。此时，图8的驱动电路与图15的电压跟随电路920(开关951、952、953导通的状态)等效。

因此，在连接切换2的输出期间的图8的驱动电路中，在输入端子电压Vin为Vin＜Vout时，差动电路的输出信号电压上升，n沟道晶体管221A导通，能以大的放电能力将Vout高速降低至Vin。

而输入端子电压Vin变为Vin＞Vout时，差动电路的输出信号电压下降，n沟道晶体管221A截止，通过电流源222A的充电作用，将输出端子电压Vout上升至输入端子电压Vin。

该实施例的复位电路540具有防止连接切换前后的输出噪声的作用效果。例如，在连接切换之前，在差动电路的输出电压为高电位时，在连接切换后，由于放大级220A的n沟道晶体管211A瞬间导通而与输入端子电压Vin无关，所以可能Vout变化，产生输出噪声。

但是，在本实施例中，通过复位电路540对差动电路的输出3进行复位，使得n沟道晶体管211A为截止状态，从而可以防止这样的输出噪声。在图8中，示出了通过开关541进行复位的例子，但毫无疑问，其他结构也可以。差动电路的开关114、115、118、119、120与开关223A、224A同步导通就可以。

图8的驱动电路具有与图5的驱动电路同样的输出特性，即使在因制造工艺等造成差动电路的晶体管对的特性从标准特性偏移时，连接切换1、2中的(Vin-Vout)的偏移方向也相同，即使进行连接切换，也可以将(Vin-Vout)的偏移偏差抑制得小。因此，该驱动电路适用于液晶显示装置的灰度电压的放大器等。

下面，说明本发明的第5实施例。图10是表示本发明第5实施例的结构的图，是表示图5的驱动电路的另一电路结构的图。在图10中，放大级310将图8的放大级210A的电流源212A和开关214A置换为电路410，放大级320将图8的放大级220A的电流源222A和开关224A置换为电路420来构成，其他结构与图8相同。

参照图10，差动电路将输入端子1的电压(输入端子电压)Vin和输出端子2的电压(输出端子电压)Vout进行差动输入。

放大级310配有跟随器型放电电路410，它具有：连接在高电位电源VDD和输出端子2之间，将所述差动电路的输出信号输入到栅极的p沟道晶体管311(充电电路)；连接在输出端子2和低电位电源VSS之间的跟随器结构的p沟道晶体管412；以及插入在输入端子1和低电位电源VSS之间，由恒流源414驱动，栅极连接到跟随器结构的晶体管412的栅极上的以二极管方式连接的p沟道晶体管411。而且，放大级310包括：插入在晶体管412和低电位电源VSS之间的开关553；在晶体管411和低电位电源VSS之间与恒流源414串联连接的开关552；以及在晶体管411和高电位电源VDD之间以串联方式连接的开关541和恒流源413。

放大级320配有跟随器型充电电路420，它具有：连接在低电位电源VSS和输出端子2之间，将所述差动电路的输出信号输入到栅极的n沟道晶体管321(放电电路)；连接在输出端子2和高电位电源VDD之间的跟随器结构的n沟道晶体管422；以及插入在高电位电源VDD和输入端子1之间，由恒流源424驱动，栅极连接到跟随器结构的晶体管422的栅极上的以二极管方式连接的n沟道晶体管421。放大级320包括：插入在晶体管422和高电位电源VDD之间的开关563；在晶体管421和高电位电源VDD之间与恒流源424串联连接的开关562；以及在晶体管421和低电位电源VSS之间以串联方式连接的开关561和恒流源423。在图10中，差动电路以外的结构，即构成差动电路和反馈型充电电路的晶体管311、构成差动电路和反馈型放电电路的晶体管321、源极跟随放电电路410、源极跟随充电电路420，其细节记载在文献(基于特愿2000-402079的优先权主张申请特愿2001-373302，本申请时未公开)中。

在图10中，差动电路的输出端子3也连接到放大级310、320，按照差动电路的输出，使放大级310、320动作，可以将与输入电压Vin相等的电压作为Vout输出到输出端子2。

输入端子电压Vin(图1中输入电压VinP)和输出端子电压Vout(图1中输入电压VinM)被输入到差动电路的两个输入端子，成为反馈型放大电路的结构。此外，差动电路的输出对于放大级310、320是共用的，设置复位电路530、540，在使放大级310、320动作前，对差动电路的输出进行复位。

源极跟随放电电路410包括：以二极管方式连接、源极接受输入端子电压Vin的p沟道晶体管411；以及源极连接到输出端子2，栅极连接到p沟道晶体管411的栅极，漏极通过开关553连接到低位电源VSS的p沟道晶体管412。还包括：在p沟道晶体管411的源极和高电位电源VDD之间以串联方式连接的电流源413和开关551；以及在p沟道晶体管411的漏极和低位电源VSS之间串联连接的电流源414和开关552。

下面简单地说明源极跟随放电电路410的动作。再有，其细节可参照上述文献(基于特愿2000-402079的优先权主张申请特愿2001-373302)等。

源极跟随放电电路410的动作由开关551、552、553控制，在各开关导通时可动作，在各开关截止时动作停止。

在源极跟随放电电路410可动作状态下，在p沟道晶体管411、412的晶体管特性相等，电流源413、414控制的电流相等时，晶体管411、412的栅极电压变为从输入端子电压Vin偏移了栅极-源极间电压的电压。此时，如果Vin＜Vout，则p沟道晶体管412的栅极-源极间电压比阈值电压大，通过源极跟随动作产生的p沟道晶体管412的放电作用，将降低输出端子电压Vout。

通过输出端子电压Vout的下降，在p沟道晶体管412的栅极-源极间电压减小到阈值电压附近时，放电作用停止。这里，在电流源413、414控制的电流很小时，p沟道晶体管411的栅极-源极间电压也在阈值电压附近，所以通过p沟道晶体管412的源极跟随动作，使输出端子电压Vout下降至输入端子电压Vin附近。

而在Vin＞Vout时，p沟道晶体管412的栅极-源极电压变为使晶体管截止的值，所以对输出端子电压Vout的变动不起作用。

另一方面，源极跟随充电电路420包括：以二极管方式连接的、源极接受输入端子电压Vin的n沟道晶体管421；以及源极连接到输出端子2，栅极连接到n沟道晶体管421的栅极，漏极通过开关563连接到高电位电源VDD的n沟道晶体管422。还包括：在n沟道晶体管421的源极和低位电源VSS之间串联连接的电流源423和开关561；以及在n沟道晶体管421的漏极和高位电源VDD之间串联连接的电流源424和开关562。

下面简单地说明源极跟随充电电路420的动作。源极跟随充电电路420的动作由开关561、562、563控制，在各开关导通时可动作，在各开关截止时动作停止。

在源极跟随充电电路420可动作的状态下，在n沟道晶体管421、422的晶体管特性相等，电流源423、424控制的电流相等时，晶体管421、422的栅极电压变为从输入端子电压Vin偏移了栅极-源极间电压的电压。此时，如果Vin＞Vout，则n沟道晶体管422的栅极-源极间电压比阈值电压大，通过源极跟随动作产生的n沟道晶体管422的充电作用，使输出端子电压Vout上升。

然后，通过输出端子电压Vout的电压上升，在n沟道晶体管422的栅极-源极间电压减小到阈值电压附近时，充电作用停止。这里，在电流源423、424控制的电流很小时，n沟道晶体管421的栅极-源极间电压也在阈值电压附近，所以通过n沟道晶体管422的源极跟随动作，输出端子电压Vout上升至输入端子电压Vin附近。

而在Vin＜Vout时，n沟道晶体管422的栅极-源极电压变为使晶体管截止的值，所以对输出端子电压Vout的变动不起作用。

图11是表示图10所示的驱动电路中的连接切换1的输出期间和连接切换2的输出期间的各开关控制一例的图。以下，参照图11来说明图10的驱动电路的作用。

首先，在连接切换1的输出期间，使差动电路的开关111、112、113、116、117导通，使开关114、115、118、119、120截止。

而在输出期间的开头，使复位电路530的开关531导通，在很短的复位期间中将差动电路的输出3预充电到高位电源电压VDD。

然后，使开关531截止，结束复位期间，然后，使开关532、551、552、553导通，使放大级310动作。这里，如果输入端子电压Vin＞Vout，则差动电路的输出下降，使p沟道晶体管311导通，能够以大的充电能力将输出端子电压Vout高速地上升至输入端子电压Vin。

而如果输入端子电压Vin为Vin＜Vout，则差动电路的输出3的电压上升，使p沟道晶体管311截止，通过电路410的放电作用，使输出端子电压Vout降低至输入端子电压Vin。

源极跟随放电电路410具有源极跟随放电作用，所以输入端子电压Vin和输出端子电压Vout的电压差越大，其放电能力越大，随着输出端子电压Vout接近输入端子电压Vin，其放电能力下降。

此外，源极跟随放电电路410的源极跟随放电作用与Vin和Vout的电压差相对应，不延迟地瞬时动作。因此，即使在p沟道晶体管311的高速充电作用因反馈结构的响应延迟而产生过冲(Over shoot)时，源极跟随放电电路410也可迅速地抑制过冲，具有用Vin来稳定输出端子电压Vout的作用。

因此，图10所示的驱动电路不需要用于输出稳定化的相位补偿电容，或仅设置很小的相位补偿电容就可以实现输出稳定化。

另一方面，在连接切换2的输出期间，使差动电路的开关111、112、113、116、117截止，使开关114、115、118、119、120导通。而在输出期间的开头，使复位电路540的开关541导通，在很短的复位期间中将差动电路的输出3放电到低位电源电压VSS。

随后，使开关541截止并结束复位期间，然后使开关542、561、562、563导通，使放大级320动作。

这里，如果输入端子电压Vin＜Vout，则差动电路的输出上升并使n沟道晶体管321导通，能够以大的放电能力将输出端子电压Vout高速地降低至输入端子电压Vin。

而如果输入端子电压Vin为Vin＞Vout，则差动电路的输出下降并使n沟道晶体管321截止，通过源极跟随充电电路420的充电作用，使输出端子电压Vout上升至输入端子电压Vin。

由于源极跟随充电电路420具有源极跟随充电作用，所以Vin和Vout的电压差越大，充电能力越大，随着Vout接近Vin，充电能力下降。此外，源极跟随充电电路420的源极跟随充电作用与Vin和Vout的电压差相对应，没有延迟地瞬时动作。因此，即使在n沟道晶体管321的高速放电作用因反馈结构的响应延迟而产生下冲(under shoot)时，源极跟随充电电路420也可迅速地抑制下冲，具有用输入端子电压Vin来稳定输出端子电压Vout的作用。

因此，图10所示的驱动电路不需要用于输出稳定化的相位补偿电容，或仅设置很小的相位补偿电容就可以实现输出稳定化。

于是，在电压跟随器结构中，不需要用于输出稳定化的相位补偿电容成为本发明的主要特征之一。而且，很小的相位补偿电容被专门用于波形整形。

再有，复位电路530、540具有用与图8的驱动电路相同的原理来防止连接切换前后的输出噪声的效果。此外，也可以使差动电路的开关111、112、113、116、117与开关532、551、552、553同步导通。同样，也可以使差动电路的开关114、115、118、119、120与开关542、561、562、563同步导通。

图10所示的驱动电路具有与图5的驱动电路同样的输出特性，即使在因制造工艺等造成差动电路的晶体管对的特性从标准特性偏移时，连接切换1、2中的(Vin-Vout)的偏移方向也相同，即使进行连接切换，也可以将(Vin-Vout)的偏移偏差抑制得小。因此，图10所示的驱动电路适合于液晶显示装置的灰度电压的放大器等。

图12是表示图10所示的驱动电路的变形例。在图12中，有关差动电路以外的结构，其细节记载于文献(基于特愿2000-402079的优先权主张申请特愿2001-373302)中。与图10所示的结构相比，图12是减少了元件数的结构，是将图10的电路410置换成电路430，将图10的电路420置换成电路440的结构，其他结构与图10相同。

在图12中，具有与图10所示的元件相同作用的元件的参考标号相同。在图12中，追加有将漏极和源极分别连接到晶体管421的漏极和源极的晶体管419，以及将源极和漏极分别连接到晶体管411的源极和漏极的晶体管429，在各个晶体管419、429的栅极上施加规定的偏置电压BN、BP。

图13是表示图12的驱动电路中的连接切换1和输出期间和连接切换2的输出期间的各开关控制的例子的图。复位电路530、540的控制和作用与图10、图11相同而省略，以下说明复位期间结束后的情况。在连接切换1的输出期间，复位期间结束后使开关532、553导通，使p沟道晶体管311和电路430动作。此时，控制偏置电压BN而使得晶体管419截止，控制偏置电压BP而使得受电流源425控制的电流可流过高位电源VDD和输入端子1之间。由此，电路430与图10的电路410等效。另一方面，在连接切换2的输出期间，复位期间结束后使开关542、563导通，使n沟道晶体管321和电路440动作。此时，控制偏置电压BP而使得晶体管429截止，并控制偏置电压BN而使得受电流源415控制的电流流过低位电源VSS和输入端子1之间。由此，电路440与图10的电路420等效。因此，图12的驱动电路具有与图10的驱动电路同样的性能。

以下，说明图8、图10、图12所示的复位电路530、540。对差动电路的输出3进行复位的复位电路530、540也可以是图8、图10、图12所示的开关531、541以外的结构。图17是表示在构成图8所示的第4实施例的放大电路中，将复位电路530、540形成另一结构的一变形例的图。再有，在图17所示的电路结构中，复位电路530、540以外的结构与图8所示的结构相同。

参照图17，复位电路530包括：插入在高电位电源VDD、晶体管211A的栅极和电容C1的一端的连接点之间的开关531；以及插入在晶体管211A的栅极和电容C1的一端的连接点、以及差动电路的输出端子3之间的开关533。另一方面，复位电路540包括：插入在低电位电源VSS、晶体管221A的栅极和电容C2的一端的连接点之间的开关541；以及插入在晶体管221A的栅极和电容C1的一端的连接点、以及差动电路的输出端子3之间的开关543。开关533、543的作用是，在通过开关531、541的导通、截止的切换进行充电和放电的切换时，对差动电路的输出3进行复位，在进行充电和放电的切换时，防止输出端子Vout的不必用电压变动。

图18是说明复位电路的动作、作用的时序图，表示图17的开关111～120、213A～214A、531、533、541、543的导通、截止控制的动作定时。其中，对于差动电路的开关111～120，进行与图9所示的情况相同的控制，所以省略其说明。

参照图18，在连接切换1的状态下，使开关213A、214A、533、541导通，使开关223A、224A、531、543截止。由此，可进行放大级210A的充电动作。此时，放大级210A为非有源状态，使晶体管221A的栅极和电容C2放电至低电位电源VSS。

另一方面，在连接切换2的状态下，使开关213A、214A、533、541截止，使开关223A、224A、531、543导通。由此，可进行放大级220A的放电动作。此时，放大级220A为非有源状态，使晶体管211A的栅极和电容C1充电至高电位电源VDD。

在从连接切换1的状态切换为连接切换2的状态时(开关543导通，开关541截止)，差动电路的输出端子3和晶体管221A的栅极通过在连接切换1时放电至低电位电源VSS的电容C2，下降至低电位电源电压VSS附近，然后开始与输入端子电压Vin相应的放电动作。因此，放大级220A的动作不影响切换至连接切换2的状态之前的差动电路的输出端子3的电位，而从非有源状态迅速地开始动作，不产生噪声。

而在从连接切换2的状态切换为连接切换1的状态时(开关533导通，开关531截止)，差动电路的输出端子3和晶体管211A的栅极通过在连接切换2时充电至高电位电源VDD的电容C1，上升至高电位电源电压VDD附近，然后开始与输入端子电压Vin相应的充电动作。因此，放大级210A的动作不影响切换至连接切换1的状态之前的差动电路的输出端子3的电位，而从非有源状态迅速地开始动作，不产生噪声。

如图18所示，图17的复位电路530、540可以与差动电路的开关控制同步进行复位电路的开关控制。由此，可以缩减控制信号的数量。

再有，开关213A和开关531都具有使晶体管211A为非有源性的作用，所以除去开关213A，将晶体管211A的源极直接连接到高电位电源VDD的结构也可以。同样，开关223A和开关541都具有使晶体管221A为非有源性的作用，所以除去开关223A，将晶体管211A的源极直接连接到低电位电源VSS的结构也可以。

如以上那样，图17的复位电路530、540具有利用电容C1、C2来防止产生连接状态的切换前后的输出噪声的结构。而且，在图10和图12所示的驱动电路中，在将最合适的电容分别连接到晶体管311、321的栅极上时，也可以采用与图17所示电路同样的复位电路。或者，即使在不设置波形整形电容时，在晶体管211A、221A的尺寸大，栅极电容大到某种程度时，也可以采用与图17同样的复位电路。

图14的说明本发明第6实施例的图，是表示以本发明的驱动电路构成多输出的驱动电路的例子的图。本实施例可以用作液晶显示装置的驱动电路。作为输出电路100，可以使用以图10、图12等说明的各实施例的驱动电路。控制信号控制各驱动电路的开关。从设置在参照电压VH和VL间的分压电阻的抽头输出模拟灰度电压，包括解码器300、输出端子组400、输出级100。从电阻串200的各端子(抽头)生成的多个灰度电压中，对各输出按照图像数字信号由解码器300来选择灰度电压，由输出电路100放大，并驱动连接到输出端子400的数据线。在输出电路100中，即使切换n沟道差动对的差动电路和p沟道差动对的差动电路时，在稳定状态下，也可以使元件特性的偏差造成的输出偏移的方向相同，可以抑制振幅差偏差，由此，提高显示图像质量。

再有，上述实施例中说明的差动电路、放大电路(驱动电路)由MOS晶体管构成，在液晶显示装置的驱动电路中，例如也可以由多晶硅构成的MOS晶体管(TFT)构成。此外，上述实施例中说明的差动电路当然也可以采用双极晶体管。这种情况下，高电位电源侧的p沟道晶体管101、102由pnp晶体管构成，低电位电源侧的n沟道晶体管103、104由npn晶体管构成。在上述实施例中，表示了应用于集成电路的例子，但毫无疑问，将2对晶体管对切换成差动对和电流镜的电路结构，也可以采用分立式元件结构。

【实施例】

为了进一步详细地说明上述本发明的实施方式，下面参照附图说明本发明的实施例。

图19是表示本发明第7实施例的驱动电路的结构的图。该驱动电路具有与电压跟随电路的差动对的输入侧晶体管(进行输入信号电压输入的晶体管)并联，与该晶体管为相同导电型，连接将偏置电压提供给栅极的晶体管的结构。

参照图19，作为本发明一实施例的反馈型的放大电路包括差动电路和放大级310，差动电路包括：PMOS晶体管211、212组成的电流镜电路；NMOS晶体管对213、214组成的差动对；电流源215；以及控制端子上施加偏置电压BN，与晶体管213并联连接的NMOS晶体管216。即，包括：源极被共用连接后连接到恒流源215的一端，将输入端子电压Vin和输出端子电压Vout输入到各自的栅极，形成差动对的N沟道MOS晶体管213、214；源极连接到高电位电源VDD，各自的栅极被共用连接，漏极连接到MOS晶体管213、214的漏极的P沟道MOS晶体管211、212，MOS晶体管212的漏极和栅极相互连接，与MOS晶体管211一起构成电流镜，具有作为差动对的有源负载作用。在本发明的实施例中，包括漏极和源极分别连接到将输入端子1的电压Vin输入到栅极的NMOS晶体管213的漏极和源极，栅极上输入偏置电压BN的NMOS晶体管216。

电流镜电路的输出侧(晶体管211的漏极)和晶体管213的连接点节点作为差动电路的输出3被输入到放大级310，放大级310按照差动电路的输出3，来改变输出端子电压Vout。即，将并联连接的晶体管213、216的漏极和与作为电流镜的输出节点的晶体管211的漏极连接的节点连接到晶体管311的栅极，晶体管311的源极连接到高电位电源VDD，晶体管311的漏极连接到输出端子2，通过恒流源312连接到低电位电源VSS。

放大级310可为各种结构，但图19中形成最简单的结构，由控制端子接受差动电路的输出，源极连接到高电位电源VDD，漏极连接到输出端子的PMOS晶体管311，以及设置在输出端子和低电位电源VSS之间的电流源312构成。

下面说明图19所示的差动放大电路(驱动电路)的作用。再有，为了简化说明，设差动晶体管对213、214和晶体管216分别具有相同的特性，偏置电压BN为比晶体管213的阈值电压高的固定电压。

在图19中，在差动对的动作区域中，如果输入端子1的电压Vin上升，则NMOS晶体管213的漏极电流增大，输出电压3下降，因此，来自放大极310的PMOS晶体管311的漏极电流(充电电流)增大，输出端子2的输出端子电压Vout同相上升到输入端子电压Vin。相反，如果输入端子电压Vin下降，则输出端子电压Vout下降。即，使差动对的NMOS晶体管213的栅极端子连接到差动电路的非反转输入端子(+)。差动对的NMOS晶体管214的栅极端子被连接到反转输入端子(-)，图19所示的差动放大电路形成电压跟随器结构。

图20是表示对于图19的差动放大电路(驱动电路)的输入端子电压Vin的输出特性的图。参照图19和图20，在输入端子电压Vin的电压电平低于晶体管213的阈值电压时，晶体管213截止，但由于晶体管216导通(偏置电压BN比阈值电压Vt大)，所以输出端子电压Vout变为偏置电压BN。

输入端子电压Vin变得比晶体管213的阈值电压高后，晶体管213导通，但输入端子电压Vin在偏置电压BN以下，所以流入晶体管216的电流增大，对差动电路的输出变化起支配作用的是晶体管216的漏极电流。因此，输出端子电压Vout仍保持在偏置电压BN附近。

而且，输入端子电压Vin变为偏置电压BN以上后，这次流入晶体管213的电流增大，由于对差动电路的输出变化起支配作用的是晶体管213的漏极电流，所以输出端子电压Vout与输入端子电压Vin相等。

在输入端子电压Vin在偏置电压BN以上时，随着输入端子电压Vin变为高电位，差动晶体管对213、214的共用连接的源极电位也上升。由此，在输入端子电压Vin为超过了偏置电压BN的某个电压以上时，晶体管216的栅极-源极间电压VGS216变为晶体管216的阈值电压Vt以下，晶体管216变为截止状态(晶体管216的漏极无电流)。通过以上的作用，如图20所示，在图19的驱动电路的输入端子电压Vin为偏置电压BN以下时，有

Vout＝BN

在输入端子电压Vin为偏置电压BN以上时，有

Vout＝Vin

此外，图19的驱动电路的驱动速度在驱动开始时刻，输出端子电压Vout＞Vin时，通过电流源312以一定的放电能力，即

Vout＝BN或Vin

来驱动。

在驱动开始时刻，在输出端子电压Vout＜Vin时，通过晶体管311的充电作用，高速地以

Vout＝BN或Vin

来驱动。

下面说明本发明的另一实施例。图21是表示本发明第8实施例的结构的图。该电路也与差动对的输入侧的晶体管并联，与该晶体管为相同导电型并向栅极提供偏置电压BP的晶体管226相连接。更详细地说，参照图21，该反馈型的放大电路由差动电路和放大级320构成，差动电路包括：由MNOS晶体管221、222构成的电流镜电路；由PMOS晶体管对223、224构成的差动对；电流源225；以及在控制端子(栅极端子)上施加偏置电压，与晶体管223并联连接的NMOS晶体管226。

图21所示的电路是对图19所示的结构和差动对的晶体管的极性改换后的电路。即，包括：源极被共用连接后连接到恒流源225的一端，将输入端子电压Vin和输出端子电压Vout输入到各自的栅极，形成差动对的P沟道MOS晶体管223、224；以及源极与低电位电源VSS连接，各自的栅极被共用连接，漏极连接到低电位电源VSS，各自的栅极被共用连接，漏极连接到MOS晶体管223、224的漏极的n沟道MOS晶体管221、222，MOS晶体管222的漏极和栅极相互连接，与MOS晶体管221一起构成电流镜，具有作为差动对的有源负载的作用。在本发明的实施例中，包括漏极和源极分别连接到将输入端子1的电压Vin输入到栅极的PMOS晶体管223的漏极和源极，偏置电压BP输入到栅极上的PMOS晶体管226。

将电流镜电路的输出侧(晶体管221的漏极)和晶体管223的连接点节点作为差动电路的输出3输入到放大级320，放大级320根据差动电路的输出3，使输出端子电压Vout变化。即，并联连接的晶体管223、226的漏极和与作为电流镜的输出节点的晶体管221的漏极连接的节点被连接到晶体管321的栅极，晶体管321的源极与低电位电源VSS连接，晶体管321的漏极连接到输出端子2，通过恒流源322连接到高电位电源VDD。

图22是说明本实施例的动作的图。再有，在以下说明中，设差动晶体管对223、224和晶体管226分别为具有相同特性的晶体管，偏置电压BP为固定电压，其与高电位电源VDD的电位差(VDD-BP)比晶体管223的阈值电压的绝对值大。参照图21和图22，在输入端子电压Vin的电压电平处于从高电位电源VDD中减去晶体管223的阈值电压Vth233的绝对值后的范围以内时，晶体管223截止，而晶体管226导通(偏置电压BP比VDD-|Vth223|低；VDD-BP＞|Vth223|)，所以输出端子电压Vout成为偏置电压BP。

输入端子电压Vin比VDD-|Vth223|低时，晶体管223导通，但输入端子电压Vin在偏置电压BP以上时，流入晶体管226的漏极电流增大，对差动电路的输出变化起支配作用的是晶体管226的漏极电流。因此，输出端子电压Vout保持在偏置电压BP附近。

输入端子电压Vin变为偏置电压BP以下时，这时流入晶体管223的电流增大，对差动电路的输出变化起支配作用的是晶体管223的漏极电流，所以输出端子电压Vout变得与输入端子电压Vin相等。

在输入端子电压Vin在偏置电压BP以下时，随着输入端子Vin变为低电位，差动晶体管对223、224的共用连接的源极电位也下降。由此，输入端子电压Vin为低于偏置电压BP的某个电压以下，晶体管226的栅极-源极间电压变为阈值电压的绝对值|Vth223|以下，使晶体管226截止。通过以上作用，如图22所示，图21的驱动电路在输入端子电压Vin在偏置电压BP以上时，有

Vout＝BP

在输入端子电压Vin在偏置电压BN以上时，有

Vout＝Vin

此外，图21的驱动电路的驱动速度在驱动开始时刻输出端子电压Vout＜Vin时，通过电流源322按一定的充电能力，以

Vout＝BP或Vin来驱动。

在驱动开始时刻，在输出端子电压Vout＞Vin时，通过晶体管321的充电作用，高速地以

Vout＝BP或Vin来驱动。

下面说明本发明的第9实施例。图23是表示本发明第9实施例的结构的图。参照图23，图19所示的驱动电路是将图3所示的驱动电路的输入端子之间、输出端子之间共用连接的驱动电路，是将与输入端子电压Vin相等的电压作为Vout输出的驱动电路。在图23中，差动电路210和放大级310对应于图19所示的差动电路210和放大级310，差动电路220和放大级320对应于图21所示的差动电路220和放大级320，差动电路210的恒流源215和低位电位电源VSS间配有开关511，放大级310的晶体管311的源极通过开关531连接到高电位电源VDD，恒流源312通过开关532连接到低电位电源VSS。差动电路200的恒流源225和高电位电源VDD间配有开关521，放大级320的晶体管321的源极通过开关541连接到低电位电源VSS，恒流源322通过开关542连接到高电位电源VDD。

图24是表示图23所示的驱动电路的各开关511、531、532、521、541、542的导通和截止控制的一例的图，示出了按任意的顺序高速地进行任意电压的驱动的各开关控制的一例。即，在图24示出了在电源电压范围内的驱动中，高位电压电平驱动情况时的1个数据驱动期间和低位电压电平驱动时的1个数据驱动期间。

1个数据驱动期间由分别包含第1驱动期间和第2驱动期间的2阶段的驱动期间构成。在图24中，仅示出了第1驱动期间和第2驱动期间。再有，电源电压范围内的低位电压电平和高位电压电平的边界电压Vm设定在电压BN以上、电压BP以下的范围内。设电压BN、BP与图19、图21的说明条件相同。

参照图23和图24，说明本发明第9实施例的驱动电路的动作。

在图24中，在输入端子电压Vin为高位电压电平(Vin在Vm以上)时，首先在第1驱动期间，使开关511、531、532截止，开关521、541、542导通，使差动电路220和放大级320动作，在第2驱动期间，使开关511、531、532导通，开关521、541、542截止，使差动电路210和放大级310动作。即，等同于在第1驱动期间，使图21的驱动电路动作，在第2驱动期间使图19的驱动电路动作。

因此，参照表示图19和图21的驱动电路的输出特性的图20、图22，在第1驱动期间，在驱动开始时刻，如果输出端子电压Vout＞Vin，则放大级320的NMOS晶体管321动作，输出端子电压Vout被高速驱动至输入端子电压Vin以下(Vm≤Vin≤BP时Vout＝Vin，BP≤Vin≤VDD时Vout＝BP)。而在驱动开始时刻，如果输出端子电压Vout＜Vin，则放大级320的NMOS晶体管321截止，进行恒流源322的充电作用，但输出端子电压Vout仍在输入端子电压Vin以下，与该充电作用的强度无关。即，在第1驱动期间，无论驱动开始时刻的输出端子电压Vout的电压电平如何，输出端子电压Vout都被高速驱动至输入端子电压Vin以下。

然后，在第2驱动期间，在第1驱动期间结束时刻，输出端子电压Vout在输入端子电压Vin以下，所以放大级310的PMOS晶体管311动作，输出端子Vout相对于高位电压电平的输入端子电压Vin(Vm≤Vin＜VDD)，以Vout＝Vin被高速驱动。

此外，在图24中，在输入端子电压Vin为低位电压电平(Vin在Vm以下)时，首先在第1驱动期间，使开关511、531、532导通，使开关521、541、542截止，使差动电路210和放大级310动作，在第2驱动期间，使开关511、531、532截止，使开关521、541、542导通，使差动电路220和放大级320动作。即，等同于在第1驱动期间使图19所示的驱动电路动作，在第2驱动期间使图21所示的驱动电路动作。

因此，参照表示图19和图21的驱动电路的输出特性的图20、图22，在第1驱动期间，在驱动开始时刻，如果输出端子电压Vout＜Vin，则放大级310的PMOS晶体管311动作，输出端子电压Vout被高速驱动至Vin以上(VSS＜Vin≤BN时Vout＝BN，BN≤Vin≤Vm时Vout＝Vin)。而在驱动开始时刻，如果输出端子电压Vout＞Vin，则放大级310的PMOS晶体管311截止，进行恒流源312的放电作用，但输出端子电压Vout仍在输入端子电压Vin以上，与该放电作用的强度无关。即，在第1驱动期间，无论驱动开始时刻的输出端子电压Vout的电压电平如何，输出端子电压Vout都被高速驱动至输入端子电压Vin以上。

然后，在第2驱动期间，在第1驱动期间结束时刻，输出端子电压Vout变为输入端子电压Vin以上，所以放大级320的NMOS晶体管321动作，输出端子Vout相对于低位电压电平的输入端子电压Vin(VSS＜Vin≤Vm)，以Vout＝Vin被高速驱动。

如以上那样，在高位电压电平和低位电压电平的各自1数据驱动期间，与驱动开始时刻的输出端子电压Vout的电位无关，可以将输出端子电压Vout高速地驱动到与Vin相等的电压。

此外，上述作用的高速驱动通过PMOS晶体管311或NMOS晶体管321的动作来进行，所以即使将电流源312、322控制的电流抑制得小，也不影响驱动速度。因此，可以用低消耗功率来实现高速驱动。这也是本发明的优点。

而且，根据输入端子电压Vin的电平，通过适当地切换图24的高位电压电平和低位电压电平的控制，可以按任意的顺序高度地驱动电源电压范围内的任意电压。

具体地说，在用数字图像输入信号等来规定灰度电压电平等时，可以容易地实现根据数字信号来进行对应于高位电压电平或低位电压电平的开关控制。

此外，在图24所示的例中，说明了为了抑制消耗功率而仅使差动电路210和放大级310、或差动电路220和放大级320的某一个动作的情况。但是，在没有消耗功率问题时，在第2驱动期间，也可以构成使差动电路210和放大级310的组、以及差动电路220和放大级320的组双方动作的结构。但是，在这种情况下，需要适当地控制各自的栅极偏置，使得晶体管216、226的动作不影响Vout＝Vin的驱动。

图25是表示图23所示的驱动电路的各开关511、531、532、521、541、542的导通和截止控制的一例的图，改进了图24所示的实施例，实现了低消耗功率。

如参照图24说明的那样，在输入端子电压Vin为高位电压电平(Vin在Vm以上)时，在第1驱动期间，输出端子电压Vout在Vin以下驱动就可以，在输入端子电压Vin为低位电压电平(Vin为Vm以下)时，在第1驱动期间，输出端子电压Vout在Vin以上驱动就可以。

因此，在图25所示的例中，在输入端子电压Vin为高位电压电平的情况下，在第1驱动期间，使开关542保持截止。而在输入端子电压Vin为低位电压电平时，在第1驱动期间，使开关553保持截止。除此以外的开关控制与图24所示的例同样。

通过这样的开关的导通和截止控制，使第1驱动期间的各个电流源322、312的电流断路，可以降低消耗功率。

再有，通过使开关542、532截止，在低位电压电平、高位电压电平各自的第1驱动期间，通过反馈响应的延迟，多少会产生下冲或过冲，但在第2驱动期间，由于迅速地驱动到Vout＝Vin，所以没有任何问题。

为了容易明白图24和图25所示的例子，在图26至图29中示出四个有代表性的输出电压信号Vout的波形图形。在图26至图29中，设1个输出期间由第1驱动期间和第2驱动期间构成。而在前一输出期间中从以Vout＝Vin进行驱动的状态起，开始第1驱动期间。Vin仅表示从前一输出期间起变化的电平。

图26是输入端子电压Vin是低位电压电平，与偏置电压BN相比是低电位，但与前一输出期间相比为高电压情况下的驱动波形图形。

在第1驱动期间，差动电路210和放大级310动作，但即使Vin是比晶体管213的阈值电压低的电平，通过晶体管216的动作，Vout也瞬间上升至电压BN。

此时，在图24的控制情况下，Vout＝BN。而在图25的控制情况下，Vout因电压BN成为多少有些过冲的电压。

在第2驱动期间，差动电路220和放大级320动作，并通过放电动作，被迅速地驱动到Vout＝Vin进行。

图27是输入端子电压Vin为低位电压电平时，与偏置电压BN相比是高电位，与前一输出期间相比为高电压情况下的驱动波形图形。在第1驱动期间，差动电路210和放大级310动作，通过充电动作，使Vout迅速地上升到Vin附近。

此时，在图24所示的控制情况下，Vout＝Vin。而在图25所示的控制情况下，输出端子电压Vout成为比输入端子电压Vin多少有些过冲的电压。

在第2驱动期间，差动电路220和放大级320动作，通过放电动作，迅速地被驱动到Vout＝Vin。

图28是输入端子电压Vin从高位电压电平的前一输出期间起变化为低位电压电平，与偏置电压BN相比为低电位情况下的驱动波形图形。

在第1驱动期间，差动电路210和放大级310动作，但输出端子电压Vout与前一输出期间的电压相比几乎没有变化。此时，在图24所示的控制情况下，电流源312动作，在一定的放电能力下，输出端子电压Vout多少有些下降。

在图25所示的控制情况下，电流源312不动作，所以输出端子电压Vout仍为前一输出期间的电压。

在第2驱动期间，差动电路220和放大级320动作，通过放电动作，被迅速地驱动到Vout＝Vin。

图29是Vin是高位电压电平，与偏置电压BP相比是高电位，但与前一输出期间相比是低电压情况下的驱动波形图形。

在第1驱动期间，差动电路220和放大级320动作，但即使是使晶体管223截止那样的Vin电平，通过晶体管226的动作，输出端子电压Vout也瞬间下降到电压BP。

此时，在图24所示的控制情况下，Vout＝BP。而在图25所示的控制情况下，输出端子电压Vout成为与电压BP相比多少有些下冲的电压。

在第2驱动期间，差动电路210和放大级310动作，通过充电动作，被迅速地驱动到Vout＝Vin。

如以上那样，通过图24、或图25所示的开关的导通和截止控制，在图23的驱动电路中，可以按任意的顺序高速地驱动电源电压范围内的任意电压。再有，生成用于进行图24、或图25所示的开关切换控制的控制信号的电路可以设置在与图23所示的驱动电路不同的芯片上，也可以设置在同一芯片或基板上。

图30是表示本发明第10实施例的结构的图，是表示图23的驱动电路的变形例的图。参照图30，该实施例的驱动电路具有将图23的放大级310的电流源312和开关532置换成电路41，将图23的放大级320的电流源322和开关542置换为电路42的结构。其他的结构与图23相同。对与图23相同的结构部分使用与图23相同的元件标号。再有，将从图23的差动级210和放大级310中除了电流源312和开关532以外的部分作为电路11，将从图23的差动级220和放大级320中除了电流源322和开关542以外的部分作为电路12。

在图30中，与图23所示的结构同样，在两个差动电路中，分别设置与差动对的输入侧(Vin侧)晶体管213、223并联，受栅极偏置控制，同极性的晶体管216、226。

电路41包括：以二极管方式连接、源极上接受输入端子电压Vin的PMOS晶体管411；以及源极连接到输出端子2，栅极连接到PMOS晶体管411的栅极，漏极通过开关553连接到低位电源VSS的PMOS晶体管412。该电路还包括：在PMOS晶体管411的源极和高位电源VDD之间串联连接的电流源413和开关551；以及在PMOS晶体管411的漏极和低位电源VSS之间串联连接的电流源414和开关552。

以下简单说明电路41的动作。电路41的动作由开关551、552、553控制，在各开关导通时可动作，在各开关截止时停止动作。

在电路41为可动作状态中，在PMOS晶体管411、412的晶体管特性相等，电流源413、414控制的电流相等时，晶体管411、412的栅极电压成为从输入端子电压Vin起仅偏移栅极-源极间电压的电压。此时，如果Vin＜Vout，则PMOS晶体管412的栅极-源极间电压比阈值电压大，通过源极跟随动作产生的PMOS晶体管412的放电作用，使输出电压Vout下降。

然后，通过输出端子电压Vout的下降，PMOS晶体管412的栅极-源极间电压变小，在PMOS晶体管412的放电电流减小到与电路11的PMOS晶体管311的充电电流平衡的电平时变得稳定。这里，如果设计电路11、电路41，使得电流源413、414控制的电流为很小的电流，与Vout＝Vin时的PMOS晶体管311产生的充电电流相等，则在Vout＝Vin时PMOS晶体管412的放电电流和PMOS晶体管311的充电电流平衡，使输出端子电压Vout稳定。

而在Vin＞Vout时，PMOS晶体管412的栅极-源极间电压与Vout＝Vin的状态相比变小，放电作用下降。PMOS晶体管412的栅极-源极间电压达到阈值电压时，放电作用完全停止。因此，电路11的PMOS晶体管311的充电作用变为支配性的，输出端子电压Vout通过电路11上升到输入端子电压Vin。

这样，电路41具有在Vout＞Vin时产生强放电作用，随着Vout接近Vin，放电能力下降，使输出端子电压Vout稳定在输入端子电压Vin的作用。因此，在反馈结构的电路11的充电动作中，对于电路寄生电容的反馈响应延迟产生的过冲，电路41具有使输出端子电压Vout迅速地下降至输入端子电压Vin的作用。因此，与使用放电能力一定的恒流源312的图23的驱动电路相比，可在高速驱动下进行高速稳定动作。

另一方面，电路42包括：以二极管方式连接、源极上接受输入端子电压Vin的NMOS晶体管421；以及源极连接到输出端子2，栅极连接到NMOS晶体管421的栅极，漏极通过开关563连接到高位电源VDD的NMOS晶体管422。该电路还包括：在NMOS晶体管421的源极和低位电源VSS之间串联连接的电流源423和开关561；以及在NMOS晶体管421的漏极和高位电源VDD之间串联连接的电流源424和开关562。

下面简单说明电路42的动作。电路42的动作由开关561、562、563控制，各开关导通时可动作，各开关截止时动作停止。

在电路42可动作的状态下，在NMOS晶体管421、422的晶体管特性相等，电流源423、424控制的电流相等时，晶体管421、422的栅极电压成为从输入端子电压Vin仅偏移栅极-源极间电压的电压。此时，如果Vin＞Vout，则NMOS晶体管422的栅极-源极间电压比阈值电压大，通过源极跟随动作产生的NMOS晶体管422的充电作用，使输出电压Vout上升。

然后，通过输出端子电压Vout的上升，NMOS晶体管422的栅极-源极间电压变小，在NMOS晶体管422的充电电流上升到与电路12的NMOS晶体管321的放电电流平衡的电平时变得稳定。这里，如果设计电路12、电路42，使得电流源423、424控制的电流为很小的电流，与Vout＝Vin时的NMOS晶体管321产生的充电电流相等，则在Vout＝Vin时NMOS晶体管422的充电电流和NMOS晶体管321的放电电流平衡，使输出端子电压Vout稳定。

而在Vin＜Vout时，NMOS晶体管422的栅极-源极间电压与Vout＝Vin的状态相比变小，充电作用下降。NMOS晶体管422的栅极-源极间电压达到阈值电压以下时，充电作用完全停止。因此，电路12的NMOS晶体管321的放电作用成为支配性的，输出端子电压Vout通过电路12下降到输入端子电压Vin。

这样，电路42在Vout＜Vin时进行强充电作用，具有随着Vout接近Vin，充电能力下降，使输出端子电压Vout稳定在输入端子电压Vin的作用。因此，在反馈结构的电路12的放电作用中，对于电路寄生电容的反馈响应延迟产生的下冲，电路42具有使输出端子电压Vout迅速地上升至输入端子电压Vin的作用。因此，与使用充电能力一定的恒流源322的图23的驱动电路相比，可在高速驱动下进行高速稳定动作。

图31是表示通过图30所示的驱动电路，按任意的顺序高速地驱动任意的电压的各开关的控制方法的实施例的图。在图31中，控制电路41、42的开关551、552、553和开关561、562、563与图24中的开关532、542的控制同样，其他开关也与图6同样地进行控制。因此，图31的作用与图24所示的作用相同。

即，在图31中，与图24同样，在高位电压电平和低位电压电平的各自1个数据驱动期间，与驱动开始时刻的Vout的电位无关，可以将输出端子电压Vout高速地驱动到与Vin相等的电压。而对于其他效果来说，可以实现与图24所示的例子同样的效果。

图32是改进图31所示的开关控制的实施例，是实现低消耗功率的图。在图32中，控制电路41、42的动作的开关551、552、553和开关561、562、563与图25的开关532、542的控制同样，其他开关也进行与图25示出的例子同样的控制。

在输入端子电压Vin为高位电压电平时，在第1驱动期间，使开关561、562、563保持截止，电路42被非有源化。在Vin为低位电压电平时，在第1驱动期间，使开关551、552、553保持截止，使电路41非有源化。此外的开关控制与图31所示的例子同样。

通过这样的开关的导通和截止控制，输入端子电压Vin为高位电压电平或低位电压电平时的各自的第1驱动期间的电路42或电路41的内部电流被断路，与图31的情况相比，可以减少该部分的消耗功率。

再有，通过使开关561、562、563、开关551、552、553截止，在低位电压电平、高位电压电平各自的第1驱动期间，因反馈响应的延迟，多少会产生下冲或过冲，但在第2驱动期间，由于迅速地被驱动到Vout＝Vin，所以没有任何问题。

因此，图32所示的例子的作用与图25所示的控制的作用同样。即，与图32所示的控制相比，消耗功率低。生成用于图31、图32所示的开关控制的控制信号的电路可设置在图30的驱动电路的外部，也可以设置在同一芯片上。

下面，说明本发明实施例的显示装置。图14是说明将图19、图21、图23、图30所示的电路用作液晶显示装置的数据驱动器的缓冲电路100时的结构的图。参照图14，该驱动器包括：在电源VH和电源VL间连接的电阻串200；解码器300(选择电路)；输出端子组400；以及缓冲电路(输出电路)100。在从电阻串200的各端子(抽头)生成的多个灰度电压中，对各输出根据图像数字信号，由解码器300来选择灰度电压，由缓冲电路100放大，并驱动与输出端子400连接的数据线。作为缓冲电路100，可以使用参照图19、图21、图23、图30说明的本实施例的各电路。动作控制信号控制缓冲电路100的各开关的导通、截止。

图33是表示图14所示的实施例的变形例的图。参照图33，在图14所示的结构中，配有控制缓冲电路100的输入和输出的连接的开关1101。在缓冲电路100的元件特性偏差大时，由缓冲电路100高速地驱动到期望的电压附近后，将缓冲电路100停止，使开关1101导通，形成从电阻串200直接供给电荷来驱动数据线的结构。

再有，在图19、图21、图23、及图30中，表示了由电流镜电路来构成被电流源驱动的差动晶体管对的负载的例子，但毫无疑问，也可以由电阻元件来构成差动晶体管对的负载。此外，上述实施例中说明的差动电路、放大电路(驱动电路)由MOS晶体管构成，在液晶显示装置的驱动电路中，例如也可以由多晶硅构成MOS晶体管(TFT)来构成。此外，上述实施例中说明的差动电路当然也可以使用双极晶体管。这种情况下，图19的电流镜电路、图21的差动对等高电位电源侧的P沟道晶体管由pnp晶体管构成，图19的差动对、图21的电流镜电路等低电位电源侧的n沟道晶体管由npn晶体管构成。在上述实施例中，示出了应用于集成电路的例子，但当然也可以应用于分立元件结构。

在上述实施例中已经说明了本发明，但本发明不限于上述实施例，毫无疑问，在本申请权利要求范围的各权利要求的发明范围内，包含本领域技术人员可以获得的各种变形、修正。

如以上说明，根据本发明，即使在切换极性相互不同的差动电路的情况下，也可以在稳定状态下，使元件特性的偏差造成的差动输入电压VinP和VinM的偏移方向(正向、负向)相同，因此，使元件特性的偏差造成的输出偏差的方向相同，具有可以抑制振幅偏差的效果。

此外，根据本发明，通过进行切换控制，使得在高位侧电压驱动时，n沟道晶体管对为差动对，p沟道晶体管对为电流镜电路，在低位侧电压驱动时，p沟道晶体管对为差动对，n沟道晶体管对为电流镜电路，从而具有可进行全区域输出的效果。

而且，根据本发明，通过形成可将两对晶体管对中的一对作为差动对或电流镜其中之一，将另一对切换成差动对或电流镜的另一个的结构，具有可以实现低消耗功率化的效果。

而且，根据本发明，可将放大电路的振幅差偏差的最大值抑制到高电位侧驱动时和低电位驱动时的输出偏差之差的绝对值的2倍。通过将这样的放大电路用于显示装置的数据线的驱动电路，可以提高显示图像质量。

根据本发明，通过并联配置与输入了电压跟随器结构的差动电路的差动级的输入电压一侧的晶体管并联的施加规定偏置电压的晶体管，具有可以扩大输入电压范围的效果。

根据本发明，在输出多值电平的驱动电路中，可以按任意的顺序高速地驱动电源电压范围内的任意的电平电压。

根据本发明，通过在电路的电流路径中插入开关，对电路的有源化、非有源化进行控制，可以用简单的电路结构来实现低消耗功率。

Claims (30)

1.一种差动电路，其特征在于，

包括：

输入差动信号的差动输入端子；输出端子；

第1及第2电源；

一端之间互相连接形成共用引线的第1导电型的第1晶体管对；

一端之间互相连接形成共用引线的第2导电型的第2晶体管对；

在所述第1晶体管对的共用引线和所述第1电源之间并联连接的第1电流源和第1开关；

在所述第2晶体管对的共用引线和所述第2电源之间并联连接的第2电流源和第2开关；

在所述第1晶体管对及所述第2晶体管对的一个晶体管的另一端之间互相连接的第1连接节点；

在所述第1晶体管对及所述第2晶体管对的另一个晶体管的另一端之间互相连接的第2连接节点；以及

由包括所述第1及第2开关的开关组构成的连接切换部件，

所述连接切换部件，切换控制第1连接结构和第2连接结构，

所述第1连接结构为，所述第1、第2开关分别被导通、截止，

将上述第1晶体管对作为电流镜电路，控制端彼此被连接，共用引线通过所述第1开关连接到所述第1电源，一个晶体管被以二极管方式连接，将所述第1连接节点作为输入，将所述第2连接节点作为输出，

将上述第2晶体管对作为差动对，由所述第2电流源驱动，控制端被分别连接到所述差动输入端子，

将所述第2连接节点作为所述输出端子；

所述第2连接结构为，所述第1及第2开关分别被截止、导通，

将上述第1晶体管对作为差动对，由所述第1电流源驱动，控制端被分别连接到所述差动输入端子，

将上述第2晶体管对作为电流镜电路，控制端彼此被连接，共用引线通过所述第2开关连接到所述第2电源，一个晶体管被以二极管方式连接，将所述第1连接节点作为输入，将所述第2连接节点作为输出，

将所述第2连接节点作为所述输出端子。

2.如权利要求1所述的差动电路，其特征在于：

所述第1晶体管对由p沟道晶体管对构成，

所述第2晶体管对由n沟道晶体管对构成，

所述第1电源由高电位电源构成，

所述第2电源由低电位电源构成，

控制所述连接切换部件的切换，使得：

在高位侧电压驱动时成为所述第1连接结构，所述n沟道晶体管对成为差动对，所述p沟道晶体管对成为电流镜电路；

在低位侧电压驱动时成为所述第2连接结构，所述p沟道晶体管对成为差动对，所述n沟道晶体管对成为电流镜电路。

3.一种放大电路，其特征在于，包括：

权利要求1所述的差动电路；

接受所述差动电路的输出信号，使输出端子充电的充电用放大级；以及

接受所述差动电路的输出信号，使所述输出端子放电的放电用放大级，

所述输出端子向所述差动电路的所述差动输入端子的反转输入端子进行反馈输入。

4.一种放大电路，其特征在于，

包括权利要求1所述的差动电路，

所述差动电路将输入端子电压和输出端子电压进行差动输入，

还包括：

充电电路，根据所述差动电路的输出信号，进行所述输出端子的充电作用；

跟随器型放电电路，包括：接受所述输入端子电压，控制输出偏置电压的第1偏置控制部件；以及连接在所述输出端子和形成低电位电源的第2电源之间，将从所述第1偏置控制部件输出的偏置电压作为输入的跟随器晶体管，对应于所述输入端子电压和所述输出端子电压的电压差，通过有源元件的跟随动作，进行所述输出端子的放电作用；

放电电路，根据所述差动电路的输出信号，进行所述输出端子的放电作用；以及

跟随器型充电电路，包括：接受所述输入端子电压，控制输出偏置电压的第2偏置控制部件；以及连接在形成高电位电源的第1电源和所述输出端子之间，将所述第2偏置控制部件的偏置电压作为输入的跟随器晶体管，对应于所述输入端子电压和所述输出端子电压的电压差，通过有源元件的跟随动作，进行所述输出端子的充电作用。

5.一种显示装置，其特征在于，包括将权利要求3所述的放大电路作为用于驱动数据线的驱动电路。

6.一种差动电路，其特征在于，包括：

源极被共用连接的第1导电型的第1、及第2晶体管；

漏极被分别连接到所述第1导电型的晶体管对的漏极、源极被共用连接的第2导电型的第3、第4晶体管；

在所述第1及第2晶体管源极的共用连接节点与第1电源之间以并联方式连接的第1开关及第1电流源；

在所述第3及第4晶体管源极的共用连接节点与第2电源之间以并联方式连接的第2开关及第2电流源；

在所述第1及第2晶体管的各自栅极之间以串联方式连接的第3及第4开关；

在所述第3及第4晶体管的各自栅极之间以串联方式连接的第5及第6开关；

在所述第1晶体管的栅极和所述第3开关的连接节点与第1输入端子之间插入的第7开关；

在所述第2晶体管的栅极和所述第4开关的连接节点与第2输入端子之间插入的第8开关；

在所述第3晶体管的栅极和所述第5开关的连接节点与第1输入端子之间插入的第9开关；以及

在所述第4晶体管的栅极和所述第6开关的连接节点与第2输入端子之间插入的第10开关，

所述第3开关和所述第4开关的连接节点、所述第5开关和所述第6开关的连接节点相互连接，其共用连接节点被连接到所述第2晶体管的漏极和所述第4晶体管的漏极的连接节点，

所述第1晶体管的漏极和所述第3晶体管的漏极的连接节点被连接到输出端子。

7.如权利要求6所述的差动电路，其特征在于，使所述第1、第3、第4、第9、及第10开关为导通状态，而使所述第2、第5、第6、第7、及第8开关为非导通状态，或者

使所述第1、第3、第4、第9、及第10开关为非导通状态，而使所述第2、第5、第6、第7、及第8开关为导通状态。

8.如权利要求6所述的差动电路，其特征在于，所述第1、第3、及第4开关由将第1控制信号的反转信号输入到栅极的第1导电型的晶体管构成，分别在所述第1控制信号为第1逻辑值时导通，

所述第2、第5、及第6开关由将第2控制信号输入到栅极的第2导电型的晶体管构成，分别在所述第2控制信号为第1逻辑值时导通，

所述第7、及第8开关由将所述第2控制信号和其反转信号分别输入到栅极的CMOS传输门构成，分别在所述第2控制信号为第1逻辑值时导通，

所述第9、及第10开关由将所述第1控制信号和其反转信号分别输入到栅极的CMOS传输门构成，分别在所述第1控制信号为第1逻辑值时导通。

9.如权利要求6所述的差动电路，其特征在于，

所述第1及第2晶体管由p沟道晶体管对构成，

所述第3及第4晶体管由n沟道晶体管对构成，

所述第1电源由高电位电源构成，

所述第2电源由低电位电源构成，

控制所述第1、第3、第4、第9、及第10开关和所述第2、第5、第6、第7、及第8开关的导通状态的切换，使得：

在高位侧电压稳定驱动时，所述n沟道晶体管对作为差动对，所述p沟道晶体管对作为电流镜电路，

在低位侧电压稳定驱动时，所述p沟道晶体管对作为差动对，所述n沟道晶体管对作为电流镜电路。

10.一种放大电路，其特征在于，包括：

权利要求6所述的差动电路，

接受所述差动电路的输出信号，对输出端子进行充电的充电用放大级；以及

接受所述差动电路的输出信号，对所述输出端子进行放电的放电用放大级，

所述输出端子向所述差动电路的差动输入端子的反转输入端子进行反馈输入。

11.如权利要求10所述的放大电路，其特征在于，所述充电用放大级包括：

第1导电型的第5晶体管，栅极接受所述差动电路的输出信号，漏极连接到所述输出端子；

第11开关，插入在所述第5晶体管的源极和形成高电位电源的第1电源之间；以及

第12开关和第3电流源，以串联方式连接在所述第5晶体管的漏极和形成低电位电源的第2电源之间。

12.如权利要求10所述的放大电路，其特征在于，所述放电用放大级包括：

第2导电型的第6晶体管，栅极接受所述差动电路的输出信号，漏极连接到所述输出端子；

第13开关，插入在所述第6晶体管的源极和形成低电位电源的第2电源之间；以及

第14开关和第4电流源，以串联方式连接在所述第6晶体管的漏极和形成高电位电源的第1电源之间。

13.如权利要求11所述的放大电路，其特征在于，包括连接在所述第5晶体管的漏极和栅极之间的电容。

14.如权利要求12所述的放大电路，其特征在于，包括连接在所述第6晶体管的漏极和栅极之间的电容。

15.如权利要求11所述的放大电路，其特征在于，包括第1复位电路，具有插入在所述第1电源和所述第5晶体管的栅极之间的第15开关。

16.如权利要求12所述的放大电路，其特征在于，包括第2复位电路，具有插入在所述第2电源和所述第6晶体管的栅极之间的第16开关。

17.如权利要求15所述的放大电路，其特征在于，所述第1复位电路包括第17开关，该开关插入在所述第5晶体管的栅极和所述第15开关的连接点与所述差动电路的输出端子之间。

18.如权利要求16所述的放大电路，其特征在于，所述第2复位电路包括第18开关，该开关插入在所述第6晶体管的栅极和所述第16开关的连接点与所述差动电路的输出端子之间。

19.如权利要求15所述的放大电路，其特征在于，在所述第1、第3、第4、第9、第10开关为导通状态，而所述第2、第5、第6、第7、第8开关为截止状态的第1连接状态开始的规定复位期间，使所述第15开关导通，然后使所述第15开关截止，使所述第11、第12开关导通，使所述充电用放大级为动作状态。

20.如权利要求16所述的放大电路，其特征在于，在所述第1、第3、第4、第9、第10开关为截止状态，而所述第2、第5、第6、第7、第8开关为导通状态的第2连接状态开始的规定复位期间，使所述第16开关导通，然后使所述第16开关截止，使所述第13、第14开关导通，使所述放电用放大级为动作状态。

21.如权利要求17所述的放大电路，其特征在于，在所述第1、第3、第4、第9、第10开关为导通状态，而所述第2、第5、第6、第7、第8开关为截止状态的第1连接状态下，使所述第11、第12开关为导通状态，使所述第15开关为截止状态，使所述第25开关为导通状态，

在所述第1、第3、第4、第9、第10开关为截止状态，而所述第2、第5、第6、第7、第8开关为导通状态的第2连接状态下，使所述第11、第12开关为截止状态，使所述第15开关为导通状态，使所述第25开关为截止状态。

22.如权利要求18所述的放大电路，其特征在于，在所述第1、第3、第4、第9、第10开关为导通状态，而所述第2、第5、第6、第7、第8开关为非导通状态的第1连接状态下，使所述第13、第14开关为截止状态，使所述第16开关为导通状态，使所述第26开关为截止状态，

在所述第1、第3、第4、第9、第10开关为非导通状态，而所述第2、第5、第6、第7、第8开关为导通状态的第2连接状态下，使所述第13、第14开关为导通状态，使所述第16开关为截止状态，使所述第26开关为导通状态。

23.一种放大电路，其特征在于，

包括权利要求6所述的差动电路，

所述差动电路将输入端子电压和输出端子电压进行差动输入，

还包括：

充电电路，根据所述差动电路的输出信号，进行所述输出端子的充电作用；

跟随器型放电电路，包括：接受所述输入端子电压，控制输出偏置电压的第1偏置控制部件；连接在所述输出端子和形成低电位电源的第2电源之间，以从所述第1偏置控制部件输出的偏置电压作为输入的跟随器晶体管，对应于所述输入端子电压和所述输出端子电压的电压差，通过有源元件的跟随动作，进行所述输出端子的放电作用；

放电电路，根据所述差动电路的输出信号，进行所述输出端子的放电作用；以及

跟随器型充电电路，包括：接受所述输入端子电压，控制输出偏置电压的第2偏置控制部件；连接在形成高电位电源的第1电源和所述输出端子之间，将所述第2偏置控制部件的偏置电压作为输入的跟随器晶体管；对应于所述输入端子电压和所述输出端子电压的电压差，通过有源元件的跟随动作，进行所述输出端子的充电作用。

24.一种放大电路，其特征在于，

包括权利要求6所述的差动电路，

所述差动电路将输入端子电压和输出端子电压进行差动输入，

还包括：

充电电路，包含连接在形成高电位电源的第1电源和所述输出端子之间，将所述差动电路的输出信号输入到栅极的第1导电型的第5晶体管；

跟随器型放电电路，包括：连接在所述输出端子和所述第2电源之间的跟随器结构的第1导电型的第6晶体管；插入在所述输入端子和所述第2电源之间，由第3恒流源驱动，栅极连接到所述跟随器结构的第6晶体管的栅极上的以二极管方式连接的第1导电型的第7晶体管；

放电电路，包含连接在形成低电位电源的所述第2电源和所述输出端子之间，将所述差动电路的输出信号输入到栅极的第2导电型的第8晶体管；以及

跟随器型充电电路，包括：连接在所述输出端子和所述第1电源间的跟随器结构的第2导电型的第9晶体管；插入在所述输入端子和所述第1电源间，由第4恒流源驱动，栅极连接到所述跟随器结构的第9晶体管的栅极上的以二极管方式连接的第2导电型的第10晶体管。

25.如权利要求24所述的放大电路，其特征在于，包括：

第11开关，插入在所述跟随器结构的第6晶体管和所述第2电源之间；

第12开关，与所述第3恒流源串联连接在所述第7晶体管和所述第2电源之间；以及

第13开关和第5恒流源，以串联方式连接在所述第7晶体管和所述第1电源之间，

还包括：

第14开关，插入在所述跟随器结构的第9晶体管和所述第1电源间；

第15开关，与所述第4恒流源串联连接在所述第10晶体管和所述第1电源之间；以及

第16开关和第6恒流源，以串联方式连接在所述第10晶体管和所述第2电源之间。

26.如权利要求24所述的放大电路，其特征在于，包括：

第2导电型的第11晶体管，源极和漏极分别连接到所述第7晶体管的源极和漏极，将规定的偏置电压输入到栅极；以及

第1导电型的第12晶体管，源极和漏极分别连接到所述第10晶体管的源极和漏极，将规定的偏置电压输入到栅极。

27.如权利要求24所述的放大电路，其特征在于，包括：

第1复位电路，具有插入在所述第1电源和所述第5晶体管的栅极间的第17开关；

第2复位电路，具有插入在所述第2电源和所述第8晶体管的栅极间的第18开关。

28.如权利要求26所述的放大电路，其特征在于，去除所述第11开关，将所述第5晶体管的源极串联连接在形成高电位电源的所述第1电源上。

29.如权利要求27所述的放大电路，其特征在于，去除所述第16开关，将所述第6晶体管的源极串联连接在形成低电位电源的所述第2电源上。

30.一种显示装置，其特征在于，包括将权利要求24所述的放大电路作为用于驱动数据线的驱动电路。

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