CN1521714A - 显示装置的驱动电路 - Google Patents

Abstract

一种驱动电路，用于将电容性负载快速驱动到所需电压，在1数据驱动期间上设置第一期间和第二期间，在第一期间，设定驱动电压(V1)的充电驱动用放大晶体管(101)和使V1＜V2的设定驱动电压(V2)的放电驱动用放大晶体管(102)可以同时动作，在第二期间，通过使进行充电驱动或者放电驱动之任一个的放大晶体管(101或者102)和进行其相反驱动的恒流源(103或者104)动作而驱动到所需电压。由此，具有宽动态范围以及低耗电，可以实现高速驱动、高精度输出和节省面积。

Description

显示装置的驱动电路

技术领域

本发明涉及一种在给定驱动时间内对电容性负载驱动到所需电压的驱动电路，特别涉及适合于使用有源矩阵驱动方式之显示装置的驱动电路输出级的驱动器(缓冲器)部的驱动电路。

背景技术

近年来，随着信息通信技术的发展，对移动电话机和便携式信息终端等具有显示部的便携式机器的需要增加了。对于便携式机器连续使用时间足够长是重要的，鉴于液晶显示装置为低耗电，因此在便携式机器的显示部中被广泛使用。液晶显示装置以往为使用背光的透过型，但也开发了利用外光不使用背光的反射型，以谋求更低耗电。而且近年来，液晶显示装置在高精细化的同时变成追求清晰的图像显示，因此对于比过去单纯矩阵方式更清晰显示的有源矩阵驱动方式之液晶显示装置的需要提高了。液晶显示装置低耗电的要求也是对其驱动电路的要求，因此正在大力进行低耗电驱动电路的开发。下面就有源矩阵驱动方式之液晶显示装置的驱动电路进行说明。

通常，使用有源矩阵驱动方式之液晶显示装置的显示部由配置了透明象素电极和薄膜晶体管(TFT)的半导体基板、在整个表面上形成了一个透明电极的对置基板、以及在这两个相向的基板之间封入液晶的结构形成，其通过控制具有开关功能的TFT将规定电压施加于各象素电极上，通过各象素电极和对置基板电极之间的电位差来改变液晶的透过率，以及通过将具有电容性的液晶在规定时间保持其电位差和透过率来显示图像。

在半导体基板上，配置了传送施加到各象素电极之多个电平电压(阶梯电压)的数据线和传送TFT之开关控制信号的扫描线，数据线通过对置基板电极之间夹持的液晶电容和各扫描线之间的交叉部上产生的电容等成为电容性负载。

图12是简单表示以往典型有源矩阵型液晶显示装置的电路构成。显示部包含多个象素，但在图12中，为了简单，只在显示部801上表示出1个象素的等价电路。参考图12，1个象素构成为包括栅极线811、数据线812、TFT814、象素电极815、液晶电容816和对置电极817。栅极线811通过栅极线驱动电路802驱动，数据线812通过数据线驱动电路803驱动。栅极线811和数据线812通常在1个象素行和1个象素列上共有。栅极线811变成1个象素行之多个TFT的栅电极，数据线812被连接到1个象素列之多个TFT的漏极(或者源极)，1个象素之TFT的源极(或者漏极)被连接到象素电极815。

向各象素电极施加阶梯电压是通过数据线进行的，为了在1帧时间(1/60秒的程度)内向连接在数据线上的全部象素写入阶梯电压，数据线驱动电路必须在高的电压精度下高速驱动作为电容性负载的数据线。

这样，数据线驱动电路在高的电压精度下高速驱动作为电容性负载的数据线是必要的，并且对于便携式机器用途，追求低耗电。作为满足这种要求的现有数据线驱动电路，例如提出了图13所示的驱动电路(例如参考专利文献1)。

参考图13，该驱动电路由预备充放电电路920和输出电路910构成，预备充放电电路920包括：第一输出级930，其包含具有放电作用的第一恒流电路932和充电装置931；第二输出级940，其包含具有充电作用的第二恒流电路942和放电装置941。充电装置931和放电装置941分别输入了第一差动电路921、第二差动电路922的输出。图13所示的驱动电路在所需电压上进行驱动的驱动时间，在由预备充放电电路920驱动到所需电压附近之后，通过输出电路910进行高精度驱动。

图13所示驱动电路的特征是：在反馈型放大电路的预备充放电电路920中，为了谋求高速动作和低耗电，而没有设置相位补偿电容的结构，因此，预备充放电电路920的差动电路921、922和第一输出级930以及第二输出级940分别包括恒流电路，通过各恒流电路控制预备充放电电路920的空载电流并通过将其设定成足够小的电流来谋求低耗电。尽管由于不设置相位补偿电容而容易产生振荡，但第一输出级930和第二输出级940通过控制为当某一方动作时另一方就不动作且将第一恒流电路932和第二恒流电路942的电流设定为足够小，可将振荡抑制得充分小且获得稳定的输出。图13所示的驱动电路，通过不设置相位补偿电容，有可能在充分小的空载电流下高速动作。而且，图13所示的驱动电路中，在1个数据期间分别进行第一输出级930和第二输出级940之动作的情况下，将动态范围扩展到甚至电源电压范围内的驱动也是可能的。对于将动态范围扩展到甚至电源电压范围内的情况，由于减小电源电压范围，是降低耗电的有效方式，因而也提出了其它各种驱动电路。作为构成简单并节省面积的驱动电路，提出了例如图14所示的驱动电路(例如参考专利文献2)。

图14是通过组合放大电路620和放大电路630构成的运算放大器。在上述专利文献2中，放大电路620和放大电路630被做成差动放大第一、第二输入端子之差动输入电压的结构，但是，在图14中，为了与后述的本发明进行比较，示出了电流放大输入电压Vin之后在输出端子2进行输出的非反相放大型的电压跟随器结构。

放大电路620，其差动部构成为将p沟道电流镜像电路621，622作为负载电路连接到通过成为电流源之晶体管625驱动的n沟道差动对623，624的输出对上，其输出级由在高电位电源VDD和输出端子2之间连接的p沟道晶体管641和在低电位电源VSS和输出端子2之间连接的负载642构成。成为差动部输出端之晶体管621的漏极和晶体管623的漏极的连接节点与p沟道晶体管641的栅极端子连接。N沟道差动对623，624的各个栅极端子构成正相输入端和反相输入端，n沟道差动对623，624的各个栅极端子连接到输入端子1和输出端子2。晶体管625和负载642被输入偏置电压VF1。

另一方面，放大电路630，其差动部构成为将n沟道电流镜像电路631，632作为负载电路连接到通过成为电流源之晶体管635驱动的p沟道差动对633，634的输出对上，其输出级由在低电位电源VSS和输出端子2之间连接的n沟道晶体管65 1和在高电位电源VDD和输出端子2之间连接的负载652构成。成为差动部输出端之晶体管631的漏极和晶体管633的漏极的连接节点与n沟道晶体管651的栅极端子连接。p沟道差动对633，634的各个栅极端子构成正相输入端和反相输入端，p沟道差动对633，634的各个栅极端子连接到输入端子1和输出端子2。晶体管635和负载652被输入偏置电压VF2。

图14的运算放大器，通过让负载642，652作为具有规定电阻值的负载作用，可以将动态范围甚至扩展到电源电压的范围内。具体讲，当输入电压Vin处于使n沟道差动对623，624不动作的低电位电源VSS附近时，通过负载652在高电位电源VDD和输出端子2之间形成电流通路，通过放大电路630的动作，将输出端子驱动到电压Vin。当输入电压Vin处于使p沟道差动对633，634不动作的高电位电源VDD附近时，通过负载642在低电位电源VSS和输出端子2之间形成电流通路，由于放大电路620动作，将输出端子驱动到电压Vin。当输入电压Vin处于使n沟道差动对623，624和p沟道差动对633，634共同动作的电压范围时，通过放大电路620，630的共同动作，就把输出端子驱动为电压Vin。图14是通过上述原理将动作范围扩展到电源电压范围的运算放大器。

作为与本发明相关的技术，已知图15所示的作为电源电路使用的差动放大器(例如参考专利文献3)。

图15所示差动放大装置是与图14相同的电压跟随器电路，是将放大电路720和放大电路730组合后所构成的差动放大器。

放大电路720，其差动部构成为将p沟道电流镜像电路721，722作为负载电路连接到通过恒流源725驱动的n沟道差动对晶体管723，724的输出对上，其输出级由在高电位电源VDD和输出端子2之间连接的p沟道晶体管711构成。成为差动部输出端的晶体管721的漏极和晶体管723的漏极之间的连接节点与p沟道晶体管711的栅极端子相连。N沟道差动对723，724的各个栅极端子构成正相输入端和反相输入端，晶体管723的栅极端子被连接到输入端子1，晶体管724的栅极端子通过电阻R1被连接到输出端子2。晶体管724，711的各个栅极端子之间连接了电容C1。

另一方面，放大电路730，其差动部构成为将n沟道电流镜像电路731，732作为负载电路连接到通过恒流源735驱动的p沟道差动对733，734的输出对上，其输出级由在低电位电源VSS和输出端子2之间连接的n沟道晶体管712构成。成为差动部输出端的晶体管731的漏极和晶体管733的漏极之间的连接节点与n沟道晶体管712的栅极端子相连。p沟道差动对733，734的各个栅极端子构成正相输入端和反相输入端，晶体管733的栅极端子被连接到输入端子1，晶体管734的栅极端子通过电阻R2被连接到输出端子2。晶体管734，712的各个栅极端子之间连接了电容C2。放大电路720，730的电容C1，C2和电阻R1，R2是为了进行相位补偿而设置，以谋求放大电路720，730的稳定输出。

图15所示差动放大器的特征是：在构成差动对的晶体管对723，724间或者构成差动对的晶体管733，734间设计成不同的能力，其对输入电压Vin，放大电路720或者730具有输出偏置。在所设定输出偏置的范围内，将其作为输出电压Vin的电源电路利用。具体地，通过改变构成差动对的晶体管间的元件尺寸(沟道宽度或者栅极长度)，使构成差动对的晶体管的各个漏极电路不同，通过使栅极·源极间电压不同来产生输出偏置。将公共输入电压VIN输入到放大电路(差动放大电路)720和730中，让构成放大电路(差动放大电路)720，730之晶体管对具有能力差，在放大电路(差动放大电路)720中，按照以第一输出电压VOUT1作为输出电压VOUT进行动作，在放大电路(差动放大电路)730中，按照以第二输出电压VOUT2作为输出电压VOUT进行动作。即，在放大电路720的输出偏置相对电压Vin设定为正和放大电路730的输出偏置相对电压Vin设定为负的情况时，在晶体管711，712中流过的贯穿电流减少，因此有可能构成低耗电的电源电路。

但是，图13所示的驱动电路，由于第一输出级930和第二输出级940要控制成当某一个动作时另一个不动作，为了驱动到所需电压，须将预备充放电时间分成两个阶段，即设置使第一输出级930动作的预备充电时间和使第二输出级940动作的预备放电时间。为此，对充电动作和放电动作两者而言，在所需电压附近进行驱动的时间就不同。作为所示一例，参考图16。

图16表示在图13驱动电路的输出电压波形图中从Vin2到Vin1驱动时的波形(电压波形1)和从Vin1到Vin2驱动时的波形(电压波形2)。

根据图16，电压波形1显示：在驱动时间开始不久，在使第一输出级930动作的预备充电时间开始的同时，迅速地被驱动到目标电压(Vin1)附近；电压波形2显示：在预备充电时间内不使电压变化，在使第二输出级940动作的预备放电时间开始的同时，被驱动到目标电压(Vin2)的附近。即，在图16所示例子中，电压波形2与电压波形1相比，被驱动到目标电压附近的时间只延迟了预备充电时间。

近年来，便携式机器的液晶显示装置其分辨率和画面尺寸有增加的趋势，因此，数据线电容增加和1数据驱动期间变短。在显示部的TFT为非晶硅TFT的情况下，由于TFT的电荷转移度低，在TFT变成开状态后，象素电极在写入数据线驱动电压之前，需要一定的时间。因此，为了进行清晰的显示，在1数据驱动期间内将象素电极驱动到目标电压是必要的。为此，数据线在1数据驱动期间开始后尽可能快速驱动到目标电压附近是必要的。

根据上述，对于液晶显示装置画面尺寸的增加和高分辨率化，如图13所示，在采用2阶段进行预备充放电驱动的驱动电路中，有必要使预备充电时间和预备放电时间分别变长，在把数据线驱动到目标电压附近之前，存在需要时间的情况，使得不能充分地写入象素电极，这是一个问题。

另一方面，在将图14所示运算放大器应用于便携式机器之液晶显示器的驱动电路中时，通过简朴的电路构成，其动态范围也与电源电压范围相同，由于比较节省面积，而且低耗电。但是，在输入电压Vin是使n沟道差动对623，624和p沟道差动对633，634共同动作的电压范围时，由于放大电路620的高充电能力和放大电路630的高放电能力有可能同时动作，因此不设置相位补偿装置就容易发生振荡，这是一个问题。在实际的电路中，例如如图14所示的，在有反馈结构的情况下，由于构成电路元件的寄生电容等，输出电压变化传到输入具有响应延迟，通过产生过冲(overshoot)和反冲(undershoot)，特别在高驱动能力的放大电路和反馈型的放大电路中，在没有设置足够大电容值的相位补偿电容的情况下，容易发生振荡。在一般的运算放大电路中，n沟道差动对623，624和p沟道差动对633，634由构成各个差动对的晶体管之间采用相同特性元件构成。

在实际电路中，有时构成差动对晶体管之间的特性也稍微偏差，也存在由此产生振荡的情况，因此通常要设置相位补偿电容。但是，在设置相位补偿电容的情况下，为了进行快速地驱动，用于快速进行相位补偿电容之充放电的足够的空载电流是必要的。因此，在设置了相位补偿电容的情况下，增加了耗电，这是产生的问题。

考察将图15所示差动放大器用在便携式机器之液晶显示装置的驱动电路中的情况。图15所示差动放大电路由于其差动对723，724和差动对733，734只在其可能共同动作的范围内动作，因此相对于电源电压范围其动态范围变窄，在确保其一定范围的动态范围的情况下，其耗电将增高，这是一个问题。

与此相比，通过设置如图14所示负载642和负载652那样的具有规定电阻值的负载，尽管能够将图15所示差动放大电路的动态范围扩展到电源电压范围内，但是，在这种情况下，不能进行正确驱动，这是一个问题。其原因是，图15所示差动放大电路是这种构成，其相对于输入电压Vin，放大电路720或者放大电路730的任何一个都必须产生输出偏置。具体地，在图15所示差动放大电路中，在输入电压Vin处于使n沟道差动对723，724不动作的低电位电源VSS附近的情况下和在输入电压Vin处于使p沟道差动对733，734不动作的高电位电源VDD附近的情况下，必须通过放大电路720或者放大电路730的单独动作把输出端子2驱动为电压Vin。这样，在产生输出补偿的放大电路进行单独驱动的范围中，图15所示差动放大电路就不能进行正确(高精度)的驱动，这是一个问题。

专利文献1：特开2002-055659号公报(第8-10页，第一图)。

专利文献2：特开平9-130171号公报(第一0页，第5图)。

专利文献3：特开2001-284988号公报(第7页，第二图)。

发明内容

本发明正是鉴于上述问题的发明，其目的在于提供一种驱动电路，可以在将电容性负载快速驱动到所需电压的同时，具有宽的动态范围，实现低耗电、高精度输出并且节省面积。

为实现上述目的，本发明一个方面的驱动电路包括：在输出端子和高电位电源之间并联配置的、进行所述输出端子之充电作用的第一放大晶体管和第一电流源；所述输出端子和低电位电源之间并联配置的、进行所述输出端子之放电作用的第二放大晶体管和第二电流源；以及还包括切换控制装置，其控制使得所述输出端子驱动为所需电压的驱动期间至少由第一期间和第二期间构成，在所述第一期间，所述第一放大晶体管和所述第二放大晶体管同时为激活，在所述第二期间，所述第一放大晶体管和所述第二放大晶体管之中的一方放大晶体管为激活，另一方放大晶体管为非激活。通过相关构成，根据本发明，在即使用不设置相位补偿电容的结构也能够将输出端子在低耗电下快速驱动到所需电压。还可实现等于电源电压范围的动态范围。

本发明在所述第一期间中，通过所述第一放大晶体管进行充电驱动的第一设定驱动电压设定为比通过所述第二放大晶体管进行放电驱动的第二设定驱动电压更低的电位。通过相关构成，根据本发明，所述第一放大晶体管和所述第二放大晶体管不同时动作的缓冲区被设定在所需电压附近，这抑制了在把输出端子驱动为所需电压时的过冲(overshoot)和反冲(undershoot)，实现了相位补偿电容的代用。

本发明在所述第二期间中，与成为非激活的放大晶体管并联连接的电流源为激活。

本发明中，作为用于使通过所述第一放大晶体管进行充电驱动的第一设定驱动电压设定为比通过所述第二放大晶体管进行放电驱动的第二设定驱动电压更低电位的结构，也可以包括：第一差动电路，其包含将来自正相输入端子和反相输入端子的输入信号电压进行差动输入的第一差动对，所述第一差动对的输出被输入到所述第一放大晶体管的控制端；第二差动电路，其包含将来自正相输入端子和反相输入端子的输入信号电压进行差动输入的第二差动对，所述第二差动对的输出被输入到所述第二放大晶体管的控制端；所述第一差动对和所述第二差动对之中的至少一个用阈值电压不同的晶体管对构成。

本发明中，作为用于使通过所述第一放大晶体管进行充电驱动的第一设定驱动电压假设为比通过所述第二放大晶体管进行放电驱动的第二设定驱动电压更低电位的结构，也可以包括：第一差动电路，其包含将来自正相输入端子和反相输入端子的输入信号电压进行差动输入的第一差动对，所述第一差动对的输出被输入到所述第一放大晶体管的控制端；第二差动电路，其包含将来自正相输入端子和反相输入端子的输入信号电压进行差动输入的第二差动对，所述第二差动对的输出被输入到所述第二放大晶体管的控制端；所述第一和第二差动对之中的至少一个差动对由与差动对晶体管的一个并联连接的且控制端也互连的其阈值电压或者电流驱动能力不同的多个晶体管构成，包括使该多个晶体管的至少一个为激活的控制装置的结构。

附图说明

图1是表示本发明一实施形式的构成示意图。

图2是表示本发明一实施形式之激活和非激活控制的示意图。

图3是用于说明本发明一实施形式的动作的示意图。

图4是表示本发明第一实施例的构成示意图。

图5是表示本发明第一实施例之构成差动对的晶体管的设定示意图。

图6是表示本发明第一实施例的晶体管特性的一个例子的示意图。

图7是表示本发明第二实施例的构成示意图。

图8是表示本发明第三实施例之变形例的示意图。

图9是表示本发明第四实施例的构成示意图。

图10是表示本发明第五实施例的构成示意图。

图11是表示本发明第六实施例的构成示意图。

图12是表示液晶显示装置的构成示意图。

图13是表示现有技术放大电路的构成示意图。

图14是表示现有技术放大电路的构成示意图。

图15是表示现有技术放大电路的构成示意图。

图16是用于说明现有技术放大电路的动作的示意图。

图中：1-输入端子，2-输出端子，5-电容性负载，10-基本结构，20、30-差动电路，100-缓冲器电路，101、201、202、303、304、305、306-p沟道晶体管，102、301、302、203、204、205、206-n沟道晶体管，103、104、209、309-恒流源，151、152、153、154、251、252、253、254、255、256、257、351、352、353、354、355、356、357-开关，200-电阻串，300-解码器，400-输出端子组，620、630-差动放大电路，621、622、633、634、635、641-p沟道晶体管，623、624、625、631、632、651-n沟道晶体管，642、652-负载，720、730-差动放大电路，711、722、721、733、734-p沟道晶体管，712、723、724、731、732-n沟道晶体管，725、735-恒流源，801-显示部，802-栅极线驱动电路，803-数据线驱动电路，811-栅极线，812-数据线，814-TFT，815-象素电极，816-液晶电容，817-对置电极，910-输出电路，920-预备充放电电路，921-第一差动电路，922-第二差动电路，930-第一输出级，931-充电装置，932-第一恒流电路，941-放电装置，940-第二输出级，942-第二恒流电路。

具体实施形式

下面说明本发明驱动电路的原理和作用。而且在下面，参考附图，对在将驱动液晶显示装置之数据线等电容性负载在规定时间内驱动到所需电压的驱动电路中适用本发明的实施形式进行说明。

本发明的驱动电路，为降低耗电和高速动作，而不具有相位补偿电容，或者只具有充分小的相位补偿电容，在本实施形式中，说明用于抑制振荡和实现高速动作的结构和控制以及由此产生的作用和效果。

图1是表示本发明驱动电路之第一实施形式的构成示意图。在图1所示驱动电路中，电路10表示了本发明的基本结构。电路10中，进行输出端子2充电驱动的p沟道晶体管101和开关151在输出端子2和高电位电源VDD之间以串联形式连接，与晶体管101和开关151之串联电路并联的恒流源103和开关153在输出端子2和高电位电源VDD之间以串联形式连接。进行输出端子2放电驱动的n沟道晶体管102和开关152在输出端子2和低电位电源VSS之间以串联形式连接，与晶体管102和开关152之串联电路并联的恒流源104和开关154在输出端子2和低电位电源VSS之间以串联形式连接。

在图1所示电路构成中，作为进行p沟道晶体管101和n沟道晶体管102之动作控制的电路，设置了第一差动电路20和第二差动电路30。

第一差动电路20中，输入端子1上施加的输入电压Vin和输出端子2的输出电压Vout作为其差动输入，第一差动电路20的输出被输入到p沟道晶体管101的控制端(栅极端)。

第二差动电路30中，输入电压Vin和输出电压Vout作为其差动输入，第二差动电路30的输出被输入到n沟道晶体管102的控制端。即，第一差动电路20和p沟道晶体管101构成了进行输出端子2之充电动作的反馈型放大电路，第二差动电路30和n沟道晶体管102构成了进行输出端子2之放电动作的反馈型放大电路。

在输出端子2，作为输出电压Vout，输出了对应于输入电压Vin的电压。

开关151，152，153，154控制连接在各自一端的p沟道晶体管101、n沟道晶体管102、恒流源103和104的激活和非激活，当对应开关接通时为激活(可以动作)，当为断开时为非激活(停止动作)。

p沟道晶体管101、n沟道晶体管102、恒流源103和104的各自激活和非激活的控制方法也可以是上述串联形式插入的开关以外的结构。

在把输出端子2驱动为所需电压的1数据驱动期间中，设置了将p沟道晶体管101和n沟道晶体管102同时激活的第一期间、和将p沟道晶体管101或者n沟道晶体管102一方为激活而另一方为非激活的第二期间。

在第二期间中，将与非激活晶体管并联连接的恒流源为激活。

由此，在第一期间开始的同时，p沟道晶体管101或者n沟道晶体管102动作，输出端子被快速驱动到与输入电压Vin对应的电压。如果根据所需电压设定输入电压Vin，在第二期间，可以高精度驱动到所需电压。

更具体地，电路10按图2一览表中所示进行控制。图2以表形式示出了在数据驱动期间内图1之p沟道晶体管101、恒流源103、n沟道晶体管102、恒流源104的各自激活和非激活的控制。

在以所需电压驱动的1数据驱动期间上的控制有两种，其用第一数据驱动期间和第二数据驱动期间表示。在各自的数据驱动期间内，在第一期间，p沟道晶体管101和n沟道晶体管102同时激活，把输出端子2快速地驱动为与输入电压Vin对应的电压。

此时，恒流源103，104如果将其电流设定为充分小，因为驱动能力小，既可以为激活也可以为非激活，但是为了抑制耗电，优选控制成非激活。

另一方面，各个数据驱动期间的第二期间的控制不同。在第一数据驱动期间的第二期间中，p沟道晶体管101和恒流源104为激活，而n沟道晶体管102和恒流源103为非激活。

在第二数据驱动期间的第二期间中，p沟道晶体管101和恒流源104为非激活，而n沟道晶体管102和恒流源103为激活。即，在第二期间中，进行充电驱动或者放电驱动任何一个的放大晶体管和进行其相反驱动的恒流源为激活。通过将恒流源设定成充分小的电流，能够谋求低耗电的同时可以使输出稳定。通过根据所需电压选择在第一数据驱动期间或者第二数据驱动期间之任何一个中最合适的控制，电路10能够在电源电压范围内的整个范围上动作。因此，本发明的驱动电路能够具有等于电源电压范围的动态范围。

第二期间内让输出稳定的作用所利用的原理是，如果充电和放电中的一方能力充分小，由于能力降低一方的动作延迟而可以抑制振荡。

本发明中，在1数据驱动时间的第一期间，p沟道晶体管101和n沟道晶体管102有可能同时动作。

在所述专利文献1记载的结构中，如果图13的充电装置931和放电装置941有可能同时动作的话，就有可能发生大的振荡。由于这，如图16，通过将预备充放电时间分成2个阶段，可做到使充电装置931和放电装置941的动作不同时进行。

对此，在本发明，对应于输入电压Vin通过p沟道晶体管101进行充电驱动的第一设定驱动电压V1控制成比对应于输入电压Vin通过n沟道晶体管102进行放电驱动的第二设定驱动电压V2还要低的电位。由此，在所需电压附近设置第一放大晶体管101和第二放大晶体管102不同时动作的缓冲区，并且抑制在将使输出端子2驱动成所需电压时的过冲(overshoot)和反冲(undershoot)，实现替代相位补偿电容的效果。因此，在第一期间，即使p沟道晶体管101和n沟道晶体管102有可能同时动作，也能够防止振荡。

参考图3所示电压波形图说明本发明的上述控制的作用效果。图3是表示根据图2第一数据驱动期间中的控制把低电位输出端子驱动为高电位的所需电压(目标电压)时的输出电压波形的示意图。图3(A)是用于与本发明进行比较的比较例，是p沟道晶体管101和n沟道晶体管102的各个设定驱动电压等于所需电压时的例子。图3(B)是参考图1和图2说明的第一实施形式的输出电压波形，其表示p沟道晶体管101之设定驱动电压V1为比n沟道晶体管102之设定驱动电压V2更低电位的例子。

首先说明图3(A)的作用。在图3(A)所示的例子中，p沟道晶体管101是使低电位输出端子达到所需电压的充电动作成为可能，n沟道晶体管102是使高电位输出端子达到所需电压的充电动作成为可能。在图3(A)所示例子中，第一期间开始时，由于输出端子电压处于低电位状态，首先通过p沟道晶体管101充电到所需电压。但是，在实际电路中，例如图1所示的，在反馈结构的情况下，由于构成电路的元件的寄生电容等，输出电压的变化传到输入存在一个响应延迟，产生上冲很多。如果产生过冲，这回将使n沟道晶体管102动作，把过冲产生的输出电压降低到所需电压。在此也仍然具有响应延迟因而产生反冲。

这种过冲和反冲在p沟道晶体管101的充电能力和n沟道晶体管102的放电能力越高时就越大，在高驱动能力的放大电路和反馈型放大电路中，在不设置足够大的电容值的相位补偿电容的情况下，容易发生振荡。

因此，在图3(A)，在第一期间，输出电压以所需电压为中心产生大的振动。图3(A)示出了当输出电压向高电位侧大变化时从第一期间到第二期间的变换的例子。

在第二期间，p沟道晶体管101和恒流源104为激活(可以动作)，n沟道晶体管102和恒流源104为非激活。

在第二期间，在输出电压比所需电压高的时候，p沟道晶体管101不动作，通过恒流源104，使输出电压下降到所需电压。此时，如果恒流源104的电流充分小，则将输出电压达到所需电压之前需要花费时间，使得不能实现高速驱动。

即，如果在第一期间p沟道晶体管101和n沟道晶体管102的设定驱动电压相等，输出电压将产生大的振动，并且在第二期间存在使输出电压变化到所需电压需要花费时间的情况，其结果使高速驱动变得困难。

另一方面，在图3(B)所示例子中，p沟道晶体管101的设定驱动电压V1被控制为比n沟道晶体管102的设定驱动电压V2更低的电位。即，p沟道晶体管101是使将低电位的输出端子达到电压V1的充电动作成为可能，n沟道晶体管102是使将高电位的输出端子达到电压V2(V1＜V2)的放电动作成为可能。因此，电压V1和V2之间就变成p沟道晶体管101和n沟道晶体管102都不动作的缓冲区。在图3(B)示出了将电压V1设定成与所需电压(目标电压)一致的例子。当然，代替电压V1，将电压V2设定成与所需电压一致也是可以的。

在图3(B)所示的例子中，在第一期间开始时，由于输出端子处于低电位状态，首先，通过p沟道晶体管101，其被充电到所需电压(＝V1)。在如图1所示反馈结构的情况下，因响应延迟而产生输出电压的过冲。在产生过冲之后，这次使n沟道晶体管102动作，将过冲产生的输出电压降低到电压V2。

在此，也仍然具有响应延迟，因而在输出电压上产生反冲，但是由电压V1和V2之间的缓冲区，让反冲变弱。

输出电压Vout反冲到比电压V1低的电压之后，再次开始由p沟道晶体管101的充电动作，但是，由于电压V1和V2的缓冲区，让过冲变弱。然后，输出电压最终在电压V1和V2之间的缓冲区中稳定下来。

由此，在第二期间，通过恒流源104的放电作用驱动电压V1和V2之间的输出电压。

通过将电压V1和V2之间的缓冲区设定得比较小，即使恒流源104的电流充分小，也能够将输出电压快速降低到所需电压。

这样，图3(B)所示例子比图3(A)所示例子更能进行高速驱动。

按上述，在本发明中，p沟道晶体管101的设定驱动电压V1作为比n沟道晶体管102的设定驱动电压V2更低的电位，因为将电压V1和V2之间的缓冲区设定成能够快速抑制振荡的最小电位差，即使在第一期间p沟道晶体管101和n沟道晶体管102可以同时动作，也不会产生振荡，能够把输出端子迅速驱动成与输入电压Vin对应地电压。

通过根据所需电压控制输入电压Vin，所以在第二期间，能够将输出电压高精度改变到所需电压。

也就是说，在本发明中，由于通过设置缓冲区能够抑制振荡，在如图1的反馈型放大电路的结构中，也可将相位补偿电容抑制得充分小或者做成不设置相位补偿电容的结构。由此，能够减少用于把相位补偿电容进行高速充放电的电流，即使将恒流源103，104上含有的空载电流设定得充分小，也可以进行高速动作并且实现低耗电。

在薄膜晶体管集成电路中，相位补偿电容的面积比较大，但根据本发明，由于电容值可以小，因此能够实现节省面积。

[实施例]

对上述本发明实施形式进一步详细说明，在此参考附图说明本发明的实施例。

[第一实施例]

图4是表示本发明第一实施例的驱动电路的结构示意图，是表示在第一驱动电路中第一差动电路20和第二差动电路30的具体例子的示意图。下面，说明第一、第二差动电路20和30的构成。第一差动电路20包括：通过恒流源209驱动的n沟道差动对晶体管203，204；被连接到差动对晶体管之输出对的、由构成差动对之负载电路的p沟道晶体管201，202构成的电流镜像电路。更具体地，恒流源209，其一端连接到低电位电源VSS，其另一端连接到构成差动对之n沟道晶体管203，204的互连源极上。电流镜像电路由p沟道晶体管201，202构成，其各个源极与高电位电源VDD连接，p沟道晶体管202连接成二极管，其漏极(栅极)与n沟道晶体管204的漏极连接。P沟道晶体管201，其栅极与p沟道晶体管202的栅极相互连接，其漏极与n沟道晶体管203的漏极连接。晶体管201，203的连接节点构成差动电路20的输出端，并与p沟道晶体管101的栅极连接。N沟道差动对晶体管203，204的各个栅极端子(控制端子)构成差动电路的正相输入端和反相输入端，n沟道差动对晶体管203，204的栅极分别连接了输入端子1和输出端子2。

另一方面，在第二差动电路30中，由n沟道晶体管301，302构成的电流镜像电路301，302作为负载电路被连接到通过恒流源309驱动的p沟道差动对晶体管303，304的输出对上。更具体地，恒流源309，其一端连接到高电位电源VDD，其另一端连接到构成差动对之p沟道晶体管303，304的互连源极上。构成差动对之有源负载的电流镜像电路由n沟道晶体管301，302构成，其各个源极与低电位电源VSS连接，n沟道晶体管302连接成二极管，其漏极(栅极)与p沟道晶体管304的漏极连接。另一方面，n沟道晶体管301，其栅极与n沟道晶体管302的栅极相互连接，其漏极与p沟道晶体管303的漏极连接。晶体管301，303的连接节点构成差动电路30的输出端，并与n沟道晶体管102的栅极连接。

p沟道差动对晶体管303，304的栅极分别构成正相输入端和反相输入端，p沟道差动对晶体管303，304的栅极分别连接了输入端子1和输出端子2。

在本实施例中，作为p沟道晶体管101的设定驱动电压V1被控制成比n沟道晶体管102的设定驱动电压V2更低电位的结构，n沟道差动对203，204和p沟道差动对303，304的任何一对设定成通过阈值电压不同的晶体管而构成的对。

其具体例以表形式在图5中表示。图5是用一览表表示出4种设定，其是关于n沟道差动对203，204和p沟道差动对303，304的阈值电压与稳定状态中的漏极/源极间电流Ids的关系。Vth和Ids后面的号码表示了图4晶体管的参考号码。

参考图5，在①例中，将n沟道差动对203，204的各个阈值电压Vth203，Vth204，漏极/源极间电流Ids203，Ids204设定为：

Vth203＞Vth204，

Ids203＝Ids204。

将p沟道差动对303，304的各个阈值电压Vth303，Vth304，漏极/源极间电流Ids303，Ids304设定为：

Vth303＝Vth304，

Ids303＝Ids304。

输入端子1上的输入电压假定为Vin，此时通过p沟道晶体管101在输出端子2上进行充电驱动的驱动设定电压设为V1，通过n沟道晶体管102在输出端子2上进行放电驱动的驱动设定电压设为V2。

图6表示N沟道差动对203，204的各个晶体管特性。图6表示出图4的晶体管203，204的栅极/源极间电压Vgs对漏极/源极间电流Ids的各个特性(V-I特性)。

晶体管203的特性与晶体管204的特性只偏离了阈值电压的差(Vth303-Vth304)。Vgs为源极对控制端(栅极端子)的电位，Ids是从漏极流到源极的电流。

参考图6，在①的情况，n沟道差动对203，204的栅极/源极间电压Vgs203和Vgs204是：

Vgs203＞Vgs204，

其差

(Vgs203-Vgs204)

与阈值电压的差

(Vth203-Vth204)

几乎相等。

输入电压Vin和第一驱动设定电压V1的关系因为与栅极/源极间电压Vgs203和Vgs204的关系相同，所以为：

Vin＞V1，

其差

(Vin-V1)

与阈值电压的差

(Vth203-Vth204)

几乎相等。

因此，第一驱动设定电压V1通过n沟道差动对203，204的阈值电压和漏极/源极间电流的控制是可以调整的。

另一方面，p沟道差动对303，304的栅极/源极间电压Vgs303和Vgs304变为：

Vgs303＝Vgs304

和

V2＝Vin。

当然，与第一驱动设定电压V1相同，第二驱动设定电压V2通过阈值电压和漏极/源极间电流的控制也是可以调整的。

因此，根据图5①那样的设定，p沟道晶体管101、n沟道晶体管102都不动作的缓冲区能够设置在V1和V2(＝Vin)之间。而且，Ids203，Ids204和Ids303，Ids304的控制，通过优化设定各个电流镜像电路201，202和电流镜像电路301，302的晶体管对间的阈值电压和大小，可以容易进行调整。

下面，在图5的②例中，将n沟道差动对203，204的阈值电压Vth203，Vth204，漏极/源极间电流Ids203，Ids204设定为：

Vth203＝Vth204，

Ids203＝Ids204。

将p沟道差动对303，304的阈值电压Vth303，Vth304，漏极/源极间电流Ids303，Ids304设定为：

Vth303＜Vth304，

Ids303＝Ids304。

此时，n沟道差动对203，204的栅极/源极间电压Vgs203和Vgs204变为：

Vgs203＝Vgs204，

输入电压Vin和驱动设定电压V1的关系变为：

V1＝Vin。

另一方面，p沟道差动对303，304的栅极/源极间电压Vgs303和Vgs304变为：

Vgs303＜Vgs304，

输入电压Vin和驱动设定电压V2的关系变为：

Vin＜V2。

因此，根据图5②那样的设定，p沟道晶体管101和n沟道晶体管102都不动作的缓冲区能够设置在V1(＝Vin)和V2之间。

上面，尽管示出了n沟道差动对203，204和p沟道差动对201，202之任何一对的晶体管对的阈值电压不同的结构的例子，但是也可以是两方之差动对的晶体管对的阈值电压都不同的结构。

也可以将n沟道差动对203，204和p沟道差动对201，202的至少一方设定为由漏极/源极间电流Ids不同的晶体管构成差动对。在图5的③中，将n沟道差动对203，204的阈值电压Vth203，Vth204，漏极/源极间电流Ids203，Ids204设定为：

Vth203＝Vth204，

Ids203＞Ids204。

将p沟道差动对303，304的阈值电压Vth303，Vth304，漏极/源极间电流Ids303，Ids304设定为：

Vth303＝Vth304，

Ids303＝Ids304。

此时，n沟道差动对203，204的栅极/源极间电压Vgs203和Vgs204变为：

Vgs203＞Vgs20，

输入电压Vin和驱动设定电压V1的关系变为：

V1＜Vin。

另一方面，p沟道差动对303，304的栅极/源极间电压Vgs303和Vgs304变为：

Vgs303＝Vgs304，

输入电压Vin和驱动设定电压V2的关系变为：

Vin＝V2。

根据图5③那样的设定，p沟道晶体管101和n沟道晶体管102都不动作的缓冲区能够设置在V1和V2(＝Vin)之间。

同样，在图5的④中，将n沟道差动对203，204设定为：

Vth203＝Vth204，

Ids203＝Ids204。

将p沟道差动对303，304设定为：

Vth303＝Vth304，

Ids303＜Ids304。

此时，n沟道差动对203，204的栅极/源极间电压Vgs203和Vgs204变为：

Vgs203＝Vgs204，

输入电压Vin和驱动设定电压V1的关系变为：

V1＝Vin。

另一方面，p沟道差动对303，304的栅极/源极间电压Vgs303和Vgs304变为：

Vgs303＜Vgs304，

输入电压Vin和驱动设定电压V2的关系变为：

Vin＜V2。

因此，根据图5④那样的设定，p沟道晶体管101和n沟道晶体管102都不动作的缓冲区能够设置在V1(＝Vin)和V2之间。

上面，根据图5所示的从①到④的四种设定，在一数据驱动期间的第一期间中，通过在驱动设定电压V1和V2之间设置缓冲区，即使输出端子在输入电压Vin附近被高速驱动，也能够抑制振荡。并且也能够在缓冲区的范围进行控制。

图5从①到④的四种设定例是示例性表示用于将p沟道晶体管101和n沟道晶体管102都不动作的缓冲区设置在驱动设定电压V1和V2之间的几个代表性的方法。除上述以外，当然，也可以采用根据差动对晶体管的阈值电压和漏极/源极间电流的设定组合等、用来将缓冲区设置在驱动设定电压V1和V2之间的任意控制。

在1数据驱动期间的第二期间，根据图5①和③的设定，通过n沟道晶体管102和恒流源103的动作(图2的第二数据驱动期间内的控制)，能够把输出端子2高精度地驱动为与输入电压Vin相等的电压。另一方面，根据图5②和④的设定，通过p沟道晶体管101和恒流源104的动作(图2第一数据驱动期间内的控制)，能够把输出端子2驱动为与输入电压Vin相等的电压。

因此，如果将所需电压作为输入电压Vin输入，能够在1数据驱动期间内把输出端子2驱动为所需电压。此时，在所需电压上可高精度驱动的动态范围在图5①和③之设定的情况下为从电源电压范围减去从高电源电源VDD到晶体管303阈值电压Vth303之绝对值的电压范围，在图5②和④之设定的情况下为从电源电压范围减去从低电位电源VSS到晶体管203阈值电压Vth203的电压范围。但是，当进行图2所示第一数据驱动期间内的控制时，根据设定驱动电压V1与所需电压相等来设定输入电压Vin，当进行图2所示第二数据驱动期间内的控制时，在根据设定驱动电压V2与所需电压相等来设定输入电压Vin的时候，在所需电压上可高精度驱动的动态范围几乎能够扩展到电源电压范围。但是，在这种情况下，所需电压和输出电压Vin未必一致。

如上述说明，图4所示驱动电路能够实现上述实施形式中说明的作用效果。

[第二实施例]

图7是表示本发明第二实施例的驱动电路构成，是表示关于图1驱动电路的第一、第二差动电路20，30与图4不同构成的例子。下面，参考图7，说明第一、第二差动电路20，30的构成。第一、第二差动电路20，30，其差动对的反相输入端侧的结构与图4所示结构不同。参考图7，第一差动电路20包括通过恒流源209驱动的n沟道差动对晶体管203，204，205；连接到差动对晶体管的输出对、由构成差动对之负载电路的p沟道晶体管201，202构成的电流镜像电路。更具体地，恒流源209，其一端连接到低电位电源VSS，另一端与构成差动对的n沟道晶体管203，204，205的互连源极连接。电流镜像电路由p沟道晶体管201，202构成，各个源极与高电位电源VDD连接，p沟道晶体管202连接成二极管，p沟道晶体管201，202的各个栅极互相连接。N沟道差动对由n沟道晶体管203，204，205构成，n沟道晶体管203被连接到p沟道晶体管201的漏极和恒流源209之间，串联形式连接的n沟道晶体管204和开关252与串联形式连接的n沟道晶体管205和开关253并联连接在p沟道晶体管202的漏极(栅极)和恒流源209之间。晶体管201和203的连接节点构成差动电路20的输出端，并与p沟道晶体管101的栅极连接。N沟道差动对晶体管203的栅极端子(控制端子)构成差动电路的正相输入端，n沟道差动对晶体管204，205的栅极端子(控制端子)相互连接，构成差动电路的反相输入端。N沟道差动对晶体管203的栅极上被连接了输入端子1，n沟道差动对晶体管204，205的栅极上被连接了输出端子2。

第二差动电路30中，由n沟道晶体管301，302构成的电流镜像电路301，302作为负载电路被连接到通过恒流源309驱动的p沟道差动对晶体管303，304，305的输出对上。更具体地，恒流源309，其一端连接到高电位电源VDD，另一端与构成差动对的p沟道晶体管303，304，305的互连源极连接。构成差动对之有源负载的电流镜像电路由n沟道晶体管301，302构成，各个源极与低电位电源VSS连接。n沟道晶体管302连接成二极管，n沟道晶体管301，302的各个栅极互相连接。p沟道差动对由p沟道晶体管303，304，305构成，p沟道晶体管303被连接到n沟道晶体管301的漏极和恒流源309之间，串联形式连接的p沟道晶体管304和开关352与串联形式连接的p沟道晶体管305和开关353并联连接在n沟道晶体管302的漏极(栅极)和恒流源309之间。晶体管301和303的连接节点构成差动电路30的输出端，并与n沟道晶体管102的栅极连接。p沟道差动对晶体管303的栅极端子(控制端子)构成差动电路30的正相输入端，p沟道差动对晶体管304，305的栅极端子(控制端子)相互连接，构成差动电路30的反相输入端。p沟道差动对晶体管303的栅极上被连接了输入端子1，p沟道差动对晶体管304，305的栅极上被连接了输出端子2。

本实施例中，作为p沟道晶体管101的设定驱动电压V1被控制成比n沟道晶体管102的设定驱动电压V2更低电位的结构，将n沟道差动对203，204，205的各个阈值电压设定为：

Vth203＝Vth205＞Vth204，

或者将p沟道差动对303，304，305的各个阈值电压设定为：

Vth303＝Vth305＜Vth304。

电流镜像201，202和电流镜像301，302设定为与各个输入电流等倍的输出电流。

本实施例中，通过开关252，253的开/关控制，构成进行阈值电压不同的n沟道晶体管204和205之间的相互转换，通过开关352，353的控制，构成进行阈值电压不同的p沟道晶体管304和305之间的相互转换。这点是构成本实施例的特征之一。

根据有关构成，本实施例中，当开关252和开关253被分别设定为关和开、选择了n沟道晶体管205时，设定驱动电压V1变为：

V1＝Vin，

当开关252和开关253被分别设定为开和关、选择了n沟道晶体管204时，设定驱动电压V1变为：

V1＜Vin。

再参考图6说明本实施例中输入电压Vin和设定驱动电压V1的关系。图6是表示n沟道差动对203，204，205的各个晶体管特性的例子。图6表示出图7的n沟道晶体管203，204，205的栅极/源极间电压Vgs对漏极/源极间电流Ids的各个特性(V-I特性)。如前所述，晶体管203的特性与晶体管204的特性只偏离了阈值电压的差(Vth203-Vth204)。晶体管203和205的特性是相同的。参考图6，在选择了n沟道晶体管205的情况下，n沟道差动对203，205的栅极/源极间电压Vgs203和Vgs205变为：

Vgs203＝Vgs205，

输入电压Vin和驱动设定电压V1的关系变为：

V1＝Vin。

另一方面，在选择了n沟道晶体管204的情况下，n沟道差动对203，204的栅极/源极间电压Vgs203和Vgs204为：

Vgs203＞Vgs204，

其差

(Vgs203-Vgs204)

与阈值电压的差

(Vth203-Vth204)

几乎相等。

输入电压Vin和第一驱动设定电压V1的关系因为与栅极/源极间电压Vgs203和Vgs204的关系相同，所以为：

V1＜Vin，

其差

(Vin-V1)

也与阈值电压的差

(Vth203-Vth204)

几乎相等。

因此，第一驱动设定电压V1，通过n沟道差动对203，204，205的各个阈值电压的控制，可以进行调整。

另一方面，当开关352，353被分别设定为关和开、选择了p沟道晶体管305时，设定驱动电压V2变为：

V2＝Vin。

当开关352，353被分别设定为关和开、选择了p沟道晶体管304时，设定驱动电压V2变为：

V2＞Vin。

其细节与n沟道差动对203，204，205的说明相同。因此第二驱动设定电压V2，通过p沟道差动对303，304，305的各个阈值电压的控制，也可以进行调整。

在1数据驱动期间中，在第一期间，当开关252关、开关253开时，开关352和开关353的任何一个可为开。

或者，当开关352开、开关353关时，开关252和开关253的任何一个为开。

本实施例中，根据相关切换控制，通过在设定驱动电压V1和V2之间设置缓冲区，即使输出端子在输入电压Vin附近被高速驱动，也能够抑制振荡。这个特征构成本发明的显著作用效果之一。

按照本实施例，也能够对缓冲区的范围进行可变控制。这个特征也构成本发明的显著作用效果之一。

本实施例中，在1数据驱动期间的第二期间，在p沟道晶体管101和恒流源104动作的情况下(图2的第一数据驱动期间中的控制情况)，开关252关，开关253开；在n沟道晶体管102和恒流源102动作的情况下(图2的第二数据驱动期间中的控制情况)，开关352关，开关353开。

由此，能够将输出端子高精度驱动为与输入电压Vin相等的电压。而且，通过对应于输入电压Vin的第一数据驱动期间或者第二数据驱动期间的最优控制，电源电压范围的动态范围作为此时的动态范围是可能的。

因此，如果将所需电压作为输入电压Vin输入，能够在1数据驱动期间内可以将输出端子2驱动到所需电压。因此也能够实现电源电压范围的宽动态范围。

根据上述说明，图7所示驱动电路通过差动电路20，30的构成被控制为使由p沟道晶体管101充电驱动的第一设定驱动电压V1为比由n沟道晶体管102放电驱动的第二设定驱动电压V2更低的电位。由此，在所需电压附近设置构成第一放大晶体管和第二放大晶体管的p沟道晶体管101和n沟道晶体管102不同时动作的缓冲区，即使p沟道晶体管101和n沟道晶体管102有可能同时动作，也能够防止振荡。因此能够实现上述实施形式中说明的作用和效果。

在上述实施例中，尽管通过将阈值电压不同的两个晶体管相互并联连接构成的例子示出了图7差动电路20和30的各个反相输入端子侧的结构，但是，也可以把构成差动对的晶体管对之中的反相输入端子侧连接的晶体管作为把电流驱动能力不同的两个晶体管相互并联连接的结构。这种情况下，在1数据驱动期间的第一期间和第二期间中，通过开/关对应于差动对电流驱动能力相互不同的两个晶体管的开关来选择一个晶体管。

在上述实施例中，尽管说明了在1数据驱动期间的第一期间和第二期间内在差动晶体管对之中的反相输入端子侧之并联连接的2个晶体管上分别选择任意一个来进行控制的例子，但也可以同时选择并联连接的两个晶体管来进行控制。这种情况下，例如，在图7的差动电路20中，晶体管204和晶体管205之电流驱动能力的总和与晶体管203的电流驱动能力设定成相等。因此，在1数据驱动期间的第一期间，开关252，253只有一个作为开，只选择晶体管204和205之中的一个，在第二期间，开关252和253两个都开，选择两个晶体管204和205。根据相关的切换控制，可实现与上述实施例相同的设定驱动电压V1和输入电压Vin的关系。

在上述实施例中，尽管用阈值电压相互不同的两个晶体管并联连接的例子表示了图7差动电路20，30的各个反相输入端子侧的结构，但本发明不被限定于该相关结构，当然，也可以用并联连接三个以上的多个晶体管的结构。

在上述实施例中，在图1的差动电路20和30中，多个晶体管并联连接的反相输入端子侧的结构虽然包括了差动电路20和30两者，但也可以用只包括任意一个差动电路的结构。这是因为仅仅通过一个差动电路能够设定缓冲区。但是，这种情况下，另一个差动电路的差动对需要用相同阈值电压或者相同电流驱动能力的晶体管构成。

可是，在由差动电路20和30与放大晶体管101和102构成的如图7所示电压跟随器结构的驱动电路中，驱动设定电压V1和V2的缓冲区基于差动放大器的输出偏置设定。本实施例是利用输出偏置来防止振荡的结构，与图15的差动放大器不同。而且，本实施例是在具有规定输出偏置的驱动和使输出偏置成为0的驱动之间切换而进行驱动，与图15的差动放大器不同。

[第三实施例]

图8是表示图7所示驱动电路的一个变形例的示意图。图7所示的结构是阈值电压不同的晶体管并联连接在差动对的反相输入端侧且选择任意一个晶体管的结构，而图8所示的电路是阈值电压不同的晶体管并联连接在差动对的正相输入端侧且选择任意一个晶体管的结构。

在图7所示结构中，多个同极性晶体管并联连接到差动对的反相输入端侧，而在图8所示电路结构中，其为多个同极性晶体管并联连接到差动对的正相输入端侧并且通过开关选择至少一个使其激活的结构。具体地，差动电路20的n沟道差动对由n沟道晶体管203，204，206构成，n沟道晶体管204连接在晶体管202的漏极(栅极)和恒流源209之间，串联连接的n沟道晶体管203和开关254与串联连接的n沟道晶体管206和开关255并联连接在晶体管201的漏极和恒流源209之间。N沟道晶体管204的栅极与输出端子2连接，n沟道晶体管203，206的栅极共同连接到输入端子1。

差动电路30的p沟道差动对由p沟道晶体管303，304，306构成，p沟道晶体管304连接在晶体管302的漏极(栅极)和恒流源309之间，串联连接的p沟道晶体管303和开关354与串联连接的p沟道晶体管306和开关355并联连接在晶体管301的漏极和恒流源309之间。p沟道晶体管304的栅极与输出端子2连接，p沟道晶体管303，306的栅极共同连接到输入端子1。其它结构与图7相同。

图8也与图7所示第二实施例相同，分别在1数据驱动期间的第一期间和第二期间上，通过开关254，255，354，355的开/关控制选最合适的晶体管。通过这能够获得与第二实施例相同的效果。

[第四实施例]

图9是表示本发明第四实施例的驱动电路构成图，是图1所示差动电路20，30另一变形例的示意图。参考图9，本实施例的驱动电路中，作为电流镜像电路的输入端侧的晶体管，多个同极性晶体管并联连接。具体地，差动电路20的n沟道差动对由n沟道晶体管203，204构成。在n沟道差动对的输出对和高电位电源VDD间连接的、构成n沟道差动对之有源负载的电流镜像电路的输出端侧，具有在高电位电源VDD和晶体管203的漏极间连接的p沟道晶体管201，在电流镜像电路的输入端侧，串联连接的p沟道晶体管202和开关256与串联连接的p沟道晶体管207和开关257被并联连接在高电位电源VDD和晶体管204的漏极之间。P沟道晶体管201，202，207的栅极相互连接，并与p沟道晶体管204的漏极连接。P沟道晶体管201和p沟道晶体管202的阈值电压设定为相等，p沟道晶体管207的阈值电压的绝对值设定为比p沟道晶体管202的小。或者，p沟道晶体管201和p沟道晶体管202的电流驱动能力设定为相等，p沟道晶体管207和p沟道晶体管202的电流驱动能力设定为相互不同。而且，构成差动对的n沟道晶体管203和204设定为具有相互相同的特性。

差动电路30的p沟道差动对由p沟道晶体管303，304构成。在p沟道差动对的输出对和低电位电源VSS间连接的、构成p沟道差动对之有源负载的电流镜像电路的输出端侧，具有在低电位电源VSS和晶体管303的漏极之间连接的n沟道晶体管301，在电流镜像电路的输入端侧，串联连接的n沟道晶体管302和开关356与串联连接的n沟道晶体管307和开关357被并联连接在低电位电源VSS和晶体管304的漏极之间。n沟道晶体管301，302，307的栅极相互连接，并与晶体管304的漏极连接。n沟道晶体管301和n沟道晶体管302的阈值电压设定为相等，n沟道晶体管307的阈值电压设定为比n沟道晶体管302的低。或者，n沟道晶体管301和n沟道晶体管302的电流驱动能力设定为相等，n沟道晶体管307和n沟道晶体管302的电流驱动能力设定为相互不同。而且，构成差动对的p沟道晶体管303和304设定为具有相互相同的特性。

本实施例也与图7所示第二实施例相同，分别在1数据驱动期间的第一期间和第二期间上，通过开关256和开关257、以及开关356和开关357的开/关控制选择最合适晶体管。由此，能够获得与第二实施例相同的效果。而且，作为图9所示实施例的变形，在构成差动对之负载的电流镜像电路的输出端侧(晶体管201侧)并联连接多个同极性晶体管。分别在1数据驱动期间的第一期间和第二期间上，当然，作为选择最合适晶体管的结构，也可获得与所述第二实施例相同的效果。

[第五实施例]

图10是表示本发明第五实施例的驱动电路构成。参考图10，本实施例示出在图4、图7至图9的所述实施例中在输入端子1和输出端子2之间附加了用控制信号S0进行开/关控制的转移门(transfer gate)(CMOS转移门)40的结构。

在图10的驱动电路中，在1数据驱动期间内，接着第一期间和第二期间之后设置了第三期间，在第三期间，开关151、152、153、154为关，如果转移门40为开，通过在输入端子1提供的输出电压Vin的电流供给能力，能够直接驱动在输出端子2上连接的电容性负载。

[第六实施例]

图11是表示本发明驱动电路的第六实施例的示意图，其表示了显示装置的数据驱动器的构成。参考图11，该数据驱动器包括在电源VA和电源VB间连接的电阻串200、解码器300(选择电路)、输出端子组400和缓冲器电路100。从由电阻串200的各个端子(抽头)产生的多个阶梯电压中，针对输出端子400的每一个，根据图像数字信号用相应的解码器300来选择阶梯电压，在相应的缓冲器电路100进行放大后驱动在输出端子组400上连接的数据线。作为缓冲器电路100，能够适用参考图4、图7至图9说明的本实施例的各电路。动作控制信号控制缓冲器100电路的各个开关的开/关或者电路部的激活/非激活。

在缓冲电路100中，当适用图10时，变成当图10的转移门开关40为开时从电阻串200直接供给电荷而驱动数据线的结构。

通过将本发明驱动电路用于图11的输出缓冲100，能够简单地构成低耗电、高速驱动的数据驱动器。

当然，图11所示数据驱动器能够适用于图12所示液晶显示装置的数据线驱动电路803。

在图4、图7至图9中，表示了用电流镜像电路构成恒流源驱动的差动对晶体管的负载的例子，但是，当然，差动对晶体管的负载也可以采用电阻元件构成。但是，这种情况下，当将差动对中流动的漏极/源极间电流控制成不同值时，就成为不同电阻值的组合。

上述实施例说明的驱动电路采用MOS晶体管构成，在显示装置的驱动电路中，例如，也可以采用由多晶硅构成的MOS晶体管(TFT)构成。

当然，上述实施例说明的差动电路也适用于双极性晶体管。这种情况下，电流镜像电路、差动对等的p沟道晶体管由pnp晶体管构成，n沟道晶体管由npn晶体管构成。在上述实施例中，尽管示出了适用于集成电路中的例子，当然也可以适用于分立元件结构。

上面，结合上述实施例说明了本发明，但是本发明不局限于上述实施例，在本申请权利要求书的范围内，本领域技术人员当然可以进行各种变形和修改。

如以上说明，根据本发明，能够获得下述技术效果，通过在1数据驱动期间上设置使具有充电作用和放电作用的放大晶体管处于同时激活的第一期间和放大晶体管只一个为激活并使进行与该放大晶体管相反作用的恒流源动作的第二期间，有可能获得与电源电压范围相等的动态范围，能够在低耗电、高速的情况下，将输出端子驱动到所需电压。

进一步，根据本发明，能够获得下述技术效果，通过将充电用放大晶体管的设定驱动电压V1控制成比放电用放大晶体管的设定驱动电压V2更低的电位，即使充电用和放电用的放大晶体管有可能同时动作，也能够抑制振荡和将相位补偿电容控制得充分小。由此，可实现低耗电和节省面积。

根据本发明的显示装置，可以在低耗电下高速刷新，并能提高图像质量。

Claims (28)

1.一种驱动电路，特征在于，包括：

在输出端子和高电位电源之间并联配置的、进行所述输出端子之充电作用的第一放大晶体管和第一电流源；和

在所述输出端子和低电位电源之间并联配置的、进行所述输出端子之放电作用的第二放大晶体管和第二电流源；以及还包括

控制装置，其控制使得根据输入信号将所述输出端子驱动到所需电压的驱动期间至少由第一期间和第二期间构成，在所述第一期间，所述第一放大晶体管和所述第二放大晶体管同时为激活，

在所述第二期间，所述第一放大晶体管和所述第二放大晶体管之中的一方放大晶体管为激活，而另一方放大晶体管为非激活。

2.根据权利要求1所述的驱动电路，特征在于，在所述第一期间中，由所述第一放大晶体管进行充电驱动的所述输出端子的第一设定驱动电压被设定成比由所述第二放大晶体管进行放电驱动的所述输出端子的第二设定驱动电压更低的电位。

3.根据权利要求1所述的驱动电路，特征在于，在所述第二期间中，让与成非激活的所述另一方之所述放大晶体管并联配置的所述电流源为激活。

4.根据权利要求1所述的驱动电路，特征在于，包括：

第一差动电路，其包含差动输入来自正相输入端子和反相输入端子的输入信号电压的第一差动对，所述第一差动对的输出被输入到所述第一放大晶体管的控制端；和

第二差动电路，其包含差动输入来自正相输入端子和反相输入端子的输入信号电压的第二差动对，所述第二差动对的输出被输入到所述第二放大晶体管的控制端；

所述第一差动对和所述第二差动对之中的至少一方差动对相互由阈直电压相互不同的晶体管对构成。

5.根据权利要求1所述的驱动电路，特征在于，包括：

第一差动电路，其包含差动输入来自正相输入端子和反相输入端子的输入信号电压的第一差动对，所述第一差动对的输出被输入到所述第一放大晶体管的控制端；和

第二差动电路，其包含差动输入来自正相输入端子和反相输入端子的输入信号电压的第二差动对，所述第二差动对的输出被输入到所述第二放大晶体管的控制端；

在所述第一差动对和所述第二差动对之中的至少一个差动对上，作为构成所述一个差动对的晶体管对中之一方晶体管，配设了并联连接的阈值电压相互不同的的多个晶体管；

所述多个晶体管的各个控制端相互连接，该相互连接点被连接到所述正相输入端子和所述反相输入端子中不同于与构成所述一个差动对的晶体管对的另一方晶体管的控制端连接的输入端子的输入端子上；

还包括控制装置，其选择所述多个晶体管之中的至少一个作为构成所述一个差动对之晶体管对的所述一方晶体管。

6.根据权利要求1所述的驱动电路，特征在于，包括：

第一差动电路，其包含差动输入来自正相输入端子和反相输入端子的输入信号电压的第一差动对，所述第一差动对的输出被输入到所述第一放大晶体管的控制端；和

第二差动电路，其包含差动输入来自正相输入端子和反相输入端子的输入信号电压的第二差动对，所述第二差动对的输出被输入到所述第二放大晶体管的控制端；

在所述第一差动对和所述第二差动对之中的至少一个差动对上，作为构成所述一个差动对的晶体管对之中的一个晶体管，配设了并联连接的电流驱动能力相互不同的的多个晶体管；

所述多个晶体管的各个控制端相互连接，其相互连接点连接到所述正相输入端子和所述反相输入端子之中不同于与构成所述一个差动对的晶体管对的另一方晶体管的控制端连接的输入端子的输入端子上；

还包括控制装置，其选择所述多个晶体管之中的至少一个作为构成所述一个差动对之晶体管对的所述一个晶体管。

7.根据权利要求5所述的驱动电路，特征在于，包括：

多个开关，其分别开/关控制在所述多个晶体管和所述一个差动对的负载电路之间的连接；

将所述多个开关之中的至少一个控制成开状态的装置。

8.根据权利要求1所述的驱动电路，特征在于，包括：

第一差动电路，其包含差动输入来自正相输入端子和反相输入端子的输入信号电压的第一差动对、和在所述第一差动对的输出对上连接的第一负载电路，所述第一差动对的输出被输入到所述第一放大晶体管的控制端；和

第二差动电路，其包含差动输入来自正相输入端子和反相输入端子的输入信号电压的第二差动对、和在所述第二差动对的输出对上连接的第二负载电路，所述第二差动对的输出被输入到所述第二放大晶体管的控制端；

所述第一负载电路和所述第二负载电路之中的至少一个负载电路中，构成所述一个负载电路的晶体管对是由阈值电压相互不同的晶体管对构成。

9.根据权利要求1所述的驱动电路，特征在于，包括：

第一差动电路，其包含差动输入来自正相输入端子和反相输入端子的输入信号电压的第一差动对、和在所述第一差动对的输出对上连接的第一负载电路，所述第一差动对的输出被输入到所述第一放大晶体管的控制端；和

第二差动电路，其包含差动输入来自正相输入端子和反相输入端子的输入信号电压的第二差动对、和在所述第二差动对的输出对上连接的第二负载电路，所述第二差动对的输出被输入到所述第二放大晶体管的控制端；

在所述第一负载电路和所述第二负载电路之中的至少一个负载电路上，作为构成所述一个负载电路的晶体管对之中的一个晶体管，配设了并联连接的阈值电压相互不同的的多个晶体管；

所述多个晶体管的各个控制端相互连接，其相互连接点连接到构成所述一个负载电路之晶体管对之中另一方晶体管的控制端，或者连接到所述另一方晶体管的控制端和所述一个负载电路的与对应于一端的差动对之间的连接点；

还包括控制装置，用于让所述多个晶体管的至少一个成为激活。

10.根据权利要求1所述的驱动电路，特征在于，包括：

第一差动电路，其包含差动输入来自正相输入端子和反相输入端子的输入信号电压的第一差动对、和在所述第一差动对的输出对上连接的第一负载电路，所述第一差动对的输出被输入到所述第一放大晶体管的控制端；和

第二差动电路，其包含差动输入来自正相输入端子和反相输入端子的输入信号电压的第二差动对、和在所述第二差动对的输出对上连接的第二负载电路，所述第二差动对的输出被输入到所述第二放大晶体管的控制端；

在所述第一负载电路和所述第二负载电路之中的至少一个负载电路上，作为构成所述一个负载电路的晶体管对之中的至少一个晶体管，配设了并联连接的电流驱动能力相互不同的的多个晶体管；

所述多个晶体管的各个控制端相互连接，其相互连接点连接到构成所述一个负载电路之晶体管对之中另一方晶体管的控制端，或者连接到所述另一方晶体管的控制端和所述一个负载电路的与对应于一端的差动对之间的连接点；

包括控制装置，用于让所述多个晶体管的至少一个成为激活。

11.根据权利要求1所述的驱动电路，特征在于，包括：

第一差动电路，其包含差动输入来自正相输入端子和反相输入端子的输入信号电压的第一差动对、和在所述第一差动对的输出对上连接的第一负载电路，所述第一差动对的输出被输入到所述第一放大晶体管的控制端；和

第二差动电路，其包含差动输入来自正相输入端子和反相输入端子的输入信号电压的第二差动对、和在所述第二差动对的输出对上连接的第二负载电路，所述第二差动对的输出被输入到所述第二放大晶体管的控制端；

在所述第一负载电路和所述第二负载电路之中的至少一个负载电路上，作为构成所述一个负载电路的电阻元件对的至少一个电阻元件，预备了相互并联连接的多种电阻值的多个电阻；

包括控制装置，其选择所述多个电阻之中的至少一个电阻，作为构成所述一个负载电路的电阻元件对的所述一个电阻元件，连接到与对应于所述一个负载电路的所述差动对的输出和对应于所述一个负载电路的电源之间。

12.根据权利要求1所述的驱动电路，特征在于，包括：

在所述高电位电源和所述输出端子之间与所述第一放大晶体管串联连接的、根据控制信号进行开/关的第一开关；

在所述高电位电源和所述输出端子之间与所述第一电流源串联连接的、根据控制信号进行开/关的第二开关；

在所述低电位电源和所述输出端子之间与所述第二放大晶体管串联连接的、根据控制信号进行开/关的第三开关；和

在所述低电位电源和所述输出端子之间与所述第二电流源串联连接的、根据控制信号进行开/关的第四开关。

13.根据权利要求12所述的驱动电路，特征在于，

在所述第一期间，所述第一和第三开关为开，所述第二和第四开关为关，

在所述第二期间，所述第一和第四开关为开，所述第二和第三开关为关，或者所述第二和第三开关为开，所述第一和第四开关为关。

14.根据权利要求1所述的驱动电路，特征在于，包括：在输入端子和所述输出端子之间的根据控制信号进行开/关的开关。

15.根据权利要求1所述的驱动电路，特征在于，包括：

在所述高电位电源和所述输出端子之间与所述第一放大晶体管串联连接的、根据控制信号进行开/关的第一开关；

在所述高电位电源和所述输出端子之间与所述第一电流源串联连接的、根据控制信号进行开/关的第二开关；

在所述低电位电源和所述输出端子之间与所述第二放大晶体管串联连接的、根据控制信号进行开/关的第三开关；

在所述低电位电源和所述输出端子之间与所述第二电流源串联连接的、根据控制信号进行开/关的第四开关；和

在输入端子和所述输出端子之间的通过控制信号进行开/关的第五开关；

将所述输出端子驱动到所需电压的驱动期间还具有第三期间；

在所述第一期间，所述第一和第三开关为开，所述第二和第四开关为关，所述第五开关为关；

在所述第二期间，所述第一和第四开关为开，所述第二和第三开关为关，所述第五开关为关，或者

所述第二和第三开关为开，所述第一和第四开关为关，所述第五开关为关；

在所述第三期间，所述第一至第四开关为关，所述第五开关为开。

16.根据权利要求1所述的驱动电路，特征在于，包括：

第一差动电路，包括：在所述低电位电源侧连接的第三电流源、用所述第三电流源驱动的、其正相输入端子和反相输入端子分别连接到输入端子和所述输出端子的第一差动对、和被连接在所述第一差动对的输出对和所述高电位电源之间的第一负载电路，所述第一差动对的输出被输入到所述第一放大晶体管的控制端；和

第二差动电路，包括：在所述高电位电源侧连接的第四电流源、用所述第四电流源驱动的其正相输入端子和反相输入端子连接到所述输入端子和所述输出端子的与所述第一差动对为相反导电类型的第二差动对、和被连接在所述第二差动对的输出对和所述低电位电源之间的第二负载电路，所述第二差动对的输出被输入到所述第二放大晶体管的控制端；

在所述第一差动对和第二差动对之中的至少一个差动对上，作为构成所述一个差动对的晶体管对之中的至少一个晶体管，配设了并联连接的阈值电压相互不同的多个晶体管；

所述多个晶体管的控制端相互连接，其相互连接点和不同于连接了所述正相输入端子和所述反相输入端之中的所述一个晶体管的控制端的输入端子的别一输入端子连接；

还包括：在对应于所述一个差动对的所述负载电路和驱动所述一个差动对的所述电流源之间、与所述多个晶体管的各个串联连接的、根据控制信号而进行开/关控制的多个开关；

还包括：在把所述输出端子驱动到所需电压的驱动期间内，进行将所述多个开关的至少一个控制为开的装置。

17.根据权利要求1所述的驱动电路，特征在于，包括：

第一差动电路，包括：在所述低电位电源侧连接的第三电流源、用所述第三电流源驱动的、其正相输入端子和反相输入端子分别连接到输入端子和所述输出端子的第一差动对、和被连接在所述第一差动对的输出对和所述高电位电源之间的第一负载电路，所述第一差动对的输出被输入到所述第一放大晶体管的控制端；和

第二差动电路，包括：在所述高电位电源侧连接的第四电流源、用所述第四电流源驱动的其正相输入端子和反相输入端子连接到所述输入端子和所述输出端子的与所述第一差动对为相反导电类型的第二差动对、和被连接在所述第二差动对的输出对和所述低电位电源之间的第二负载电路，所述第二差动对的输出被输入到所述第二放大晶体管的控制端；

在所述第一差动对和第二差动对之中的至少一个差动对上，作为构成所述一个差动对的晶体管对之中的至少一个晶体管，配设了并联连接的电流驱动能力相互不同的多个晶体管；

所述多个晶体管的控制端相互连接，其相互连接点和不同于连接了所述正相输入端子和所述反相输入端之中的所述一个晶体管的控制端的输入端子的另一输入端子连接；

还包括：在对应于所述一个差动对的所述负载电路和驱动所述一个差动对的所述电流源之间、与所述多个晶体管的各个串联连接的、根据控制信号而进行开/关控制的多个开关，

还包括：在把所述输出端子驱动到所需电压的驱动期间内，进行将所述多个开关的至少一个控制为开的装置。

18.根据权利要求16所述的驱动电路，特征在于，包括：

在所述高电位电源和所述输出端子之间与所述第一放大晶体管串联连接的、根据控制信号进行开/关的第一开关；

在所述高电位电源和所述输出端子之间与所述第一电流源串联连接的、根据控制信号进行开/关的第二开关；

在所述低电位电源和所述输出端子之间与所述第二放大晶体管串联连接的、根据控制信号进行开/关的第三开关；和

在所述低电位电源和所述输出端子之间与所述第二电流源串联连接的、根据控制信号进行开/关的第四开关。

19.根据权利要求1所述的驱动电路，特征在于，

对向输入端子提供的输入电压通过所述第一放大晶体管向所述输出端子进行充电驱动的第一驱动设定电压、和对所述输入电压通过所述第二放大晶体管向所述输出端子进行放电驱动的第二驱动设定电压，设定成相互不同的电压电平；

所述第一放大晶体管和所述第二放大晶体管不同时动作的缓冲区被设置在所述第一驱动设定电压和所述第二驱动设定电压之间。

20.根据权利要求19所述的驱动电路，特征在于，包括进行控制的装置，其使得：

在所述第一期间，所述第一放大晶体管和所述第二放大晶体管可同时激活；

在所述第二期间，分别进行充电驱动和放电驱动的所述第一放大晶体管和所述第二放大晶体管之中的任意一个放大晶体管、和在所述第一电流源与第二电流源之中的进行与所述一个放大晶体管相反驱动的电流源为同时激活，将所述输出端子驱动到所需电压。

21.根据权利要求19所述的驱动电路，特征在于，包括：控制所述缓冲区范围之设定的装置。

22.根据权利要求21所述的驱动电路，特征在于，

控制所述缓冲区范围之设定的装置具有：

包含第一导电类型之第一差动对的第一差动电路，所述输入端子上供给的输入电压和所述输出端子的输出电压分别从正相输入端和反相输入端输入，从输出端向所述第一放大晶体管提供第一信号；和

包含第二导电类型之第二差动对的第二差动电路，所述输入端子上供给的输入电压和所述输出端子的输出电压分别从正相输入端和反相输入端输入，从输出端向所述第二放大晶体管提供第二信号；

至少在所述第一期间，所述第一差动对和/或所述第二差动对被控制成由阈值电压相互不同、或者电流驱动能力相互不同的晶体管对构成。

23.根据权利要求4所述的驱动电路，特征在于，所述第一差动电路和所述第二差动电路，其各个正相输入端子共同被连接到驱动电路的输入端子，其各个反相输入端子共同被连接到所述输出端子。

24.根据权利要求1所述的驱动电路，特征在于，具有：

包含第一导电类型之第一差动对的第一差动电路，输入端子上供给的输入电压和所述输出端子的输出电压分别从正相输入端和反相输入端输入，从输出端向所述第一放大晶体管提供第一信号；和

包含第二导电类型之第二差动对的第二差动电路，所述输入端子上供给的输入电压和所述输出端子的输出电压分别从正相输入端和反相输入端输入，从输出端向所述第二放大晶体管提供第二信号；

所述第一差动对和所述第二差动对之中的至少一个差动对由阈值电压相互不同的晶体管构成；

对向所述输入端子提供的输入电压通过所述第一放大晶体管向所述输出端子进行充电驱动的第一驱动设定电压、和对所述输入电压通过所述第二放大晶体管向所述输出端子进行放电驱动的第二驱动设定电压，设定为相互不同的电压电平；

所述第一放大晶体管和所述第二放大晶体管不同时动作的缓冲区被设置在所述第一驱动设定电压和所述第二驱动设定电压之间；

在所述输出端子驱动到所需电压之驱动期间的所述第二期间中，所述第一放大晶体管为激活，所述第二电流源为激活，并且，当进行使所述第二放大晶体管和所述第一电流源都为非激活的控制时，所述第一设定驱动电压以与所述所需电压相等方式向所述输入端子提供输入电压。

25.根据权利要求24所述的驱动电路，特征在于，在所述第二期间中，所述第二放大晶体管为激活，所述第一电流源为激活，并且，当进行使所述第一放大晶体管和所述第二电流源都为非激活的控制时，所述第二设定驱动电压以与所述所需电压相等方式向所述输入端子提供输入电压。

26.一种显示装置，特征在于，包括向显示部的象素提供图像信号的多条数据线；并且

包括权利要求1所述的驱动电路，作为驱动所述数据线的电路。

27.根据权利要求6所述的驱动电路，特征在于，包括：

多个开关，其对所述多个晶体管和所述一个差动对的负载电路之间的连接分别进行开/关控制；和

控制装置，其让所述多个开关之中的至少一个控制为开。

28.根据权利要求17所述的驱动电路，特征在于，包括：

在所述高电位电源和所述输出端子之间与所述第一放大晶体管串联连接的、根据控制信号进行开/关的第一开关；

在所述高电位电源和所述输出端子之间与所述第一电流源串联连接的、根据控制信号进行开/关的第二开关；

在所述低电位电源和所述输出端子之间与所述第二放大晶体管串联连接的、根据控制信号进行开/关的第三开关；和

在所述低电位电源和所述输出端子之间与所述第二电流源串联连接的、根据控制信号进行开/关的第四开关。

Images