CN106325352A - 输出级电路 - Google Patents

Abstract

一种输出级电路，包括运算放大器、第一晶体管、第二晶体管、源极随耦电路和切换电路。运算放大器根据电压输入信号和电压输出信号来产生第一栅极电压信号和第二栅极电压信号。第一晶体管根据第一栅极电压信号来改变其开关状态。第二晶体管根据第二栅极电压信号来改变其开关状态，并且第二晶体管的漏极和第一晶体管的漏极耦接在输出端点，以输出电压输出信号。源极随耦电路耦接至第一晶体管的栅极。源极随耦电路根据第一栅极电压信号来产生切换控制信号。切换电路根据切换控制信号来改变第一晶体管的栅极与第一晶体管的漏极之间的耦接关系。

Description

输出级电路

技术领域

本发明是涉及一种输出级电路，并且特别涉及一种可以减少输出电压信号的过冲时间的输出级电路。

背景技术

随着电子产品技术的发展以及人类生活型态的改变，可携式电子产品日益盛行，例如智能型手机、平板计算机或智能型手表等都已成为人们日常生活中的重要部分的其中之一。这些电子产品的设计均以轻薄化为主要诉求，而在这些电子产品中，通常会使用输出级电路以将输入信号传输到终端，进而推动下一级的电路。例如，在显示装置中，源极驱动器通常会使用输出级电路来提供显示面板运行时所需的电压。

请参照图1，图1描绘了公知的输出级电路100的示意图。输出级电路100包括运算放大器OP和晶体管T1、T2。运算放大器OP的正输入端和负输入端分别输入电压输入信号Vin和电压输出信号Vout，并且根据电压输入信号Vin和电压输出信号Vout来产生分别控制晶体管TP1、TN1的开关状态的栅极电压信号VG1、VG2，以由输出节点P来输出电压输出信号Vout。当运算放大器OP对电压输出信号Vout进行充电时，电压输入信号Vin的电压值升高至大于电压输出信号Vout的电压值，以通过栅极电压信号VG1来接通晶体管TP1，并且通过栅极电压信号VG2来使得晶体管TN1处于关断状态。

然而，在运算放大器OP的电流很小的情形下，当出现供应电压端VDD的电压值突然下降的情形时，栅极电压信号VG1的电压值会降至过低，导致电压输出信号Vout在达到预定的高电压准位之后不会停下，而是继续升至过高的电压准位。上述现象亦被称为电压过冲(overshoot)，并且在输出级电路100中，此现象与栅极电压信号VG1从接近0伏特升至正常电压准位相关。图2描绘了公知的输出级电路100的输出电压信号Vout的过冲 时间的示意图。如图2所示，公知的输出级电路100会造成一定长度的过冲时间。若是过冲时间过长，则将导致使用输出级电路的电子产品的反应时间增加，而降低电子产品的效能和用户体验。

发明内容

本发明提供一种输出级电路，其可以降低电压输出信号的过冲时间。将本发明的输出级电路应用在电子产品上，可以有效减少电子产品的反应时间，进而提升电子产品的效能，并可以增进用户体验。

本发明的输出级电路包括运算放大器、第一晶体管、第二晶体管、源极随耦(source follower)电路和切换电路。运算放大器接收电压输入信号与电压输出信号，并且根据电压输入信号和电压输出信号来产生第一栅极电压信号与第二栅极电压信号。第一晶体管具有栅极和漏极，其中第一晶体管的栅极耦接至运算放大器，使第一晶体管根据第一栅极电压信号来改变其开关状态。第二晶体管具有栅极和漏极，其中第二晶体管的栅极耦接至运算放大器，使第二晶体管根据第二栅极电压信号来改变其开关状态，并且第二晶体管的漏极与第一晶体管的漏极耦接于输出端点，以输出电压输出信号。源极随耦电路耦接至第一晶体管的栅极。源极随耦电路根据第一栅极电压信号来产生切换控制信号。切换电路耦接至源极随耦电路、第一晶体管的栅极和第一晶体管的漏极。切换电路根据切换控制信号来改变第一晶体管的栅极与第一晶体管的漏极之间的耦接关系。

在本发明的实施例中，上述的输出级电路还包括开关单元以及控制单元。开关单元与切换电路串接在第一晶体管的栅极与第一晶体管的漏极之间。控制单元根据第一源极线以及第二源极线的数据驱动信号的电压变化来控制开关单元的接通状态。

本发明的显示装置包括显示面板以及源极驱动器。显示面板具有第一源极线以及第二源极线。源极驱动器包括第一输出级电路以及第二输出级电路，第一输出级电路以及第二输出级电路分别包括运算放大器、第一晶体管、第二晶体管、源极随耦(source follower)电路、切换电路、开关单元以及控制单元。运算放大器接收电压输入信号与电压输出信号，并且根据电压输入信号和电压输出信号来产生第一栅极电压信号与第二栅极电压 信号。第一晶体管具有栅极和漏极，其中第一晶体管的栅极耦接至运算放大器，使第一晶体管根据第一栅极电压信号来改变其开关状态。第二晶体管具有栅极和漏极，其中第二晶体管的栅极耦接至运算放大器，使第二晶体管根据第二栅极电压信号来改变其开关状态，并且第二晶体管的漏极与第一晶体管的漏极耦接在输出端点，以输出电压输出信号。源极随耦电路耦接至第一晶体管的栅极。源极随耦电路根据第一栅极电压信号来产生切换控制信号。切换电路耦接至源极随耦电路、第一晶体管的栅极和第一晶体管的漏极。切换电路根据切换控制信号来改变第一晶体管的栅极与第一晶体管的漏极之间的耦接关系。开关单元与切换电路串接在第一晶体管的栅极与第一晶体管的漏极之间。控制单元根据第一源极线以及第二源极线的数据驱动信号的电压变化来控制开关单元的接通状态。

在本发明的实施例中，其中，当第一源极线以及第二源极线的数据驱动信号的电压变化趋势相同时，控制单元接通开关单元。

在本发明的实施例中，上述的源极随耦电路包括第三晶体管，此第三晶体管具有源极、栅极和漏极，其中第三晶体管的源极耦接至电压供应端，第三晶体管的栅极耦接至第一晶体管的栅极，并且第三晶体管的漏极耦接至接地端。

在本发明的实施例中，上述的源极随耦电路还包括电阻或二极管连接形式(diode-connected)晶体管，此电阻或此二极管连接形式晶体管耦接在第三晶体管的漏极与接地端之间。

在本发明的实施例中，上述的第三晶体管是P型晶体管。

在本发明的实施例中，上述的切换电路包括第四晶体管，此第四晶体管具有源极、栅极和漏极，其中第四晶体管的源极耦接至第一晶体管的漏极，第四晶体管的栅极耦接至源极随耦电路，并且第四晶体管的漏极耦接至第一晶体管的栅极。

本发明的输出级电路包括运算放大器、第一晶体管、第二晶体管、源极随耦电路和切换电路。运算放大器接收电压输入信号和电压输出信号，并且根据电压输入信号和电压输出信号来产生第一栅极电压信号和第二栅极电压信号。第一晶体管具有栅极和漏极，其中第一晶体管的栅极耦接至运算放大器，以使第一晶体管根据第一栅极电压信号来改变其开关状态。 第二晶体管具有栅极和漏极，其中第二晶体管的栅极耦接至运算放大器，以使第二晶体管根据第二栅极电压信号来改变其开关状态，并且第二晶体管的漏极与第一晶体管的漏极耦接于输出端点，以输出电压输出信号。源极随耦电路耦接至第二晶体管的栅极。源极随耦电路根据第二栅极电压信号产生切换控制信号。切换电路耦接至源极随耦电路、第二晶体管的栅极和第二晶体管的漏极。切换电路根据切换控制信号来改变第二晶体管的栅极与第二晶体管的漏极之间的耦接关系。

在本发明的实施例中，上述的输出级电路还包括开关单元以及控制单元。开关单元和切换电路串联连接在第二晶体管的栅极与第二晶体管的漏极之间。控制单元根据第一源极线以及第二源极线的数据驱动信号的电压变化来控制开关单元的接通状态。

本发明的显示装置包括显示面板以及源极驱动器。显示面板具有第一源极线以及第二源极线。源极驱动器包括第一输出级电路以及第二输出级电路，第一输出级电路以及第二输出级电路分别包括运算放大器、第一晶体管、第二晶体管、源极随耦电路、切换电路、开关单元以及控制单元。运算放大器接收电压输入信号和电压输出信号，并且根据电压输入信号和电压输出信号来产生第一栅极电压信号和第二栅极电压信号。第一晶体管具有栅极和漏极，其中第一晶体管的栅极耦接至运算放大器，以使第一晶体管根据第一栅极电压信号来改变其开关状态。第二晶体管具有栅极和漏极，其中第二晶体管的栅极耦接至运算放大器，以使第二晶体管根据第二栅极电压信号来改变其开关状态，并且第二晶体管的漏极和第一晶体管的漏极耦接于输出端点，以输出电压输出信号。源极随耦电路耦接至第二晶体管的栅极。源极随耦电路根据第二栅极电压信号来产生切换控制信号。切换电路耦接至源极随耦电路、第二晶体管的栅极和第二晶体管的漏极。切换电路根据切换控制信号来改变第二晶体管的栅极与第二晶体管的漏极之间的耦接关系。开关单元与切换电路串联连接在第二晶体管的栅极与第二晶体管的漏极之间。控制单元根据第一源极线以及第二源极线的数据驱动信号的电压变化来控制开关单元的接通状态。

在本发明的实施例中，其中，当第一源极线以及第二源极线的数据驱动信号的电压变化趋势相同时，控制单元接通开关单元。

在本发明的实施例中，上述的源极随耦电路包括第三晶体管，此第三晶体管具有源极、栅极和漏极，其中第三晶体管的源极耦接至接地端，第三晶体管的栅极耦接至第二晶体管的栅极，并且第三晶体管的漏极耦接至电压供应端。

在本发明的实施例中，上述的源极随耦电路还包括电阻或二极管连接形式晶体管，此电阻或此二极管连接形式晶体管耦接至第三晶体管的漏极与电压供应端之间。

在本发明的实施例中，上述的第三晶体管是N型晶体管。

在本发明的实施例中，上述的切换电路包括第四晶体管，此第四晶体管具有源极、栅极和漏极，其中第四晶体管的源极耦接至第二晶体管的漏极，第四晶体管的栅极耦接至源极随耦电路，并且第四晶体管的漏极耦接至第二晶体管的栅极。

基于上述，本发明的实施例可以降低电压输出信号的过冲时间。将本发明的输出级电路应用在电子产品上，可以有效减少电子产品的反应时间，进而提升电子产品的效能，并可以增进用户体验。举例而言，将本发明的输出级电路应用在显示装置的源极驱动器上，除了可以减少显示装置的反应时间之外，还可以减少显示装置中的每一信道的过冲现象变异，即减少每个像素的充电时间的不一致性，进而确保显示装置的画面显示质量。

为使本发明的上述特征和优点能更明显易懂，下文特举实施例，并结合所附图式来进行如下详细说明。

附图说明

图1描绘了公知的输出级电路的示意图。

图2描绘了公知的输出级电路的输出电压信号的过冲时间的示意图。

图3描绘了本发明的实施例的输出级电路的示意图。

图4描绘了本发明的实施例与比较例的电压输出信号的时序图。

图5描绘了本发明的另一实施例的输出级电路的示意图。

图6描绘了本发明的另一实施例的输出级电路的示意图。

图7描绘了本发明的实施例的显示装置的示意图。

图8描绘了本发明的实施例的显示面板的垂直同步信号、数据线驱动 信号、开关单元的控制信号以及共同电压的示意图。

图9描绘了本发明的另一实施例的输出级电路的示意图。

具体实施方式

请参照图3，图3描绘了根据本发明的实施方式的一种输出级电路300的示意图。输出级电路300包括运算放大器OP、晶体管TP1、TN1、源极随耦(source follower)电路310和切换电路320。运算放大器OP接收电压输入信号Vin和电压输出信号Vout，并且根据电压输入信号Vin和电压输出信号Vout来产生并输出栅极电压信号VG1、VG2。晶体管TP1的源极耦接至供应电压端VDD，并且晶体管TP1的栅极耦接至运算放大器OP，以使晶体管TP1根据栅极电压信号VG1来改变其开关状态。晶体管TN1的源极耦接至接地端GND，并且晶体管TN1的栅极耦接至运算放大器OP，以使晶体管TN1根据栅极电压信号VG2来改变其开关状态。晶体管TP1的漏极和晶体管TN1的漏极耦接于输出端点P，并且此输出端点P输出电压输出信号Vout。此外，由输出端点P输出的电压输出信号Vout还反馈至运算放大器OP的负输入端。在图3中，晶体管TP1为P型晶体管，例如P型金属氧化物半导体晶体管(PMOS transistor)，并且晶体管TN1为N型晶体管，例如N型金属氧化物半导体晶体管(NMOS transistor)。

源极随耦电路310耦接至晶体管TP1的栅极，并且其根据栅极电压信号VG1来产生切换控制信号TS。在图3中，源极随耦电路310包括电流源Is和晶体管TP2，其中晶体管TP2为P型金属氧化物半导体晶体管。电流源Is的一端耦接至供应电压端VDD。晶体管TP2的源极耦接至电流源Is的另一端，晶体管TP2的栅极耦接至晶体管TP1的栅极，并且晶体管TP2的漏极耦接至接地端GND。在一些实施例中，晶体管TP2的漏极与接地端GND之间还可以包括电阻(图中未描绘)，以作为源极随耦电路310中的负载。或者，在一些实施例中，晶体管TP2的漏极与接地端GND之间还可以包括二极管连接形式(diode-connected)晶体管，以作为源极随耦电路310中的负载，其中，此二极管连接形式晶体管可以是N型金属氧化物半导体晶体管，其漏极与其栅极相互耦接，并且其源极耦接至接地端GND。

切换电路320耦接至源极随耦电路310、晶体管TP1的栅极和漏极， 并且切换电路320根据切换控制信号TS来改变晶体管TP1的栅极与漏极之间的耦接关系。在图3中，切换电路320包括晶体管TP3，并且晶体管TP3为P型金属氧化物半导体晶体管。晶体管TP3的源极耦接至晶体管TP1的漏极，晶体管TP3的栅极耦接至源极随耦电路310中的晶体管TP2的源极，并且晶体管TP3的漏极耦接至晶体管TP1的栅极。

当输出级电路300处于稳态时，栅极电压信号VG1的电压值约为供应电压端VDD的电压值减去晶体管TP1的临界电压值(threshold voltage)，并且切换控制信号TS的电压值约为供应电压端VDD的电压值减去晶体管TP1的临界电压值再加上晶体管TP2的临界电压值。此时，晶体管TP3为关断状态，以使得电压输出信号Vout的电压值处于低电压准位。

将电压输入信号Vin的电压值升高至大于电压输出信号Vout的电压值，通过栅极电压信号VG1来接通晶体管TP1，并且通过栅极电压信号VG2来关断晶体管TN1，以对电压输出信号Vout进行充电。当出现供应电压端VDD的电压值突然下降的情形时，栅极电压信号VG1的电压值会下降至较低的电压准位，进而导致电压输出信号Vout的电压值升至过高的电压准位。此时，切换控制信号TS的电压值加上晶体管TP3的临界电压值的结果低于电压输出信号Vout的电压值，从而造成晶体管TP3的接通。因为晶体管TP3接通的关系，电压输出信号Vout可以牵制栅极电压信号VG1，阻止栅极电压信号VG1的电压值降至过低的电压准位，进而将电压值升至过高的电压输出信号Vout拉回，以减少电压输出信号Vout的过冲时间。在这段期间，晶体管TP1的特性类似于电阻，其对栅极电压信号VG1进行线性充电。

图4描绘了本发明的实施例与比较例的电压输出信号Vout的时序图。本发明的实施例是以图3所描绘的输出级电路300为例，而比较例是以图1所描绘的输出级电路100为例。由图4可知，相较于公知的输出级电路100，本发明的输出级电路300有效地降低了电压输出信号Vout在高电压准位处的过冲现象，即减少了电压输出信号Vout在高电压准位处的过冲时间。

除了通过图3所描绘的实施例来降低电压输出信号Vout在高电压准位处的过冲时间之外，还可以通过本发明的其它实施例来降低电压输出信号Vout在低电压准位处的过冲时间。请参照图5，图5描绘了依照本发明的 又一实施方式的一种输出级电路500的示意图。输出级电路500包括运算放大器OP、晶体管TP1、TN1、源极随耦电路510和切换电路520。运算放大器OP和晶体管TP1、TN1与图3的运算放大器OP和晶体管TP1、TN1相同，故相关说明请参照先前段落，在此不赘述。

源极随耦电路510耦接至晶体管TN1的栅极，并且其根据栅极电压信号VG2来产生切换控制信号TS’。在图3中，源极随耦电路510包括电流源Is和晶体管TN2，其中晶体管TN2为N型金属氧化物半导体晶体管。电流源Is的一端耦接至接地端GND。晶体管TN2的源极耦接至电流源Is的另一端，晶体管TN2的栅极耦接至晶体管TN1的栅极，并且晶体管TN2的漏极耦接至供应电压端VDD。在一些实施例中，晶体管TN2的漏极与供应电压端GND之间还可以包括电阻(图中未描绘)，以作为源极随耦电路510中的负载。或者，在一些实施例中，晶体管TN2的漏极与供应电压端GND之间还可以包括二极管连接形式晶体管，以作为源极随耦电路510中的负载，其中此二极管连接形式晶体管可以是P型金属氧化物半导体晶体管，其漏极与其栅极相互耦接，并且其源极耦接至接地端GND。

切换电路520耦接至源极随耦电路510、晶体管TN1的栅极和漏极，并且其根据切换控制信号TS’来改变晶体管TN1的栅极与漏极之间的耦接关系。在图5中，切换电路520包括晶体管TN3，并且晶体管TN3为N型金属氧化物半导体晶体管。晶体管TN3的源极耦接至晶体管TN1的漏极，晶体管TN3的栅极耦接至源极随耦电路510中的晶体管TN2的源极，并且晶体管TN3的漏极耦接至晶体管TN1的栅极。

当电压输入信号Vin的电压值降低至小于电压输出信号Vout的电压值时，通过栅极电压信号VG2来接通晶体管TN1，并且通过栅极电压信号VG1来关断晶体管TP1，以对电压输出信号Vout进行放电。当出现接地端GND的电压值突然上升的情形时，栅极电压信号VG2的电压值会升至较高的电压准位，进而导致电压输出信号Vout的电压值降至过低的电压准位。此时，切换控制信号TS’的电压值减去晶体管TN3的临界电压值的结果高于电压输出信号Vout的电压值，从而造成晶体管TN3的接通。因为晶体管TN3接通的关系，电压输出信号Vout可以牵制栅极电压信号VG2，阻止栅极电压信号VG2的电压值升至过高的电压准位，进而将电压值降至过低的 电压输出信号Vout拉回，以降低电压输出信号Vout的过冲时间。在这段时间期间，晶体管TN1的特性类似于电阻，其对栅极电压信号VG2进行线性放电。通过输出级电路500，可以有效降低电压输出信号Vout在低电压准位处的过冲现象，即减少电压输出信号Vout在低电压准位处的过冲时间。

此外，在一些实施例中，输出级电路还可以同时包括图3的源极随耦电路310和切换电路320以及图5的源极随耦电路510和切换电路520。如此一来，便可以减少所输出的电压输出信号在高电压准位处以及在低电压准位处的过冲现象。

值得注意的是，上述输出级电路虽然可以有效减小所输出的电压输出信号在高电压准位处以及在低电压准位处的过冲现象，然而受到设置在输出级电路中的源极随耦电路以及切换电路的影响，当相邻的输出级电路所提供的数据驱动信号在相邻两画面的电压变化趋势不相同时，图3的实施例的晶体管TP1或图5的实施例的晶体管TN1的电流提供/汲取能力将受到限制，而使得输出级电路用于驱动显示面板时出现驱动能力受限的情形。

图6描绘了本发明的另一实施例的输出级电路的示意图，请参照图6。图6的实施例的输出级电路600与图3的实施例的输出级电路300的差异在于，输出级电路600还包括开关单元SW1以及控制单元602，其中开关单元SW1与切换电路320串联连接在晶体管TP1的栅极与漏极之间，如图6所示，开关单元SW1耦接在晶体管TP3的漏极与输出端点P(亦即晶体管TP1的漏极)之间。值得注意的是，开关单元SW1并不限于图6，开关单元SW1也可以例如耦接在晶体管TP1的栅极与晶体管TP3的源极之间。此外，开关单元SW1可以例如利用晶体管(如N型晶体管)来实施，然而亦不限于此。开关单元SW1的接通状态受控于控制单元602，以在必要时才接通开关单元SW1，进而使源极随耦电路310和切换电路320发挥其减小过冲现象的功能，如此便可以改善输出级电路的驱动能力受到限制的情形。

举例来说，图7描绘了本发明的实施例的显示装置的示意图，请同时参照图6与图7。显示装置700包括输出级电路702、输出级电路704以及显示面板706，其中显示面板706可以例如为液晶显示面板，输出级电路702以及输出级电路704可以例如采用图6的实施例的方式来实施。输出级 电路702、输出级电路704的输出端分别耦接至显示面板706上的数据线DL1以及数据线DL2，亦即分别耦接奇数数据线与偶数数据线。为简化说明，本实施例仅代表性地描绘两个输出级电路以及与其对应的两条数据线，然而不限于此，在实际应用中，显示装置700可以包括更多的输出级电路以及数据线。此外，输出级电路702的负载可以等效为电阻R1以及电容C1，而输出级电路704的负载可以等效为电阻R2以及电容C2，其中电阻R1以及电容C1串联连接在输出级电路702的输出端与共同电压Vcom之间，而电阻R2以及电容C2串联连接在输出级电路704的输出端与共同电压Vcom之间。输出级电路702与输出级电路704可以分别根据其输入电压来将数据驱动信号DS1、DS2输出到数据线DL1以及数据线DL2，以驱动显示面板706来显示像素数据。

为了避免显示面板706中的液晶分子劣化，必须适当地改变提供至数据线DL1以及数据线DL2的电压信号，亦即对数据线DL1以及数据线DL2上的液晶胞进行极性反转。由图7可知，在进行极性反转时，若输出级电路702与输出级电路704所提供的数据驱动信号DS1、DS2在相邻两画面的电压变化趋势不相同，则电容C1以及电容C2间的耦合效应将使得电容C1以及电容C2上的电压达到目标电压的时间变长。此时若控制单元602接通开关单元SW1，将会降低输出级电路702与输出级电路704的驱动能力，而进一步增加电容C1以及电容C2上的电压达到目标电压所需的时间。相反地，若输出级电路702与输出级电路704所提供的数据驱动信号DS1、DS2在相邻两画面的电压变化趋势相同(例如，皆为提高驱动电压或皆为降低驱动电压)，则电容C1与电容C2之间的耦合效应将使得电容C1以及电容C2上的电压达到目标电压所需的时间变短，因此此时可以通过控制单元602来接通开关单元SW1，以减小输出级电路702与输出级电路704所输出的电压输出信号Vout(亦即在图7的实施例中的数据驱动信号DS1或DS2)在高电压准位处以及在低电压准位处的过冲现象，此时电容C1以及电容C2上的电压达到目标电压所需的时间将变长，如此可以平衡在数据驱动信号DS1、DS2的电压变化趋势相同与电压变化趋势不相同的两种情形下的电容C1以及电容C2上的电压达到目标电压所需的时间，进而确保显示面板706的显示质量。

举例来说，图8描绘了本发明的实施例的显示面板的垂直同步信号Vsyc、数据线驱动信号DS1、DS2、开关单元的控制信号SC1以及共同电压Vcom的示意图，请参照图8。在图8实施例中，仅在第N个画面期间T(N)与第N+1个画面期间T(N+1)的数据驱动信号DS1、DS2的电压变化趋势相同，而在第N+2个画面期间T(N+2)与第N+3个画面期间T(N+3)的数据驱动信号DS1、DS2的电压变化趋势不相同，其中N为大于1的正整数。因此控制单元602所输出的控制信号SC1仅在画面期间T(N)和画面期间T(N+1)处于高电压准位，从而接通开关单元SW1(其可以例如为N型晶体管)。

其中，控制单元602可以根据检测对应于数据驱动信号DS1、DS2的位数据信号(其可以例如为8位的数据信号)来判断数据驱动信号DS1、DS2的电压变化趋势，以决定是否接通开关单元SW1。例如在图8中，可以根据对应于数据驱动信号DS1、DS2的位数据信号中的最高的两个位来判断数据驱动信号DS1、DS2的电压变化趋势。举例来说，由第N-1个画面期间T(N-1)进入画面期间T(N)后，对应于数据驱动信号DS1的位数据信号中的最高的两个位由“00”转为“11”，而对应于数据驱动信号DS2的位数据信号中的最高的两个位由“11”转为“00”。由于在本实施例中，数据驱动信号DS1为正驱动电压而数据驱动信号DS2为负驱动电压(以共同电压Vcom为基准)，因此控制单元602可以根据在相邻两画面期间对应于数据驱动信号DS1、DS2的位数据信号中的最高的两个位的变化而得知数据驱动信号DS1、DS2都提高了其驱动电压值，亦即，它们都具有相同的电压变化趋势。此时控制单元602便可以控制拉高控制信号SC1的电压准位，以接通开关单元SW1。

依此类推，在画面期间T(N+1)对应于数据驱动信号DS1、DS2的位数据信号中的最高的两个位也都发生改变，因此在画面期间T(N+1)控制单元602也接通开关单元SW1。而在画面期间T(N+2)与画面期间T(N+3)，由于数据驱动信号所对应的位数据信号中的仅一个信号的最高的两个位发生改变，亦即数据驱动信号DS1、DS2不具有相同的电压变化趋势，因此控制单元602在画面期间T(N+2)和画面期间T(N+3)不接通开关单元SW1。

图9描绘了本发明的另一实施例的输出级电路的示意图，请参照图9。 图9的实施例的输出级电路900与图5的实施例的输出级电路500的差异在于，输出级电路900还包括开关单元SW2以及控制单元902，其中开关单元SW2与切换电路520串联连接在晶体管TN1的栅极与漏极之间，如图9所示，开关单元SW2耦接在晶体管TN3的漏极与输出端点P(亦即晶体管TN1的漏极)之间，其接通状态受控于由控制单元902输出的控制信号SC2。值得注意的是，开关单元SW2并不限于图9，开关单元SW2亦可以例如耦接在晶体管TN1的栅极与晶体管TN3的源极之间。类似地，开关单元SW2可以例如用晶体管(如N型晶体管)来实施，然而亦不限于此。开关单元SW2的接通状态受控于控制单元602，以在必要时才接通开关单元SW2，进而使源极随耦电路510和切换电路520发挥其减小过冲现象的功能，如此便可以改善输出级电路的驱动能力受到限制的情形。由于本实施例的开关单元SW2以及控制单元902的作用与上述开关单元SW1以及控制单元602的作用相同，所以本领域的普通技术人员应该可以通过上述图6-图8的实施例来推得其作动与功效，因此在此不再赘述。

综上所述，本发明的输出级电路可以降低电压输出信号的过冲时间。举例而言，将本发明的输出级电路应用在显示装置的源极驱动器上，除了可以减少显示装置的反应时间之外，亦可以减少显示装置中的每个信道的过冲现象变异，即减少每个像素的充电时间的不一致性，进而确保显示装置的画面显示质量。然而，应注意的是，本发明的输出级电路可以应用在任何电子产品上，以减少电子产品的反应时间，而并不限于上述的应用在显示装置上。此外，在部分实施例中，还可以根据不同源极线的数据驱动信号的电压变化来控制开关单元的接通状态，以在适当的时机才使源极随耦电路和切换电路发挥其减小过冲现象的功能，进而改善输出级电路的驱动能力受到限制的情形。

附图标记

100、300、500、600、702、704、900：输出级电路

310、510：源极随耦电路

320、520：切换电路

GND：接地端

Is：电流源

OP：运算放大器

P：输出端点

VG1、VG2：栅极电压信号

TN1、TN2、TN3、TP1、TP2、TP3：晶体管

TS、TS’：切换控制信号

VDD：供应电压端

Vin：电压输入信号

Vout：电压输出信号

SW1、SW2：开关单元

602、902：控制单元

700：显示装置

706：显示面板

DL1、DL2：数据线

R1、R2：电阻

C1、C2：电容

Vcom：共同电压

DS1、DS2：数据驱动信号

Vsyc：垂直同步信号

SC1、SC2：控制信号

T(N-1)～T(N+3)：画面期间。

Claims (14)

1.一种输出级电路，包括：

运算放大器，其用以接收电压输入信号和电压输出信号，并且根据所述电压输入信号和所述电压输出信号来产生第一栅极电压信号和第二栅极电压信号；

第一晶体管，其具有栅极和漏极，其中，所述第一晶体管的栅极耦接至所述运算放大器，使所述第一晶体管根据所述第一栅极电压信号来改变其开关状态；

第二晶体管，其具有栅极和漏极，其中，所述第二晶体管的栅极耦接至所述运算放大器，使所述第二晶体管根据所述第二栅极电压信号来改变其开关状态，并且所述第二晶体管的漏极和所述第一晶体管的漏极耦接在输出端点，以输出所述电压输出信号；

源极随耦电路，其耦接至所述第一晶体管的栅极，所述源极随耦电路根据所述第一栅极电压信号来产生切换控制信号；以及

切换电路，其耦接至所述源极随耦电路、所述第一晶体管的栅极和所述第一晶体管的漏极，所述切换电路根据所述切换控制信号来改变所述第一晶体管的栅极与所述第一晶体管的漏极之间的耦接关系。

2.根据权利要求1所述的输出级电路，其中，所述源极随耦电路包括第三晶体管，所述第三晶体管具有源极、栅极和漏极，其中，所述第三晶体管的源极耦接至电压供应端，所述第三晶体管的栅极耦接至所述第一晶体管的栅极，并且所述第三晶体管的漏极耦接至接地端。

3.根据权利要求2所述的输出级电路，其中，所述源极随耦电路还包括电阻或二极管连接形式晶体管，所述电阻或所述二极管连接形式晶体管耦接至所述第三晶体管的漏极与所述接地端之间。

4.根据权利要求2所述的输出级电路，其中，所述第三晶体管是P型晶体管。

5.根据权利要求1所述的输出级电路，其中，所述切换电路包括第四晶体管，所述第四晶体管具有源极、栅极和漏极，其中，所述第四晶体管的源极耦接至所述第一晶体管的漏极，所述第四晶体管的栅极耦接至所述源极随耦电路，并且所述第四晶体管的漏极耦接至所述第一晶体管的栅极。

6.根据权利要求1所述的输出级电路，还包括：

开关单元，其与所述切换电路串联连接在所述第一晶体管的栅极与所述第一晶体管的漏极之间；以及

控制单元，其根据所述第一源极线以及所述第二源极线的数据驱动信号的电压变化来控制所述开关单元的接通状态。

7.根据权利要求6所述的输出级电路，其中，当所述第一源极线以及所述第二源极线的数据驱动信号的电压变化趋势相同时，所述控制单元接通所述开关单元。

8.一种输出级电路，包括：

运算放大器，其用以接收电压输入信号和电压输出信号，并且根据所述电压输入信号和所述电压输出信号来产生第一栅极电压信号和第二栅极电压信号；

第一晶体管，其具有栅极和漏极，其中，所述第一晶体管的栅极耦接至所述运算放大器，使所述第一晶体管根据所述第一栅极电压信号来改变其开关状态；

第二晶体管，其具有栅极和漏极，其中，所述第二晶体管的栅极耦接至所述运算放大器，使所述第二晶体管根据所述第二栅极电压信号来改变其开关状态，并且所述第二晶体管的漏极和所述第一晶体管的漏极耦接在输出端点，以输出所述电压输出信号；

源极随耦电路，其耦接至所述第二晶体管的栅极，所述源极随耦电路根据所述第二栅极电压信号来产生切换控制信号；以及

切换电路，其耦接至所述源极随耦电路、所述第二晶体管的栅极和所述第二晶体管的漏极，所述切换电路根据所述切换控制信号来改变所述第二晶体管的栅极与所述第二晶体管的漏极之间的耦接关系。

9.根据权利要求8所述的输出级电路，其中，所述源极随耦电路包括第三晶体管，所述第三晶体管具有源极、栅极和漏极，其中，所述第三晶体管的源极耦接至接地端，所述第三晶体管的栅极耦接至所述第二晶体管的栅极，并且所述第三晶体管的漏极耦接至电压供应端。

10.根据权利要求9所述的输出级电路，其中，所述源极随耦电路还包括电阻或二极管连接形式晶体管，所述电阻或所述二极管连接形式晶体管耦接在所述第三晶体管的漏极与所述电压供应端之间。

11.根据权利要求9所述的输出级电路，其中，所述第三晶体管是N型晶体管。

12.根据权利要求8所述的输出级电路，其中，所述切换电路包括第四晶体管，所述第四晶体管具有源极、栅极和漏极，其中，所述第四晶体管的源极耦接至所述第二晶体管的漏极，所述第四晶体管的栅极耦接至所述源极随耦电路，并且所述第四晶体管的漏极耦接至所述第二晶体管的栅极。

13.根据权利要求8所述的输出级电路，还包括：

开关单元，其与所述切换电路串联连接在所述第二晶体管的栅极与所述第二晶体管的漏极之间；以及

控制单元，其根据所述第一源极线以及所述第二源极线的数据驱动信号的电压变化来控制所述开关单元的接通状态。

14.根据权利要求13所述的输出级电路，其中，当所述第一源极线以及所述第二源极线的数据驱动信号的电压变化趋势相同时，所述控制单元接通所述开关单元。