KR101532271B1 - 저전력 고속 레벨 쉬프터 - Google Patents

저전력 고속 레벨 쉬프터 Download PDF

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Abstract

저전력 고속 레벨 쉬프터는 제 1 고전원 전압과 제 1 저전원 전압 사이에서 스윙하는 차동 입력 신호인 제 1 입력 신호와 제 2 입력 신호를 입력받는 제 1 입력 회로, 상기 제 1 입력 신호와 상기 제 2 입력 신호에 기초하여 상기 제 1 고전원 전압과 제 2 저전원 전압 사이에서 스윙하는 제 1 고전원 신호, 상기 제 1 고전원 신호보다 서브 전압만큼 낮은 제 1 서브 고전원 신호, 제 2 저전원 신호 및 상기 제 2 저전원 신호보다 상기 서브 전압만큼 높은 제 2 서브 저전원 신호를 출력하는 제 1 부하 회로, 상기 제 1 부하 회로로부터 상기 제 1 고전원 신호, 상기 제 1 서브 고전원 신호, 상기 제 2 저전원 신호 및 상기 제 2 서브 저전원 신호를 입력받는 제 2 입력 회로 및 상기 제 1 고전원 신호, 상기 제 1 서브 고전원 신호, 상기 제 2 저전원 신호 및 상기 제 2 서브 저전원 신호에 기초하여 제 2 고전원 전압과 상기 제 2 저전원 전압 사이에서 스윙하는 출력 신호를 출력하는 제 2 부하 회로를 포함한다. 따라서 저전력 고속 레벨 쉬프터는 소형화에 적합하고 충분한 전압 마진을 확보할 수 있으며 전력 소모가 작다.

Description

저전력 고속 레벨 쉬프터 {LOW POWER AND HIGH SPEED LEVEL SHIFTER}
본 발명은 반도체 집적회로에 관한 것으로서, 보다 상세하게는 저전력으로 동작하면서도 고속 동작이 가능한 저전력 고속 레벨 쉬프터에 관한 것이다.
최근에 휴대폰, 노트북 등의 모바일 전자 기기 및 LCD TV 등에 대한 관심이 높아지면서 디스플레이 시장은 점점 확대되고 있다. 모바일 전자 기기는 제한된 용량의 배터리를 이용하여 오랜 시간 동안 고성능을 유지하는 것이 요구되기 때문에 모바일 전자 기기에 포함되는 반도체 집적회로는 고속으로 동작하면서도 저전력 및 소형화될 수 있도록 미세 공정으로 설계되고 있으며 LCD TV 시장 또한 성능 향상과 가격 경쟁력 확보를 위해 저전력 및 소형화에 중점을 두고 있다.
일반적으로, 레벨 쉬프터는 입력 신호의 전압 레벨을 쉬프트하여 전압 레벨이 쉬프트된 출력 신호를 발생시키는 회로로서, 서로 다른 전압 레벨의 전원 전압을 사용하는 회로 사이에서 인터페이스 역할을 할 수 있다. 따라서 서로 다른 전압 레벨의 전원 전압을 사용하는 회로들로 구성된 전자 기기는 하나의 전원 전압 레벨에서 다른 전원 전압 레벨 또는 특정 전압 레벨로 쉬프트하기 위한 레벨 쉬프터를 필요로 한다.
그러나, 종래의 레벨 쉬프터들은 소형화에 적합하지 않거나, 충분한 전압 마진을 확보하지 못하거나, 누설 전류에 기인한 전력 소모가 크다는 문제점을 가지고 있다. 따라서 소형화에 적합하면서도 충분한 전압 마진을 확보할 수 있고 누설 전류에 기인한 전력 소모를 감소시킬 수 있는 레벨 쉬프터가 요구된다.
상술한 문제점을 해결하기 위하여, 본 발명은 소형화에 적합하면서도 충분한 전압 마진을 확보할 수 있으며 누설 전류에 기인한 전력 소모를 감소시킬 수 있는 저전력 고속 레벨 쉬프터를 제공하는 것을 일 목적으로 한다.
다만, 본 발명이 해결하고자 하는 과제는 상기에서 언급된 기술적 과제로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 기술적 과제들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 저전력 고속 레벨 쉬프터는 제 1 고전원 전압과 제 1 저전원 전압 사이에서 스윙하는 차동 입력 신호인 제 1 입력 신호와 제 2 입력 신호를 입력받는 제 1 입력 회로, 상기 제 1 입력 신호와 상기 제 2 입력 신호에 기초하여 상기 제 1 고전원 전압과 제 2 저전원 전압 사이에서 스윙하는 제 1 고전원 신호, 상기 제 1 고전원 신호보다 서브 전압만큼 낮은 제 1 서브 고전원 신호, 제 2 저전원 신호 및 상기 제 2 저전원 신호보다 상기 서브 전압만큼 높은 제 2 서브 저전원 신호를 출력하는 제 1 부하 회로, 상기 제 1 부하 회로로부터 상기 제 1 고전원 신호, 상기 제 1 서브 고전원 신호, 상기 제 2 저전원 신호 및 상기 제 2 서브 저전원 신호를 입력받는 제 2 입력 회로 및 상기 제 1 고전원 신호, 상기 제 1 서브 고전원 신호, 상기 제 2 저전원 신호 및 상기 제 2 서브 저전원 신호에 기초하여 제 2 고전원 전압과 상기 제 2 저전원 전압 사이에서 스윙하는 출력 신호를 출력하는 제 2 부하 회로를 포함한다.
상기 저전력 고속 레벨 쉬프터의 실시예에 의하면, 상기 제 1 입력 회로는 상기 제 1 고전원 전압에 연결된 소스 및 상기 제 1 입력 신호를 입력받는 게이트를 갖는 제 1 피모스 트랜지스터 및 상기 제 1 고전원 전압에 연결된 소스 및 상기 제 2 입력 신호를 입력받는 게이트를 갖는 제 2 피모스 트랜지스터를 포함하고, 상기 제 1 부하 회로는 상기 제 1 피모스 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제 1 엔모스 트랜지스터, 상기 제 2 피모스 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제 2 엔모스 트랜지스터, 상기 제 1 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 제 2 엔모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 저전원 전압에 연결된 소스를 갖는 제 3 엔모스 트랜지스터 및 상기 제 2 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 제 1 엔모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 저전원 전압에 연결된 소스를 갖는 제 4 엔모스 트랜지스터를 포함할 수 있다.
상기 저전력 고속 레벨 쉬프터의 실시예에 의하면, 상기 서브 전압은 상기 제 1 엔모스 트랜지스터 및 상기 제 2 엔모스 트랜지스터의 문턱 전압일 수 있다.
상기 저전력 고속 레벨 쉬프터의 실시예에 의하면, 상기 제 2 입력 회로는 상기 제 1 엔모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 엔모스 트랜지스터의 소스에 연결된 소스를 갖는 제 5 엔모스 트랜지스터 및 상기 제 2 엔모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 1 엔모스 트랜지스터의 소스에 연결된 소스를 갖는 제 6 엔모스 트랜지스터를 포함하고, 상기 제 2 부하 회로는 상기 제 5 엔모스 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제 3 피모스 트랜지스터, 상기 제 6 엔모스 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제 4 피모스 트랜지스터, 상기 제 3 피모스 트랜지스터의 소스에 연결된 드레인, 상기 제 4 피모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 고전원 전압에 연결된 소스를 갖는 제 5 피모스 트랜지스터 및 상기 제 4 피모스 트랜지스터의 소스에 연결된 드레인, 상기 제 3 피모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 고전원 전압에 연결된 소스를 갖는 제 6 피모스 트랜지스터를 포함할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 저전력 고속 레벨 쉬프터는 제 1 고전원 전압과 제 1 저전원 전압 사이에서 스윙하는 차동 입력 신호인 제 1 입력 신호와 제 2 입력 신호를 입력받는 제 1 입력 회로, 상기 제 1 입력 신호와 상기 제 2 입력 신호에 기초하여 제 2 고전원 전압과 상기 제 1 저전원 전압 사이에서 스윙하는 제 2 고전원 신호, 상기 제 2 고전원 신호보다 서브 전압만큼 낮은 제 2 서브 고전원 신호, 제 1 저전원 신호 및 상 기 제 1 저전원 신호보다 상기 서브 전압만큼 높은 제 1 서브 저전원 신호를 출력하는 제 1 부하 회로, 상기 제 1 부하 회로로부터 상기 제 2 고전원 신호, 상기 제 2 서브 고전원 신호, 상기 제 1 저전원 신호 및 상기 제 1 서브 저전원 신호를 입력받는 제 2 입력 회로 및 상기 제 2 고전원 신호, 상기 제 2 서브 고전원 신호, 상기 제 1 저전원 신호 및 상기 제 1 서브 저전원 신호에 기초하여 상기 제 2 고전원 전압과 제 2 저전원 전압 사이에서 스윙하는 출력 신호를 출력하는 제 2 부하 회로를 포함한다.
상기 저전력 고속 레벨 쉬프터의 실시예에 의하면, 상기 제 1 입력 회로는 상기 제 1 저전원 전압에 연결된 소스 및 상기 제 1 입력 신호를 입력받는 게이트를 갖는 제 1 엔모스 트랜지스터 및 상기 제 1 저전원 전압에 연결된 소스 및 상기 제 2 입력 신호를 입력받는 게이트를 갖는 제 2 엔모스 트랜지스터를 포함하고, 상기 제 1 부하 회로는 상기 제 1 엔모스 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제 1 피모스 트랜지스터, 상기 제 2 엔모스 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제 2 피모스 트랜지스터, 상기 제 1 피모스 트랜지스터의 소스에 연결된 드레인, 상기 제 2 피모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 고전원 전압에 연결된 소스를 갖는 제 3 피모스 트랜지스터 및 상기 제 2 피모스 트랜지스터의 소스에 연결된 드레인, 상기 제 1 피모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 고전원 전압에 연결된 소스를 갖는 제 4 피모스 트랜지스터를 포함할 수 있다.
상기 저전력 고속 레벨 쉬프터의 실시예에 의하면, 상기 서브 전압은 상기 제 1 피모스 트랜지스터 및 상기 제 2 피모스 트랜지스터의 문턱 전압일 수 있다.
상기 저전력 고속 레벨 쉬프터의 실시예에 의하면, 상기 제 2 입력 회로는 상기 제 1 피모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 피모스 트랜지스터의 소스에 연결된 소스를 갖는 제 5 피모스 트랜지스터 및 상기 제 2 피모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 1 피모스 트랜지스터의 소스에 연결된 소스를 갖는 제 6 피모스 트랜지스터를 포함할 수 있다.
상기 저전력 고속 레벨 쉬프터의 실시예에 의하면, 상기 제 2 부하 회로는 상기 제 5 피모스 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제 3 엔모스 트랜지스터, 상기 제 6 피모스 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제 4 엔모스 트랜지스터, 상기 제 3 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 제 4 엔모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 저전원 전압에 연결된 소스를 갖는 제 5 엔모스 트랜지스터 및 상기 제 4 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 제 3 엔모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 저전원 전압에 연결된 소스를 갖는 제 6 엔모스 트랜지스터를 포함할 수 있다.
본 발명의 실시예들에 따른 저전력 고속 레벨 쉬프터는 하나의 전원 전압에서 다른 전원 전압으로 전압 레벨을 승압시키는 데 있어서 충분한 전압 마진을 확보할 수 있고 누설 전류에 기인한 전력 소모를 감소시킬 수 있으며 구비되는 트랜지스터의 크기가 작아 집적도가 향상될 수 있다.
다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않아야 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조 부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들이 이러한 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하 게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 저전력 고속 레벨 쉬프터를 나타내는 블록도이다.
도 1을 참조하면, 저전력 고속 레벨 쉬프터(100)는 제 1 입력 회로(120), 제 1 부하 회로(140), 제 2 입력 회로(160) 및 제 2 부하 회로(180)를 포함할 수 있다.
제 1 입력 회로(120)는 제 1 고전원 전압(VDD1)과 제 1 저전원 전압(VSS1) 사이에서 스윙하는 차동 입력 신호인 제 1 입력 신호(FIV)와 제 2 입력 신호(SIV)를 입력받는다. 도 1에서는 입력 전압(VIN)이 인버터(INV1)에 의해 반전되어 제 1 입력 회로(120)로 입력되는 전압을 제 2 입력 신호(SIV)로 나타내고, 입력 전압(VIN)이 비반전되어 제 1 입력 회로(120)로 입력되는 전압을 제 1 입력 신호(FIV)로 나타내고 있으나, 이는 하나의 예로서 제 1 입력 신호(FIV)와 제 2 입력 신호(SIV)가 제 1 입력 회로(120)로 입력되기 위한 구성은 다양하게 설계될 수 있다.
제 1 부하 회로(140)는 제 1 입력 신호(FIV)와 제 2 입력 신호(SIV)에 기초하여 제 1 고전원 전압(VDD1)과 제 2 저전원 전압(VSS2) 사이에서 스윙하는 제 1 고전원 신호(FHV; 예를 들어, VDD1), 제 1 고전원 신호(FHV; 예를 들어, VDD1)보다 서브 전압(Vth)만큼 낮은 제 1 서브 고전원 신호(FSHV; 예를 들어, VDD1-Vth), 제 2 저전원 신호(SLV; 예를 들어, VSS2) 및 제 2 저전원 신호(SLV; 예를 들어, VSS2) 보다 서브 전압(Vth)만큼 높은 제 2 서브 저전원 신호(SSLV; 예를 들어, VSS2+Vth)를 출력한다. 여기서, 서브 전압(Vth)은 제 1 부하 회로(140)에 포함된 다이오드 연결된 엔모스 트랜지스터(diode-connected n-type metal oxide semiconductor transistor)의 게이트(gate)와 소스(source) 간의 전압 차인 문턱 전압(Vth)에 해당한다.
제 2 입력 회로(160)는 제 1 부하 회로(140)로부터 제 1 고전원 신호(FHV; 예를 들어, VDD1), 제 1 서브 고전원 신호(FSHV; 예를 들어, VDD1-Vth), 제 2 저전원 신호(SLV; 예를 들어, VSS2) 및 제 2 서브 저전원 신호(SSLV; 예를 들어, VSS2+Vth)를 입력받는다. 제 2 입력 회로(160)는 제 1 고전원 신호(FHV; 예를 들어, VDD1), 제 1 서브 고전원 신호(FSHV; 예를 들어, VDD1-Vth), 제 2 저전원 신호(SLV; 예를 들어, VSS2) 및 제 2 서브 저전원 신호(SSLV; 예를 들어, VSS2+Vth)를 입력받기 위한 엔모스 트랜지스터 쌍을 포함하는데, 하나의 엔모스 트랜지스터의 게이트 및 소스에 각각 제 1 고전원 신호(FHV; 예를 들어, VDD1) 및 제 2 저전원 신호(SLV; 예를 들어, VSS2)가 인가되면 다른 엔모스 트랜지스터의 게이트 및 소스에는 각각 제 2 서브 저전원 신호(SSLV; 예를 들어, VSS2+Vth) 및 제 1 서브 고전원 신호(FSHV; 예를 들어, VDD1-Vth)이 인가되도록 크로스 형태로 제 1 부하 회로(140)와 연결된다.
제 2 부하 회로(180)는 제 1 고전원 신호(FHV; 예를 들어, VDD1), 제 1 서브 고전원 신호(FSHV; 예를 들어, VDD1-Vth), 제 2 저전원 신호(SLV; 예를 들어, VSS2) 및 제 2 서브 저전원 신호(SSLV; 예를 들어, VSS2+Vth)에 기초하여 제 2 고 전원 전압(VDD2)과 제 2 저전원 전압(VSS2) 사이에서 스윙하는 출력 신호(HV 또는 LV), 예를 들어, 제 2 고전원 전압(VDD2) 또는 제 2 저전원 전압(VSS2)을 출력한다. 도 1에서는 출력 신호(HV 또는 LV)가 두 개의 인버터(INV2, INV3)를 거쳐 출력 전압(VOUT)으로 출력되는 것으로 나타나 있으나, 이는 하나의 예로서 출력 신호(HV 또는 LV)가 출력 전압(VOUT)으로 출력되기 위한 구성은 다양하게 설계될 수 있다.
이와 같이, 저전력 고속 레벨 쉬프터(100)는 제 1 입력 회로(120)와 제 1 부하 회로(140)를 포함하는 제 1 스테이지(150) 및 제 2 입력 회로(160)와 제 2 부하 회로(180)를 포함하는 제 2 스테이지(190)로 구성된 2단 형태의 레벨 쉬프터이다. 즉, 제 1 입력 신호(FIV)와 제 2 입력 신호(SIV)를 입력받아 제 1 스테이지(150)에서 제 1 전압 스윙 레벨(예를 들어, VDD1에서 VSS1)을 제 2 전압 스윙 레벨(예를 들어, VDD1에서 VSS2)로 풀다운(pull-down)하고, 제 2 스테이지(190)에서 제 2 전압 스윙 레벨(예를 들어, VDD1에서 VSS2)을 제 3 전압 스윙 레벨(예를 들어, VDD2에서 VSS2)로 풀업(pull-up)한다.
종래의 2단 형태의 레벨 쉬프터는 제 1 스테이지가 4개의 트랜지스터들을 포함하고, 제 2 스테이지가 4개의 트랜지스터들을 포함하는 4TR-4TR 형태로 구성되거나, 제 1 스테이지가 6개의 트랜지스터들을 포함하고, 제 2 스테이지가 6개의 트랜지스터들을 포함하는 6TR-6TR 형태로 구성되었으나, 종래 4TR-4TR 형태의 레벨 쉬프터는 요구되는 AC 및 DC 성능을 만족하기 위해서는 상대적으로 큰 크기의 트랜지스터들을 사용할 수밖에 없어 전체 회로의 집적도가 낮아진다는 문제점이 있었고, 종래 6TR-6TR 형태의 레벨 쉬프터는 충분한 전압 마진을 확보하지 못하거나 누설 전류에 기인한 전력 소모가 크다는 문제점이 있었다. 반면에, 저전력 고속 레벨 쉬프터(100)는 6TR-6TR 형태로 구성되어 상대적으로 작은 크기의 트랜지스터를 사용함으로써 전체 회로의 집적도를 향상시킬 수 있고, 충분한 전압 마진을 확보할 수 있으며, 누설 전류에 기인한 전력 소모를 감소시킬 수 있다.
도 2는 도 1의 저전력 고속 레벨 쉬프터의 제 1 스테이지를 나타내는 회로도이다.
도 2를 참조하면, 제 1 스테이지(150)는 제 1 입력 회로(120) 및 제 1 부하 회로(140)를 포함하고, 제 1 입력 회로(120)는 제 1 피모스 트랜지스터(p-type metal oxide semiconductor transistor; PTR1) 및 제 2 피모스 트랜지스터(PTR2)를 포함하며, 제 1 부하 회로(140)는 제 1 엔모스 트랜지스터(NTR1), 제 2 엔모스 트랜지스터(NTR2), 제 3 엔모스 트랜지스터(NTR3) 및 제 4 엔모스 트랜지스터(NTR4)를 포함할 수 있다.
제 1 입력 회로(120)에서, 제 1 피모스 트랜지스터(PTR1)는 제 1 입력 신호(FIV)를 입력받는 게이트, 제 1 고전원 전압(VDD1)에 연결된 소스 및 제 1 엔모스 트랜지스터(NTR1)의 드레인(drain)에 연결된 드레인을 포함하고, 제 2 피모스 트랜지스터(PTR2)는 제 2 입력 신호(SIV)를 입력받는 게이트, 제 1 고전원 전압(VDD1)에 연결된 소스 및 제 2 엔모스 트랜지스터(NTR2)의 드레인에 연결된 드레인을 포함한다. 도 2에서는 제 1 입력 회로(120)가 제 1 피모스 트랜지스터(PTR1) 및 제 2 피모스 트랜지스터(PTR2)를 포함하는 것으로 나타나 있으나, 제 1 입력 회로(120)는 입력 회로로서의 기능을 수행하는 범위 내에서 다양하게 설계 변경될 수 있다.
제 1 부하 회로(140)에서, 제 1 엔모스 트랜지스터(NTR1)는 제 1 피모스 트랜지스터(PTR1)의 드레인에 연결된 드레인 및 게이트를 갖는 다이오드 연결된 트랜지스터이다. 또한, 제 1 엔모스 트랜지스터(NTR1)의 소스는 제 3 엔모스 트랜지스터(NTR3)의 드레인에 연결되며, 제 1 엔모스 트랜지스터(NTR1)의 드레인은 제 4 엔모스 트랜지스터(NTR4)의 게이트에 연결된다. 제 2 엔모스 트랜지스터(NTR2)는 제 2 피모스 트랜지스터(PTR2)의 드레인에 연결된 드레인 및 게이트를 갖는 다이오드 연결된 트랜지스터이다. 또한, 제 2 엔모스 트랜지스터(NTR2)의 소스는 제 4 엔모스 트랜지스터(NTR4)의 드레인에 연결되며, 제 2 엔모스 트랜지스터(NTR2)의 드레인은 제 3 엔모스 트랜지스터(NTR3)의 게이트에 연결된다. 제 3 엔모스 트랜지스터(NTR3)는 제 1 엔모스 트랜지스터(NTR1)의 소스에 연결된 드레인, 제 2 엔모스 트랜지스터(NTR2)의 드레인에 연결된 게이트 및 제 2 저전원 전압(VSS2)에 연결된 소스를 갖고, 제 4 엔모스 트랜지스터(NTR4)는 제 2 엔모스 트랜지스터(NTR2)의 소스에 연결된 드레인, 제 1 엔모스 트랜지스터(NTR1)의 드레인에 연결된 게이트 및 제 2 저전원 전압(VSS2)에 연결된 소스를 갖는다.
여기서, 제 1 엔모스 트랜지스터(NTR1)의 드레인은 제 1 노드(node1)이고, 제 2 엔모스 트랜지스터(NTR2)의 드레인은 제 2 노드(node2)이며, 제 1 엔모스 트랜지스터(NTR1)의 소스는 제 3 노드(node3)이고, 제 2 엔모스 트랜지스터(NTR2)의 소스는 제 4 노드(node4)이다. 즉, 제 1 엔모스 트랜지스터(NTR1) 및 제 2 엔모스 트랜지스터(NTR2)의 문턱 전압(Vth)은 서브 전압(Vth)으로서 제 1 노드(node1)와 제 3 노드(node3) 사이의 전압 차 및 제 2 노드(node2)와 제 4 노드(node4) 사이의 전압 차에 해당한다. 따라서, 제 1 노드(node1) 및 제 2 노드(node2)는 제 1 고전원 신호(FHV; 예를 들어, VDD1) 또는 제 2 서브 저전원 신호(SSLV; 예를 들어, VSS2+Vthh)를 출력할 수 있으며, 제 3 노드(node3) 및 제 4 노드(node4)는 제 2 저전원 신호(SLV; 예를 들어, VSS2) 또는 제 1 서브 고전원 신호(FSHV; 예를 들어, VDD1-Vth)를 출력할 수 있다.
도 3은 도 1의 저전력 고속 레벨 쉬프터의 제 2 스테이지를 나타내는 회로도이다.
도 3을 참조하면, 제 2 스테이지(190)는 제 2 입력 회로(160) 및 제 2 부하 회로(180)를 포함하고, 제 2 입력 회로(160)는 제 5 엔모스 트랜지스터(NTR5) 및 제 6 엔모스 트랜지스터(NTR6)를 포함하며, 제 2 부하 회로(180)는 제 3 피모스 트랜지스터(PTR3), 제 4 피모스 트랜지스터(PTR4), 제 5 피모스 트랜지스터(PTR5) 및 제 6 피모스 트랜지스터(PTR6)를 포함할 수 있다.
제 2 입력 회로(160)에서, 제 5 엔모스 트랜지스터(NTR5)는 제 1 노드(node1)에 연결된 게이트, 제 4 노드(node4)에 연결된 소스 및 제 3 피모스 트랜지스터(PTR3)의 드레인에 연결된 드레인을 포함하고, 제 6 엔모스 트랜지스터(NTR6)는 제 2 노드(node2)에 연결된 게이트, 제 3 노드(node3)에 연결된 소스 및 제 4 피모스 트랜지스터(PTR4)의 드레인에 연결된 드레인을 포함한다. 상술한 바와 같이, 제 1 엔모스 트랜지스터(NTR1)의 드레인은 제 1 노드(node1)이고, 제 2 엔모스 트랜지스터(NTR2)의 드레인은 제 2 노드(node2)이며, 제 1 엔모스 트랜지스 터(NTR1)의 소스는 제 3 노드(node3)이고, 제 2 엔모스 트랜지스터(NTR2)의 소스는 제 4 노드(node4)이므로, 제 5 엔모스 트랜지스터(NTR5)의 게이트 및 소스가 각각 제 1 고전원 신호(FHV; 예를 들어, VDD1) 및 제 2 저전원 신호(SLV; 예를 들어, VSS2)를 입력받을 때 제 6 엔모스 트랜지스터(NTR6)의 게이트 및 소스는 각각 제 2 서브 저전원 신호(SSLV; 예를 들어, VSS2+Vth) 및 제 1 서브 고전원 신호(FSHV; 예를 들어, VDD1-Vth)를 입력받고, 제 6 엔모스 트랜지스터(NTR6)의 게이트 및 소스가 각각 제 1 고전원 신호(FHV; 예를 들어, VDD1) 및 제 2 저전원 신호(SLV; 예를 들어, VSS2)를 입력받을 때 제 5 엔모스 트랜지스터(NTR5)의 게이트 및 소스는 각각 제 2 서브 저전원 신호(SSLV; 예를 들어, VSS2+Vth) 및 제 1 서브 고전원 신호(FSHV; 예를 들어, VDD1-Vth)를 입력받는다.
제 2 부하 회로(180)에서, 제 3 피모스 트랜지스터(PTR3)는 제 5 엔모스 트랜지스터(NTR5)의 드레인에 연결된 드레인 및 게이트를 갖는 다이오드 연결된 트랜지스터이다. 또한, 제 3 피모스 트랜지스터(PTR3)의 소스는 제 5 피모스 트랜지스터(PTR5)의 드레인에 연결되며, 제 3 피모스 트랜지스터(PTR3)의 드레인은 제 6 피모스 트랜지스터(PTR6)의 게이트에 연결된다. 제 4 피모스 트랜지스터(PTR4)는 제 6 엔모스 트랜지스터(NTR6)의 드레인에 연결된 드레인 및 게이트를 갖는 다이오드 연결된 트랜지스터이다. 또한, 제 4 피모스 트랜지스터(PTR4)의 소스는 제 6 피모스 트랜지스터(PTR6)의 드레인에 연결되며, 제 4 피모스 트랜지스터(PTR4)의 드레인은 제 5 피모스 트랜지스터(PTR5)의 게이트에 연결된다. 제 5 피모스 트랜지스터(PTR5)는 제 3 피모스 트랜지스터(PTR3)의 소스에 연결된 드레인, 제 4 피모스 트랜지스터(PTR4)의 드레인에 연결된 게이트 및 제 2 고전원 전압(VDD2)에 연결된 소스를 갖고, 제 6 피모스 트랜지스터(PTR6)는 제 4 피모스 트랜지스터(PTR4)의 소스에 연결된 드레인, 제 3 피모스 트랜지스터(PTR3)의 드레인에 연결된 게이트 및 제 2 고전원 전압(VDD2)에 연결된 소스를 갖는다.
다만, 도 3에서는 제 2 부하 회로(180)가 제 3 내지 제 6 피모스 트랜지스터(PTR3, PTR4, PTR5, PTR6)를 포함하고, 제 4 피모스 트랜지스터(PTR4)의 소스가 출력 신호(HV)를 출력하기 위한 출력 노드, 제 4 피모스 트랜지스터(PTR4)의 드레인이 출력 신호(LV)를 출력하기 위한 출력 노드로 나타나 있으나, 제 2 부하 회로(180)는 제 2 고전원 전압(VDD2)과 제 2 저전원 전압(VSS2) 사이에서 스윙하는 출력 신호(HV 또는 LV)를 출력하는 부하 회로로서의 기능을 수행하는 범위 내에서 다양하게 설계 변경될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 저전력 고속 레벨 쉬프터를 나타내는 블록도이다.
도 4를 참조하면, 저전력 고속 레벨 쉬프터(200)는 제 1 입력 회로(220), 제 1 부하 회로(240), 제 2 입력 회로(260) 및 제 2 부하 회로(280)를 포함할 수 있다.
제 1 입력 회로(220)는 제 1 고전원 전압(VDD1)과 제 1 저전원 전압(VSS1) 사이에서 스윙하는 차동 입력 신호인 제 1 입력 신호(FIV)와 제 2 입력 신호(SIV)를 입력받는다. 도 4에서는 입력 전압(VIN)이 인버터(INV1)에 의해 반전되어 제 1 입력 회로(220)로 입력되는 전압을 제 2 입력 신호(SIV)로 나타내고, 입력 전 압(VIN)이 비반전되어 제 1 입력 회로(220)로 입력되는 전압을 제 1 입력 신호(FIV)로 나타내고 있으나, 이는 하나의 예로서 제 1 입력 신호(FIV)와 제 2 입력 신호(SIV)가 제 1 입력 회로(220)로 입력되기 위한 구성은 다양하게 설계될 수 있다.
제 1 부하 회로(240)는 제 1 입력 신호(FIV)와 제 2 입력 신호(SIV)에 기초하여 제 2 고전원 전압(VDD2)과 제 1 저전원 전압(VSS1) 사이에서 스윙하는 제 2 고전원 신호(SHV; 예를 들어, VDD2), 제 2 고전원 신호(SHV; 예를 들어, VDD2)보다 서브 전압(Vth)만큼 낮은 제 2 서브 고전원 신호(SSHV; 예를 들어, VDD2-Vth), 제 1 저전원 신호(FLV; 예를 들어, VSS1) 및 제 1 저전원 신호(FLV; 예를 들어, VSS1)보다 서브 전압(Vth)만큼 높은 제 1 서브 저전원 신호(FSLV; 예를 들어, VSS1+Vth)를 출력한다. 여기서, 서브 전압(Vth)은 제 1 부하 회로(240)에 포함된 다이오드 연결된 피모스 트랜지스터의 게이트와 소스 간의 전압 차인 문턱 전압(Vth)에 해당한다.
제 2 입력 회로(260)는 제 1 부하 회로(240)로부터 제 2 고전원 신호(SHV; 예를 들어, VDD2), 제 2 서브 고전원 신호(SSHV; 예를 들어, VDD2-Vth), 제 1 저전원 신호(FLV; 예를 들어, VSS1) 및 제 1 서브 저전원 신호(FSLV; 예를 들어, VSS1+Vth)를 입력받는다. 제 2 입력 회로(260)는 제 2 고전원 신호(SHV; 예를 들어, VDD2), 제 2 서브 고전원 신호(SSHV; 예를 들어, VDD2-Vth), 제 1 저전원 신호(FLV; 예를 들어, VSS1) 및 제 1 서브 저전원 신호(FSLV; 예를 들어, VSS1+Vth)를 입력받기 위한 피모스 트랜지스터 쌍을 포함하는데, 하나의 피모스 트랜지스터 의 게이트 및 소스에 각각 제 2 고전원 신호(SHV; 예를 들어, VDD2) 및 제 1 저전원 신호(FLV; 예를 들어, VSS1)가 인가되면 다른 엔모스 트랜지스터의 게이트 및 소스에는 각각 제 1 서브 저전원 신호(FSLV; 예를 들어, VSS1+Vth) 및 제 2 서브 고전원 신호(SSHV; 예를 들어, VDD2-Vth)가 인가되도록 크로스 형태로 제 1 부하 회로(240)와 연결된다.
제 2 부하 회로(280)는 제 2 고전원 신호(SHV; 예를 들어, VDD2), 제 2 서브 고전원 신호(SSHV; 예를 들어, VDD2-Vth), 제 1 저전원 신호(FLV; 예를 들어, VSS1) 및 제 1 서브 저전원 신호(FSLV; 예를 들어, VSS1+Vth)에 기초하여 제 2 고전원 전압(VDD2)과 제 2 저전원 전압(VSS2) 사이에서 스윙하는 출력 신호(HV 또는 LV), 예를 들어, 제 2 고전원 전압(VDD2) 또는 제 2 저전원 전압(VSS2)을 출력한다. 도 4에서는 출력 신호(HV 또는 LV)가 두 개의 인버터(INV2, INV3)를 거쳐 출력 전압(VOUT)으로 출력되는 것으로 나타나 있으나, 이는 하나의 예로서 출력 신호(HV 또는 LV)가 출력 전압(VOUT)으로 출력되기 위한 구성은 다양하게 설계될 수 있다.
이와 같이, 저전력 고속 레벨 쉬프터(200)는 제 1 입력 회로(220)와 제 1 부하 회로(240)를 포함하는 제 1 스테이지(250) 및 제 2 입력 회로(260)와 제 2 부하 회로(280)를 포함하는 제 2 스테이지(290)로 구성된 2단 형태의 레벨 쉬프터이다. 즉, 제 1 입력 신호(FIV)와 제 2 입력 신호(SIV)를 입력받아 제 1 스테이지(250)에서 제 1 전압 스윙 레벨(예를 들어, VDD1에서 VSS1)을 제 2 전압 스윙 레벨(예를 들어, VDD2에서 VSS1)로 풀업(pull-up)하고, 제 2 스테이지(290)에서 제 2 전압 스윙 레벨(예를 들어, VDD2에서 VSS1)을 제 3 전압 스윙 레벨(예를 들어, VDD2에서 VSS2)로 풀다운(pull-down)한다. 상술한 바와 같이, 저전력 고속 레벨 쉬프터(200)는 6TR-6TR 형태로 구성되어 상대적으로 작은 크기의 트랜지스터를 사용함으로써 전체 회로의 집적도를 향상시킬 수 있고, 충분한 전압 마진을 확보할 수 있으며, 누설 전류에 기인한 전력 소모를 감소시킬 수 있다.
도 5는 도 4의 저전력 고속 레벨 쉬프터의 제 1 스테이지를 나타내는 회로도이다.
도 5를 참조하면, 제 1 스테이지(250)는 제 1 입력 회로(220) 및 제 1 부하 회로(240)를 포함하고, 제 1 입력 회로(220)는 제 1 엔모스 트랜지스터(NTR1) 및 제 2 엔모스 트랜지스터(NTR2)를 포함하며, 제 1 부하 회로(240)는 제 1 피모스 트랜지스터(PTR1), 제 2 피모스 트랜지스터(PTR2), 제 3 피모스 트랜지스터(PTR3) 및 제 4 피모스 트랜지스터(PTR4)를 포함할 수 있다.
제 1 입력 회로(220)에서, 제 1 엔모스 트랜지스터(NTR1)는 제 1 입력 신호(FIV)를 입력받는 게이트, 제 1 저전원 전압(VSS1)에 연결된 소스 및 제 1 피모스 트랜지스터(PTR1)의 드레인에 연결된 드레인을 포함하고, 제 2 엔모스 트랜지스터(NTR2)는 제 2 입력 신호(SIV)를 입력받는 게이트, 제 1 저전원 전압(VSS1)에 연결된 소스 및 제 2 피모스 트랜지스터(PTR2)의 드레인에 연결된 드레인을 포함한다. 도 5에서는 제 1 입력 회로(220)가 제 1 엔모스 트랜지스터(NTR1) 및 제 2 엔모스 트랜지스터(NTR2)를 포함하는 것으로 나타나 있으나, 제 1 입력 회로(220)는 입력 회로로서의 기능을 수행하는 범위 내에서 다양하게 설계 변경될 수 있다.
제 1 부하 회로(240)에서, 제 1 피모스 트랜지스터(PTR1)는 제 1 엔모스 트 랜지스터(NTR1)의 드레인에 연결된 드레인 및 게이트를 갖는 다이오드 연결된 트랜지스터이다. 또한, 제 1 피모스 트랜지스터(PTR1)의 소스는 제 3 피모스 트랜지스터(PTR3)의 드레인에 연결되며, 제 1 피모스 트랜지스터(PTR1)의 드레인은 제 4 피모스 트랜지스터(PTR4)의 게이트에 연결된다. 제 2 피모스 트랜지스터(PTR2)는 제 2 엔모스 트랜지스터(NTR2)의 드레인에 연결된 드레인 및 게이트를 갖는 다이오드 연결된 트랜지스터이다. 또한, 제 2 피모스 트랜지스터(PTR2)의 소스는 제 4 피모스 트랜지스터(PTR4)의 드레인에 연결되며, 제 2 피모스 트랜지스터(PTR2)의 드레인은 제 3 피모스 트랜지스터(PTR3)의 게이트에 연결된다. 제 3 피모스 트랜지스터(PTR3)는 제 1 피모스 트랜지스터(PTR1)의 소스에 연결된 드레인, 제 2 피모스 트랜지스터(PTR2)의 드레인에 연결된 게이트 및 제 2 고전원 전압(VDD2)에 연결된 소스를 갖고, 제 4 피모스 트랜지스터(PTR4)는 제 2 피모스 트랜지스터(PTR2)의 소스에 연결된 드레인, 제 1 피모스 트랜지스터(PTR1)의 드레인에 연결된 게이트 및 제 2 고전원 전압(VDD2)에 연결된 소스를 갖는다.
여기서, 제 1 피모스 트랜지스터(PTR1)의 드레인은 제 1 노드(node1)이고, 제 2 피모스 트랜지스터(PTR2)의 드레인은 제 2 노드(node2)이며, 제 1 피모스 트랜지스터(PTR1)의 소스는 제 3 노드(node3)이고, 제 2 피모스 트랜지스터(PTR2)의 소스는 제 4 노드(node4)이다. 즉, 제 1 피모스 트랜지스터(PTR1) 및 제 2 피모스 트랜지스터(PTR2)의 문턱 전압(Vth)은 서브 전압(Vth)으로서 제 1 노드(node1)와 제 3 노드(node3) 사이의 전압 차 및 제 2 노드(node2)와 제 4 노드(node4) 사이의 전압 차에 해당한다. 따라서, 제 1 노드(node1) 및 제 2 노드(node2)는 제 1 저전 원 신호(FLV; 예를 들어, VSS1) 또는 제 2 서브 고전원 신호(SSHV; 예를 들어, VDD2-Vth)를 출력할 수 있으며, 제 3 노드(node3) 및 제 4 노드(node4)는 제 2 고전원 신호(SHV; 예를 들어, VDD2) 또는 제 1 서브 저전원 신호(FSLV; 예를 들어, VSS1+Vth)를 출력할 수 있다.
도 6은 도 4의 저전력 고속 레벨 쉬프터의 제 2 스테이지를 나타내는 회로도이다.
도 6을 참조하면, 제 2 스테이지(290)는 제 2 입력 회로(260) 및 제 2 부하 회로(280)를 포함하고, 제 2 입력 회로(260)는 제 5 피모스 트랜지스터(PTR5) 및 제 6 피모스 트랜지스터(PTR6)를 포함하며, 제 2 부하 회로(280)는 제 3 엔모스 트랜지스터(NTR3), 제 4 엔모스 트랜지스터(NTR4), 제 5 엔모스 트랜지스터(NTR5) 및 제 6 엔모스 트랜지스터(NTR6)를 포함할 수 있다.
제 2 입력 회로(260)에서, 제 5 피모스 트랜지스터(PTR5)는 제 1 노드(node1)에 연결된 게이트, 제 4 노드(node4)에 연결된 소스 및 제 3 엔모스 트랜지스터(NTR3)의 드레인에 연결된 드레인을 포함하고, 제 6 피모스 트랜지스터(PTR6)는 제 2 노드(node2)에 연결된 게이트, 제 3 노드(node3)에 연결된 소스 및 제 4 엔모스 트랜지스터(NTR4)의 드레인에 연결된 드레인을 포함한다. 상술한 바와 같이, 제 1 피모스 트랜지스터(PTR1)의 드레인은 제 1 노드(node1)이고, 제 2 피모스 트랜지스터(PTR2)의 드레인은 제 2 노드(node2)이며, 제 1 피모스 트랜지스터(PTR1)의 소스는 제 3 노드(node3)이고, 제 2 피모스 트랜지스터(PTR2)의 소스는 제 4 노드(node4)이므로, 제 5 피모스 트랜지스터(PTR5)의 게이트 및 소스가 각각 제 1 저전원 신호(FLV; 예를 들어, VSS1) 및 제 2 고전원 신호(SHV; 예를 들어, VDD2)를 입력받을 때 제 6 피모스 트랜지스터(PTR6)의 게이트 및 소스는 각각 제 2 서브 고전원 신호(SSHV; 예를 들어, VDD2-Vth) 및 제 1 서브 저전원 신호(FSLV; 예를 들어, VSS1+Vth)를 입력받고, 제 6 피모스 트랜지스터(PTR6)의 게이트 및 소스가 각각 제 1 저전원 신호(FLV; 예를 들어, VSS1) 및 제 2 고전원 신호(SHV; 예를 들어, VDD2)를 입력받을 때 제 5 피모스 트랜지스터(PTR5)의 게이트 및 소스는 각각 제 2 서브 고전원 신호(SSHV; 예를 들어, VDD2-Vth) 및 제 1 서브 저전원 신호(FSLV; 예를 들어, VSS1+Vth)를 입력받는다.
제 2 부하 회로(280)에서, 제 3 엔모스 트랜지스터(NTR3)는 제 5 피모스 트랜지스터(PTR5)의 드레인에 연결된 드레인 및 게이트를 갖는 다이오드 연결된 트랜지스터이다. 또한, 제 3 엔모스 트랜지스터(NTR3)의 소스는 제 5 엔모스 트랜지스터(NTR5)의 드레인에 연결되며, 제 3 엔모스 트랜지스터(NTR3)의 드레인은 제 6 엔모스 트랜지스터(NTR6)의 게이트에 연결된다. 제 4 엔모스 트랜지스터(NTR4)는 제 6 피모스 트랜지스터(PTR6)의 드레인에 연결된 드레인 및 게이트를 갖는 다이오드 연결된 트랜지스터이다. 또한, 제 4 엔모스 트랜지스터(NTR4)의 소스는 제 6 엔모스 트랜지스터(NTR6)의 드레인에 연결되며, 제 4 엔모스 트랜지스터(NTR4)의 드레인은 제 5 엔모스 트랜지스터(NTR5)의 게이트에 연결된다. 제 5 엔모스 트랜지스터(NTR5)는 제 3 엔모스 트랜지스터(NTR3)의 소스에 연결된 드레인, 제 4 엔모스 트랜지스터(NTR4)의 드레인에 연결된 게이트 및 제 2 저전원 전압(VSS2)에 연결된 소스를 갖고, 제 6 엔모스 트랜지스터(NTR6)는 제 4 엔모스 트랜지스터(NTR4)의 소 스에 연결된 드레인, 제 3 엔모스 트랜지스터(NTR3)의 드레인에 연결된 게이트 및 제 2 저전원 전압(VSS2)에 연결된 소스를 갖는다.
다만, 도 6에서는 제 2 부하 회로(280)가 제 3 내지 제 6 엔모스 트랜지스터(NTR3, NTR4, NTR5, NTR6)를 포함하고, 제 4 엔모스 트랜지스터(NTR4)의 소스가 출력 신호(LV)를 출력하기 위한 출력 노드, 제 4 엔모스 트랜지스터(NTR4)의 드레인이 출력 신호(HV)를 출력하기 위한 출력 노드로 나타나 있으나, 제 2 부하 회로(280)는 제 2 고전원 전압(VDD2)과 제 2 저전원 전압(VSS2) 사이에서 스윙하는 출력 신호(HV 또는 LV)를 출력하는 부하 회로로서의 기능을 수행하는 범위 내에서 다양하게 설계 변경될 수 있다.
도 7은 도 1 및 도 4의 저전력 고속 레벨 쉬프터의 입력 전압에 따른 출력 전압을 나타내는 도면이다.
도 7을 참조하면, 도 1 및 도 4의 저전력 고속 레벨 쉬프터(100, 200)에 입력 전압(VIN)으로서 제 1 고전원 전압(VDD1) 또는 제 1 저전원 전압(VSS1)이 입력되는 경우, 출력 전압(VOUT)으로서 제 2 고전원 전압(VDD2) 또는 제 2 저전원 전압(VSS2)이 출력된다. 따라서, 액정 표시 장치 등과 같이 서로 다른 전압 레벨의 전원 전압을 사용하는 회로들로 구성된 전자 기기는 도 1 및 도 4의 저전력 고속 레벨 쉬프터(100, 200)를 포함함으로써 제 1 고전원 전압(VDD1), 제 1 저전원 전압(VSS1), 제 2 고전원 전압(VDD2) 및 제 2 저전원 전압(VSS2) 즉, 다중 전원 전압을 사용할 수 있다.
상술한 바와 같이, 도 1의 저전력 고속 레벨 쉬프터(100)는 입력 전압(VIN) 을 입력받아 제 1 스테이지(150)에서 제 1 전압 스윙 레벨(예를 들어, VDD1에서 VSS1)을 제 2 전압 스윙 레벨(예를 들어, VDD1에서 VSS2)로 풀다운하고, 제 2 스테이지(190)에서 제 2 전압 스윙 레벨(예를 들어, VDD1에서 VSS2)을 제 3 전압 스윙 레벨(예를 들어, VDD2에서 VSS2)로 풀업함으로써 레벨 쉬프트를 수행할 수 있고, 도 4의 저전력 고속 레벨 쉬프터(200)는 입력 전압(VIN)을 입력받아 제 1 스테이지(250)에서 제 1 전압 스윙 레벨(예를 들어, VDD1에서 VSS1)을 제 2 전압 스윙 레벨(예를 들어, VDD2에서 VSS1)로 풀업하고, 제 2 스테이지(290)에서 제 2 전압 스윙 레벨(예를 들어, VDD2에서 VSS1)을 제 3 전압 스윙 레벨(예를 들어, VDD2에서 VSS2)로 풀다운함으로써 레벨 쉬프트를 수행할 수 있다.
즉, 본 발명의 저전력 고속 레벨 쉬프터(100, 200)는 제 1 스테이지(150, 250)에 다이오드 연결된 엔모스 트랜지스터(NTR1, NTR2) 또는 다이오드 연결된 피모스 트랜지스터(PTR1, PTR2)를 포함함으로써 풀업 또는 풀다운 동작시 능동 저항을 추가한 효과를 얻어 동작 속도 향상 및 전력 소모 감소의 효과를 얻을 수 있을 뿐만 아니라, 제 1 스테이지(150, 250) 및 제 2 스테이지(190, 290)에 포함되는 트랜지스터들의 크기가 작아 회로 전체의 면적 및 각 노드의 기생 커패시터가 감소되어 추가적인 동작 속도 향상 및 전력 소모 감소의 효과도 얻을 수 있다.
나아가, 본 발명의 저전력 고속 레벨 쉬프터(100, 200)는 제 1 부하 회로(140, 240)의 제 1 노드 내지 제 4 노드(node1, node2, node3, node4)를 교차하여 제 2 입력 회로(160, 260)에 연결함으로써 제 1 스테이지(150, 250)의 출력 동작 범위를 제 1 고전원 전압(VDD1)에서 제 2 저전원 전압(VSS2) 또는 제 2 고전원 전압(VDD2)에서 제 1 저전원 전압(VSS1)으로 할 수 있으므로, 다이오드 연결된 엔모스 트랜지스터(NTR1, NTR2) 또는 다이오드 연결된 피모스 트랜지스터(PTR1, PTR2)에 의한 제 1 스테이지(150, 250)의 출력 동작 범위 제한 및 누설 전류에 의한 전력 소모를 방지할 수 있다.
도 8은 도 1의 저전력 고속 레벨 쉬프터에서 제 1 부하 회로의 제 3 노드 및 제 4 노드를 제 2 입력 회로에 연결하는 경우, 제 1 부하 회로의 제 1 노드 및 제 2 노드를 제 2 입력 회로에 연결하는 경우 및 제 1 부하 회로의 제 1 노드 내지 제 4 노드를 제 2 입력 회로에 교차하여 연결하는 경우에 있어서 제 1 부하 회로의 출력 동작 범위를 비교하는 도면이다.
A 타입은 도 1의 저전력 고속 레벨 쉬프터(100)에서 제 1 부하 회로(140)의 제 3 노드(node3) 및 제 4 노드(node4)를 제 2 입력 회로(160)에 연결하는 경우에 있어서 제 1 부하 회로(140)의 출력 동작 범위를 나타낸다. 제 5 엔모스 트랜지스터(NTR5)의 게이트에는 제 3 노드(node3)가 연결되며, 제 5 엔모스 트랜지스터(NTR5)의 소스에는 제 2 저전원 전압(VSS2)이 연결된다. 제 6 엔모스 트랜지스터(NTR6)의 게이트에는 제 4 노드(node4)가 연결되며, 제 6 엔모스 트랜지스터(NTR6)의 소스에는 제 2 저전원 전압(VSS2)이 연결된다. 도 8에 나타난 바와 같이, A 타입의 경우에는 제 1 부하 회로(140)의 출력 동작 범위가 제 1 서브 고전원 전압(VDD1-Vth)에서 제 2 저전원 전압(VSS2)에 불과하여 충분한 전압 마진(voltage margin)을 확보할 수 없다.
B 타입은 도 1의 저전력 고속 레벨 쉬프터(100)에서 제 1 부하 회로(140)의 제 1 노드(node1) 및 제 2 노드(node2)를 제 2 입력 회로(160)에 연결하는 경우에 있어서 제 1 부하 회로(140)의 출력 동작 범위를 나타낸다. 제 5 엔모스 트랜지스터(NTR5)의 게이트에는 제 1 노드(node1)가 연결되며, 제 5 엔모스 트랜지스터(NTR5)의 소스에는 제 2 저전원 전압(VSS2)이 연결된다. 제 6 엔모스 트랜지스터(NTR6)의 게이트에는 제 2 노드(node2)가 연결되며, 제 6 엔모스 트랜지스터(NTR6)의 소스에는 제 2 저전원 전압(VSS2)이 연결된다. 도 8에 나타난 바와 같이, B 타입의 경우에는 제 1 부하 회로(140)의 출력 동작 범위가 제 1 고전원 전압(VDD1)에서 제 2 서브 저전원 전압(VSS2+Vth)이므로 A 타입에 비하여 충분한 전압 마진을 확보할 수 있다. 그러나 B 타입에서는 제 5 엔모스 트랜지스터(NTR5) 또는 제 6 엔모스 트랜지스터(NTR6)의 게이트에 제 2 서브 저전원 전압(VSS2+Vth)이 인가되기 때문에, 제 5 엔모스 트랜지스터(NTR5) 또는 제 6 엔모스 트랜지스터(NTR6)의 게이트-소스 간의 전압차가 문턱 전압(Vth) 이상이 되어 누설 전류(leakage current)에 의한 불필요한 전력 소모가 많이 발생한다.
C 타입은 도 1의 저전력 고속 레벨 쉬프터(100)에서 제 1 부하 회로(140)의 제 1 노드 내지 제 4 노드(node1, node2, node3, node4)를 제 2 입력 회로(160)에 교차하여 연결하는 경우에 있어서 제 1 부하 회로(140)의 출력 동작 범위를 나타낸다. 제 1 부하 회로(140)와 제 2 입력 회로(160)를 연결하는 본 발명의 구성은 위에서 설명하였으므로 자세한 설명은 생략하기로 한다. 상술한 바와 같이, A 타입의 경우에는 충분한 출력 마진을 확보할 수 없다는 단점이 있고, B 타입의 경우에는 누설 전류에 기인한 전력 소모가 크다는 단점이 있지만, C 타입의 경우에는 제 1 부하 회로(140)의 출력 동작 범위가 제 1 고전원 전압(VDD1)에서 제 2 저전원 전압(VSS2)이므로 충분한 전압 마진을 확보할 수 있을 뿐만 아니라, 제 5 엔모스 트랜지스터(NTR5) 또는 제 6 엔모스 트랜지스터(NTR6)의 게이트에 제 2 서브 저전원 전압(VSS2+Vth)이 인가되더라도 제 5 엔모스 트랜지스터(NTR5) 또는 제 6 엔모스 트랜지스터(NTR6)의 소스에 제 1 서브 고전원 전압(VDD1-Vth)이 인가되기 때문에, B 타입에서 문제되었던 제 5 엔모스 트랜지스터(NTR5) 또는 제 6 엔모스 트랜지스터(NTR6)의 게이트-소스 간의 전압차에 의한 불필요한 전력 소모가 감소된다.
도 9는 본 발명의 일 실시예에 따른 레벨 쉬프터를 포함하는 디스플레이 장치의 블록도이다.
도 9를 참조하면, 디스플레이 장치(300)는 타이밍 컨트롤러(310), 소스 라인 드라이버(320), 게이트 라인 드라이버(330) 및 디스플레이 패널(340)을 포함할 수 있다. 또한, 디스플레이 패널(340)은 복수의 소스 라인들, 복수의 게이트 라인들 및 복수의 소스 라인들과 복수의 게이트 라인들 사이에 접속된 복수의 박막 트랜지스터들을 포함할 수 있다.
타이밍 컨트롤러(310)는 디지털 영상 데이터(DATA)와 수직 동기신호(Vsync), 수평 동기신호(Hsync) 등의 제어신호들을 입력받아 입력신호(예를 들어, 디지털 영상 데이터; A), 수평 시작신호(DIO) 및 로드 신호(CLK)를 소스 라인 드라이버(320)로 출력하고, 수직 시작신호(또는 수직 동기 시작신호; STV)를 게이트 라인 드라이버(230)로 출력한다.
수직 동기신호(Vsync)는 하나의 프레임(frame)을 구성하는 기준신호이며, 한 주기의 수직 동기신호(Vsync) 구간 동안 하나의 프레임에 대한 표시 동작이 이루어진다. 상기 수평 동기신호(Hsync)는 하나의 라인(즉, 게이트 라인)을 구성하는 기준신호이며, 한 주기의 수평 동기신호(Hsync) 구간 동안 하나의 라인에 대한 표시 동작이 이루어진다.
소스 라인 드라이버(320)는 타이밍 컨트롤러(310)에서 출력되는 입력신호(A) 및 제어신호들(DIO, CLK)에 기초하여 디스플레이 패널(340)의 복수의 소스 라인들을 구동한다.
게이트 라인 드라이버(330)는 첫 번째 게이트 라인을 선택하기 위한 신호인 수직 시작신호(STV)가 로우(low) 레벨에서 하이(high) 레벨로 바뀌면 게이트 라인들을 순차적으로 구동한다. 게이트 라인 드라이버(330)는 본 발명의 저전력 고속 레벨 쉬프터(100, 200)를 포함하는데, 복수의 저전력 고속 레벨 쉬프터(100, 200)들을 포함하도록 구성될 수도 있다.
이상, 본 발명의 실시예들을 참조하여 저전력 고속 레벨 쉬프터 및 이를 포함하는 디스플레이 장치에 대해서 설명하였지만, 이는 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 다양하게 수정 및 변경될 수 있음을 알아야 할 것이다. 따라서 본 발명의 기술적 사상은 디스플레이 장치를 포함하여 서로 다른 전압 레벨의 전원 전압을 사용하는 복수의 회로들로 구성된 전자 기기로 확장된다.
본 발명에 따르면, 저전력 고속 레벨 쉬프터는 하나의 전원 전압에서 다른 전원 전압으로 전압 레벨을 승압시키는 데 있어서 충분한 전압 마진을 확보할 수 있고 누설 전류에 기인한 전력 소모를 감소시킬 수 있으며 구비되는 트랜지스터의 크기가 작아 집적도가 향상될 수 있다. 즉, 본 발명에 따른 저전력 고속 레벨 쉬프터는 소형화에 적합하면서도 충분한 전압 마진을 확보할 수 있으며 누설 전류에 기인한 전력 소모를 감소시킬 수 있으므로, 디스플레이용 반도체 집적회로, 2개 이상의 다중 전원 전압을 사용하는 반도체 집적회로, 서로 다른 전압 차를 이용하여 특정 전압을 생성시키는 반도체 집적회로 등에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 저전력 고속 레벨 쉬프터를 나타내는 블록도이다.
도 2는 도 1의 저전력 고속 레벨 쉬프터의 제 1 스테이지를 나타내는 회로도이다.
도 3은 도 1의 저전력 고속 레벨 쉬프터의 제 2 스테이지를 나타내는 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 저전력 고속 레벨 쉬프터를 나타내는 블록도이다.
도 5는 도 4의 저전력 고속 레벨 쉬프터의 제 1 스테이지를 나타내는 회로도이다.
도 6은 도 4의 저전력 고속 레벨 쉬프터의 제 2 스테이지를 나타내는 회로도이다.
도 7은 도 1 및 도 4의 저전력 고속 레벨 쉬프터의 입력 전압에 따른 출력 전압을 나타내는 도면이다.
도 8은 도 1의 저전력 고속 레벨 쉬프터에서 제 1 부하 회로의 제 3 노드 및 제 4 노드를 제 2 입력 회로에 연결하는 경우, 제 1 부하 회로의 제 1 노드 및 제 2 노드를 제 2 입력 회로에 연결하는 경우 및 제 1 부하 회로의 제 1 노드 내지 제 4 노드를 제 2 입력 회로에 교차하여 연결하는 경우에 있어서 제 1 부하 회로의 출력 동작 범위를 비교하는 도면이다.
도 9는 본 발명의 일 실시예에 따른 레벨 쉬프터를 포함하는 디스플레이 장치의 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 저전력 고속 레벨 쉬프터 120: 제 1 입력 회로
140: 제 1 부하 회로 160: 제 2 입력 회로
180: 제 2 부하 회로

Claims (10)

  1. 제 1 고전원 전압과 제 1 저전원 전압 사이에서 스윙하는 차동 입력 신호인 제 1 입력 신호와 제 2 입력 신호를 입력받는 제 1 입력 회로;
    상기 제 1 입력 신호와 상기 제 2 입력 신호에 기초하여 제 1 고전원 신호, 상기 제 1 고전원 신호보다 서브 전압만큼 낮은 제 1 서브 고전원 신호, 제 2 저전원 신호 및 상기 제 2 저전원 신호보다 상기 서브 전압만큼 높은 제 2 서브 저전원 신호를 출력하는 제 1 부하 회로;
    상기 제 1 부하 회로로부터 상기 제 1 고전원 신호, 상기 제 1 서브 고전원 신호, 상기 제 2 저전원 신호 및 상기 제 2 서브 저전원 신호를 입력받는 제 2 입력 회로; 및
    상기 제 1 고전원 신호, 상기 제 1 서브 고전원 신호, 상기 제 2 저전원 신호 및 상기 제 2 서브 저전원 신호에 기초하여 제 2 고전원 전압과 제 2 저전원 전압 사이에서 스윙하는 출력 신호를 출력하는 제 2 부하 회로를 포함하고,
    상기 제 1 입력 회로는
    상기 제 1 고전원 전압에 연결된 소스 및 상기 제 1 입력 신호를 입력받는 게이트를 갖는 제 1 피모스 트랜지스터; 및
    상기 제 1 고전원 전압에 연결된 소스 및 상기 제 2 입력 신호를 입력받는 게이트를 갖는 제 2 피모스 트랜지스터를 포함하며,
    상기 제 1 부하 회로는
    상기 제 1 피모스 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제 1 엔모스 트랜지스터;
    상기 제 2 피모스 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제 2 엔모스 트랜지스터;
    상기 제 1 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 제 2 엔모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 저전원 전압에 연결된 소스를 갖는 제 3 엔모스 트랜지스터; 및
    상기 제 2 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 제 1 엔모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 저전원 전압에 연결된 소스를 갖는 제 4 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 저전력 고속 레벨 쉬프터.
  2. 삭제
  3. 제 1 항에 있어서, 상기 서브 전압은 상기 제 1 엔모스 트랜지스터 및 상기 제 2 엔모스 트랜지스터의 문턱 전압인 것을 특징으로 하는 저전력 고속 레벨 쉬프터.
  4. 제 3 항에 있어서, 상기 제 2 입력 회로는
    상기 제 1 엔모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 엔모스 트랜지스터의 소스에 연결된 소스를 갖는 제 5 엔모스 트랜지스터; 및
    상기 제 2 엔모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 1 엔모스 트랜지스터의 소스에 연결된 소스를 갖는 제 6 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 저전력 고속 레벨 쉬프터.
  5. 제 4 항에 있어서, 상기 제 2 부하 회로는
    상기 제 5 엔모스 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제 3 피모스 트랜지스터;
    상기 제 6 엔모스 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제 4 피모스 트랜지스터;
    상기 제 3 피모스 트랜지스터의 소스에 연결된 드레인, 상기 제 4 피모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 고전원 전압에 연결된 소스를 갖는 제 5 피모스 트랜지스터; 및
    상기 제 4 피모스 트랜지스터의 소스에 연결된 드레인, 상기 제 3 피모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 고전원 전압에 연결된 소스를 갖는 제 6 피모스 트랜지스터를 포함하는 것을 특징으로 하는 저전력 고속 레벨 쉬프터.
  6. 제 1 고전원 전압과 제 1 저전원 전압 사이에서 스윙하는 차동 입력 신호인 제 1 입력 신호와 제 2 입력 신호를 입력받는 제 1 입력 회로;
    상기 제 1 입력 신호와 상기 제 2 입력 신호에 기초하여 제 2 고전원 신호, 상기 제 2 고전원 신호보다 서브 전압만큼 낮은 제 2 서브 고전원 신호, 제 1 저전원 신호 및 상기 제 1 저전원 신호보다 상기 서브 전압만큼 높은 제 1 서브 저전원 신호를 출력하는 제 1 부하 회로;
    상기 제 1 부하 회로로부터 상기 제 2 고전원 신호, 상기 제 2 서브 고전원 신호, 상기 제 1 저전원 신호 및 상기 제 1 서브 저전원 신호를 입력받는 제 2 입력 회로; 및
    상기 제 2 고전원 신호, 상기 제 2 서브 고전원 신호, 상기 제 1 저전원 신호 및 상기 제 1 서브 저전원 신호에 기초하여 제 2 고전원 전압과 제 2 저전원 전압 사이에서 스윙하는 출력 신호를 출력하는 제 2 부하 회로를 포함하고,
    상기 제 1 입력 회로는
    상기 제 1 저전원 전압에 연결된 소스 및 상기 제 1 입력 신호를 입력받는 게이트를 갖는 제 1 엔모스 트랜지스터; 및
    상기 제 1 저전원 전압에 연결된 소스 및 상기 제 2 입력 신호를 입력받는 게이트를 갖는 제 2 엔모스 트랜지스터를 포함하며,
    상기 제 1 부하 회로는
    상기 제 1 엔모스 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제 1 피모스 트랜지스터;
    상기 제 2 엔모스 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제 2 피모스 트랜지스터;
    상기 제 1 피모스 트랜지스터의 소스에 연결된 드레인, 상기 제 2 피모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 고전원 전압에 연결된 소스를 갖는 제 3 피모스 트랜지스터; 및
    상기 제 2 피모스 트랜지스터의 소스에 연결된 드레인, 상기 제 1 피모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 고전원 전압에 연결된 소스를 갖는 제 4 피모스 트랜지스터를 포함하는 것을 특징으로 하는 저전력 고속 레벨 쉬프터.
  7. 삭제
  8. 제 6 항에 있어서, 상기 서브 전압은 상기 제 1 피모스 트랜지스터 및 상기 제 2 피모스 트랜지스터의 문턱 전압인 것을 특징으로 하는 저전력 고속 레벨 쉬프터.
  9. 제 8 항에 있어서, 상기 제 2 입력 회로는
    상기 제 1 피모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 피모스 트랜지스터의 소스에 연결된 소스를 갖는 제 5 피모스 트랜지스터; 및
    상기 제 2 피모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 1 피모 스 트랜지스터의 소스에 연결된 소스를 갖는 제 6 피모스 트랜지스터를 포함하는 것을 특징으로 하는 저전력 고속 레벨 쉬프터.
  10. 제 9 항에 있어서, 상기 제 2 부하 회로는
    상기 제 5 피모스 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제 3 엔모스 트랜지스터;
    상기 제 6 피모스 트랜지스터의 드레인에 연결된 드레인 및 게이트를 갖는 제 4 엔모스 트랜지스터;
    상기 제 3 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 제 4 엔모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 저전원 전압에 연결된 소스를 갖는 제 5 엔모스 트랜지스터; 및
    상기 제 4 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 제 3 엔모스 트랜지스터의 드레인에 연결된 게이트 및 상기 제 2 저전원 전압에 연결된 소스를 갖는 제 6 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 저전력 고속 레벨 쉬프터.
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