JP2008026636A

JP2008026636A - 駆動回路

Info

Publication number: JP2008026636A
Application number: JP2006199626A
Authority: JP
Inventors: Takehiro Takayanagi; 武浩高柳; Takeshi Nosaka; 剛野坂
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2006-07-21
Filing date: 2006-07-21
Publication date: 2008-02-07
Also published as: US20080018574A1

Abstract

【課題】デコーダの出力の遅延を低減して、アンプ出力の遅延を低減する駆動回路を提供。
【解決手段】画素セルを選択する複数のデコーダにそれぞれ接続される出力アンプは、差動増幅回路の一方の入力端を形成するトランジスタ(TrA) 100とトランジスタ100よりもサイズが大きいトランジスタ(TrB)とのゲートがスイッチ106により入力データの切り替わり時に接続または切断され、他方の入力端を形成するトランジスタ(TrC) 110とトランジスタ110よりもサイズが大きいトランジスタ(TrD)のドレインがスイッチ114により入力データの切り替わり時にて接続または切断され、さらにスイッチ108は出力アンプの出力をトランジスタ(TrB) 104に接続してこの出力によってゲートを充放電する。
【選択図】図１

Description

本発明は、たとえば液晶等の表示パネルを駆動する駆動信号を複数の出力アンプより出力する駆動回路に関するものである。

近年、映像等を表示する表示デバイスとして、液晶表示パネル等の表示デバイスが映像装置に採用されている。特許文献１には、このような液晶表示パネルに配置される液晶表示素子を効率よく駆動するソースドライバの出力回路が開示されている。

このような出力回路における出力アンプには、複数の液晶素子をそれぞれ選択する複数のデコーダが接続され、デコーダでは、入力されるデータとガンマ補正電圧とに応じた出力信号を出力アンプに入力する。ガンマ補正電圧は、たとえば高電位の電圧(VGH)と低電位の電圧(VGL)とを抵抗アレイにより分圧するガンマ補正抵抗により生成される。
特開平９−２３０８２９号公報

しかしながら、液晶表示パネルの大型化や高解像度化に伴って、出力アンプが増加し、また、表示装置の多階調化によって、デコーダの回路規模が増加してくるようになってきた。また、出力アンプにおけるオフセット精度を高めることが要求されて、このためにアンプ入力端のトランジスタサイズを大きくするが、これによって寄生キャパシタンス成分が増大し、出力アンプの入力端での信号の遅延がアンプ出力の遅延に影響する問題が発生してきた。

本発明はこのような課題に鑑み、デコーダの出力が接続される出力アンプの入力における遅延を低減して、アンプ出力の遅延を低減する駆動回路を提供することを目的とする。

本発明は上述の課題を解決するために、複数の画素セルが配列された表示装置を駆動する駆動回路において、この回路は、入力データとガンマ補正電圧とに基づいて、画素セルを選択する複数のデコーダと、複数のデコーダにそれぞれ接続され、複数のデコーダの出力をそれぞれ増幅する複数の出力アンプとを含み、複数の出力アンプは、それぞれ、差動増幅回路の一方の入力端を形成する第１のサイズの第１のトランジスタと、第１のサイズよりも大きい第２のサイズの第２のトランジスタと、第２のトランジスタを前記第１のトランジスタに接続または切断する第１のスイッチと、出力アンプの出力を前記第２のトランジスタに接続または切断する第２のスイッチとを含み、入力データが切り替わると、第１のスイッチは、第２のトランジスタを第１のトランジスタから切断することを特徴とする。この場合、入力データが切り替わると、第２のスイッチは、出力アンプの出力を第２のトランジスタに接続して第２のトランジスタを充放電するとよい。

本発明によれば、差動増幅回路の一対の入力端をそれぞれサイズの異なる複数のトランジスタにて形成し、入力データの切り替わり時に、サイズの大きな一方のトランジスタを他方のトランジスタを入力端から切り離して、デコーダと出力アンプとの間の寄生キャパシタンスが低減されてデコーダの出力遅延が減少され、出力アンプの出力への影響が低減される。

次に添付図面を参照して本発明による駆動回路の実施例を詳細に説明する。図２を参照すると、本発明が適用された駆動回路10が示されている。本実施例における駆動回路10は、たとえば不図示の液晶表示パネルに水平および垂直走査方向に配列される液晶セル等の複数の画素セルを駆動する駆動信号を生成し、液晶表示パネルのソース信号線に駆動信号に応じた画素電圧を印加する駆動回路である。なお、以下の説明において本発明に直接関係のない部分は、図示およびその説明を省略し、また、信号の参照符号はその現われる接続線の参照番号で示す。

本実施例における駆動回路10は、入力(#1〜#n) 12に入力されるデータと、入力14に印加されるガンマ補正電圧とを比較して複数の液晶セル（図示せず）をそれぞれ選択する複数のデコーダ(#1〜#n) 16を備えている。デコーダ16は、データ12とガンマ補正電圧14とに基づいて画素セルを選択する信号を生成し、生成した信号を出力アンプ18が接続された出力20にそれぞれ出力して、出力アンプ18を介して液晶セル（図示せず）に画素電圧を供給する。

ガンマ補正電圧14は、たとえば高電位の電圧(VGH)と低電位の電圧(VGL)とを分圧するように直列に複数のガンマ補正抵抗22が接続された抵抗アレイ24にて生成され、接続線14を介して複数のデコーダ(#1〜#n) 16に印加される。

デコーダ16の各出力にそれぞれ接続された出力アンプ(#1〜#n) 26は、デコーダ16の出力20をそれぞれ増幅して、不図示の液晶セルを駆動する駆動電圧を出力28に出力する。

これら出力アンプ(#1〜#n) 26の内部構成例を図１を参照して説明する。図示するように出力アンプ26は、入力20および接続線116を差動入力とする差動増幅回路にて形成されている。とくにプラス(＋)入力20にそのゲートが接続されたトランジスタ（TrA）100のドレインは、スイッチ102を介してトランジスタ(TrB) 104のドレインが並列に接続されている。トランジスタ(TrB) 104のゲートは、スイッチ106を介して入力20に接続されるとともに、スイッチ108の一方の端子に接続される。スイッチ108の他方の端子は、さらにスイッチ110を介して出力28に接続されて、スイッチ108には接続線116に現れる信号が帰還される。したがって、スイッチ108はその帰還をオン／オフする回路である。

本実施例におけるトランジスタ（TrA）100とトランジスタ(TrB) 104とのそれぞれのトランジスタサイズは、TrB >> TrAの関係でありトランジスタ(TrB) 104がトランジスタ（TrA) 100よりも大きく設定されている。このように出力アンプ26のプラス(＋)側入力20はトランジスタ（TrA）100とトランジスタ(TrB) 104との２つに分割されて配置されている。この分割状態はスイッチ102,106のオフに応じてトランジスタ（TrA）100のみが入力20に接続された状態になり、スイッチ102,106のオンに応じてトランジスタ（TrA）100トランジスタ(TrB) 104とが並列に接続された状態になる。

これらトランジスタ（TrA）100とトランジスタ(TrB) 104とのペアになるトランジスタ(TrC) 110およびトランジスタ(TrD) 112もスイッチ114を介して各ドレインが接続されて、トランジスタ(TrC) 110およびトランジスタ(TrD) 112のゲートはマイナス(−)側の接続線116に接続されている。トランジスタ(TrC) 110およびトランジスタ(TrD) 112の分割状態も同様に、スイッチ114がオフになるとトランジスタ（TrC）110側のドレインのみが接続線117に接続された状態になり、スイッチ114がオンするとトランジスタ（TrC）100およびトランジスタ(TrD) 112の双方のドレインが接続線117に接続された状態になる。トランジスタ(TrD) 112のトランジスタサイズは、トランジスタ(TrB) 104のサイズと等しいサイズに設定されている。したがって、TrD＝TrB >> TrAの関係である。なお、トランジスタ（TrC）110とトランジスタ（TrA）100とは同じサイズであり、トランジスタ(TrD) 112とトランジスタ(TrB) 104とは同じサイズである。また、図示するようにトランジスタ100,104,110,112はそれぞれNch型のトランジスタにて形成されている。

トランジスタ（TrA）100およびトランジスタ(TrC) 110の各ドレインは、電流源として機能するPch型のトランジスタ130,132に接続されている。Pch型のトランジスタ130,132は、それぞれ互いにゲートが接続され、ソースが電源ラインVDDに接続されている。また、トランジスタ（TrA）100のドレインは、Pch型のトランジスタ134のゲートに接続され、トランジスタ134は、電源ラインVDDと接続線116との間に接続されている。接続線116はさらにNch型のトランジスタ136のドレインに接続されている。これらトランジスタ134,136は、本出力アンプ26の出力段を形成している。また、トランジスタ100,104,110,112の各ソースはNch型のトランジスタ138のドレインに接続されて、トランジスタ136,138の各ゲートにはバイアス線140が接続されてそれぞれバイアス電圧が印加され、各ソースはそれぞれ電圧VSSに接続されている。

このように本実施例では、入力側および出力側のトランジスタにそれぞれサイズが大小のトランジスタがスイッチのオン／オフにより選択可能に配置され、入力側および出力側のそれぞれペアになるトランジスタがそれぞれ同じサイズにて形成されている。

トランジスタ(TrC) 110およびトランジスタ(TrD) 112のゲートは、スイッチ108の他方の端子に接続され、スイッチ108がオン状態になると、出力アンプ26の出力がトランジスタ(TrB) 104のゲートに帰還するように接続される。この構成によりトランジスタ(TrB) 104がスイッチ106にて切り離されているときに、スイッチ108の制御による帰還電圧によってトランジスタ(TrB) 104のゲートの入力容量を充放電させることができる。この接続線116は、スイッチ110を介して出力28に接続される。

以上の構成で、駆動回路10の動作を図３を参照して説明すると、はじめの状態はスイッチ106,102,114がオン状態であり、スイッチ108はオフ状態、スイッチ110はオン状態である。この状態からデータが切り替わると、デコーダ16はその出力をハイレベルに上昇させる（時刻t1）。このとき、スイッチ106,102,114をオンからオフに切り替えてその接続を解除し、スイッチ108をオン状態に切り替えて接続線116をトランジスタ(TrB) 104のゲートに接続し、スイッチ110をオフ状態に切り替える。この結果、分割された一方のトランジスタ(TrB) 104が入力20から切断されて、他方のトランジスタ(TrA) 100のみが入力20に接続された状態となる。この結果、デコーダ16を経由して充放電する際に影響を及ぼす寄生容量を最小限にして充放電の収束を早めることができる。

このときスイッチ108がオン状態にされているので、出力アンプ26の接続線116がスイッチ108を経由してトランジスタ(TrB) 104のゲートを充放電する（時刻t2）。なお、時刻t1から時刻t2の間の期間はスイッチ110がオフ状態に切り替えられて、アンプの出力28はハイインピーダンス(Hi-Z)状態となる。

以上説明したように、データの切り替わり時にトランジスタサイズの大きなトランジスタ104がスイッチ102,106により入力20およびトランジスタ(TrA) 100から切り離され、同様にしてトランジスタ112がスイッチ114によってトランジスタ(TrC) 110から切り離されて、これらによりデコーダ16と出力アンプ26との間の寄生キャパシタンス成分が低減される。この結果、容量が低減される比率から、たとえば480チャネル10ビットのソースドライバの場合でデコーダ16の出力遅延を60パーセント程度に減少させることが可能になり、さらに出力アンプ26の出力28に出力される信号にデコーダ16における遅延の影響が低減される。

上に説明した実施例では、データ入力側のトランジスタにNch型トランジスタ100を採用したが、これに限らず、Pch型トランジスタにて出力アンプを構成することができる。このPch型のトランジタを入出力に適用した出力アンプの構成例を図４に示す。図示するように出力アンプ40では、図１に示した出力アンプ26におけるNch型のトランジスタ100,104,110,112に代えて、それぞれPch型のトランジスタ400,402,404,406が配置されている。

本構成例においても出力アンプ26と同様にして、スイッチ106,102,114をオンからオフに切り替え、スイッチ108をオン状態に切り替え、スイッチ110をオフ状態に切り替えることにより、トランジスタ(TrE) 400のみが出力アンプ40の入力となって、デコーダ16を経由して充放電する際の寄生容量を最小限にして充放電の収束を早めることができる。また、スイッチ108がオン状態にされているので、出力アンプ40の接続線116がスイッチ108を経由してトランジスタ(TrB) 402のゲートを充放電することができる。

本発明が適用された実施例の駆動回路を示す図である。図１に示す実施例における出力アンプの構成例を示す図である。駆動回路の動作を示すタイミングチャートである。出力アンプの他の構成例を示す図である。

符号の説明

10 駆動回路
16 デコーダ(#1〜#n)
26 出力アンプ(#1〜#n)
22 ガンマ補正抵抗
24 抵抗アレイ

Claims

複数の画素セルが配列された表示装置を駆動する駆動回路において、該回路は、
入力データとガンマ補正電圧とに基づいて、画素セルを選択する複数のデコーダと、
該複数のデコーダにそれぞれ接続され、該複数のデコーダの出力をそれぞれ増幅する複数の出力アンプとを含み、
該複数の出力アンプは、それぞれ、差動増幅回路の一方の入力端を形成する第１のサイズの第１のトランジスタと、
前記第１のサイズよりも大きい第２のサイズの第２のトランジスタと、
前記第２のトランジスタを前記第１のトランジスタに接続または切断する第１のスイッチと、
該出力アンプの出力を前記第２のトランジスタに接続または切断する第２のスイッチとを含み、
前記入力データが切り替わると、前記第１のスイッチは、前記第２のトランジスタを前記第１のトランジスタから切断することを特徴とする駆動回路。
請求項１に記載の回路において、前記入力データが切り替わると、前記第２のスイッチは、前記出力アンプの出力を前記第２のトランジスタに接続して該第２のトランジスタを充放電することを特徴とする駆動回路。