CN105429604A

CN105429604A - 放大电路

Info

Publication number: CN105429604A
Application number: CN201510587977.2A
Authority: CN
Inventors: 一仓宏嘉; 樋口钢儿
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2014-09-16
Filing date: 2015-09-16
Publication date: 2016-03-23
Anticipated expiration: 2035-09-16
Also published as: US9666143B2; US20160079926A1; JP2016063281A; CN105429604B; JP6420104B2

Abstract

本发明涉及放大电路。目的在于提供一种能够进行大电流输出和高速响应的放大电路。具备：第一差动放大器（第一差动对）、以及输入电容比第一差动放大器小的第二差动放大器（第二差动对），根据放大模式设定信号来切换第一差动放大器（第一差动对）和第二差动放大器（第二差动对），进行针对输入信号的放大处理。

Description

放大电路

技术领域

本发明涉及放大电路，特别地涉及包含差动放大器的放大电路。

背景技术

在对作为显示面板的例如液晶显示面板进行驱动的驱动器中，设置有对液晶显示面板的数据线分别施加具有与由输入视频信号所表示的亮度电平对应的电压值的灰度电压的多个放大器。

作为这样的放大器，提出了在输出一个灰度电压的一个差动放大器内设置分别接受2个系统的输入的2个系统的差动对的放大器（例如，参照专利文献1）。在这样的差动放大器中，根据所输入的2个系统的灰度电压的组合方式，除了这些2个系统的灰度电压之外，还能够输出比其大（或小）的2个系统的量的灰度电压。

现有技术文献

专利文献

专利文献1：日本特开2005-130332号公报。

发明要解决的课题

可是，伴随着近年的液晶显示面板的高分辨率化，在驱动器的放大器中，期望高速响应且大电流（highcurrent）输出。然而，为了提高差动放大器的输出电流，需要使形成差动放大器的差动级的晶体管的元件尺寸变大，因此，相应地增加输入电容而响应速度降低。

发明内容

因此，本发明的目的在于提供一种能够进行大电流输出和高速响应的放大电路。

用于解决课题的方案

本发明的放大电路是，一种放大电路，经由输出线输出对经由输入线供给的输入信号进行放大而得到的信号，所述放大电路具有：第一差动放大器；第二差动放大器，输入电容比所述第一差动放大器大；以及放大切换部，在表示高速模式的放大模式设定信号被供给的情况下，经由所述输出线输出通过所述第一差动放大器和所述第二差动放大器之中的所述第一差动放大器对所述输入信号进行放大而得到的信号，另一方面，在表示小偏移模式的所述放大模式设定信号被供给的情况下，经由所述输出线输出通过所述第二差动放大器对所述输入信号进行放大而得到的信号。

此外，本发明的放大电路是，一种放大电路，经由输出线输出对经由输入线供给的输入信号进行放大而得到的信号，所述放大电路具有：第一差动对，具有使与被供给到栅极端子的信号电平对应的电流在第一线中流动的第一晶体管和使与被供给到栅极端子的信号电平对应的电流在第二线中流动的第二晶体管；第二差动对，具有第三晶体管和第四晶体管，所述第三晶体管具有比所述第一晶体管和所述第二晶体管大的输入电容并且使与被供给到栅极端子的信号电平对应的电流在所述第一线中流动，所述第四晶体管具有比所述第一晶体管和所述第二晶体管大的输入电容并且使与被供给到栅极端子的信号电平对应的电流在所述第二线中流动；电流源，生成在所述第一线中流动的电流与在所述第二线中流动的电流的合成电流；输出晶体管，将与所述第一线的电压对应的电流向所述输出线送出；以及放大切换部，在表示高速模式的放大模式设定信号被供给的情况下，向所述第一差动对和所述第二差动对之中的所述第一差动对的所述第一晶体管的栅极端子供给所述输入信号，并且，将所述输出线与所述第二晶体管的栅极端子连接，另一方面，在表示小偏移模式的所述放大模式设定信号被供给的情况下，向所述第一差动对和所述第二差动对之中的所述第二差动对的所述第三晶体管的栅极端子供给所述输入信号，并且，将所述输出线与所述第四晶体管的栅极端子连接。

发明效果

本发明的放大电路具备：第一差动放大器（第一差动对）、以及输入电容比第一差动放大器小的第二差动放大器（第二差动对），根据放大模式设定信号来切换第一差动放大器（第一差动对）和第二差动放大器（第二差动对），能进行针对输入信号的放大处理。由此，能够进行放大电路的大电流输出和高速响应化。

附图说明

图1是示出本发明的放大电路10的结构的电路图。

图2是示出控制部1生成的放大模式设定信号S的一个例子的时间图。

图3是小偏移模式下的放大电路10的等效电路图。

图4是高速模式下的放大电路10的等效电路图。

图5是示出作为本发明的放大电路的另一实施例的放大电路50的结构的电路图。

图6是放大电路50中的小偏移模式下的等效电路图。

图7是放大电路50中的高速模式下的等效电路图。

图8是示出控制部1生成的放大模式设定信号S的另一个例子的时间图。

图9是示出控制部1生成的放大模式设定信号S的另一个例子的时间图。

图10是示出放大电路10的变形例的电路图。

图11是示出放大电路50的变形例的电路图。

图12是示出控制部100生成的放大模式设定信号S和输出切断信号CUT的一个例子的时间图。

具体实施方式

以下，参照附图并详细地说明本发明的实施例。

图1是示出本发明的放大电路10的结构的一个例子的电路图。如图1所示，放大电路10包含控制部1、开关元件2、3、差动放大器4和5。

控制部1在检测到输入信号IN的电平开始增加或降低的时间点所谓的转变开始时间点时生成从该转变开始时间点起仅在规定的电平转变期间T1的期间为逻辑电平1而在其他的期间为逻辑电平0的放大模式设定信号S。即，控制部1生成具有表示高功率输出模式的逻辑电平0或表示高速模式的逻辑电平1的放大模式设定信号S。控制部1将这样的放大模式设定信号S在与时钟信号CLK同步的定时供给到开关元件2和3。

开关元件2在放大模式设定信号S为逻辑电平0的情况下将输入线LIN与差动放大器5的非反相输入端子电连接。另一方面，在放大模式设定信号S为逻辑电平1的情况下，开关元件2将输出线LOT与差动放大器5的非反相输入端子电连接。

开关元件3在放大模式设定信号S为逻辑电平0的情况下为接通状态，将连接于差动放大器5的输出端子的线LQ与输出线LOT电连接。另一方面，在放大模式设定信号S为逻辑电平1的情况下，开关元件3为关断状态，将线LQ设定为高阻抗状态。

差动放大器4的非反相输入端子连接于输入线LIN，其输出端子连接于输出线LOT。进而，差动放大器4的输出端子与反相输入端子电连接。通过这样的结构，差动放大器4以电压跟随器进行工作，将以增益1对经由输入线LIN供给的输入信号IN进行放大而得到的电压向输出线LOT送出。

差动放大器5的非反相输入端子如上述那样连接于开关元件2。进而，差动放大器5的输出端子与反相输入端子电连接。通过这样的结构，差动放大器5以电压跟随器进行工作，将以增益1对经由开关元件2供给的电压进行放大而得到的电压向线LQ送出。

再有，上述的差动放大器5与差动放大器4相比，输入电容大。因此，差动放大器5与差动放大器4相比，能够输出大电流。另一方面，差动放大器4与差动放大器5相比，输入电容小，因此，虽然与差动放大器5相比输出电流小，但是，与差动放大器5相比，能够进行高速响应。因此，差动放大器5为大电流输出型的差动放大器，差动放大器4为高速响应型的差动放大器。

图1所示的放大电路10输出从这些差动放大器4和5或者两者之中的一个向输出线LOT上送出的电压所对应的输出信号OUT。

在以下，参照图2所示的时间图并对放大电路10的工作进行说明。

首先，如图2所示，在输入信号IN维持电平V1的状态的期间或者其电平变化是微量的情况下，控制部1将逻辑电平0的放大模式设定信号S供给到开关元件2和3。根据这样的逻辑电平0的放大模式设定信号S，开关元件2将输入信号IN供给到差动放大器5的非反相输入端子，开关元件3将差动放大器5的输出端子连接于输出线LOT。由此，图1所示的放大电路10等效地为图3（a）所示的那样的连接状态（小偏移模式）。

在小偏移模式下，如图3（a）所示那样并联连接差动放大器4和5。因此，差动放大器4和5的每一个将对输入信号IN进行放大而得到的电压向输出线LOT送出。由此，在小偏移模式下，将对从差动放大器4和5的每一个送出的电流进行合成后的大电流经由输出线LOT向负载（未图示）供给。再有，在小偏移模式下，如图3（a）所示那样，差动放大器4和5各自的非反相输入端子彼此电连接以及输出端子彼此电连接，因此，偏移量减少。

在此，如图2所示，当在时间点P1输入信号IN从电平V1的状态转变到电平V2的状态时，控制部1仅在电平转变期间T1的期间将逻辑电平1的放大模式设定信号S供给到开关元件2和3。根据逻辑电平1的放大模式设定信号S，开关元件2将输出线LOT与差动放大器5的非反相输入端子连接，开关元件3为关断状态，将差动放大器5的输出端子设定为高阻抗状态。由此，图1所示的放大电路10等效地为图4所示的那样的连接状态（高速模式）。

在高速模式下，如图4所示那样，从差动放大器4输出的输出信号OUT被供给到差动放大器5的非反相输入端子，并且，该差动放大器5的输出端子为高阻抗状态。因此，在高速模式下，仅向差动放大器4和5之中的差动放大器4供给输入信号IN，该差动放大器4对输入信号IN进行放大而得到的电压被作为输出信号OUT向输出线LOT送出。此时，差动放大器4与差动放大器5相比，输入电容小，因此，能够输出具有迅速地响应于输入信号IN的电平转变的电平转变的输出信号OUT。

再有，作为高速模式的实施期间的电平转变期间T1是指在输入信号IN从最小电平（或最大电平）的状态转变到最大电平（或最小电平）的状态时对从其转变开始时间点到差动放大器4的输出到达稳定状态所花费的时间添加规定的富余时间的期间。

在这样的电平转变期间T1经过后，控制部1如图2所示那样将放大模式设定信号S从逻辑电平1切换为逻辑电平0。根据逻辑电平0的放大模式设定信号S，开关元件2将输入信号IN供给到差动放大器5的非反相输入端子，开关元件3将差动放大器5的输出端子连接于输出线LOT。

由此，图1所示的放大电路10转变为小偏移模式，在所述小偏移模式下，通过差动放大器4和5双方对输入信号IN进行放大，将对从这些差动放大器4和5的每一个输出的电流进行合成而得到的大电流经由输出线LOT向负载送出。

此时，在小偏移模式的稍前的高速模式下，虽然停止了利用差动放大器5的针对输入信号IN的放大工作，但是，在该期间，将从差动放大器4输出的电压供给到差动放大器5的非反相输入端子，对其输入电容进行充电。由此，缩短在从高速模式向小偏移模式的切换时的差动放大器5的响应时间。

如以上那样，图1所示的放大电路10具备高速响应型的差动放大器4以及大电流输出型的差动放大器5，在由于在输入信号IN中发生了电平转变所以需要高速响应时，仅使用高速响应型的差动放大器4来进行针对输入信号IN的放大（高速模式）。由此，在输入信号IN中发生电平转变时，通过差动放大器4来进行迅速地响应于该电平转变的高速的放大处理。另一方面，在输入信号IN的电平固定或者电平变化变少时，图1所示的放大电路10输出通过差动放大器4和5双方对输入信号IN进行放大而得到的电压（小偏移模式）。由此，能够将对从差动放大器4和5的每一个输出的电流进行合成后的大电流向负载供给。进而，在小偏移模式下，差动放大器4和差动放大器5的输入端子彼此连接，因此，谋求偏移量的减少。再有，在高速模式时，利用输出信号来对差动放大器5的输入电容进行充电，因此，缩短在从高速模式向小偏移模式的切换稍后的差动放大器5的响应时间。

因此，根据图1所示的放大电路10，能够使偏移量减少，并且，实现大电流输出和高速响应。

再有，在图1所示的实施例中，在小偏移模式下，如图3（a）所示那样并联连接差动放大器4和5，通过两者对输入信号IN进行放大，但是，此时，也可以例如如图3（b）所示那样切断输出线LIN与差动放大器4的连接，仅通过大电流输出型的差动放大器5对输入信号IN进行放大。即，在小偏移模式时，仅通过差动放大器4和5之中的大电流输出型的差动放大器5对输入信号IN进行放大，另一方面，在高速模式时，仅通过高速响应型的差动放大器4对输入信号IN进行放大。

总之，作为图1所示的放大电路10，只要通过放大切换部（2、3）如以下那样切换第一差动放大器（4）和输入电容比第一差动放大器大的第二差动放大器（5）来进行针对输入信号的放大即可。即，在表示小偏移模式的放大模式设定信号（S）被供给的情况下，使用第二差动放大器来进行放大，在表示高速模式的放大模式设定信号被供给的情况下，切换为第一差动放大器来进行放大。

此外，在图1所示的实施例中，使用高速响应的差动放大器4和大电流输出型的差动放大器5，但是，也可以采用作为在一个差动放大器内形成的差动对而设置有高速响应型的差动对和大电流输出型的差动对这2个系统的差动对的结构。

图5是示出作为鉴于这样的方面而完成的其他实施例的放大电路50的结构的电路图。

放大电路50具备第一差动对TG1和第二差动对TG2来作为差动放大器的差动级。第一差动对TG1由n沟道MOS（Metal-Oxide-Semiconductor，金属氧化物半导体）型的晶体管Q1和Q2构成。第二差动对TG2由n沟道MOS型的晶体管Q3和Q4构成。

晶体管Q1~Q4各自的源极端子连接于作为电流源的n沟道MOS型的晶体管Qa的漏极端子。对晶体管Qa的栅极端子施加差动级驱动用的偏置电压Vbc，对其源极端子施加接地电压Vss（例如0伏特）。

晶体管Q1和Q3各自的漏极端子经由线L1分别连接于p沟道MOS型的晶体管Qc的漏极端子、p沟道MOS型的晶体管Qb的栅极端子、以及电容器C1的一端。输出线LOT连接于电容器C1的另一端。对作为输出晶体管的上述晶体管Qb的源极端子施加电源电压Vdd，其漏极端子连接于输出线LOT。

晶体管Q2和Q4各自的漏极端子经由线L2分别连接于晶体管Qc的栅极端子和p沟道MOS型的晶体管Qd的漏极端子以及栅极端子。对晶体管Qc和Qd各自的源极端子施加电源电压Vdd。

n沟道MOS型的晶体管Q5的漏极端子连接于差动对TG1中的一个晶体管Q1的栅极端子。晶体管Q5的源极端子连接于输入线LIN。n沟道MOS型的晶体管Q6的漏极端子连接于差动对TG1中的另一个晶体管Q2的栅极端子。晶体管Q6的源极端子连接于输出线LOT。

n沟道MOS型的晶体管Q7和Q8各自的漏极端子连接于差动对TG2中的一个晶体管Q3的栅极端子。晶体管Q7的源极端子连接于输出线LOT，晶体管Q8的源极端子连接于输入线LIN。差动对TG2中的另一个晶体管Q4的栅极端子连接于输出线LOT。进而，n沟道MOS型的晶体管Qe的漏极端子连接于输出线LOT。对晶体管Qe的栅极端子施加输出级驱动用的偏置电压Vbt，对其源极端子施加接地电压Vss（例如0伏特）。

控制部1在检测到输入信号IN的电平开始增加或降低的时间点所谓的转变开始时间点时生成从该转变开始时间点起仅在规定的电平转变期间T1的期间为逻辑电平1而在其他的期间为逻辑电平0的放大模式设定信号S。即，控制部1生成具有表示高功率输出模式的逻辑电平0或表示高速模式的逻辑电平1的放大模式设定信号S。控制部1将这样的放大模式设定信号S在与时钟信号CLK同步的定时供给到晶体管Q5~Q7各自的栅极端子和反相器IV。反相器IV将使放大模式设定信号S的逻辑电平反转的反转放大模式设定信号供给到晶体管Q8的栅极端子。

再有，差动对TG1中的晶体管Q1和Q2各自的元件尺寸比差动对TG2中的晶体管Q3和Q4各自的元件尺寸小。因此，晶体管Q1和Q2的每一个与晶体管Q3和Q4的每一个相比，其输入电容小，因此，与晶体管Q3和Q4的每一个相比，能够进行高速响应。另一方面，晶体管Q3和Q4的每一个与晶体管Q1和Q2的每一个相比，其输入电容大，因此，与晶体管Q1和Q2的每一个相比，能够输出大的电流。

总之，差动对TG1与TG2相比是能够进行高速响应的高速响应型的差动对，差动对TG2与TG1相比是能够进行大的电流输出的大电流输出型的差动对。

在以下，对图5所示的放大电路50的工作进行说明。首先，如图2所示那样，在输入信号IN维持电平V1的状态的期间或者在其电平变化是微量的情况下，控制部1将逻辑电平0的放大模式设定信号S供给到晶体管Q5~Q7各自的栅极端子和反相器IV。由此，晶体管Q5~Q7被设定为截止状态，晶体管Q8被设定为导通状态。因此，此时，图5所示的放大电路50为与图6所示的电路等效的电路结构（小偏移模式）。

如图6所示，在小偏移模式下，使用差动对TG1和TG2之中的TG2。即，图5所示的放大电路50在小偏移模式时为向差动对TG2中的一个晶体管Q3的栅极端子供给输入信号IN并且向另一个晶体管Q4的栅极端子供给输出信号OUT的电压跟随器结构。晶体管Q3使与输入信号IN对应的电流I₁在线L1中流动，晶体管Q4使与输出信号OUT对应的电流I₂在线L2中流动。此时，作为电流源的晶体管Qa基于偏置电压Vbc来生成将在线L1中流动的电流I₁和在线L2中流动的电流I₂合成后的电流I₀。因此，晶体管Q3和Q4以满足I₀=I₁+I₂的关系的方式分别使电流I₁和I₂在线L1和L2中流动。

由此，在线L1上生成具有与输入信号IN和输出信号OUT的差分值对应的电平的输出电压驱动信号PG，将其供给到作为输出晶体管的晶体管Qb的栅极端子和电容器C1的一端。晶体管Qb将基于被供给到其栅极端子的输出电压驱动信号PG的输出电流向输出线LOT送出。此时，晶体管Qe从输出线LOT抽出与偏置电压Vbt对应的偏置电流。因此，在输出线LOT生成具有从晶体管Qb送出的输出电流减去上述偏置电流后的电流值所对应的电压值的输出信号OUT。

另一方面，如图2所示，当在时间点P1输入信号IN从电平V1的状态转变到电平V2的状态时，控制部1仅在电平转变期间T1的期间将逻辑电平1的放大模式设定信号S供给到晶体管Q5~Q7各自的栅极端子和反相器IV。由此，晶体管Q5~Q7被设定为导通状态，晶体管Q8被设定为截止状态。因此，此时，图5所示的放大电路50为与图7所示的电路等效的电路结构（高速模式）。

如图7所示，在高速模式下，为将输入信号IN供给到差动对TG1和TG2之中的TG1的晶体管Q1的栅极端子并且将输出信号OUT供给到TG1的晶体管Q2的栅极端子的电压跟随器结构。进而，在高速模式下，输出信号OUT被供给到差动对TG2的晶体管Q3和Q4各自的栅极端子。晶体管Q1使与输入信号IN对应的电流I₁在线L1中流动，晶体管Q2使与输出信号OUT对应的电流I₂在线L2中流动。此时，作为电流源的晶体管Qa基于偏置电压Vbc来生成将在线L1中流动的电流I₁和在线L2中流动的电流I₂合成后的电流I₀。因此，差动对TG1的晶体管Q1和Q2以满足I₀=I₁+I₂的关系的方式分别使电流I₁和I₂在线L1和L2中流动。

如以上那样，图5所示的放大电路50具备高速响应型的差动对TG1和大电流输出型的差动对TG2来作为差动放大器的差动级。在放大电路50中，在由于在输入信号IN中发生了电平转变所以需要高速响应时，使用差动对TG1和TG2之中的高速响应型的TG1来进行放大处理（高速模式）。另一方面，在输入信号IN的电平固定或者电平变化变少时，放大电路50使用差动对TG1和TG2之中的大电流输出型的TG2来进行放大处理（小偏移模式）。再有，在高速模式时，利用输出信号来对差动对TG2的晶体管Q3和Q4各自的输入电容进行充电，因此，缩短在从高速模式向小偏移模式的切换稍后的差动对TG2的响应时间。进而，在小偏移模式下，使用由输入电容比构成差动对TG1的晶体管（Q1、Q2）大的晶体管（Q3、Q4）构成的差动对TG2，因此，偏移量小。

因此，根据图5所示的放大电路50，能够使偏移量减少，并且，实现大电流输出和高速响应。

总之，放大电路50是包含如下部分的差动放大器：包含第一和第二差动对（TG1、TG2）的差动级、生成在连接于这些差动对的第一和第二线（L1、L2）中流动的电流的合成电流的电流源（Qa）、以及将与第一线的电压对应的电流向输出线（LOT）送出的输出晶体管（Qb）。此时，第一差动对（TG1）具有：使与被供给到栅极端子的信号电平对应的电流在第一线（L1）中流动的第一晶体管（Q1）和使与被供给到栅极端子的信号电平对应的电流在第二线（L2）中流动的第二晶体管（Q2）。第二差动对（TG2）具有：具有比上述第一和第二晶体管大的输入电容并且使与被供给到栅极端子的信号电平对应的电流在上述第一线中流动的第三晶体管（Q3）和具有比第一和第二晶体管大的输入电容并且使与被供给到栅极端子的信号电平对应的电流在上述第二线中流动的第四晶体管（Q4）。然后，放大切换部（Q5~Q8、IV）为了基于放大模式设定信号（S）而选择性地使用第一和第二差动对之中的一个而进行以下那样的连接切换。即，在表示高速模式的放大模式设定信号（逻辑电平1）被供给的情况下，放大切换部向第一和第二差动对之中的第一差动对的第一晶体管的栅极端子供给输入信号，并且，将输出线与第二晶体管的栅极端子连接。另一方面，在表示小偏移模式的放大模式设定信号（逻辑电平0）被供给的情况下，放大切换部向第一和第二差动对之中的第二差动对的第三晶体管的栅极端子供给输入信号，并且，将输出线与第四晶体管的栅极端子连接。

再有，在上述实施例中，控制部1将输入信号IN中的电平的转变开始时间点作为起点来进行高速模式和小偏移模式的切换，但是，也可以不管输入信号IN而周期性地执行该切换。

例如，如图8所示那样，控制部1也可以按照时钟信号CLK的每个上升沿部生成使逻辑电平反转的放大模式设定信号S。由此，按照时钟信号CLK的每个上升沿部交替地周期性地执行从小偏移模式向高速模式的切换或者从高速模式向小偏移模式的切换。

此外，例如如图9所示那样，控制部1也可以每当由定时器计时的计时时间到达“N”（N为2以上的整数）时，将该定时器的计时时间初始化为0，并且，生成逻辑电平反转的放大模式设定信号S。由此，按照每个时间“N”交替地周期性地执行从小偏移模式向高速模式的切换或者从高速模式向小偏移模式的切换。

此外，在将图1或图5所示的放大电路连接于负载时，在该负载例如为液晶显示面板那样的电容性负载的情况下，也可以在放大电路内设置暂时切断与电容性负载的电连接的开关。

例如，针对图1所示的放大电路10，如图10所示那样将输出开关SW的一端连接于其输出线LOT，将负载连接于输出开关SW的另一端。此外，针对图5所示的放大电路50，如图11所示那样将输出开关SW的一端连接于输出线LOT，将负载连接于输出开关SW的另一端。再有，在图10和图11所示的放大电路中，代替上述的控制部1而使用控制部100。

控制部100如图12所示那样与控制部1同样地生成放大模式设定信号S。进而，控制部100如图12所示那样在根据放大模式设定信号S的模式切换时生成仅在规定的切换待机期间TW的期间将输出开关SW设定为关断状态而在其他的期间设定为接通状态的输出切断信号CUT，将其供给到输出开关SW。再有，切换待机期间TW是指对从根据放大模式设定信号S开始模式的切换到在切换后的模式下输出信号OUT稳定所花费的时间添加规定的富余期间的期间。

因此，根据图10或图11所示的结构，虽然在模式切换时输出信号OUT的电平瞬间地降低，但是，在该期间（TW），切断电容性负载与放大电路的电连接，因此，没有在负载侧反映输出信号OUT的降低的影响。再有，由于该负载为电容性负载，所以，即使切断与放大电路的电连接，在负载侧也维持其稍前的电压。

因此，只要将图10或图11所示的放大电路用作向液晶显示面板等电容性显示面板供给灰度电压的驱动器的输出放大器，则能够显示避免了在其模式切换时的图像失真的良好的图像。

附图标记的说明

1、100控制部

2、3开关元件

4、5差动放大器

10、50放大电路

SW输出开关

TG1、TG2差动对。

Claims

1.一种放大电路，经由输出线输出对经由输入线供给的输入信号进行放大而得到的信号，所述放大电路的特征在于，具有：

第一差动放大器；

第二差动放大器，输入电容比所述第一差动放大器大；以及

放大切换部，在表示高速模式的放大模式设定信号被供给的情况下，经由所述输出线输出通过所述第一差动放大器和所述第二差动放大器之中的所述第一差动放大器对所述输入信号进行放大而得到的信号，另一方面，在表示小偏移模式的所述放大模式设定信号被供给的情况下，经由所述输出线输出通过所述第二差动放大器对所述输入信号进行放大而得到的信号。

2.根据权利要求1所述的放大电路，其特征在于，包含控制部，所述控制部生成仅在从所述输入信号的电平开始增加或降低的转变开始时间点到所述输入信号的电平为固定的期间表示所述高速模式的所述放大模式设定信号，並且，生成在其他的期间表示所述小偏移模式的所述放大模式设定信号。

3.根据权利要求1或2所述的放大电路，其特征在于，

所述输入线连接于所述第一差动放大器的输入端子，所述输出线连接于所述第一差动放大器的输出端子，

所述放大切换部在所述放大模式设定信号表示所述小偏移模式的情况下，将所述输入线连接于所述第二差动放大器的输入端子，并且，将所述第二差动放大器的输出端子与所述输出线连接，另一方面，在所述放大模式设定信号表示所述高速模式的情况下，将所述输出线与所述第二差动放大器的所述输入端子连接，并且，切断所述输出线与所述第二差动放大器的所述输出端子的连接。

4.根据权利要求3所述的放大电路，其特征在于，所述放大切换部具有：

第一开关，在所述放大模式设定信号表示所述小偏移模式的情况下，将所述输入线连接于所述第二差动放大器的所述输入端子，另一方面，在所述放大模式设定信号表示所述高速模式的情况下，将所述输出线连接于所述第二差动放大器的所述输入端子；以及

第二开关，在所述放大模式设定信号表示所述小偏移模式的情况下，将所述输出线连接于所述第二差动放大器的所述输出端子，另一方面，在所述放大模式设定信号表示所述高速模式的情况下，切断所述输出线与所述第二差动放大器的所述输出端子的连接。

5.根据权利要求1~4的任一项所述的放大电路，其特征在于，

包含将所述输出线与负载连接的输出开关，

所述输出开关从所述放大模式设定信号从表示所述小偏移模式的状态向表示所述高速模式的状态或者从表示所述高速模式的状态向表示所述小偏移模式的状态的转变时间点起仅在规定的切换待机期间的期间，切断所述输出线与负载的连接。

6.根据权利要求1所述的放大电路，其特征在于，包含控制部，所述控制部按照时钟信号的每个沿部生成从表示所述高速模式的状态向表示所述小偏移模式的状态或者从表示所述小偏移模式的状态向表示所述高速模式的状态交替地进行切换的所述放大模式设定信号。

7.根据权利要求1所述的放大电路，其特征在于，包含控制部，所述控制部按照由定时器所计时的每个规定期间生成从表示所述高速模式的状态向表示所述小偏移模式的状态或者从表示所述小偏移模式的状态向表示所述高速模式的状态交替地进行切换的所述放大模式设定信号。

8.一种放大电路，经由输出线输出对经由输入线供给的输入信号进行放大而得到的信号，所述放大电路的特征在于，具有：

第一差动对，具有使与被供给到栅极端子的信号电平对应的电流在第一线中流动的第一晶体管和使与被供给到栅极端子的信号电平对应的电流在第二线中流动的第二晶体管；

第二差动对，具有第三晶体管和第四晶体管，所述第三晶体管具有比所述第一晶体管和所述第二晶体管大的输入电容并且使与被供给到栅极端子的信号电平对应的电流在所述第一线中流动，所述第四晶体管具有比所述第一晶体管和所述第二晶体管大的输入电容并且使与被供给到栅极端子的信号电平对应的电流在所述第二线中流动；

电流源，生成在所述第一线中流动的电流与在所述第二线中流动的电流的合成电流；

输出晶体管，将与所述第一线的电压对应的电流向所述输出线送出；以及

放大切换部，在表示高速模式的放大模式设定信号被供给的情况下，向所述第一差动对和所述第二差动对之中的所述第一差动对的所述第一晶体管的栅极端子供给所述输入信号，并且，将所述输出线与所述第二晶体管的栅极端子连接，另一方面，在表示小偏移模式的所述放大模式设定信号被供给的情况下，向所述第一差动对和所述第二差动对之中的所述第二差动对的所述第三晶体管的栅极端子供给所述输入信号，并且，将所述输出线与所述第四晶体管的栅极端子连接。

9.根据权利要求8所述的放大电路，其特征在于，包含控制部，所述控制部生成仅在从所述输入信号的电平开始增加或降低的转变开始时间点到所述输入信号的电平为固定的期间表示所述高速模式的所述放大模式设定信号，並且，生成在其他的期间表示所述小偏移模式的所述放大模式设定信号。

10.根据权利要求8或9所述的放大电路，其特征在于，所述放大切换部在所述放大模式设定信号表示所述高速模式的情况下，将所述输出线与所述第二差动对的所述第三晶体管和所述第四晶体管各自的栅极端子连接。

11.根据权利要求8~10的任一项所述的放大电路，其特征在于，所述放大切换部具有：

第五晶体管，在所述放大模式设定信号表示所述高速模式的情况下，变为导通状态，将所述输入线与所述第一晶体管的栅极端子连接；

第六晶体管，在所述放大模式设定信号表示所述高速模式的情况下，变为导通状态，将所述输出线与所述第二晶体管的栅极端子连接；

第七晶体管，在所述放大模式设定信号表示所述高速模式的情况下，变为导通状态，将所述输出线与所述第三晶体管的栅极端子连接；以及

第八晶体管，在所述放大模式设定信号表示所述小偏移模式的情况下，变为导通状态，将所述输入线与所述第三晶体管的栅极端子连接。

12.根据权利要求8~11的任一项所述的放大电路，其特征在于，

包含将所述输出线与负载连接的输出开关，

13.根据权利要求8所述的放大电路，其特征在于，包含控制部，所述控制部按照时钟信号的每个沿部生成从表示所述高速模式的状态向表示所述小偏移模式的状态或者从表示所述小偏移模式的状态向表示所述高速模式的状态交替地进行切换的所述放大模式设定信号。

14.根据权利要求8所述的放大电路，其特征在于，包含控制部，所述控制部按照由定时器所计时的每个规定期间生成从表示所述高速模式的状态向表示所述小偏移模式的状态或者从表示所述小偏移模式的状态向表示所述高速模式的状态交替地进行切换的所述放大模式设定信号。