CN103731149A - 数字模拟转换电路 - Google Patents

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CN103731149A
CN103731149A CN201310460287.1A CN201310460287A CN103731149A CN 103731149 A CN103731149 A CN 103731149A CN 201310460287 A CN201310460287 A CN 201310460287A CN 103731149 A CN103731149 A CN 103731149A
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金川典史
清水泰秀
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Abstract

本发明涉及数字模拟转换电路，具体提供了一种D/A转换电路包括：电流生成电路，各自包括恒流源，被配置为生成电流；第一MOSFET，连接至恒流源并被配置为控制电流的供应目标；第一栅极控制部，被配置为互斥性地将第一电压和第二电压提供至第一MOSFET的栅极，以及第一放电开关，连接至第一栅极控制部和第一MOSFET的栅极，被控制为在第一栅极控制部提供第二电压的同时被开启，并且被控制为在第一栅极控制部提供第一电压之前被关断；第一电流附加线；放电线；第一电阻器，连接至第一电流附加线；以及电压源，被配置为将第二电压提供至第一栅极控制部。

Description

数字模拟转换电路
相关申请的交叉引用
本申请要求于2012年10月12日提交的日本在先专利申请JP2012-226748的优先权权益，将其全部内容结合于此供参考。
技术领域
本公开涉及一种电流附加型数字模拟转换电路。
背景技术
近几年，廉价的互补金属氧化物半导体（CMOS）被用于制造包括模拟电路和数字电路的片上系统（SOC）。其中，能够以高速运行的电流附加型数字模拟转换电路被广泛地用于视频和通信。
另一方面，消费者对高性能、更多多功能、微型化、较低功耗等的SOC有强烈需求。尤其是，较低功耗是使数字模拟转换电路（在下文中被称作D/A转换电路）的性能劣化的因素。
日本专利申请公开第2010-263660号公开了被认为与本公开相似的技术。日本专利申请公开第2010-263660号公开了一种在用于电流附加型D/A转换电路中的电流开关电路中改善动态范围的减少以获得大输出电压范围的技术，但当具有低阈值电压的晶体管在低电源电压下使用时，该技术存在问题。
发明内容
使用日本专利申请公开第2010-263660号中公开的技术允许实现获得宽动态范围所采用的D/A转换电路。然而，在日本专利申请公开第2010-263660号公开的技术中揭示了如将在后续描述的使输出电压突然下降的毛刺噪声的产生。毛刺噪声使无杂散动态范围（SFDR；其中寄生噪声不干扰基本波形且基本波形不失真并且能够确保线性度的可行动态范围）劣化。
考虑到如上所述的情况，期望提供一种消耗较少电力但实现宽SFDR特性的D/A转换电路。
根据本公开的实施方式，提供了一种数字模拟转换电路，包括多个电流生成电路。
该多个电流生成电路各自包括：恒流源，被配置为生成与预设参数对应的电流；第一金属氧化物半导体场效应晶体管（MOSFET），连接到恒流源并被配置为控制电流的供应目标；第一栅极控制部，被配置为互斥性地将第一电压和第二电压提供至第一MOSFET的栅极以控制第一MOSFET，该第一MOSFET被控制为由第一电压断开且由第二电压导通；以及第一放电开关，连接到第一栅极控制部和第一MOSFET的栅极，被控制为在当第一栅极控制部提供第二电压的同时开启以将积累在寄生电容中的电荷放电至预设目标，该寄生电容位于第一栅极控制部和第一MOSFET的栅极中，并且该第一放电开关被控制为在第一栅极控制部提供第一电压前断开。
该数字模拟转换电路进一步包括：第一电流附加线，与第一MOSFET并联连接；放电线，被配置为对所述电荷放电；第一电阻器，以预设电位连接到第一电流附加线；以及电压电源，被配置为将第二电压提供至所述第一栅极控制部。
根据本公开，可以提供一种消耗较少电力但实现宽SFDR特性的D/A转换电路。
在以下实施方式中，清楚地描述了除上述那些之外的目标、配置和效果。
如附图所示，根据以下本公开的最佳模式的实施方式的详细描述，本公开的这些及其他目标、特征和优势将变得更加显而易见。
附图说明
图1A和图1B是电流附加型数字模拟（D/A）转换电路的基本概念图和对应于一个参数的电路图；
图2A和图2B是用于描述漏-源电压与MOSFET的漏极电流之间的关系的示意图；
图3A、图3B和图3C是用于描述D/A转换电路的问题的示意图；
图4A和图4B是改进的D/A转换电路的电路图；
图5A和图5B是用于描述作为本公开的前提的技术问题的电路图和等效电路图；
图6是示出作为本公开的前提的技术的D/A转换电路的信号波形的曲线图；
图7A和图7B是各自示出实施方式的基本概念的示意图；
图8A和图8B是根据本公开的第一实施方式的D/A转换电路的电路图；
图9A和图9B是根据第一实施方式的第三开关的电路图和相应部分中的信号的时序图；
图10是码输入信号、第三开关和切换电压线的时序图；
图11A和图11B是根据本公开的第二实施方式的D/A转换电路的电路图；
图12A、图12B和图12C是示出恒压电源的变形的电路示例；
图13是根据本公开的第三实施方式的D/A转换电路的电路图；
图14是根据本公开的第四实施方式的D/A转换电路的电路图；以及
图15A和图15B是根据本公开的第五实施方式的D/A转换电路的电路图。
具体实施方式
下文中，将按照以下布局对本公开的实施方式进行描述。
（本公开的前提技术）
（实施方式的基本概念）
（第一实施方式）
（实施方式的基本概念的变形例）
（第二实施方式）
（恒压电源的变形）
（第三实施方式）
（第四实施方式）
（第五实施方式）
（本公开的前提技术）
图1A和图1B是作为本公开的前提的电流附加型数字模拟转换电路（在下文中被称作D/A转换电路）的基本概念图和对应于一个参数的电路图。
图1A是电流附加型D/A转换电路的基本概念图。
D/A转换电路101包括恒流源102a、102b、…、以及102n（除非另外指定，否则在下文中称为“恒流源102”）以针对单个的预设参数。根据输入数字信号（未示出）来控制的选择器开关103a、103b、…、以及103n（除非另外指定，否则在下文中称为“选择器开关103”）被连接至恒流源102a、102b、…、以及102n。选择器开关103a、103b、…、以及103n由构成输入数字信号的一部分的二进制码信号来控制。
选择器开关103a、103b、…、以及103n在其一端经由第一电流附加线L106与电阻器R104的一端连接。
选择器开关103a、103b、…、以及103n在其另一端经由第二电流附加线L107与电阻器R105的一端连接。
电阻器R104和R105的另一端接地。此外，电阻器R104和R105的电阻系数相同。
第二电流附加线L107被绘制成D/A转换电路101的输出端。因此，当所有的选择器开关103（即，选择器开关103a、103b、…、以及103n）连接到第二电流附加线L107时，处于最大幅度的电压被输出为第二电流附加线L107和地电位（在下文中称为“GND”）之间的D/A转换电路101的输出信号。此外，通过结合第一电流附加线L106和第二电流附加线L107，D/A转换电路101也可应用为差动输出D/A转换电路。尤其是，在处理诸如电视信号的高频信号的情况下，由于使用全差动放大器，所以期望具有差动输出配置的D/A转换电路。
考虑到电路尺寸，为每个必要的参数设置一组恒流源102和选择器开关103。例如，在具有8位分辨率的D/A转换电路101的情况下，对应于相应位值的恒流源102为低顺序四位字节“1、2、4、8”而设。具体地，低顺序四位字节由二进制码组成。然后，对应于值“16”的恒流源102的15位为高顺序四位字节而设置。具体地，高顺序四位字节由温度计码组成。
图1B是当该选择器开关103被重写成特定的电路时所获得的电路图。
当栅极电位低于源极电位（即，处于低电位）时，两个P-沟道金属氧化物半导体场效应晶体管（MOSFET）（在下文中被称为“PMOSFET”；在N-沟道MOSFET的情况下被称为“NMOSFET”）108和109进入导通状态。
两个非门110和111串联连接至PMOSFET108的栅极。另一方面，一个非门112连接到PMOSFET109的栅极。因此，对于输入至连接到非门110和112的码输入端113的码信号，PMOSFET108和PMOSFET109始终由相反的逻辑来操作。
图2A和图2B是用于描述漏-源电压与MOSFET的漏极电流之间的关系的示意图；
图2A是其中恒流源102和PMOSFET108串联连接且漏极接地的电路图。如图2A中所示，在恒流源102和PMOSFET108串联连接至电源电压+VDD的状态下，漏-源电压Vds和漏极电流Id之间的关系如图2B的曲线所示。
众所周知，根据Vds的水平，MOSFET的操作被分成非饱和区（或者线性区）和饱和区。
非饱和区是Vds<Vgs-Vth（Vgs表示栅-源电压，以及Vth表示阈值电压或导通电压）并且Vds和Id基本上成比例关系的状态。
饱和区是Vds>Vgs-Vth并且对应于其中即使Vds增加Id也几乎不增加的恒流操作的状态。
在饱和区中，为图2A的电路建立以下表达式。
Id &ap; 1 2 &CenterDot; W L &mu;Cox &CenterDot; ( Vgs - Vth ) 2
其中，W表示沟道宽度，L表示沟道长度，μ表示载流子迁移率，以及Cox表示每单位面积的栅极氧化膜的电容量值。
换言之，在饱和区中，MOSFET的漏-源电压（Vds）唯一由栅-源电压Vgs确定。
图3A、图3B和图3C是用于描述D/A转换电路101的问题的示意图。
图3A是用于描述对应于与图1B相同的D/A转换电路101中的一个参数的电路图和各点的电位的示意图。
PMOSFET109a的源极电位由恒流源102a固定。
图3B是用于描述对应于D/A转换电路101中的多个参数的电路图和各点的电位的示意图。
当各自对应于图3A中所示的一个参数的大量电路进入导通状态时，与电路对应的大电流经由第二电流附加线L107在电阻器R105中流动。然后，电阻器R105两端之间的电压增加。另一方面，电路中对应于相应参数的PMOSFET109a、109b、…、以及109n的源极电位由恒流源102a、102b、…、以及102n固定。然后，电路中对应于相应参数的PMOSFET109a、109b、…、以及109n的Vds被降低。当Vds降低时，出现PMOSFET109a、109b、…、以及109n的操作从饱和区变化至非饱和区的状态。换言之，根据D/A转换电路的输入码，出现PMOSFET109a、109b、…、以及109n的操作在饱和区与非饱和区之间交替变化的现象。因此，如图3C中所示，产生高顺序字节和低顺序字节之间的频带差异且波形失真。由于D/A转换电路的输出的动态范围变得更宽，所以该失真变得显著。波形失真的事实意味着无杂散动态范围（SFDR）被劣化。随着形成选择器开关103的PMOSFET109a、109b、…、以及109n的驱动电压+VDD变得更低，这一现象变得突出。
图4A和图4B是改进的D/A转换电路401的电路图。
SFDR劣化的原因由较低的Vds造成。为确保Vds的裕度，当MOSFET处于导通状态时Vds增加。为增加Vds，当PMOSFET108和109进入导通状态时，栅极电压不被设置为接地电位（GND）但被增加至比GND更高但比电源电压+VDD更低的预设电位，在该预设电位，PMOSFET108和109可进入导通状态。换言之，PMOSFET108和109的栅极电位在电源电压+VDD和比GND更高但比+VDD更低的预设电位下导通和断开。因此，连接到PMOSFET108和109的栅极的非门111和112被配置为输出电源电压和比GND更高的预设电压。应注意，在下文中，“预设电压”被称为切换电压。切换电压是指被施加于形成选择器开关的PMOSFET108和109的栅极以导通PMOSFET108和109的电压。
图4A是改进的D/A转换电路401的电路图。
构成源极（source，电源）跟随器的NMOSFET402的漏极连接到电源电压+VDD，且其源极连接到恒流源403。恒流源403的另一端接地。恒压电源416连接到NMOSFET402的栅极。NMOSFET402的栅电压被恒压电源416控制成具有恒压，并且NMOSFET402和恒流源403生成切换电压+VL。经由切换电压线L404将切换电压+VL提供给非门405和406。为稳定切换电压+VL，电容器C409连接在切换电压线L404与电源电压+VDD之间。
要输入码输入端113的码信号被输入至非门406和407。
逻辑由非门406反转的码信号控制PMOSFET109a。
此外，非门405再次反转已被非门407反转的码信号的逻辑。逻辑由非门405重写至初始值的码信号控制PMOSFET108a。
切换电压+VL而不是GND被施加于形成选择器开关103的PMOSFET108a和109a的非门405和406。因此，为PMOSFET108a和109a切换+VDD和+VL。
应注意，PMOSFET408a至408n是恒流源102。那些PMOSFET408a至408n共享栅电压，并且因此，每一FET输出相等的漏极电流。
图4B是对应于图4A的电路图的虚线框中示出的一个参数的电路图。
反相输入码端414所连接的非门405由PMOSFET410和NMOSFET411形成。
非反相输入码端415所连接的非门406由PMOSFET412和NMOSFET413形成。
经由切换电压线L404将切换电压+VL施加于NMOSFET411和413的源极。因此，非门405和406输出+VDD和+VL中的任一个。图5A是其中基于图4A和图4B的电路图示出寄生电容的电路图。
当其要被输入反相输入码端414的逻辑被反转的码信号处于低电位时，非门405的PMOSFET410进入导通状态。当非门405的PMOSFET410进入导通状态时，电源电压+VDD被施加于形成选择器开关103的PMOSFET108的栅极。众所周知，MOSFET本身包含寄生电容。此外，大规模集成（LSI）的配线也包含寄生电容。
寄生电容C501存在于PMOSFET410的漏极中。
寄生电容C502存在于NMOSFET411的漏极中。
寄生电容C503存在于PMOSFET410和NMOSFET411的漏极与PMOSFET108的栅极之间的配线中。寄生电容C504存在于PMOSFET108的栅极中。
因此，当PMOSFET410进入导通状态时，电荷从电源电压+VDD被积累到存在于PMOSFET410的漏极的寄生电容C501、存在于NMOSFET411的漏极的寄生电容C502、存在于漏极与栅极之间的配线中的寄生电容C503、以及存在于PMOSFET108的栅极中的寄生电容C504中。
类似地，当被输入非反相输入码端415的码信号处于低电位时，非门406的PMOSFET412进入导通状态。当非门406的PMOSFET412进入导通状态时，电源电压+VDD被施加于形成选择器开关103的PMOSFET109的栅极。
寄生电容C505存在于PMOSFET412的漏极中。
寄生电容C506存在于NMOSFET413的漏极中。
寄生电容C507存在于PMOSFET412和NMOSFET413的漏极与PMOSFET109的栅极之间的配线中。寄生电容C508存在于PMOSFET109的栅极中。因此，当PMOSFET412进入导通状态时，电荷从电源电压+VDD被积累到存在于PMOSFET412的漏极的寄生电容C505、存在于NMOSFET413的漏极的寄生电容C506、存在于漏极与栅极之间的配线中的寄生电容C507、以及存在于PMOSFET109的栅极中的寄生电容C508。图5B是其中注意力仅集中在图5A中所示的电路图的寄生电容上的等效电路图。
MOSFET可通过开关、电阻器和电容器来等效地表示。因此，形成非门405的PMOSFET410和NMOSFET411可由开关511和512、电阻器R513和R514、以及电容器C515表示。类似地，形成非门406的PMOSFET412和NMOSFET413可由开关516和517、电阻器R518和R519、以及电容器C520表示。
其中，电容器C515是通过将存在于非门405以及选择器开关103的PMOSFET108中的寄生电容C501、C502、C503以及C504相结合而获得的合并寄生电容。类似地，电容器C520是通过将存在于非门406以及选择器开关103的PMOSFET109中的寄生电容C505、C506、C507以及C508相结合而获得的合并寄生电容。
图6是示出作为本公开的前提的技术的D/A转换电路401的信号波形的示意图。
如图5B所示，当码信号被输入至非门405和406时，积累在作为合并寄生电容的电容器C515和C520中的电荷经由切换电压线L404流入恒流源102中。然而，恒流源102具有实现恒定电流的可被称为可变电阻器的阻抗。因此，需花费少量的时间来完全地释放积累在作为合并寄生电容的电容器C515和C520中的电荷。该操作出现在对应于所有参数的电路（其形成D/A转换电路401）中。然后，切换电压线L404的电位立即上升到等于电源电压+VDD的电位或接近该电源电压的电位。
切换电压线L404的电位上升至电源电压+VDD，这意味着要被导通的选择器开关103的PMOSFET108和109未被导通。因此，如图6中所示，在第二电流附加线L107中，在码信号切换时产生其中输出电压瞬时急剧下降的毛刺噪声。
应注意，毛刺噪声具有根据电路配置而改变的极性。在选择器开关是由NMOSFET形成的情况下，输出电压瞬时急剧上升，这与PMOSFET的情况相反。
毛刺噪声的减少可通过降低供应切换电压的电路的阻抗来实现。可构思出一些用于减少阻抗的方法。
这些方法中的一个是增加恒流源403的电流量的方法。在这种情况下，形成D/A转换电路401的LSI的功耗被增加。
另一方法是增加并联连接至NMOSFET402的电容器C409的电容量的方法。在这种情况下，形成D/A转换电路401的LSI的安装面积增加了。
换言之，降低供应切换电压的电路的阻抗的方法与近来的LSI的小型化和低功耗相违背，并且是不期望的。
（实施方式的基本概念）
本公开的发明人将注意力集中于上述提到的毛刺噪声是由于积累在存在于MOSFET和其配线中的寄生电容中的电荷而引起的这一事实。为了减小毛刺噪声，使电荷不流入切换电压线L404中。具体地，电荷仅需通过不同于切换电压线L404的路径被释放。
图7A和图7B是各自示出实施方式的基本概念的示意图。
首先，将参照图7A描述该实施方式的基本概念。
该实施方式的D/A转换电路701通过将多个电流生成电路702（其各自生成与预定参数相对应的电流）连接至第一电流附加线L106和第二电流附加线L107来形成。每个电流生成电路702根据来自外部的码信号输入将与预定参数相对应的电流供应至第一电流附加线L106和第二电流附加线L107中的任一个。恒流源102产生与预定参数相对应的电流。
PMOSFET108和PMOSFET109互斥性地经受切换控制以互斥性地将恒流源102的电流供应至第一电流附加线L106和第二电流附加线L107中的任一个。
栅极控制部703互斥性地将第一电压和第二电压施加至PMOSFET109的栅极。
第一电压是用于断开PMOSFET108和109的电压。例如，第一电压是电源电压+VDD，但无需局限于此。
第二电压是用于导通PMOSFET108和109的电压。例如，第二电压是高于GND但低于电源电压+VDD的+VL。
作为栅极控制部703的内部的一个实例，输出第一电压的第一开关704和输出第二电压的第二开关705互斥性地由非门706开启和断开，从而使第一电压和第二电压互斥性地被施加于PMOSFET109的栅极。
第一开关704和第二开关705互斥性地被开启和断开，从而使第一电压和第二电压中的任一个被施加于形成选择器开关的PMOSFET109的栅极。当第一电压被施加于PMOSFET109的栅极时，PMOSFET109被控制为断开，以及当第二电压被施加于PMOSFET109的栅极时，PMOSFET109被控制为导通。
除此之外，连接至PMOSFET109的栅极的第三开关707（也被称为放电开关）经由第二阻抗R711连接至供应第三电压的放电线L708。
第三电压是低于第一电压的电压，且用于对用作存在于连接至PMOSFET109的栅极的线上的合并寄生电容的电容器C520进行放电。例如，第三电压是GND，但无需局限于此。
第二电压产生于恒压电源709，产生第一阻抗R710，并且第二电压经由切换电压线L404被供应至多个电流生成电路702。
另一方面，第二阻抗R711存在于放电线L708和第三开关707之间。第二阻抗R711是结合第三开关707、配线电阻器和缓冲器的输出阻抗等的阻抗，并且小于第一阻抗R710。
应注意，尽管由于空间限制在图7A中未示出，但与栅极控制部703相同的栅极控制部以及与第三开关707相同的第三开关如在PMOSFET109中一样被连接至PMOSFET108的栅极。
第三开关707在第二开关705开启的同时开启，并随后立即断开。然后，积累在作为寄生电容的电容器C520中的电荷经由第三开关707被释放至放电线L708。换言之，第三开关707仅为了释放积累在作为寄生电容的电容器C520中的电荷的目的而被开启和断开。
第三开关707的增加允许积累在作为寄生电容的电容器C520中的电荷经由第三开关707被立即释放至放电线L708。因此，可防止出现切换电压线L404的电压上升至接近第一电压的电压的现象，并因此可防止毛刺噪声的产生。
应注意，实际上放电线L708是供电端。具体地，放电线L708是供应电源电压或GND的端子。第三开关707将积累在电容器C520中的电荷朝向第三开关707直接或间接所连接的放电线L708释放。此时，改变电压的因素可能存在于第三开关707与供电端之间。因此，连接至第三开关707的部件无需被限制为等于电源电压或接地电位。由于位于第三开关707和放电线L708之间的第二阻抗R711小于第一阻抗R710，所以积累在电容器C520中的电荷能够被迅速地释放。
这同样适用于稍后参照图7B将描述的放电线L735。
（第一实施方式）
下文中，将基于图7A中示出的本公开的基本概念来给出对实际电路实例的描述。
图8A和图8B是根据本公开的第一实施方式的D/A转换电路801的电路图。
图8A是示出D/A转换电路801的整体配置的电路图。图8A中示出的电路图基本上与图4A中的电路图相同。图8A与图4A的不同之处在于第三开关707连接至PMOSFET108a的栅极，并且开关812连接至PMOSFET109a的栅极。
图8B是用于具体描述由图8A的虚线框所包围的电路的电路图。与图4B相比，图8B中还设置有第一非门802、第二非门803、第三非门804以及两个NMOSFET805和806。
反相输入码端414所连接的非门405是由PMOSFET410和NMOSFET411的组合形成的常规互补金属氧化物半导体（CMOS）反相器。
然而，NMOSFET411的源极不连接至GND而是连接至切换电压线L404。因此，当将来自反相输入码端414的高电位施加于栅极时，非门405输出输出电压+VL；并且当将低电位施加于栅极时，非门405输出输出电压+VDD。
非门405的输出端（PMOSFET410和NMOSFET411的漏极）连接至形成选择器开关103的PMOSFET108的栅极。
NMOSFET805的漏极连接至非门405的输出端。NMOSFET806的漏极连接至NMOSFET805的源极。NMOSFET806的源极接地。
NMOSFET805的栅极连接至非门405的输入端。
另一方面，第一非门802、第二非门803和第三非门804串联连接在NMOSFET806的栅极与反相输入码端414之间。众所周知，非门也用作短时延迟电路。这两个NMOSFET805和806、第一非门802、第二非门803和第三非门804形成图7A所示的第三开关707。
类似地，继续到连接至非反相输入码端415的非门406的电路具有与继续到连接至反相输入码端414的非门405的电路等同的电路配置。
非门406由PMOSFET412和NMOSFET413的组合形成。
非门406的输出端连接至形成选择器开关103的PMOSFET109的栅极。
NMOSFET810的漏极连接至非门406的输出端。NMOSFET811的漏极连接至NMOSFET810的源极。NMOSFET811的源极接地。
NMOSFET810的栅极连接至非门406的输入端。
另一方面，三个非门807、808和809串联连接在NMOSFET811的栅极与非反相输入码端415之间。
这两个NMOSFET810和811以及非门807、808和809形成图8A中的开关812。
图9A和图9B是根据第一实施方式的第三开关707的电路图和相应部分中的信号的时序图。
假设具有低电位（图9B中的“L”）和具有高电位（图9B中的“H”）的方波逻辑信号被输入至输入端901。然后，NMOSFET805在输入端901的电压为L时断开，并在输入端901的电压为H时导通。
另一方面，第一非门802输出在逻辑信号之后具有轻微延迟的相反的逻辑信号。类似地，第二非门803输出在第一非门802的输出信号之后具有轻微延迟的相反的逻辑信号。类似地，第三非门804输出在第二非门803的输出信号之后具有轻微延迟的相反的逻辑信号。然后，NMOSFET806在输入端的电压为L时断开，并在输入端的电压为H时导通。
由于NMOSFET805的源极和NMOSFET806的漏极串联连接，所以当NMOSFET805和NMOSFET806都导通时，控制线L902和GND彼此连接。然后，积累在连接至控制线L902的作为寄生电容的电容器C515中的电荷被释放至GND。
图10是在码输入信号、第三开关707和切换电压线L404中的电压的时序图。
响应于输入信号的升高，第三开关707在短期内将控制线L902连接至GND以释放作为寄生电容的电容器C515的电荷。因此，切换电压线L404的波动被抑制到最小。
释放积累在作为寄生电容的电容器C520中的电荷所需花费的时间是依赖于作为寄生电容的电容器C520的电容量和第三开关707的阻抗的设计内容，这可不被严格考虑。若该时间等于或小于控制选择器开关103的码信号的周期（采样频率）的至少一半，则该时间可以是足够的。即使第三开关707的连接时间过于延长且栅极线的电位被降至GND，当第三开关707断开时，栅极线的电位通过恒压电源也立即恢复至预定电位。此外，当栅极电位在被降低至GND之前被降低至至少+VL时，形成选择器开关103的PMOSFET108和109被导通。因此，毛刺噪声固有地变为很难出现。
在上文中，基于图7A所示的基本概念已描述了第一实施方式。
通过添加第三开关707，该实施方式的D/A转换电路801可抑制毛刺噪声的产生。该事实不涉及功耗的增加和LSI的安装面积的增加，诸如迄今为止已经使用的：恒流源102的电流的增加、作为去耦电容器的电容器C409的电容量的增加、以及NMOSFET402的放大系数的增加。
（实施方式的基本概念的变形例）
图7A示出了其中D/A转换电路801的输出端根据输入数值增加电流的形式的基本概念。具体地，图7A示出了其中电流从输出端“流出”至外部电路的形式的电路。
相反地，可配置其中电流从外电路“流入”至输出端的形式的电路。
将参照图7B描述实施方式的基本概念的变形例。
该实施方式的D/A转换电路721通过将多个电流生成电路722（其各自生成对应于预定参数的电流）连接至第一电流附加线L723和第二电流附加线L724来形成。每个电流生成电路722根据来自外部的码信号输入将与预定参数相对应的电流供应至第一电流附加线L723和第二电流附加线L724中的任一个。
恒流源725产生与预定参数相对应的电流。
NMOSFET726和NMOSFET727互斥性地经受切换控制以互斥性地将恒流源725的电流供应至第一电流附加线L723和第二电流附加线L724中的任一个。
栅极控制部728互斥性地将第一电压和第二电压施加至NMOSFET727的栅极。
第一电压是用于断开NMOSFET726和727的电压。例如，第一电压是GND，但无需局限于此。
第二电压是用于导通NMOSFET726和727的电压。例如，第二电压是高于GND且低于电源电压+VDD的+VH。
作为栅极控制部728的内部的一个实例，输出第一电压的第一开关729和输出第二电压的第二开关730互斥性地由非门731开启和断开，从而使第一电压和第二电压互斥性地被施加于NMOSFET727的栅极。
第一开关729和第二开关730互斥性地被开启和断开，从而使第一电压和第二电压中的任一个被施加于形成选择器开关的NMOSFET727的栅极。当第一电压被施加于NMOSFET727的栅极时，NMOSFET727被控制为断开，以及当第二电压被施加于NMOSFET727的栅极时，NMOSFET727被控制为导通。
除此之外，连接至NMOSFET727的栅极的第三开关732经由第二阻抗R734连接至供应第三电压的放电线L735。
第三电压是高于第一电压的电压，且用于对作为存在于连接至NMOSFET727的栅极的线上的合并寄生电容的寄生电容C736（对应于电容器C520）进行放电。例如，第三电压是电源电压+VDD，但无需局限于此。
第二电压产生于恒压源737，产生第一阻抗R733，并且第二电压经由切换电压线L738被供应至多个电流生成电路722。
另一方面，第二阻抗R734存在于放电线L735和第三开关732之间。第二阻抗R734是结合在第三开关732中的阻抗且小于第一阻抗R733。
第三开关732在第二开关730开启的同时开启，并随后立即断开。然后，积累在寄生电容C736中的电荷经由第三开关732被释放至放电线L735。换言之，第三开关732仅为了释放积累在寄生电容C736中的电荷的目的而被开启和断开。
第三开关732的增加允许积累在寄生电容C736中的电荷被立即释放至放电线L735。因此，可防止出现切换电压线L738的电压下降至接近第一电压的电压的现象，并因此可防止毛刺噪声的产生。
在图7A的情况下，正电荷积累在寄生电容中，且因此，第三开关707在负极方向上释放正电荷。
在图7B的情况下，负电荷积累在寄生电容中，且因此，第三开关732在正极方向上释放负电荷。
（第二实施方式）
将根据图7B中所示的基本概念描述第二实施方式。
图11A和图11B是根据本公开的第二实施方式的D/A转换电路1101的电路图。
图11A是示出D/A转换电路1101的整体配置的电路图。图11A中所示的电路图基本上由刚好与图8A中相反的极性形成。
形成源极跟随器的PMOSFET1103的漏极接地，并且其源极连接至恒流源1102。恒流源1102的另一端连接至电源电压+VDD。恒压电源1124连接至PMOSFET1103的栅极。PMOSFET1103的栅电压通过恒压电源1124被控制为具有恒定电压，并且PMOSFET1103和恒流源1102产生与栅极电压相等的切换电压+VH。切换电压+VH经由切换电压线L738被供应至非门1106和1107。
恒压电源1124、恒流源1102和PMOSFET1103形成恒压电路。恒压电路输出切换电压+VH。应注意，电容器C1104连接在PMOSFET1103的源极与漏极之间，但也可不设置电容器C1104。
选择器开关103由NMOSFET726a和727a形成，形成恒流源的NMOSFET1105a连接在NMOSFET726a和727a的源极与GND之间。
对应于图8A的第三开关707的第三开关732连接至NMOSFET726a的栅极和电源电压+VDD。类似地，对应于图8A的开关812的开关1124连接至NMOSFET727a的栅极和电源电压+VDD。
图11B是用于具体描述由图11A的虚线框所包围的电路的电路图。
如图8B中的情况，非门1106是由PMOSFET1110和NMOSFET1111的组合形成的常规CMOS反相器。然而，PMOSFET1110的源极不连接至电源而是连接至供应+VH的切换电压线L738。因此，当高电位被施加于栅极时，非门1106输出输出电压GND；且当低电位被施加于栅极时，非门1106输出输出电压+VH。
非门1106的输出端（PMOSFET1110和NMOSFET1111的漏极）连接至形成选择器开关103的NMOSFET726和727的栅极。
PMOSFET1112的漏极连接至非门1106的输出端。另一PMOSFET1113的漏极连接至PMOSFET1112的源极。PMOSFET1113的源极连接至电源+VDD。PMOSFET1112的栅极连接至非门1106的输入端。
另一方面，三个非门1114、1115和1116串联连接在PMOSFET1113的栅极与非门1106的输入端之间。非门形成短时间延迟。这两个PMOSFET1112和1113以及三个非门1114、1115和1116形成图7B的第三开关732。
类似地，继续到连接至非反相输入码端415的非门1107的电路具有与继续到连接至反相输入码端414的非门1106的电路相同的电路配置。
非门1107由PMOSFET1117和NMOSFET1118的组合形成。
非门1107的输出端连接至形成选择器开关103的PMOSFET727的栅极。
PMOSFET1119的漏极连接至非门1107的输出端。PMOSFET1120的漏极连接至PMOSFET1119的源极。PMOSFET1120的源极连接至电源电压+VDD。PMOSFET1119的栅极连接至非反相输入码端415。
另一方面，三个非门1121、1122和1123串联连接在PMOSFET1120的栅极与非反相输入码端415之间。
这两个PMOSFET1119和1120以及非门1121、1122和1123形成图11A中的开关1124。
如从上述说明中所了解，尽管彼此逻辑相反，但图11A和图11B示出了产生与图8A和图8B的电路产生的完全相同的效果的电路。该效果是通过将积累在寄生电容的电荷释放至电源来防止产生毛刺噪声。
（恒压电源的变形）
图12A、图12B和图12C是示出恒压电源的变形的电路实例。
图12A是由运算放大器1201形成的常规电压跟随器。
图12B是由PMOSFET1202和恒流源1203形成的恒压电路。PMOSFET1202形成恒流二极管。
图12C是通过串联连接两个电阻器R1204和R1205形成的分压电路。
电路中的任何一个均能够供应切换电压+VL或+VH。这些电路中的每一个固有地包含阻抗。当考虑到节约能源时，该阻抗不可避免地大于电源的阻抗。
（第三实施方式）
如下所述的实施方式都是根据图7A的基本概念的电路实例。然而，从上述描述中显而易见，如下所述的实施方式也可根据图7B的基本概念来形成。
图13是根据本公开的第三实施方式的D/A转换电路1301的电路图。图13中所示的电路可由图8B的电路代替。图13中与图8B的相同的组成元件以相同的附图标记表示，并将省略对其的描述。
计数器1302连接至形成第三开关707的NMOSFET806的栅极。计数器1302连接至频率比采样时钟高的作为输入码信号的参考的参考时钟发生器1303并且连接至码输入端。计数器1302在由码输入端输入的输入信号的上升沿处，开始对由参考时钟发生器1303输出的脉冲的数量计数并且同步地输出逻辑“真”，即高电位。然后，当计数了预定数量的脉冲时，计数器1302输出逻辑“假”，即低电位。将由计数器计算的脉冲数量确定为如上述第一实施方式中的设计内容。
换言之，计数器1302和参考时钟发生器1303执行与在图8B和图9A中所示的由第一非门802、第二非门803和第三非门804形成的延迟电路的操作相同的操作。
类似地，计数器1304和参考时钟发生器1303执行与在图8B中所示的由非门807、808和809形成的延迟电路的操作相同的操作。
（第四实施方式）
图14是根据本公开的第四实施方式的D/A转换电路1401的电路图。图14中所示的电路可由图8B的电路代替。图14中与图8B相同的组成元件以相同的附图标记表示，并将省略对其的描述。
PMOSFET1402的源极连接至反相输入码端414（其连接至非门405的输入）。
串联连接的四个非门1403、1404、1405和1406连接在PMOSFET1402的源极与栅极之间，并用作类似于图8B和图9A中所示的第一非门802、第二非门803和第三非门804的延迟电路。
NMOSFET1407的栅极和NMOSFET1408的漏极连接至PMOSFET1402的漏极。
NMOSFET1407的漏极连接至PMOSFET108的栅极，并且其源极连接至GND。
NMOSFET1408的栅极连接至PMOSFET1402的栅极，并且其源极连接至GND。
当反相输入码端414位于低电位时，PMOSFET1402和NMOSFET1407及1408都处于断开状态。
当反相输入码端414从低电位变至高电位时，PMOSFET1402进入导通状态但仅持续由串联连接的四个非门1403、1404、1405和1406提供的一段时间。然后，直至连接至非门1406的NMOSFET1408进入导通状态，连接至控制线L902的NMOSFET1407被导通。然后，当连接至非门1406的NMOSFET1408的栅极处于高电位时，NMOSFET1408进入导通状态，并且连接至控制线L902的NMOSFET1407的栅极电位下降至GND，且因此NMOSFET1407被断开。
具体地，非门1403、1404、1405和1406，PMOSFET1402以及NMOSFET1407及1408形成第三开关707。
类似地，非门1410、1411、1412和1413，PMOSFET1409以及NMOSFET1414和1415形成开关812。因此，构思出形成第三开关707和开关812的电路的变形。
（第五实施方式）
图15A和图15B是根据本公开的第五实施方式的D/A转换电路1501的电路图。图15A和图15B中与图8A和图8B相同的组成元件以相同的附图标记表示，并将省略对其的描述。
图15A是示出D/A转换电路1501的整体配置的电路图。
使用全差分放大器的比较器1502连接至形成选择器开关103的PMOSFET108a及109a的栅极。比较器1502接收来自码输入端113的码信号的输入和来自参考电压输入端1503的参考电压Vref的输入，并且还接收来自恒压电源（未示出）的切换电压+VL的供应以输出由电位+VDD和+VL形成的方波逻辑信号。具体地，比较器1502执行与图8A和图8B所示的形成非门405的PMOSFET410和NMOSFET411的操作以及形成非门406的PMOSFET412和NMOSFET413的操作相同的操作。
在全差分放大器由MOSFET形成的情况下，MOSFET可以是参照图5A、图5B和图6描述的毛刺噪声的产生的因素。此时，若包括与图8B的延迟相等的延迟的第三开关707以此实施方式来设置，则可减少毛刺噪声。
本公开可具有以下配置。
（1）一种数字模拟转换电路，包括：
多个电流生成电路，各自包括：
恒流源，被配置为生成与预定参数相对应的电流，
第一金属氧化物半导体场效应晶体管（MOSFET），连接至所述恒流源并被配置为控制所述电流的供应目标，
第一栅极控制部，被配置为互斥性地将第一电压和第二电压提供至所述第一MOSFET的栅极，所述第一MOSFET被控制为由所述第一电压关断并由所述第二电压开启，
放电线，被配置为释放积累在存在于第一栅极控制部和第一MOSFET的栅极中的寄生电容的电荷，以及
第一放电开关，连接至第一栅极控制部和第一MOSFET的栅极，被控制为在第一栅极控制部供应第二电压的同时开启以将电荷释放至放电线，并且被控制为在第一栅极控制部供应第一电压前断开；
第一电流附加线，与所述第一MOSFET并联连接；
第一电阻器，连接至处于预定电位的所述第一电流附加线；以及
电压源，被配置为将所述第二电压提供至所述第一栅极控制部。
（2）根据（1）所述的数字模拟转换电路，
其中，所述多个电流生成电路各自包括：
第二MOSFET，连接至所述恒流源并被配置为互斥性地为所述第一MOSFET控制所述电流的所述供应目标，
第二栅极控制部，被配置为互斥性地提供所述第一电压和所述第二电压以控制所述第二MOSFET，所述第二MOSFET被控制为由所述第一电压关断并由所述第二电压开启，以及
第二放电开关，连接至第二栅极控制部和第二MOSFET的栅极，被控制为在第二栅极控制部供应第二电压的同时开启以将电荷释放至放电线，并且被控制为在第二栅极控制部供应第一电压前断开，
所述数字模拟转换电路进一步包括：
第二电流附加线，与所述第二MOSFET并联连接；以及
第二电阻器，连接至处于预定电位的所述第二电流附加线，
其中，所述电压源被配置为将所述第二电压提供至所述第二栅极控制部。
（3）根据（2）所述的数字模拟转换电路，其中，
所述第一电流附加线和所述第二电流附加线中的至少一个被用作数字模拟转换输出，并且
所述电压源具有比所述第一放电开关更高的阻抗。
（4）根据（3）所述的数字模拟转换电路，其中，
所述第一MOSFET和所述第二MOSFET中的每一个均包括P沟道MOSFET，
所述第一电压包括正电源电压，以及
所述第二电压包括比GND更高的电压。
（5）根据（3）所述的数字模拟转换电路，其中，
所述第一MOSFET和所述第二MOSFET中的每一个均包括N沟道MOSFET，
所述第一电压包括GND，以及
所述第二电压包括比正电源电压更低的电压。
在该实施方式中，已公开了D/A转换电路。
为释放积累在作为寄生电容的电容器C520中的电荷（其为产生毛刺噪声的原因），在形成选择器开关103的PMOSFET108a和109a的栅极处设置第三开关707。第三开关707在第二开关705开启的同时开启，并随后立即断开。然后，积累在作为寄生电容的电容器C520中的电荷经由第三开关707被释放至放电线L708。换言之，第三开关707仅为了释放积累在作为寄生电容的电容器C520中的电荷的目的而被开启和断开。
第三开关707的增加允许积累在作为寄生电容的电容器C520中的电荷被瞬时释放至放电线L708。因此，可防止出现切换电压线L404的电压上升至接近第一电压的电压的现象，并因此可防止毛刺噪声的产生。
在上文中已描述了本公开的实施方式。然而，本公开不限于上述实施方式，并且在不偏离“权利要求”部分中描述的本公开的要旨的前提下，包括其他变形实例和应用示例。
例如，在以上实施方式中，已详细并具体地描述了装置和系统配置以描述本公开使其更易理解，但装置和系统配置并不限于包括本文描述的所有配置的实施方式。此外，一种实施方式的一部分配置可由另一实施方式的配置代替。此外，一种实施方式的配置可被添加至另一实施方式的配置中。此外，每种实施方式的一部分配置可被设置有另一配置、可被删除和可被替代。
此外，例如，可通过使用集成电路设计部分或所有的配置、功能、处理部分等来利用硬件实现上述配置、功能、处理部分等。此外，可利用用于解译和执行程序的软件（处理器利用其可实现相应功能）来实现上述配置、功能等。包括用于实现功能的程序、表格、文件等的信息可存储在易失性或非易失性存储器（诸如存储器、硬盘和固态驱动器（SSD））或记录介质（诸如集成电路（IC）卡和光盘）中。
此外，描述了被假定为该描述所必须的控制线和信息线，并且根据产品无需描述所有的控制线和信息线。实际上，几乎所有的配置被认为彼此相关。
本领域技术人员应当理解，根据设计需求和其他因素，可出现各种变形、组合、子组合和修改，只要它们在所附权利要求或其等价物的范围内。

Claims (6)

1.一种数字模拟转换电路，包括：
多个电流生成电路，各自包括：
恒流源，被配置为生成与预定参数相对应的电流，
第一金属氧化物半导体场效应晶体管（MOSFET），连接至所述恒流源并被配置为控制所述电流的供应目标，
第一栅极控制部，被配置为互斥性地将第一电压和第二电压提供至所述第一金属氧化物半导体场效应晶体管的栅极以控制所述第一金属氧化物半导体场效应晶体管，所述第一金属氧化物半导体场效应晶体管被控制为由所述第一电压关断并由所述第二电压开启，以及
第一放电开关，连接至所述第一栅极控制部和所述第一金属氧化物半导体场效应晶体管的所述栅极，被控制为在所述第一栅极控制部提供所述第二电压的同时被开启以将积累在寄生电容中的电荷放电至预定目标，所述寄生电容位于所述第一栅极控制部和所述第一金属氧化物半导体场效应晶体管的所述栅极中，并且所述第一放电开关被控制为在所述第一栅极控制部提供所述第一电压之前被关断；
第一电流附加线，所述第一金属氧化物半导体场效应晶体管并联连接至所述第一电流附加线；
放电线，被配置为将所述电荷放电；
第一电阻器，以预定电位连接至所述第一电流附加线；以及
电压源，被配置为将所述第二电压提供至所述第一栅极控制部。
2.根据权利要求1所述的数字模拟转换电路，
其中，所述多个电流生成电路各自包括：
第二金属氧化物半导体场效应晶体管，连接至所述恒流源并被配置为互斥性地为所述第一金属氧化物半导体场效应晶体管控制所述电流的所述供应目标，
第二栅极控制部，被配置为互斥性地提供所述第一电压和所述第二电压以控制所述第二金属氧化物半导体场效应晶体管，所述第二金属氧化物半导体场效应晶体管被控制为由所述第一电压关断并由所述第二电压开启，以及
第二放电开关，连接至所述第二栅极控制部和所述第二金属氧化物半导体场效应晶体管的栅极，被控制为在所述第二栅极控制部提供所述第二电压的同时被开启以将积累在寄生电容中的电荷放电至所述放电线，所述寄生电容位于所述第二栅极控制部和所述第二金属氧化物半导体场效应晶体管的所述栅极中，并且所述第二放电开关被控制为在所述第二栅极控制部提供所述第一电压之前被关断，
所述数字模拟转换电路进一步包括：
第二电流附加线，所述第二金属氧化物半导体场效应晶体管并联连接至所述第二电流附加线；以及
第二电阻器，以预定电位连接至所述第二电流附加线，
其中，所述电压源被配置为将所述第二电压提供至所述第二栅极控制部。
3.根据权利要求2所述的数字模拟转换电路，其中，
所述第一电流附加线和所述第二电流附加线中的至少一个被用作数字模拟转换输出，并且
所述电压源具有比所述第一放电开关更高的阻抗。
4.根据权利要求3所述的数字模拟转换电路，其中，
所述第一金属氧化物半导体场效应晶体管和所述第二金属氧化物半导体场效应晶体管中的每一个均包括P沟道金属氧化物半导体场效应晶体管，
所述第一电压包括正电源电压，
所述第二电压包括比地电位更高的电压，以及
所述放电线包括地线。
5.根据权利要求3所述的数字模拟转换电路，其中，
所述第一金属氧化物半导体场效应晶体管和所述第二金属氧化物半导体场效应晶体管中的每一个均包括N沟道金属氧化物半导体场效应晶体管，
所述第一电压包括地电位，
所述第二电压包括比正电源电压更低的电压，以及
所述放电线包括正供电接线端。
6.根据权利要求2所述的数字模拟转换电路，其中，所述第一栅极控制部和所述第二栅极控制部共用一个全差分放大器，所述全差分放大器的输出端分别与所述第一金属氧化物半导体场效应晶体管的所述栅极和所述第二金属氧化物半导体场效应晶体管的所述栅极连接，且所述全差分放大器根据输入的码信号来输出逻辑信号。
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