CN1494219A - 数字模拟转换单元电路 - Google Patents

Abstract

一种用于半导体集成电路的数字模拟转换单元电路，可藉由控制其输出电流的延迟率，使电压源信号干扰与输出电流干扰降低。该电路包含恒定电流源；第一电阻与第二电阻；第一MOS晶体管，其源极端接到该恒定电流源，其漏极端接到第一电阻，以及其栅极端接收第一电压信号；第二MOS晶体管，其源极端接到该恒定电流源以及第一MOS晶体管的源极端，其漏极端接到第二电阻，以及其栅极端接收第二电压信号；至少第三MOS晶体管，其源极端与漏极端分别连接到第一MOS晶体管的源极端与漏极端，以及其栅极端接收第三电压信号；以及至少第四MOS晶体管，其源极端与漏极端分别连接到第二MOS晶体管的源极端与漏极端，以及其栅极端接收第四电压信号。

Description

数字模拟转换单元电路

技术领域

本发明关于半导体集成电路，特别是关于数字模拟转换单元电路，利用控制其输出电流的延迟率(slew rate)，使其数字模拟转换过程中所造成的电压源信号干扰(Noise)与输出电流干扰降低，使输出电压快速达到稳态电位。

背景技术

近来因个人计算机与工作站的微处理器效能提升，对绘图处理与图像处理功能要求愈来愈高，而在芯片内部绘图与图像的数据以数字信号形式进行存储与运算处理，再转换成一模拟信号形式作为输出信号，以提供输出装置比如显示器作输出显示处理，因此数字模拟转换装置(Digital-to-AnalogConverter，以下简称DAC)的重要性与日俱增。然而当芯片操作频率愈来愈高，对DAC的精确度与效能要求也日愈严苛，如何快速地作数字模拟信号转换，使其数字模拟转换过程中所造成的电压源信号干扰与输出电流干扰降到最低，并使模拟输出信号迅速地达到精确的稳态电位，尤其当这些干扰发生于IC的引线脚比如V_DD(Power Pin)，V_GND(Ground Pin)或其它电流输出的引线脚时，对整体数据处理效能的影响是相当严重的。

图1为一般传统的电流式数字模拟转换单元电路的结构图。如该图所示，该数字模拟转换单元电路包含一由恒定电压输入信号Vbp所控制的PMOS晶体管11作为恒定电流源，以提供该数字模拟转换单元电路一恒定电流Is；一对PMOS晶体管12、13作为差动输入级，其源极端分别接到PMOS晶体管11的漏极，其漏极端分别接到一对电阻器14、15。该对PMOS晶体管12、13的开关操作分别由输入该PMOS晶体管12、13的栅极端的输入电压信号Q、QB所控制，其中输入电压信号Q、QB为一对非时域重迭(non-oVerlap timing)的控制信号，如图2所示；该数字模拟转换单元电路的输出由输出端Vout输出电压。

该数字模拟转换单元电路的操作原理如下：当输入电压信号Q由高转变成低时，其输出端的电流I₂由0变成Is。为了避免该数字模拟转换单元电路在输入信号转换期间造成不必要的电路误动作，使用非时域重迭的控制信号是必要的。例如图2的输入电压信号Q、QB所示，PMOS晶体管12先行导通(turn ON)，PMOS晶体管13再关断(turn OFF)，然后完成输出端电流I2由0变成Is的动作。假如没有使用非时域重迭的控制信号来控制该数字模拟转换单元电路，则在输入信号转换期间可能造成差动输入级的PMOS晶体管12、13同时关断，使得该差动输入级的公共源极端(common source node)电压Vcs会因晶体管寄生电容的效应，被作为恒定电流源的PMOS晶体管11瞬间拉到Vcc。这不必要的电路误动作将使晶体管11关断，因此该数字模拟转换单元电路必需耗费额外的时间对节点(node)电压Vcs作放电(discharge)动作，以使完成输出端电流变化后的公共源极端电压Vcs恢复到稳态的理想电压值。这会使得该数字模拟转换单元电路的操作速度受到限制，因此，使用这种非时域重迭的控制信号是必要的。

但是即使运用这种非时域重迭控制信号的操作方式仍旧会导致该数字模拟转换单元电路的差动输入级的公共源极端电压Vcs的电压变动。这是因为非时域重迭控制信号的操作方式必需保证其差动输入级的PMOS晶体管12、13不会同时关断，亦即必需一个PMOS晶体管先行导通然后再使另一个PMOS晶体管关断。当两个PMOS晶体管同时导通的瞬间，流经晶体管的操作电流仅为其恒定电流源的一半，由晶体管饱和区操作的栅级-源级电压V_GS与漏级电流I_D关系可知，该两个PMOS晶体管的栅级-源级电压V_GS势必比一个PMOS晶体管导通时的栅级-源级电压V_GS小，这仍会导致其差动输入级的公共源极端的电压颤动(vibrating)，进而造成该数字模拟转换单元电路的操作受到干扰的限制，如图2所示。

发明内容

有鉴于上述问题，本发明提出一种数字模拟转换的单元电路，它不需运用非时域重迭控制信号的操作方式即可使输出电压快速达到稳态电位；同时利用控制其输出电流的延迟率(slew rate)，使其数字模拟转换过程中所造成的电压源信号干扰与输出电流干扰降到最低。

为实现上述发明目的，本发明的数字模拟转换单元电路包含：一恒定电流源，提供一恒定电流；一第一电阻器与一第二电阻器；一第一MOS晶体管，其源极端接到该恒定电流源，其漏极端接到第一电阻器，以及其栅极端接收一第一电压信号；一第二MOS晶体管，其源极端接到该恒定电流源以及第一MOS晶体管的源极端，其漏极端接到第二电阻器，以及其栅极端接收一第二电压信号；至少一第三MOS晶体管，其源极端与漏极端分别连接到第一MOS晶体管的源极端与漏极端，以及其栅极端接收一第三电压信号；以及至少一第四MOS晶体管，其源极端与漏极端分别连接到第二MOS晶体管的源极端与漏极端，以及其栅极端接收一第四电压信号。

其中第二电压信号为第一电压信号的反相电压信号、第三电压信号为第一电压信号的延迟信号、以及第四电压信号为第三电压信号的反相电压信号。

附图说明

图1为一般的电流式数字模拟转换单元电路的结构图。

图2为图1的电流式数字模拟转换单元电路运用非时域重迭控制信号的操作的时域图。

图3为本发明的数字模拟转换单元电路的结构图。

图4为本发明的电流式数字模拟转换单元电路运用延迟时间控制信号的操作的时域图。

图5为部分晶体管与电阻器的电流波形。

附图编号

31、32、33、34、35：PMOS晶体管

36、37：电阻器

具体实施方式

图3为本发明的数字模拟转换单元电路的结构图。如该图所示，该数字模拟转换单元电路包含一由恒定电压输入信号Vbp所控制的PMOS晶体管31作为恒定电流源，以提供该数字模拟转换单元电路一恒定电流；一组PMOS晶体管32、33、34、35作为差动输入级，其中此四个PMOS晶体管尺寸大小相同的晶体管组件，其源极端分别地接到PMOS晶体管31的漏极，其漏极端分别地接到一对电阻器36、37。所述各PMOS晶体管32、33、34、35的开关操作分别由输入所述各PMOS晶体管32、33、34、35的栅极端的输入电压信号Q1、Q1B、Q2、Q2B所控制，其中输入电压信号Q1、Q1B、Q2、Q2B为一组延迟时域(delay timing)的控制信号。如图4所示，Q2为Q1的延迟信号，Q1B、Q2B为Q1、Q2的反相信号。该数字模拟转换单元电路的输出由输出端Vout来输出电压，该输出电压的电压值为跨过电阻器36的电压。

图5为部分晶体管与电阻器的电流波形。以下参考图4与图5说明该数字模拟转换单元电路的操作原理。假设各输入电压信号的初始状态Q1、Q2分别为高，Q1B、Q2B分别为低，由恒定电压输入信号Vbp所控制的PMOS晶体管31作为一恒定电流源，用以提供该数字模拟转换单元电路一恒定电流Is，此时流经PMOS晶体管33、35的电流I1B、I2B分别为Is/2。首先当输入电压信号Q1由高转变成低时，PMOS晶体管32由关断转变成导通，同时，输入电压信号Q1B由低转变成高，PMOS晶体管33由导通转变成关断。此时，原本流经PMOS晶体管33的电流I1B大小由Is/2转变为0，而PMOS晶体管32的电流I1大小由0转变为Is/2；由于PMOS晶体管32、33的开关状态改变，使得该流经该数字模拟转换单元电路的电阻器36的电流Iout由0转变为Is/2，因此输出电压Vout为预设电压的1/2。经一预定的延迟时间后，输入电压信号Q2由高转变成低时，PMOS晶体管34由关断转变成导通，同时，输入电压信号Q2B由低转变成高，PMOS晶体管35由导通转变成关断，此时原本流经PMOS晶体管35的电流I2B大小由Is/2转变为0，而PMOS晶体管34的电流I2大小由0转变为Is/2；由于PMOS晶体管34、35的开关状态改变，使得流经该数字模拟转换单元电路的电阻器36的电流Iout更进一步地由Is/2转变为Is，完成整个DAC单元电路的转换操作。

在本发明的实施例中，该数字模拟转换单元电路使用一延迟控制电路(未标示于图中)产生一组延迟时间的控制信号来分别地导通和关断其差动输入级的晶体管，以控制其输出电流的延迟率，使其数字模拟转换过程中所造成的电压源信号干扰与输出电流干扰降到最低。由所述的操作原理可知，在整个DAC单元电路转换操作的过程中，流经每个晶体管的操作电流密度皆相同，使得公共源极端电压Vcs的电压颤动在每个晶体管的开关操作过程中降到最低，亦即电压源信号干扰降到最低；同时由于此单元电路采用分段式，采逐一地操作各晶体管的开关，亦即以使其数字模拟转换过程中的输出电流采用分段式输出，控制其输出电流的延迟率，使其数字模拟转换过程中所造成的输出电流干扰降到最低；并且在没有操作速度的限制时，当分段的级数愈多，延迟率的控制效果愈慢，意即电压源信号干扰与输出电流干扰可以降到最低。

所以，本发明数字模拟转换单元电路仅用一组延迟时间的控制信号来分别地开关其差动输入级的晶体管，使其数字模拟转换过程中所造成的电压源信号干扰降到最低，而不需以非时域重迭控制信号的操作方式，即可使输出电压快速地达到稳态电位；同时利用控制其输出电流的延迟率，使其数字模拟转换过程中所造成的输出电流干扰降到最低。以上虽以实施例说明本发明，但并不因此限定本发明的范围，在不脱离本发明的构思和范围的情况下，本领域技术人员可进行各种变形或变更。

Claims (6)

1.一种数字模拟转换单元电路，包含：

一恒定电流源，提供一恒定电流；

一第一电阻器；

一第二电阻器；

一第一MOS晶体管，其源极端接到该恒定电流源，其漏极端接到所述第一电阻器，以及其栅极端接收一第一电压信号；

一第二MOS晶体管，其源极端接到该恒定电流源以及所述第一MOS晶体管的源极端，其漏极端接到所述第二电阻器，以及其栅极端接收一第二电压信号；

至少一第三MOS晶体管，其源极端与漏极端分别连接到所述第一MOS晶体管的源极端与漏极端，以及其栅极端接收一第三电压信号；以及

至少一第四MOS晶体管，其源极端与漏极端分别连接到所述第二MOS晶体管的源极端与漏极端，以及其栅极端接收一第四电压信号。

2.如权利要求1所述的数字模拟转换单元电路，其中所述第一MOS晶体管、第二MOS晶体管、第三MOS晶体管与第四MOS晶体管的外观比相同。

3.如权利要求1所述的数字模拟转换单元电路，其中所述恒定电流源包含一第五MOS晶体管，其漏极端接到所述第一与第二MOS晶体管的源极端，其栅极端由一恒定电压信号所控制。

4.如权利要求1所述的数字模拟转换单元电路，其中所述第二电压信号为所述第一电压信号的反相电压信号。

5.如权利要求1所述的数字模拟转换单元电路，其中所述第三电压信号为所述第一电压信号的延迟电压信号。

6.如权利要求1所述的数字模拟转换单元电路，其中所述第四电压信号为所述第二电压信号的延迟电压信号。

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