JPWO2012176250A1 - 差動スイッチ駆動回路及び電流ステアリング型デジタル・アナログ変換器 - Google Patents

Abstract

電流源（３）に各々の一端が接続された第１と第２のスイッチ素子（１，２）を備えた差動スイッチ回路（４）を駆動する差動スイッチ駆動回路（１０）であって、電流源（５）と、差動入力端子対（Ａ，Ｂ）と差動出力端子対（Ｘ，Ｙ）とを有して共通接続部を電流源（５）に接続したトランジスタ対を有する電流制御回路（６）と、差動出力端子対（Ｘ，Ｙ）にそれぞれ接続された負荷素子（７，８）とを備える。差動スイッチ駆動回路（１０）は、差動入力端子対（Ａ，Ｂ）の電圧に応じて、それぞれの値が略一定な２値の定常状態と２値間を遷移する過渡状態とを有した出力電圧を差動出力端子対（Ｘ，Ｙ）に出力する。この際、差動出力電圧の定常状態における負荷素子（７，８）に流れる電流値の和が、過渡状態における負荷素子（７，８）に流れる電流値の和と異なるように、トランジスタ対に流れる電流を制御する。

Description

本発明は、差動スイッチ回路を駆動する差動スイッチ駆動回路と、これを利用した電流ステアリング型デジタル・アナログ変換器とに関するものである。

近年、プラズマテレビ、液晶テレビ、有機ＥＬ（Electro-Luminescence）テレビ、ブルーレイレコーダ等の映像機器や、ミリ波通信、無線ＬＡＮ（Local Area Network）、ＰＬＣ（Power Line Communication）等の各種の通信方式を採用した通信機器等に、電流ステアリング型デジタル・アナログ変換器（Digital-to-Analog Converter：ＤＡＣ）が利用されている。

電流ステアリング型ＤＡＣは、複数の定電流源に各々２つのスイッチ素子を接続した差動スイッチ回路を有し、デジタルデータに基づき各差動スイッチ回路のいずれのスイッチ素子に電流を流すかを選択し、選択した電流を出力の極性ごと合算し、その合算した電流量、又はその合算した電流を負荷素子に流して発生した電圧量をアナログ信号として出力する回路である。各差動スイッチ回路には、制御端子を駆動する差動スイッチ駆動回路が接続されている（特許文献１参照）。

差動スイッチ駆動回路は、一般的にはＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）インバータ構成を元にした構成（特許文献１参照）を用いるが、通信用機器に使用する電流ステアリング型ＤＡＣでは、数百ＭＨｚ〜数ＧＨｚの信号出力を必要とするため、内部回路の高速動作を目的に、カレントモードロジック（ＣＭＬ）回路を使用した構成も発表されている（非特許文献１参照）。また、ＣＭＬ回路の構成は他の文献にも示されている（特許文献２参照）。

図３６は、従来の通信用の電流ステアリング型ＤＡＣに使用している差動スイッチ駆動回路及び差動スイッチ回路を示している（非特許文献１参照）。差動スイッチ回路４は、スイッチ素子１，２が共通に繋がるノードＶＳに定電流源３を接続した構成である。定電流源３を構成するＮＭＯＳ（N-type Metal-Oxide-Semiconductor）トランジスタのゲート電圧をＶＢＩＡＳとし、一方のスイッチ素子１に流れる電流をＩＯＵＴＡとし、他方のスイッチ素子２に流れる電流をＩＯＵＴＢとする。差動スイッチ駆動回路５０５では、正転反転それぞれ逆相の信号が入力される入力端子Ａ，ＢをＮＭＯＳトランジスタ５０１，５０２のゲート端子に繋ぎ、ＮＭＯＳトランジスタ５０１，５０２のソース端子を共通ノードとし、そのノードに定電流源５００を接続し、正の電源電圧ＶＤＤとＮＭＯＳトランジスタ５０１，５０２のドレイン端子との間にそれぞれ負荷素子５０３，５０４を接続し、ＮＭＯＳトランジスタ５０１，５０２の各ドレイン端子と負荷素子５０３，５０４との接点を出力端子Ｘ，Ｙに接続する。一方のＮＭＯＳトランジスタ５０１のドレイン電流をＩＡとし、他方のＮＭＯＳトランジスタ５０２のドレイン電流をＩＢとする。このような差動スイッチ駆動回路５０５は、一般的なＣＭＬ回路である（特許文献２参照）。そして、一方のスイッチ素子１を構成するＮＭＯＳトランジスタのゲート端子に出力端子Ｘが、他方のスイッチ素子２を構成するＮＭＯＳトランジスタのゲート端子に出力端子Ｙがそれぞれ接続される。

このように構成された差動スイッチ駆動回路５０５及び差動スイッチ回路４では、正転反転それぞれ逆相の信号が入力端子Ａ，Ｂに入力され、それに基づき、定電流源５００の電流をＮＭＯＳトランジスタ５０１，５０２で制御分配し、負荷素子５０３，５０４に各々電流を流し、その電圧降下により差動スイッチ回路４への出力端子Ｘ，Ｙに２値のレベル電圧、すなわち高（Ｈｉ）レベルの電圧と低（Ｌｏ）レベルの電圧とを出力する。その出力端子Ｘ，Ｙの電圧によって、定電流源３の電流をスイッチ素子１，２のいずれに流すかを選択する。

図３７（ａ）〜図３７（ｃ）は、図３６中の各端子の電圧波形又は電流波形である。図３７（ａ）は入力端子Ａ，Ｂの電圧波形例を示したものである。図３７（ｂ）はＮＭＯＳトランジスタ５０１，５０２のドレイン電流ＩＡ，ＩＢの波形を示したものである。図３７（ｃ）は差動スイッチ駆動回路５０５の出力端子Ｘ，Ｙ及び差動スイッチ回路４の入力端子の電圧波形を示したものである。図３７（ｂ）によれば、電流ＩＡ，ＩＢのクロスポイントＩＰは、ほぼＨｉ／Ｌｏの中点である。また、図３７（ｃ）によれば、出力端子Ｘ，Ｙの電圧のクロスポイントＶＰも、Ｈｉ／Ｌｏのほぼ中点をとる。

図３８（ａ）〜図３８（ｅ）は、図３６中の各端子の電圧波形又は電流波形のシミュレーション結果を示している。具体的には、図３８（ａ）は入力端子Ａ，Ｂの電圧波形を、図３８（ｂ）はＮＭＯＳトランジスタ５０１，５０２のドレイン電流ＩＡ，ＩＢの波形及び電流ＩＡ，ＩＢの合算値の波形を、図３８（ｃ）は出力端子Ｘ，Ｙの電圧波形を、図３８（ｄ）は差動スイッチ回路４中のノードＶＳの電圧波形を、図３８（ｅ）は両スイッチ素子１，２に流れる電流ＩＯＵＴＡ，ＩＯＵＴＢの波形をそれぞれ示している。

図３８（ｂ）によれば、電流ＩＡ，ＩＢのクロスポイントＩＰは、ほぼＨｉ／Ｌｏの中点である。また、電流ＩＡ，ＩＢの合算値もクロスポイント時、安定状態とほぼ同じ値をとる。図３８（ｃ）によれば、出力端子Ｘ，Ｙの電圧のクロスポイントＶＰも、Ｈｉ／Ｌｏのほぼ中点をとる。図３８（ｄ）によれば、出力端子Ｘ，Ｙの電圧のクロスポイント付近で両スイッチ素子１，２が共にオフするような状態になる結果、ノードＶＳの変動が大きくなっている。また、図３８（ｅ）によれば、電流ＩＯＵＴＡ，ＩＯＵＴＢの波形はノードＶＳの電位変動の影響を受け、ＬｏからＨｉへの切り替わりの過渡応答性が悪くなっている。

特許第４２０２５０４号明細書 特開２００６−８０９１７号公報

Ｋ．Ｄｏｒｉｓ， ｅｔ ａｌ．， "Ａ １２ｂ ５００ＭＳ／ｓ ＤＡＣ ｗｉｔｈ ＞７０ｄＢ ＳＦＤＲ ｕｐ ｔｏ １２０ＭＨｚ ｉｎ ０．１８μｍ ＣＭＯＳ"， ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ．１１６−１１７， Ｆｅｂ．， ２００５．

上記差動スイッチ駆動回路５０５では、入力端子Ａ，Ｂの信号が反転する際、出力端子Ｘ，Ｙに出力される信号がＬｏからＨｉへ、ＨｉからＬｏへとそれぞれ変化するとき、その各出力電圧のクロスポイントは、ＮＭＯＳトランジスタ５０１，５０２と定電流源５００とからなる差動対の電圧電流変換特性により、Ｈｉ／Ｌｏの中点付近になり、スイッチ素子１，２を例えばＭＯＳトランジスタで構成した場合、両スイッチ素子１，２が共にオフする瞬間や、両スイッチ素子１，２に流れる電流の合算値が定電流源３に対し極端に少なくなる瞬間を発生させる。このことは定電流源３の電流が流れる経路を無くすことになり、定電流源３を例えばＭＯＳトランジスタで構成した場合、有限な出力インピーダンスにより定電流源３とスイッチ素子１，２との接続ノードＶＳの電位が瞬間的に大きく変動する。この接続ノードＶＳの変動により寄生容量の充放電が生じ、それに伴い差動スイッチ回路４の出力信号の応答性に悪影響を与え、また電流ステアリング型ＤＡＣに応用した場合は、歪み悪化の原因になる問題を有していた。

本発明は、上記従来の問題点を解決するものであり、差動スイッチ回路の複数のスイッチ素子が共にオフすることを防ぎ、以て差動スイッチ回路の出力信号の応答性の改善、電流ステアリング型ＤＡＣに応用した場合の歪の改善、またその応用回路の高性能化の実現を目的とする。

上記課題を解決するために、本発明に係る差動スイッチ駆動回路は、電流源に各々の一端が接続された第１と第２のスイッチ素子を備えた差動スイッチ回路を駆動する差動スイッチ駆動回路であって、電流源と、差動入力端子対と差動出力端子対とを有して共通接続部を前記電流源に接続したトランジスタ対と、前記差動出力端子対にそれぞれ接続された負荷素子とを備え、前記差動入力端子対に信号電圧が印加されて、前記差動出力端子対に前記差動入力端子対の電圧に応じて、それぞれの値が略一定な２値の定常状態と前記２値間を遷移する過渡状態とを有した出力電圧を出力する差動スイッチ駆動回路において、前記差動出力電圧の前記定常状態における前記負荷素子に流れる電流値の和が、前記過渡状態における前記負荷素子に流れる電流値の和と異なるように、前記トランジスタ対に流れる電流を制御することを特徴とするものである。

また、本発明に係る電流ステアリング型ＤＡＣは、デジタル信号をデコードするデコード回路と、複数の差動スイッチ回路と、その複数の差動スイッチ回路をそれぞれ駆動する差動スイッチ駆動回路とを有し、複数の差動スイッチ回路で各々選択された電流を加算しアナログ量を出力する電流ステアリング型ＤＡＣにおいて、各差動スイッチ駆動回路は、前記デコード回路によりデコードされた信号を印加する正転・反転の入力端子と、正転・反転の出力端子と、前記反転・正転の出力端子にそれぞれ接続される第１と第２の負荷素子と、電流源とが接続される電流制御回路とを有し、前記電流制御回路によって前記正転・反転の入力端子に印加される入力信号に応じ、前記２つの負荷素子に流れる電流を制御し、差動スイッチ回路の入力端子対に接続されるそれぞれの差動スイッチ駆動回路の出力電圧が等しくなる点が、出力電圧の直流出力電圧範囲の中間電圧から実質的にシフトしたことを特徴とするものである。

本発明の差動スイッチ駆動回路では、高速動作を可能とし、差動スイッチ回路の出力信号の応答性の改善、電流ステアリング型ＤＡＣに応用した場合の歪の改善という効果を奏することができる。

本発明の第１の実施形態に係る差動スイッチ駆動回路及び差動スイッチ回路の構成を示すブロック図である。 （ａ）、（ｂ）及び（ｃ）は、図１中の各端子の電圧波形又は電流波形を示す図である。 図１中の差動スイッチ駆動回路の具体例を示す回路図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、図３中の各端子の電圧波形又は電流波形を示す図である。 図１中の差動スイッチ駆動回路の他の具体例を示す回路図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、図５中の各端子の電圧波形又は電流波形を示す図である。 図１中の差動スイッチ駆動回路の更に他の具体例を示す回路図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、図７中の各端子の電圧波形又は電流波形を示す図である。 本発明の第２の実施形態に係る差動スイッチ駆動回路の構成を示すブロック図である。 （ａ）及び（ｂ）は、各々図９中の遅延回路の具体例を示す回路図である。 （ａ）、（ｂ）及び（ｃ）は、各々図９中の論理部のＮＡＮＤ機能を有する具体例を示す回路図である。 （ａ）、（ｂ）及び（ｃ）は、各々図９中の論理部のＮＯＲ機能を有する具体例を示す回路図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、論理部がＮＡＮＤ機能を有する場合の図９中の各端子の電圧波形又は電流波形を示す図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、論理部がＮＯＲ機能を有する場合の図９中の各端子の電圧波形又は電流波形を示す図である。 図９の差動スイッチ駆動回路の具体例を示す回路図である。 本発明の第３の実施形態に係る差動スイッチ駆動回路の構成を示すブロック図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、論理部がＮＡＮＤ機能を有する場合の図１６中の各端子の電圧波形又は電流波形を示す図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、論理部がＮＯＲ機能を有する場合の図１６中の各端子の電圧波形又は電流波形を示す図である。 図１６の差動スイッチ駆動回路の具体例を示す回路図である。 図１６の差動スイッチ駆動回路の他の具体例を示す回路図である。 図１６の差動スイッチ駆動回路の更に他の具体例を示す回路図である。 図１６の差動スイッチ駆動回路の更に他の具体例を示す回路図である。 図１６の差動スイッチ駆動回路の更に他の具体例を示す回路図である。 図１６の差動スイッチ駆動回路の更に他の具体例を示す回路図である。 本発明の第４の実施形態に係る差動スイッチ駆動回路及び差動スイッチ回路の構成を示すブロック図である。 （ａ）及び（ｂ）は、各々図２５中のＣＭＬ回路の具体例を示す回路図である。 本発明の第５の実施形態に係る差動スイッチ駆動回路及び差動スイッチ回路の構成を示すブロック図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、図２７中の各端子の電圧波形又は電流波形を示す図である。 図２７中の差動スイッチ駆動回路の具体例を示す回路図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、図２９中の各端子の電圧波形又は電流波形を示す図である。 図２７中の差動スイッチ駆動回路の他の具体例を示す回路図である。 （ａ）、（ｂ）、（ｃ）、（ｄ）及び（ｅ）は、図３１中の各端子の電圧波形又は電流波形のシミュレーション結果を示す図である。 本発明の第６の実施形態に係る差動スイッチ駆動回路及び差動スイッチ回路の構成を示すブロック図である。 本発明の第７の実施形態に係る電流ステアリング型ＤＡＣの構成を示すブロック図である。 本発明の第８の実施形態に係るミリ波通信系システムの構成を示すブロック図である。 従来の差動スイッチ駆動回路及び差動スイッチ回路の構成を示す回路図である。 （ａ）、（ｂ）及び（ｃ）は、図３６中の各端子の電圧波形又は電流波形を示す図である。 （ａ）、（ｂ）、（ｃ）、（ｄ）及び（ｅ）は、図３６中の各端子の電圧波形又は電流波形のシミュレーション結果を示す図である。

以下、本発明の実施形態を図面に基づいて詳細に説明する。

《第１の実施形態》
図１は、本発明の第１の実施形態に係る構成図である。図１における差動スイッチ回路４は、従来構成のそれと同じである。差動スイッチ駆動回路１０は、電流制御回路６に正転反転それぞれ逆相の信号が入力される入力端子Ａ，Ｂと、それ以外に制御端子Ｃとを有し、更に電流制御回路６には定電流源５が接続され、その定電流源５の電流を３端子Ａ，Ｂ，Ｃの制御で分配する。電流制御回路６で制御分配された電流ＩＡ，ＩＢは入力端子Ａ，ＢのＨｉ／Ｌｏの切り替わりに伴い電流値を変化させ、３端子制御の結果、電流ＩＡがＨｉからＬｏに、電流ＩＢがＬｏからＨｉになる電流値の切り替わり途中で、電流ＩＡ，ＩＢの値がクロスするポイントが、Ｈｉ／Ｌｏの中点からシフトした値をとる。また、電流ＩＡがＬｏからＨｉに、電流ＩＢがＨｉからＬｏになるときも、先ほどと同じ中点からシフトした値をとる。この電流ＩＡ，ＩＢを、電流制御回路６に接続した負荷素子７，８にそれぞれ流し、出力端子Ｘ，Ｙの電圧を発生させ、それぞれ差動スイッチ回路４の入力端子に接続する。

図２（ａ）〜図２（ｃ）は、本発明の第１の実施形態に係る各端子の電圧波形又は電流波形である。図２（ａ）は端子Ａ，Ｂ，Ｃの電圧波形例を示したものである。図２（ｂ）は電流制御回路６で制御分配された電流ＩＡ，ＩＢの波形を示したものである。図２（ｃ）は差動スイッチ駆動回路１０の出力端子Ｘ，Ｙ及び差動スイッチ回路４の入力端子の電圧波形を示したものである。図２（ｂ）及び図２（ｃ）に示したように、電流制御回路６で制御分配された電流ＩＡ，ＩＢは、Ｈｉ／Ｌｏの中点からシフトした値をとり、その電流を負荷素子７，８に流すことにより、出力端子Ｘ，Ｙの電圧波形もＨｉ／Ｌｏの中点からシフトした値をとるようになる。なお、図１の構成において、負荷素子７，８を電源側に接続するか、負荷素子７，８を接地側に接続するかは任意である。

図３は、本発明の第１の実施形態に係る回路構成例である。図３に示すように、ソース端子を共通にしたＮＭＯＳトランジスタ１２，１３を有し、それぞれゲート端子には入力端子Ａの正転入力、入力端子Ｂの反転入力を印加し、ＮＭＯＳトランジスタ１２，１３の共通のソース端子には定電流源５を接続し、ＮＭＯＳトランジスタ１２，１３のドレイン端子にはそれぞれ他端が電源に接続される負荷素子１６，１７を接続する。ＮＭＯＳトランジスタ１２，１３の共通のソース端子に、制御端子Ｃにより制御されるバイパス回路１１を接続する。更にＮＭＯＳトランジスタ１２，１３と負荷素子１６，１７との接続点を出力端子Ｘ，Ｙに接続する。なお、バイパス回路１１とＮＭＯＳトランジスタ１２，１３とによって構成される電流制御回路１５は、図１の電流制御回路６に相当する。

このように構成された本発明の第１の実施形態に係る回路構成例の動作を、各端子の電圧波形又は電流波形を示した図４（ａ）〜図４（ｄ）を用いて説明する。図４（ａ）は端子Ａ，Ｂ，Ｃの電圧波形例を示したものである。図４（ｂ）はＮＭＯＳトランジスタ１２，１３のドレイン電流ＩＡ，ＩＢの波形を示したものである。図４（ｃ）はバイパス回路１１に流れる電流ＩＣの波形と、電流ＩＡ，ＩＢの合算値の波形とを示したものである。図４（ｄ）は差動スイッチ駆動回路の出力端子Ｘ，Ｙの電圧波形を示したものである。クロスポイントにて電流を多く流すようにバイパス回路１１が制御するので、過渡状態のときの電流ＩＡ，ＩＢの合算値が定常値に比べて下がることが分かる。したがって、電流クロスポイントＩＰはＨｉ／Ｌｏの中点よりも低い値にシフトすることになる。また、出力端子Ｘ，Ｙの電圧波形のクロスポイントＶＰは、中点より上にシフトした値をとるようになる。

図５は、本発明の第１の実施形態に係る他の回路構成例である。図５に示すように、ソース端子を共通にしたＮＭＯＳトランジスタ１２，１３，１４を有し、それぞれゲート端子には入力端子Ａの正転入力、入力端子Ｂの反転入力、制御端子ＣとしてＤＣ電圧を印加し、ＮＭＯＳトランジスタ１２，１３，１４の共通のソース端子には定電流源５を接続し、ＮＭＯＳトランジスタ１２，１３のドレイン端子にはそれぞれ他端が電源に接続される負荷素子１６，１７を接続し、ＮＭＯＳトランジスタ１４のドレイン端子は負荷素子１６，１７が接続されている電源に対し、ドレイン電流が流れるように電気的に接続する。更にＮＭＯＳトランジスタ１２，１３と負荷素子１６，１７との接続点を出力端子Ｘ，Ｙに接続する。なお、ＮＭＯＳトランジスタ１２，１３，１４によって構成される電流制御回路１５は、図１の電流制御回路６に相当する。

このように構成された本発明の第１の実施形態に係る回路構成例の動作を、各端子の電圧波形又は電流波形を示した図６（ａ）〜図６（ｄ）を用いて説明する。図６（ａ）は端子Ａ，Ｂ，Ｃの電圧波形例を示したものである。図６（ｂ）はそれぞれＮＭＯＳトランジスタ１２，１３のドレイン電流ＩＡ，ＩＢの波形を示したものである。図６（ｃ）はＮＭＯＳトランジスタ１４のドレイン電流ＩＣの波形を示したものである。図６（ｄ）は差動スイッチ駆動回路１０の出力端子Ｘ，Ｙ及び差動スイッチ回路４の入力端子の電圧波形を示したものである。図６（ａ）に示したように、入力端子Ａ，Ｂには正転反転で制御電圧が印加され、制御端子Ｃには入力端子Ａ，ＢのＨｉ／Ｌｏ値の中点のＤＣ値を印加するものとする。ここで、ＮＭＯＳトランジスタ１２，１３，１４のトランジスタサイズを互いに同じとすると、入力端子Ａ，Ｂの電圧がそれぞれＨｉからＬｏに又はＬｏからＨｉに切り替わり、端子Ａ，Ｂ，Ｃの電圧がクロスする点において、ＮＭＯＳトランジスタ１２，１３，１４のドレイン電流は図６（ｂ）及び図６（ｃ）に示すように定電流源５の電流Ｉの１／３をそれぞれ流すことになる。更に入力端子Ａ，Ｂの電圧の変化時以外で、ＮＭＯＳトランジスタ１４に流れる電流がほぼゼロになるようなトランジスタサイズを選べば、電流ＩＡ，ＩＢにおいて、Ｈｉ値はＩ、Ｌｏ値はゼロ、クロスポイントはＩ／３になる。つまり、電流クロスポイントＩＰはＨｉ／Ｌｏの中点ではなく、中点よりも低い値にシフトすることになる。このように端子Ａ，Ｂ，Ｃの電圧により分配された電流ＩＡ，ＩＢを負荷素子１６，１７に流すことにより、図６（ｄ）のように、出力端子Ｘ，Ｙの電圧波形のクロスポイントＶＰもＨｉ／Ｌｏの振幅幅の２／３の電圧をとり、中点よりも上にシフトした値をとるようになる。なお、ＮＭＯＳトランジスタ１４のゲート端子に印加される電圧は入力端子Ａ，Ｂの電圧のＨｉ／Ｌｏ値の間のＤＣ値をとることが好ましいが、ＤＣ値に限らず、例えば入力端子Ａ，Ｂの電圧のＨｉからＬｏへ、ＬｏからＨｉへの切り替わり時にピークを持つ制御電圧をＮＭＯＳトランジスタ１４のゲート端子に与えてもよい。また、ＮＭＯＳトランジスタを例にしたが、電源側と接地側をひっくり返し、ＮＭＯＳトランジスタをＰＭＯＳトランジスタと置き換えてもよい。その場合、出力端子Ｘ，Ｙの電圧のクロスポイントはＨｉ／Ｌｏの振幅の中点よりも低くなることは明白である。

図７は、本発明の第１の実施形態に係る更に他の回路構成例である。図５においてバイパス回路１１を構成する１個のＮＭＯＳトランジスタ１４が、図７では４個のＮＭＯＳトランジスタに置き換えられ、当該４個のＮＭＯＳトランジスタのゲート端子は入力端子Ａ，Ｂに接続される。これにより、端子Ａ，Ｂの入力信号が遷移する区間に、バイパス回路１１に電流ＩＣが流れるように動作する。

図８（ａ）〜図８（ｄ）は、図７中の各端子の電圧波形又は電流波形を示す図である。図４（ａ）〜図４（ｄ）と同様であるので、説明を省略する。

第１の実施形態によれば、高速動作に適したＣＭＬ回路（定電流源の電流を複数の制御端子で制御し負荷素子に電流を流し出力電圧を発生する回路）で差動スイッチ駆動回路を構成でき、差動スイッチ回路の複数のスイッチ素子が共にオフすることを防ぎ、差動スイッチ回路出力の応答性を改善できるという効果を得ることができる。

《第２の実施形態》
図９は、本発明の第２の実施形態に係る差動スイッチ駆動回路の構成図である。図９において、論理部２０，２１で構成される電流制御回路２２は、正転反転それぞれ逆相の信号が入力される入力端子Ａ，Ｂと、それ以外に２端子以上の制御端子Ｄ，Ｅとを有し、制御端子Ｄ，Ｅには入力端子Ａ，Ｂの信号を遅延回路２３を介して入力する。また、電流制御回路２２には定電流源５が接続され、その定電流源５の電流を端子Ａ，Ｂ，Ｄ，Ｅの制御で分配する。電流制御回路２２で制御分配された電流ＩＡ，ＩＢは入力端子Ａ，ＢのＨｉ／Ｌｏの切り替わりに伴い電流値を変化させ、電流ＩＡがＨｉからＬｏに、電流ＩＢがＬｏからＨｉになる電流値の切り替わり途中で、電流ＩＡ，ＩＢの値がクロスするポイントは、Ｈｉ／Ｌｏの中点からシフトした値をとる。また、電流ＩＡがＬｏからＨｉに、電流ＩＢがＨｉからＬｏになるときも、先ほどと同じ中点からシフトした値をとる。この電流ＩＡ，ＩＢを電流制御回路２２に接続された負荷素子２４，２５にそれぞれ流し、出力端子Ｘ，Ｙに電圧を発生させる。

図１０（ａ）及び図１０（ｂ）は、遅延回路２３の構成例である。図１０（ａ）は遅延回路２３の機能ブロック図例であって、入力端子Ａの信号をインバータ２６で反転して制御端子Ｅへ供給し、入力端子Ｂの信号をインバータ２７で反転して制御端子Ｄへ供給する。図１０（ｂ）は、従来回路で示した一般的なＣＭＬ回路であって、定電流源３０と、ＮＭＯＳトランジスタ３１，３２と、負荷素子３３，３４とで構成され、正転反転の信号を入力端子Ａ，Ｂに印加することで、それぞれを反転した出力Ｅ，Ｄを得る。遅延量は、出力反転動作の過程における寄生容量、電流量等によって生じる遅延に基づくものとなる。

なお、図１０（ａ）及び図１０（ｂ）は遅延回路２３の一例であり、遅延機能を持たせるものであれば、その構成を問わない。例えば遅延量を稼ぐために、途中の信号経路に容量、抵抗を用いて時定数を持たせることや、図１０（ａ）及び図１０（ｂ）の構成を多段に接続してもよい。また、入力端子Ａ，Ｂのうち一方にＨｉ／Ｌｏ値の中間のＤＣ値を与えてもよい。

図１１（ａ）〜図１１（ｃ）は、論理部２０，２１の構成例である。図１１（ａ）は論理部２０，２１の機能ブロック図例をＮＡＮＤ回路４０で示したもの、図１１（ｂ）はＮＡＮＤ機能をＮＭＯＳトランジスタで構成した回路例、図１１（ｃ）はＮＡＮＤ機能をＰＭＯＳトランジスタで構成した回路例を示している。図１１（ｂ）において、ＮＭＯＳトランジスタ４２，４３の縦積み部分が図９の論理部２０，２１の回路構成例に相当する。このような構成において、電流源４１の電流をＮＭＯＳトランジスタ４２，４３のゲート端子で制御し、共にゲート端子がＨｉのときのみ電流源４１の電流を電源側に接続された負荷素子４４に流すことにより、Ｌｏレベルを出力し、他の制御時にはＨｉレベルを出力する。図１１（ｃ）において、ＰＭＯＳトランジスタ４６，４７のソース端子同士接続、ドレイン端子同士接続の構成が図９の論理部２０，２１の回路構成例に相当する。このような構成において、電流源４５の電流をＰＭＯＳトランジスタ４６，４７のゲート端子で制御し、共にゲート端子がＨｉのときのみ、接地電位側に接続された負荷素子４８に流す電流を止めることによりＬｏレベルを出力し、他の制御時にはＨｉレベルを出力する。

同様に、図１２（ａ）〜図１２（ｃ）も論理部２０，２１の構成例である。図１２（ａ）は論理部２０，２１の機能ブロック図例をＮＯＲ回路５０で示したもの、図１２（ｂ）はＮＯＲ機能をＮＭＯＳトランジスタで構成した回路例、図１２（ｃ）はＮＯＲ機能をＰＭＯＳトランジスタで構成した回路例を示している。図１２（ｂ）において、ＮＭＯＳトランジスタ５２，５３のソース端子同士接続、ドレイン端子同士接続の構成が図９の論理部２０，２１の回路構成例に相当する。このような構成において、電流源５１の電流をＮＭＯＳトランジスタ５２，５３のゲート端子で制御し、共にゲート端子がＬｏのときのみ、電源側に接続された負荷素子５４に流す電流を止めることによりＨｉレベルを出力し、他の制御時はＬｏレベルを出力する。図１２（ｃ）において、ＰＭＯＳトランジスタ５６，５７の縦積み部分が図９の論理部２０，２１の回路構成例に相当する。このような構成において、電流源５５の電流をＮＭＯＳトランジスタ５６，５７のゲート端子で制御し、共にゲート端子がＬｏのときのみ電流源５５の電流を接地電位側に接続された負荷素子５８に流すことによりＨｉレベルを出力し、他の制御時にはＬｏレベルを出力する。

なお、図１１（ｂ）、図１１（ｃ）、図１２（ｂ）及び図１２（ｃ）に描かれている点線部は、負荷素子４４，４８，５４，５８に流す電流を止める際に、定電流源４１，４５，５１，５５の電流を他の経路に流す場合のバイパス経路を表している。

論理部２０，２１にＮＡＮＤ機能（電源側負荷）を用いたときの本発明の第２の実施形態に係る差動スイッチ駆動回路の動作を、図１３（ａ）〜図１３（ｄ）を用いて説明する。図１３（ａ）は入力端子Ａ，Ｂの電圧波形、図１３（ｂ）は制御端子Ｄ，Ｅの電圧波形、図１３（ｃ）は電流制御回路２２で制御分配された電流ＩＡ，ＩＢの波形、図１３（ｄ）は出力端子Ｘ，Ｙの電圧波形をそれぞれ示したものである。図１３（ａ）及び図１３（ｂ）に示したように、入力端子Ａ，Ｂには正転反転の電圧が印加され、制御端子Ｄ，Ｅには遅延回路２３を介しそれぞれ入力端子Ａ，Ｂの信号を遅延させたものを印加する。論理部２０，２１は共にＮＡＮＤ機能を有しているので電流ＩＡは端子Ａ，Ｄが共にＨｉのときのみ流れ、同じく電流ＩＢは端子Ｂ，Ｅが共にＨｉのときのみ流れる。このような論理をとることで電流ＩＡ，ＩＢのクロスポイントＩＰは、図１３（ｃ）に示しているように電流のＨｉ／Ｌｏ値の中点から下側にシフトし、出力端子Ｘ，Ｙの電圧のクロスポイントＶＰは、図１３（ｄ）に示しているように、出力電圧のＨｉ／Ｌｏ値の中点よりも上側にシフトする。

同様に論理部２０，２１にＮＯＲ機能を用いたときの本発明の第２の実施形態に係る差動スイッチ駆動回路の動作を、図１４（ａ）〜図１４（ｄ）を用いて説明する。図１４（ｃ）に示したように、論理部２０，２１は共にＮＯＲ機能（電源側負荷）を有しているので、電流ＩＡは端子Ａ，Ｄが共にＬｏのときのみ、同じく電流ＩＢは端子Ｂ，Ｅが共にＬｏのときのみ電流を止める。このような論理をとることで電流ＩＡ，ＩＢのクロスポイントＩＰは、図１４（ｃ）に示しているように電流のＨｉ／Ｌｏ値の中点から上側にシフトし、出力端子Ｘ，Ｙの電圧のクロスポイントＶＰは、図１４（ｄ）に示しているように出力電圧のＨｉ／Ｌｏ値の中点よりも下側にシフトする。

以上説明したように、本実施形態によれば、ＮＡＮＤ機能を用いたものは出力端子Ｘ，Ｙの電圧のクロスポイントＶＰが上側にシフトし、ＮＯＲ機能を用いたものは出力端子Ｘ，Ｙの電圧のクロスポイントＶＰが下側にシフトするという特徴を有することができる。

図１５は、本発明の第２の実施形態に係る差動スイッチ駆動回路の回路例である。図１５において点線部２３は図１０（ａ）及び図１０（ｂ）の遅延回路、点線部６８はＮＭＯＳトランジスタ６０，６１，６２，６４，６５，６６で構成される電流制御回路であり、ＮＭＯＳトランジスタ６０，６１、更にＮＭＯＳトランジスタ６４，６５の縦積みは図１１（ｂ）のＮＡＮＤ機能を持つ構成であり、ＮＭＯＳトランジスタ６２，６６は負荷素子６３，６７に電流が流れないときの電流のバイパスの役割を持っている。負荷素子６３，６７にはそれぞれ、ＮＭＯＳトランジスタ６１，６５のドレイン端子を接続し、接続点を出力端子Ｘ，Ｙとする。入力端子Ａ，Ｂは、電流制御回路６８のＮＭＯＳトランジスタ６０，６４のゲート端子、遅延回路２３のＮＭＯＳトランジスタ３１，３２のゲート端子にそれぞれ接続し、遅延回路２３の出力である端子Ｄ，ＥはそれぞれＮＭＯＳトランジスタ６１，６５のゲート端子に接続する。ＮＭＯＳトランジスタ６２，６６のゲート端子Ｆ，Ｇには、端子Ｄ，Ｅの制御信号と逆相の信号である端子Ｅ，Ｄの制御電圧をそれぞれ入力する。このような構成を持った回路は、論理部にＮＡＮＤ機能を持つことになり、図１３（ａ）〜図１３（ｄ）で示したような各端子の電圧、電流波形を持つことになり、出力端子Ｘ，Ｙの電圧のクロスポイントは高めにシフトしたものになる。

なお、図１５の構成は一例であり、論理部に図１１（ａ）〜図１１（ｃ）、図１２（ａ）〜図１２（ｃ）で示した他の構成や、他の同機能を持った構成を用いてもよい。また、遅延回路２３も、遅延量を持たせることができれば図１０（ｂ）の構成に限定されるものではない。また更に、ＮＭＯＳトランジスタ６２，６６によって負荷素子６３，６７に流れる電流以外を流すバイパス系を持たせているが、有限な出力インピーダンスを持つ素子で構成し安定動作が確保できれば、バイパス系はなくてもよい。ＮＭＯＳトランジスタ６２，６６を持つ場合、図１５では端子Ｄ，Ｅと逆相の制御電圧を印加しているが、端子Ｄ，Ｅの制御電圧のＨｉ／Ｌｏ間のＤＣ値を印加してもよい。

第２の実施形態によれば、高速動作に適したＣＭＬ回路（定電流源の電流を複数の制御端子で制御し負荷素子に電流を流し出力電圧を発生する回路）で差動スイッチ駆動回路を構成でき、差動スイッチ回路の複数のスイッチ素子が共にオフすることを防ぎ、差動スイッチ回路出力の応答性を改善できるという効果を得ることができる。また、遅延回路の遅延量の大小によって、出力のクロスポイントのシフト量を変えることができ、設計の自由度を増すことができる。

《第３の実施形態》
図１６は、本発明の第３の実施形態に係る差動スイッチ駆動回路の構成図である。図１６において、論理部７０，７１で構成される電流制御回路７２は、正転反転それぞれ逆相の信号が入力される入力端子Ａ，Ｂと、それ以外に２端子以上の制御端子Ｄ，Ｅとを有し、制御端子Ｄ，Ｅには、それぞれ論理部７１，７０を介した信号を直接、又は遅延回路７３，７４を介して入力する。また、電流制御回路７２には定電流源５が接続され、その定電流源５の電流を４端子Ａ，Ｂ，Ｄ，Ｅの制御で分配する。電流制御回路７２で制御分配された電流ＩＡ，ＩＢは入力端子Ａ，ＢのＨｉ／Ｌｏの切り替わりに伴い電流値を変化させ、電流ＩＡがＨｉからＬｏへ、電流ＩＢがＬｏからＨｉへの電流値の切り替わりで電流ＩＡ，ＩＢの値がクロスするポイントは、Ｈｉ／Ｌｏの中点からシフトした値をとる。また、電流ＩＡがＬｏからＨｉに、電流ＩＢがＨｉからＬｏになるときも、先ほどと同じ中点からシフトした値をとる。この電流ＩＡ，ＩＢを電流制御回路７２に接続された負荷素子７５，７６にそれぞれ流し、出力端子Ｘ，Ｙに電圧を発生する。論理部７０，７１、遅延回路７３，７４の各々の内部構成は、第２の実施形態のそれと同様である。

論理部７０，７１にＮＡＮＤ機能（電源側負荷）を用いたときの本発明の第３の実施形態に係る差動スイッチ駆動回路の動作を、図１７（ａ）〜図１７（ｄ）を用いて説明する。図１７（ａ）は入力端子Ａ，Ｂの電圧波形、図１７（ｂ）は電流制御回路７２で制御分配された電流ＩＡ，ＩＢの波形、図１７（ｃ）は出力端子Ｘ，Ｙの電圧波形、図１７（ｄ）は制御端子Ｄ，Ｅの電圧波形をそれぞれ示したものである。図１７（ａ）及び図１７（ｂ）に示すように、入力端子ＡにＨｉからＬｏへ、入力端子ＢにＬｏからＨｉへの電圧が印加されると、それまで端子Ａ，ＤがＨｉであり電流を流す制御になっていた論理部７０では、端子ＡがＬｏになるにつれＮＡＮＤ機能の制御により電流ＩＡを減少させる。出力端子Ｘの電圧は、電流ＩＡの減少に追従するように、論理部７０で生じる遅延量を持ち上昇する。また、出力端子Ｘの電圧は、遅延回路７４を介して制御端子Ｅに印加される。この制御端子Ｅの電圧は、入力端子Ｂの電圧（入力端子Ａの電圧の逆相）に対し論理部７０の回路遅延、更に遅延回路７４の回路遅延による遅延量を持って電位を上昇させ、その端子Ｅの電圧に追従し論理部７１に電流が流れ、論理部７１で生じる遅延量を持ち出力端子Ｙの電圧は下降する。その出力端子Ｙの電圧を、遅延回路７３を介し論理部７０の制御端子Ｄに印加する。この一連の動作を、入力端子ＢにＨｉからＬｏへ、入力端子ＡにＬｏからＨｉへの電圧で、対の動作で動作させる。それらの動作の繰り返しで電流ＩＡ，ＩＢのクロスポイントＩＰは、図１７（ｂ）に示しているように電流のＨｉ／Ｌｏ値の中点から下側にシフトし、出力端子Ｘ，Ｙの電圧のクロスポイントＶＰは、図１７（ｃ）に示しているように出力電圧のＨｉ／Ｌｏ値の中点よりも上側にシフトする。

同様に論理部７０，７１にＮＯＲ機能を用いたときの本発明の第３の実施形態に係る差動スイッチ駆動回路の動作も図１８（ａ）〜図１８（ｄ）のように示され、電流制御回路７２で制御分配された電流ＩＡ，ＩＢのクロスポイントＩＰは、図１８（ｂ）のように電流のＨｉ／Ｌｏ値の中点から上側にシフトし、出力端子Ｘ，Ｙの電圧のクロスポイントＶＰは、図１８（ｃ）のように出力電圧のＨｉ／Ｌｏ値の中点よりも下側にシフトする。

図１９〜図２４は、本発明の第３の実施形態に係る差動スイッチ駆動回路の回路例である。

図１９において、点線部７９はＮＭＯＳトランジスタ８０〜８５で構成された電流制御回路であって、ＮＭＯＳトランジスタ８０，８２、更にＮＭＯＳトランジスタ８１，８４の縦積みは図１１（ｂ）のＮＡＮＤ機能を持ち、ＮＭＯＳトランジスタ８３，８５は負荷素子８６，８７に電流が流れないときの電流のバイパスの役割を持っている。負荷素子８６，８７にはそれぞれ、ＮＭＯＳトランジスタ８２，８４のドレイン端子を接続し、接続点を出力端子Ｘ，Ｙとする。ＮＭＯＳトランジスタ８２，８４のゲート端子Ｄ，Ｅにはそれぞれ出力端子Ｙ，Ｘを接続し、図１６の遅延回路７３，７４に相当する回路を省略している。バイパス用のＮＭＯＳトランジスタ８３，８５には、制御端子Ｄ，ＥのＨｉ／Ｌｏ電圧の間のＤＣ値を印加する。

図１９のような構成を持った回路は、論理部にＮＡＮＤ機能を持つことになり、図１７（ａ）〜図１７（ｄ）で示したような各端子の電圧、電流波形を持つことになり、出力端子Ｘ，Ｙの電圧のクロスポイントは高めにシフトしたものになる。なお、この回路例のように、遅延回路を特に設けなくても、自身の寄生容量等によって遅延する遅延量をもって、出力電圧のクロスポイントをシフトすることができる。

図２０は、図１９の回路例の変形であり、バイパス用のＮＭＯＳトランジスタ８３，８５のゲート端子に、入力端子Ｂ，Ａの電圧をそれぞれ接続する。入力端子Ａ，Ｂの信号が遷移する区間では、ＮＭＯＳトランジスタ８３，８５がバイパス系の役割を果たす。また、定常時にはＮＭＯＳトランジスタ８３，８５に流れる電流を止めることができる。

図２１は、図１９の回路例の変形であり、図２１の電流制御回路９３では、ＮＭＯＳトランジスタ８３，８５を削除する代わりにバイパス系としてＮＭＯＳトランジスタ９０を、入力端子Ａ，Ｂがゲート端子に接続されたＮＭＯＳトランジスタ８８，８９とソース端子を共通に接続する。図２１のＮＭＯＳトランジスタ９１，９２及び負荷素子９４，９５は、図１９のＮＭＯＳトランジスタ８２，８４及び負荷素子８６，８７に対応する。このような構成をとっても、図１９と同様に、図１７（ａ）〜図１７（ｄ）で示したような各端子の電圧、電流波形を持つことになり、出力端子Ｘ，Ｙの電圧のクロスポイントは高めにシフトしたものになる。

図２２も、図１９の回路例の変形であり、図１９のＮＭＯＳトランジスタ８３，８５によるバイパス系を削除したものである。図２２の電流制御回路１００におけるＮＭＯＳトランジスタ９６，９７，９８，９９は、図１９のＮＭＯＳトランジスタ８０，８１，８２，８４に対応する。また、図２２の負荷素子１０１，１０２は、図１９の負荷素子８６，８７に対応する。電流ＩＡ，ＩＢがクロスするポイントにおいて、上記で説明しているように電流が制限され電流ＩＡ，ＩＢの合算値は減る。この際、定電流源５は実際にはＭＯＳトランジスタなどで構成され有限な出力インピーダンスを持つため、電流量はつりあうようになる。この場合においても図１７（ａ）〜図１７（ｄ）で示したような各端子の電圧、電流波形を持つことになり、出力端子Ｘ，Ｙの電圧のクロスポイントは高めにシフトしたものになる。

更にクロスポイントのシフト量を高めたい場合には、遅延回路を用いる。図２３は、図２２の電流制御回路に遅延回路を接続した例である。図２３において、定電流源１１５，１２０、ＮＭＯＳトランジスタ１１６，１１７，１２１，１２２、負荷素子１１８，１１９，１２３，１２４からなる遅延回路１２５は、図１０（ｂ）で示したＣＭＬ回路の一般的な構成を２個用いたもので、それぞれの入力端子に出力端子Ｘ，Ｙの信号とＤＣ値ＢＩＡＳ２とを入力し、遅延回路１２５の出力を制御端子Ｄ，Ｅに接続することで、遅延量を増し、最終的な出力端子Ｘ，Ｙの電圧のクロスポイントのシフト量を高める構成例である。図２３の電流制御回路１０９におけるＮＭＯＳトランジスタ１０５，１０６，１０７，１０８は、図２２のＮＭＯＳトランジスタ９６，９７，９８，９９に対応する。また、図２３の負荷素子１１０，１１１は、図２２の負荷素子１０１，１０２に対応する。

図２４は、論理部にＮＯＲ機能を持った回路例であり、図２４において、点線部１４１は電流制御回路であり、負荷素子１３５，１４０が電流制御回路１４１と電源との間に接続され、ＮＭＯＳトランジスタ１３２，１３３、更にＮＭＯＳトランジスタ１３８，１３９は図１２（ｂ）の構成に相当する。それぞれのＮＯＲ機能を構成する部分には、定電流源１３０，１３１を接続し、ＮＭＯＳトランジスタ１３２，１３８のゲート端子にそれぞれ入力端子Ａ，Ｂを接続し、ＮＭＯＳトランジスタ１３３，１３９のゲート端子である制御端子Ｄ，Ｅには出力端子Ｙ，Ｘをそれぞれ接続する構成を持つ。なお、制御端子Ｄ，Ｅと出力端子Ｙ，Ｘとの間に遅延回路を設けてもよい。ＮＭＯＳトランジスタ１３４，１３７は負荷素子１３５，１４０に流れる電流以外を流すバイパス系であり、ＮＭＯＳトランジスタ１３４，１３７のゲート端子には制御端子Ｄ，Ｅの電圧のＨｉ／Ｌｏ値の間のＤＣ値を印加する。このような構成を持った回路は、論理部にＮＯＲ機能を持つことになり、図１８（ａ）〜図１８（ｄ）で示したような各端子の電圧、電流波形を持つことになり、出力端子Ｘ，Ｙの電圧のクロスポイントは低めにシフトしたものになる。なお、この回路例のように電流制御回路に、２つ以上の定電流源を必要とする場合がある。

第３の実施形態によれば、高速動作に適したＣＭＬ回路（定電流源の電流を複数の制御端子で制御し負荷素子に電流を流し出力電圧を発生する回路）で差動スイッチ駆動回路を構成でき、差動スイッチ回路の複数のスイッチ素子が共にオフすることを防ぎ、差動スイッチ回路出力の応答性を改善できるという効果を得ることができる。また、第２の実施形態と同様に遅延回路の遅延量の大小によって、出力電圧のクロスポイントのシフト量を変えることができ、設計の自由度を増すことができる。

なお、図１９〜図２４の回路構成は一例であり、論理部には図１１（ａ）〜図１１（ｃ）、図１２（ａ）〜図１２（ｃ）で示した他の構成や、他の同機能の構成を用いてもよい。また、遅延回路も、遅延量を持たせることができれば図１０（ａ）及び図１０（ｂ）の構成に限定されるものではない。また更に負荷素子に流れる電流以外を流すバイパス系を持たせている回路例も、有限な出力インピーダンスを持つ素子で回路を構成する場合、安定動作が確保できればなくてもよい。バイパス系のＭＯＳトランジスタでゲート端子にＤＣ値を与えているものも、ＤＣ値に限定するものではなく、出力に繋がる負荷素子に流す電流以外を流せるように制御した信号を印加するものであればよい。

《第４の実施形態》
図２５は、本発明の第４の実施形態に係る構成図である。図２５における差動スイッチ回路４は従来構成、第１の実施形態のそれと同じである。差動スイッチ駆動回路１５２は、正転反転それぞれ逆相の信号が入力される入力端子Ａ，Ｂを有し、内部の構成はＮＡＮＤ機能又はＮＯＲ機能を有する差動入力差動出力端子を持った第１及び第２のＣＭＬ回路１５０，１５１を有し、第１のＣＭＬ回路１５０の信号Ｐの正転入力端子に入力端子Ａを、信号Ｐの反転入力端子に入力端子Ｂをそれぞれ接続し、第２のＣＭＬ回路１５１の信号Ｐの正転入力端子に入力端子Ｂを、信号Ｐの反転入力端子に入力端子Ａをそれぞれ接続し、第１のＣＭＬ回路１５０の信号Ｒの正転及び反転出力端子をそれぞれ第２のＣＭＬ回路１５１の信号Ｑの正転及び反転入力端子に接続し、第２のＣＭＬ回路１５１の信号Ｒの正転及び反転出力端子をそれぞれ第１のＣＭＬ回路１５０の信号Ｑの正転及び反転入力端子に接続し、第１のＣＭＬ回路１５０の信号Ｒの正転出力を出力端子Ｘに接続し、第２のＣＭＬ回路１５１の信号Ｒの正転出力を出力端子Ｙに接続し、出力端子Ｘ，Ｙを差動スイッチ回路４に接続する。

このような構成をとることで、出力端子Ｘ，Ｙの電圧のクロスポイントは出力値のＨｉ／Ｌｏの中点からシフトする。本実施形態の動作原理は第３の実施形態に基づいたものになる。なお、本実施形態ではＣＭＬ回路１５０，１５１の自身の回路遅延を用いたものであるが、第３の実施形態のように別途遅延回路を設けてもよい。また、本実施形態では一方のＣＭＬ回路の出力をもう一方のＣＭＬ回路の制御に用いたが、第２の実施形態と同じように、入力信号自体を遅延させて制御してもよい。また、本実施形態では、差動入力差動出力のＣＭＬ回路であるが、第１〜第３の実施形態に示したような構成を付属して同様な機能を構成していれば、それに限定するものではない。

第１及び第２のＣＭＬ回路１５０，１５１の回路例を、図２６（ａ）及び図２６（ｂ）に示す。図２６（ａ）は差動入力差動出力端子を持ったＣＭＬ構成のＮＡＮＤ回路例、図２６（ｂ）は差動入力差動出力端子を持ったＣＭＬ構成のＮＯＲ回路例である。図２６（ａ）及び図２６（ｂ）において回路構成は同じで、端子の割り振りだけが異なる。定電流源１６０を有し、ソース端子が共通で、定電流源１６０に接続されるＮＭＯＳトランジスタ１６１，１６２を有し、ＮＭＯＳトランジスタ１６１のドレイン端子にソース端子が共通に接続されるＮＭＯＳトランジスタ１６３，１６４を更に有し、ＮＭＯＳトランジスタ１６３のドレイン端子には電源に接続された負荷素子１６５の一端を接続し、ＮＭＯＳトランジスタ１６４とＮＭＯＳトランジスタ１６２とのドレイン端子同士を接続し、電源に接続された負荷素子１６６の一端を接続する。ＮＡＮＤ構成の図２６（ａ）の場合、ＮＭＯＳトランジスタ１６１のゲート端子に信号Ｐの正転入力、ＮＭＯＳトランジスタ１６２のゲート端子に信号Ｐの反転入力、ＮＭＯＳトランジスタ１６３のゲート端子に信号Ｑの正転入力、ＮＭＯＳトランジスタ１６４のゲート端子に信号Ｑの反転入力をそれぞれ入力し、ＮＭＯＳトランジスタ１６３のドレイン端子と負荷素子１６５との接続点をＮＡＮＤの正転出力（信号Ｒの正転出力）、ＮＭＯＳトランジスタ１６２，１６４のドレイン端子と負荷素子１６６との接続点をＮＡＮＤの反転出力（ＡＮＤ出力、信号Ｒの反転出力）とする。

ＮＯＲ構成の図２６（ｂ）の場合、ＮＭＯＳトランジスタ１６１のゲート端子に信号Ｐの反転入力、ＮＭＯＳトランジスタ１６２のゲート端子に信号Ｐの正転入力、ＮＭＯＳトランジスタ１６３のゲート端子に信号Ｑの反転入力、ＮＭＯＳトランジスタ１６４のゲート端子に信号Ｑの正転入力をそれぞれ入力し、ＮＭＯＳトランジスタ１６３のドレイン端子と負荷素子１６５との接続点をＮＯＲの反転出力（ＯＲ出力、信号Ｒの反転出力）、ＮＭＯＳトランジスタ１６２，１６４のドレイン端子と負荷素子１６６との接続点をＮＯＲの正転出力（信号Ｒの正転出力）とする。

第４の実施形態によれば、高速動作に適したＣＭＬ回路（定電流源の電流を複数の制御端子で制御し負荷素子に電流を流し出力電圧を発生する回路）で差動スイッチ駆動回路を構成でき、差動スイッチ回路の複数のスイッチ素子が共にオフすることを防ぎ、差動スイッチ回路出力の応答性を改善できるという効果を得ることができる。

なお、ＣＭＬ回路１５０，１５１の構成例は上記に限定するものではなく、本機能と同等のＣＭＬ回路であれば、別のＣＭＬ回路を用いてもよい。また、複数のＣＭＬ回路を用いて同じ機能を有するものも同様である。

《第５の実施形態》
図２７は、本発明の第５の実施形態に係る構成図である。図２７における差動スイッチ回路４は従来構成、第１及び第４の実施形態のそれと同じである。点線部１０は、第１〜第４の実施形態で構成された差動スイッチ駆動回路である。それぞれ一端を出力端子Ｘ，Ｙに接続した負荷素子１８０，１８１の共通ノードに他の負荷素子１８２の一端を接続し、当該他の負荷素子１８２の他端を基準電位に接続した構成を持つ。

このように構成された本発明の第５の実施形態に係る構成の動作を、図２８（ａ）〜図２８（ｄ）の各端子の電圧波形又は電流波形を用いて説明する。図２８（ａ）は端子Ａ，Ｂ，Ｃの電圧波形例を示したものである。図２８（ｂ）は電流制御回路６で制御分配された電流ＩＡ，ＩＢの波形を示したものである。図２８（ｃ）は負荷素子１８２に流れる電流の波形を示したものである。図２８（ｄ）は負荷素子１８０，１８１，１８２の接続点ＶＺの電圧波形と、差動スイッチ駆動回路１０の出力端子Ｘ，Ｙの電圧波形とを示したものである。他の実施形態で説明しているように、電流制御回路６で制御分配された電流ＩＡ，ＩＢのクロスポイントＩＰは、Ｈｉ／Ｌｏの中点からシフトした値をとり、例えば電流値が低めにシフトするものなら、図２８（ｃ）にあるように、そのクロスポイントＩＰでの電流ＩＡ，ＩＢの合算値は他のポイントよりも低い値をとることになる。出力端子Ｘ，Ｙの電圧は、図２８（ｄ）に示しているように、接続点ＶＺの電圧分のオフセットを持ち、電流クロスポイントＩＰでの電流ＩＡ，ＩＢの合算値の低下に伴い接続点ＶＺの電圧は上昇し、その接続点ＶＺの電圧の変化ΔＶ分だけ、出力端子Ｘ，Ｙの電圧クロスポイントＶＰもシフトした値をとるようになる。つまり、負荷素子１８２を接続する前のクロスポイントのシフト量に対し、大きなシフト量を得ることが可能になる。また、出力電圧にオフセット電圧を持たせることで、差動スイッチ回路４のスイッチ素子１，２を駆動するＨｉレベルを下げることができ、差動スイッチ回路４の出力端子に抵抗等を接続し、例えば電流ステアリング型ＤＡＣ等を構成し比較的大きな振幅を出力する場合、スイッチ素子１，２の飽和特性を確保するためにも有効である。

図２９は、本発明の第５の実施形態に係る差動スイッチ駆動回路例である。図２９における回路構成は図５を元にしたもので、負荷素子１８５，１８６が共通に接続された接続点ＶＺに、電源に接続された負荷素子１８７を更に接続した構成である。

このように構成された第５の実施形態に係る差動スイッチ駆動回路の動作を、図３０（ａ）〜図３０（ｄ）の各端子の電圧波形又は電流波形を用いて説明する。図３０（ａ）は端子Ａ，Ｂ，Ｃの電圧波形例を示したものである。図３０（ｂ）は電流制御回路１５で制御分配された電流ＩＡ，ＩＢの波形を示したものである。図３０（ｃ）は負荷素子１８７に流れる電流ＩＡ＋ＩＢと、ＮＭＯＳトランジスタ１４に流れる電流ＩＣとの波形を示したものである。図３０（ｄ）は負荷素子１８５，１８６，１８７の接続点ＶＺの電圧波形と、差動スイッチ駆動回路の出力端子Ｘ，Ｙの電圧波形とを示したものである。第１の実施形態で示した条件と同じとし、定電流源５の電流をＩとすると、電流ＩＡ，ＩＢの合算値はクロスポイントで２Ｉ／３となり、クロスポイントでの電流ＩＡ，ＩＢの合算値のＩ／３だけの電流低下に伴い接続点ＶＺの電圧は上昇し、その接続点ＶＺの電圧変化ΔＶ分だけ、出力端子Ｘ，Ｙの電圧波形のクロスポイントＶＰも上側にシフトした値をとるようになる。

図３１は、図２０の回路を元にし、負荷素子８６，８７が共通に接続された接続点に、電源に接続された負荷素子１８２を更に接続した構成である。

図３２（ａ）〜図３２（ｅ）は、図３１中の各端子の電圧波形又は電流波形のシミュレーション結果を示している。図３２（ｂ）によれば、電流ＩＡ，ＩＢのクロスポイントＩＰは、従来に比べて低めにシフトし、電流ＩＡ，ＩＢの合算値もクロスポイント時、安定状態より低い値にシフトする。図３２（ｃ）によれば、出力端子Ｘ，Ｙの電圧は負荷素子１８２によりオフセットを持ち、そのクロスポイントＶＰもＨｉレベル寄りにシフトする。図３２（ｄ）及び図３２（ｅ）によれば、差動スイッチ回路４内のノードＶＳの変動も減少し、出力電流ＩＯＵＴＡ，ＩＯＵＴＢの波形の過渡応答性も改善している。

第５の実施形態によれば、他の実施形態で構成されるような出力電圧のクロスポイントをシフトしたものと、本実施形態で示した負荷素子の接続構成とを組み合わせることにより、高速性を損なわず出力電圧のクロスポイントのシフト量を増すことができ、差動スイッチ回路の複数のスイッチ素子が共にオフすることを防ぎ、差動スイッチ回路出力の応答性を改善できるという効果を得ることができる。

《第６の実施形態》
図３３は、本発明の第６の実施形態に係る構成図である。図３３における差動スイッチ回路４は従来構成、第１、第４及び第５の実施形態のそれと同じである。点線部１０は、第１〜第５の実施形態で構成された差動スイッチ駆動回路である。他の実施形態では、電流制御回路で制御分配した電流を負荷素子に流して発生した電圧をそのまま差動スイッチ回路に接続していたが、差動スイッチ駆動回路１０でクロスポイントをずらした出力を持っていれば、差動スイッチ駆動回路１０の出力端子Ｘ，Ｙと差動スイッチ回路４の入力端子Ｘ’，Ｙ’との間にバッファ回路（ソースフォロワやＣＭＬ回路のインバータ等）１９０，１９１を介しても、スイッチ素子１，２が共にオフするということを防止でき、他の実施形態と同様な効果を実現することができる。

《第７の実施形態》
図３４は、本発明の第７の実施形態に係る電流ステアリング型ＤＡＣの構成図である。図３４の電流ステアリング型ＤＡＣ２３０は、多ビットのデジタルコードＤ１〜Ｄｍ、クロック信号ＣＬＫ等に接続したデコーダ部２００と、デコーダ部２００でデコードされた信号を入力する本発明のいずれか又はその組み合わせで構成した差動スイッチ駆動回路を用いた差動スイッチ駆動回路群２１０と、その差動スイッチ駆動回路群２１０の出力が接続された差動スイッチ回路群２２０とを有し、差動スイッチ回路群２２０の出力は正転出力ＤＡＯＵＴ及び反転出力ＮＤＡＯＵＴでそれぞれ接続し、必要に応じ負荷素子に接続された構成を持つ。

このように構成された電流ステアリング型ＤＡＣ２３０は、差動スイッチ回路群２２０のスイッチ素子が共にオフすることを防止でき、低歪なアナログ出力を得ることができる。また、定電流源の電流を複数の制御端子で制御し、制御した電流を負荷素子に流し出力電圧を発生するＣＭＬ回路を差動スイッチ駆動回路群２１０に適用しているため、高速な動作にも適している。

なお、本発明の電流ステアリング型ＤＡＣ２３０をシリコン上に搭載する場合、差動スイッチ回路群２２０の中でスイッチ素子と電流源とを分けて、スイッチ素子群、電流源群として各々ひとまとめにし、レイアウト配置することが好ましい。そうすることで、電流源のミスマッチによる歪の悪化や、差動スイッチ回路群２２０の入力制御信号と電流源のバイアス電圧とのクロストークの防止をするのに有効なレイアウト配置を実現できる。

《第８の実施形態》
図３５は、本発明の第８の実施形態に係るミリ波通信システムの構成図である。図３５の通信システム３２０において、受信系３０５では受信アンテナ３００で受けた信号はＬＮＡ（ローノイズアンプ）やミキサ、ＶＧＡ等によって構成されるＲＦ受信回路３０１を介し、アナログ・デジタル変換器（Analog-to-Digital Converter：ＡＤＣ）３０２，３０３に入力し、デジタル値に変換し、デジタルベースバンド処理回路３１６に入力し処理される。また、送信系３１５では、デジタルベースバンド処理回路３１６でデジタル処理された信号を、電流ステアリング型ＤＡＣ３１２，３１３を介してアナログ信号に変換し、ミキサ、ＰＡ（パワーアンプ）等によって構成されるＲＦ送信回路３１１を介し、送信用アンテナ３１０から電波を送信する。

このように構成された通信システム３２０において、本発明の第７の実施形態で構成された低歪で高速な電流ステアリング型ＤＡＣをＤＡＣ３１２，３１３に使用することにより、ミリ波通信用途のような、ＧＨｚ級の信号帯域かつ低歪な信号の送信を要求するシステムの実現を可能にする。

なお、本発明の各実施形態における差動スイッチ駆動回路において、差動スイッチ回路の入力２端子を対称性良く駆動するために、入力端子Ａ，Ｂから出力端子Ｘ，Ｙ間でそれぞれの出力端子から見た回路構成は、対称であることが好ましい。また、出力に繋がる負荷素子に流れる電流以外を逃がすバイパス系を持つ実施形態において、電源に対して流れる電流の総和を一定にして制御切り替え時に発生する電源ノイズ量を少なくするため、バイパス系は最終的に負荷素子が繋がれる電源に対し電流が流れるようにするのが好ましい。なお、負荷素子は抵抗素子であってもよいし、能動素子でもよい。出力端子に接続される負荷素子に流す電流は、折り返し回路（フォールディッド回路）を介してもよい。また、制御端子に関しては各実施形態に記載の端子数に限定するものではなく、記載以上の端子数であってもよい。同様に、電流制御回路に接続される定電流源の数は各実施形態に記載の本数に限定されるものではなく、複数接続されてもよい。また、差動スイッチ回路との接続において、差動スイッチ回路の複数のスイッチ素子が共にオフすることを防ぐため、差動スイッチ駆動回路の出力端子の信号としては、差動スイッチ回路の複数のスイッチ素子にＮＭＯＳトランジスタを使用する場合は、クロスポイントを高めにシフトしたものが好ましく、ＰＭＯＳトランジスタで構成したものはクロスポイントを低めにシフトしたものが好ましい。

また、各回路構成例では、ＭＯＳトランジスタを用いて説明をしたが、例えばバイポーラトランジスタ等、他の能動素子を使ったものでもよい。更に各回路構成の天地を反転し、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタを置き換え構成してもよい。

なお、本発明の差動スイッチ駆動回路の入力端子に接続される回路はＣＭＬ回路が望ましく、入力端子に印加される電圧振幅も電源−ＧＮＤ間よりも小さな信号であることが、本発明の差動スイッチ駆動回路を高速に動作させるのに適している。

更に言及しておくと、各実施形態の組み合わせや一部の機能の組み合わせ等で本発明の特徴を持っているもの、また本願の明細書及び図面中でトランジスタや電流源を直接に接続している箇所に対し、例えば抵抗体やカスコード接続のＭＯＳトランジスタ等を途中経路に入れていたとしても、本発明の電気的な接続関係があり本発明の特徴を持っているものは、本発明そのものであることは明らかである。

以上説明してきたとおり、本発明は、差動スイッチ回路の高速性及び応答性の改善が図れるので、高速通信系等の応用回路に使用するのに好適である。

１，２ スイッチ素子
３，５，３０，１３０，１３１，１６０ 定電流源
４ 差動スイッチ回路
６，１５，２２，６８，７９，９３，１００，１０９，１４１ 電流制御回路
７，８，１６，１７，６３，６７，８６，８７，９４，９５，１０１，１０２，１１０，１１１，１３５，１４０，１６５，１６６，１８５，１８６，５０３，５０４ 負荷素子
１０ 差動スイッチ駆動回路
１１ バイパス回路
２０，２１ 論理部
２２ 電流制御回路
２３ 遅延回路
２４，２５ 負荷素子
７０，７１ 論理部
７２ 電流制御回路
７３，７４ 遅延回路
７５，７６ 負荷素子
１５０，１５１ ＣＭＬ回路
１５２ 差動スイッチ駆動回路
１８０，１８１，１８２ 負荷素子
１９０，１９１ バッファ回路
２１０ 差動スイッチ駆動回路群
２２０ 差動スイッチ回路群
２３０ 電流ステアリング型ＤＡＣ
３１２，３１３ ＤＡＣ
３２０ 通信システム

Claims (17)

1. 電流源に各々の一端が接続された第１と第２のスイッチ素子を備えた差動スイッチ回路を駆動する差動スイッチ駆動回路であって、
   電流源と、
   差動入力端子対と差動出力端子対とを有して共通接続部を前記電流源に接続したトランジスタ対と、
   前記差動出力端子対にそれぞれ接続された負荷素子とを備え、
   前記差動入力端子対に信号電圧が印加されて、前記差動出力端子対に前記差動入力端子対の電圧に応じて、それぞれの値が略一定な２値の定常状態と前記２値間を遷移する過渡状態とからなる出力電圧を出力する差動スイッチ駆動回路において、
   前記差動出力電圧の前記定常状態における前記負荷素子に流れる電流値の和が、前記過渡状態における前記負荷素子に流れる電流値の和と異なるように、前記トランジスタ対に流れる電流を制御することを特徴とする差動スイッチ駆動回路。
2. 請求項１に記載の差動スイッチ駆動回路において、
   前記電流源が、一端が固定電圧に接続され、ゲートにバイアス電圧を与え、他端を前記共通接続部に接続したＭＯＳトランジスタであることを特徴とする差動スイッチ駆動回路。
3. 請求項１に記載の差動スイッチ駆動回路において、
   前記トランジスタ対に接続されたバイパス回路を更に有し、
   制御端子を介して与えられる制御信号に応じて、前記トランジスタ対に流れる電流を制御することを特徴とする差動スイッチ駆動回路。
4. 請求項３に記載の差動スイッチ駆動回路において、
   前記バイパス回路は、
   電流経路の一端が、前記差動トランジスタ対の前記共通接続部に接続され、ゲート端子には前記入力端子対に印加される信号の直流入力範囲内の直流電圧が印加されることを特徴とする差動スイッチ駆動回路。
5. 請求項１に記載の差動スイッチ駆動回路において、
   前記トランジスタ対は、
   第１、２、３、４のＭＯＳトランジスタを有し、
   前記第１のＭＯＳトランジスタのゲート端子に正転入力端子が接続されて、ドレイン端子に前記第３のＭＯＳトランジスタのソース端子が接続され、
   前記第２のＭＯＳトランジスタのゲート端子に反転入力端子が接続されて、ドレイン端子に前記第４のＭＯＳトランジスタのソース端子が接続され、
   前記第１及び第２のＭＯＳトランジスタのソース端子が共通接続されて、前記電流源が接続され、
   前記第３のＭＯＳトランジスタのドレイン端子に反転出力端子と第１の負荷素子とが接続され、
   前記第４のＭＯＳトランジスタのドレイン端子に正転出力端子と前記第２の負荷素子とが接続され、
   前記第３のＭＯＳトランジスタのゲート端子には前記正転入力端子の信号よりも遅れて立ち上がる信号を入力し、また、前記第４のＭＯＳトランジスタのゲート端子には前記反転入力端子の信号よりも遅れて立ち上がる信号を入力したことを特徴とする差動スイッチ駆動回路。
6. 請求項５に記載の差動スイッチ駆動回路において、
   前記第３のＭＯＳトランジスタのゲート端子には前記正転・反転入力端子に印加された信号を遅延した正転信号を印加し、
   前記第４のＭＯＳトランジスタのゲート端子には前記正転・反転入力端子に印加された信号を遅延した反転信号を印加したことを特徴とする差動スイッチ駆動回路。
7. 請求項１に記載の差動スイッチ駆動回路において、
   前記トランジスタ対は、
   第１、２、３、４のＭＯＳトランジスタを有し、
   前記第１のＭＯＳトランジスタのゲート端子に正転入力端子が接続されて、ドレイン端子に第３のＭＯＳトランジスタのソース端子が接続され、
   前記第２のＭＯＳトランジスタのゲート端子に反転入力端子が接続されて、ドレイン端子に前記第４のＭＯＳトランジスタのソース端子が接続され、
   前記第１及び第２のＭＯＳトランジスタのソース端子が共通接続されて、前記電流源が接続され、
   前記第３のＭＯＳトランジスタのドレイン端子に反転出力端子と第１の負荷素子とが接続され、
   前記第４のＭＯＳトランジスタのドレイン端子に正転出力端子と第２の負荷素子とが接続され、
   前記第３のＭＯＳトランジスタのゲート端子には前記正転出力端子を介した信号を印加し、また、前記第４のＭＯＳトランジスタのゲート端子には前記反転出力端子を介した信号を印加したことを特徴とする差動スイッチ駆動回路。
8. 請求項１に記載の差動スイッチ駆動回路において、
   前記トランジスタ対は、
   第１、２、３、４、５、６のＭＯＳトランジスタを有し、
   前記第１のＭＯＳトランジスタのゲート端子に正転入力端子が接続されて、ドレイン端子に前記第３及び第５のＭＯＳトランジスタのソース端子が接続され、
   前記第２のＭＯＳトランジスタのゲート端子に反転入力端子が接続されて、ドレイン端子に前記第４及び第６のＭＯＳトランジスタのソース端子が接続され、
   前記第１及び第２のＭＯＳトランジスタのソース端子が共通接続されて、前記電流源が接続され、
   前記第３のＭＯＳトランジスタのドレイン端子に反転出力端子と第１の負荷素子とが接続され、
   前記第４のＭＯＳトランジスタのドレイン端子に正転出力端子と第２の負荷素子とが接続されたことを特徴とする差動スイッチ駆動回路。
9. 請求項８に記載の差動スイッチ駆動回路において、
   前記第５のＭＯＳトランジスタのゲート端子は前記反転入力端子に接続され、また、前記第６のＭＯＳトランジスタのゲート端子は前記正転入力端子に接続されたことを特徴とする差動スイッチ駆動回路。
10. 請求項１に記載の差動スイッチ駆動回路において、
    前記トランジスタ対は、
    第１、２、３、４のＭＯＳトランジスタを有し、
    前記第１のＭＯＳトランジスタのゲート端子に正転入力端子を接続して、前記第２のＭＯＳトランジスタのゲート端子に反転入力端子を接続し、
    前記第１及び第３のＭＯＳトランジスタのソース端子を共通接続し、かつ、ドレイン端子を共通接続し、前記ソース端子には第１の電流源を接続し、前記ドレイン端子には第１の負荷素子と反転出力端子を接続し、
    前記第２及び第４のＭＯＳトランジスタのソース端子を共通接続し、かつ、ドレイン端子を共通接続し、前記ソース端子には第２の電流源を接続し、前記ドレイン端子には第２の負荷素子と正転出力端子を接続し、
    前記第３のＭＯＳトランジスタのゲート端子には、前記正転入力端子に印加される信号よりも遅れて立ち上がる信号を入力し、また、前記第４のＭＯＳトランジスタのゲート端子には、前記反転入力端子に印加される信号よりも遅れて立ち上がる信号を入力したことを特徴とする差動スイッチ駆動回路。
11. 請求項１に記載の差動スイッチ駆動回路において、
    前記トランジスタ対は、
    第１、２、３、４、５、６のＭＯＳトランジスタを有し、
    前記第１のＭＯＳトランジスタのゲート端子に正転入力端子を接続し、前記第２のＭＯＳトランジスタのゲート端子に反転入力端子を接続し、
    前記第１、第３及び第５のＭＯＳトランジスタのソース端子を共通接続し、前記第１及び第３のＭＯＳトランジスタのドレイン端子を共通接続し、前記第１、第３及び第５のＭＯＳトランジスタのソース端子には第１の電流源を接続し、前記第１及び第３のＭＯＳトランジスタのドレイン端子には第１の負荷素子と反転出力端子を接続し、前記第３のＭＯＳトランジスタのゲート端子には、正転出力端子を介した信号を入力し、
    前記第２、第４及び第６のＭＯＳトランジスタのソース端子を共通接続し、前記第２及び第４のＭＯＳトランジスタのドレイン端子を共通接続し、前記第２、第４及び第６のＭＯＳトランジスタのソース端子には第２の電流源を接続し、前記第２及び第４のＭＯＳトランジスタのドレイン端子には第２の負荷素子と前記正転出力端子を接続し、前記第４のＭＯＳトランジスタのゲート端子には、前記反転出力端子を介した信号を入力したことを特徴とする差動スイッチ駆動回路。
12. 電流源に各々の一端が接続された第１と第２のスイッチ素子を備えた差動スイッチ回路を駆動する差動スイッチ駆動回路であって、
    第１の正転信号、第１の反転信号が与えられる第１の入力端子対、第２の正転信号、第２の反転信号が与えられる第２の入力端子対、電流源、前記第１と第２の入力端子対に印加される信号に応じてＮＡＮＤ論理及びＡＮＤ論理の信号が出力される出力端子対並びに前記出力端子対のそれぞれに接続された負荷素子を含む第１のカレントモードロジック回路と、
    第１の正転信号、第１の反転信号が与えられる第１の入力端子対、第２の正転信号、第２の反転信号が与えられる第２の入力端子対、電流源、前記第１と第２の入力端子対に印加される信号に応じてＮＡＮＤ論理及びＡＮＤ論理の信号が出力される出力端子対並びに前記出力端子対のそれぞれに接続された負荷素子を含む第２のカレントモードロジック回路とを有し、
    前記第１のカレントモードロジック回路の前記第２の入力端子対には前記第２のカレントモードロジック回路のＮＡＮＤ論理出力及びＡＮＤ論理出力を入力し、
    前記第２のカレントモードロジック回路の前記第２の入力端子対には前記第１のカレントモードロジック回路のＮＡＮＤ論理出力及びＡＮＤ論理出力を入力し、
    前記第１のカレントモードロジック回路の前記第１の入力端子対と前記第２のカレントモードロジック回路の前記第１の入力端子対にはそれぞれ逆相の差動入力信号を印加し、
    前記第１のカレントモードロジック回路のＮＡＮＤ論理出力端子を反転出力端子とし、前記第２のカレントモードロジック回路のＮＡＮＤ論理出力端子を正転出力端子としたことを特徴とする差動スイッチ駆動回路。
13. 電流源に各々の一端が接続された第１と第２のスイッチ素子を備えた差動スイッチ回路を駆動する差動スイッチ駆動回路であって、
    第１の正転信号、第１の反転信号が与えられる第１の入力端子対、第２の正転信号、第２の反転信号が与えられる第２の入力端子対、電流源、前記第１と第２の入力端子対に印加される信号に応じてＮＯＲ論理及びＯＲ論理の信号が出力される出力端子対並びに前記出力端子対のそれぞれに接続された負荷素子を含む第１のカレントモードロジック回路と、
    第１の正転信号、第１の反転信号が与えられる第１の入力端子対、第２の正転信号、第２の反転信号が与えられる第２の入力端子対、電流源、前記第１と第２の入力端子対に印加される信号に応じてＮＯＲ論理及びＯＲ論理の信号が出力される出力端子対並びに前記出力端子対のそれぞれに接続された負荷素子を含む第２のカレントモードロジック回路とを有し、
    前記第１のカレントモードロジック回路の前記第２の入力端子対には前記第２のカレントモードロジック回路のＮＯＲ論理出力及びＯＲ論理出力を入力し、
    前記第２のカレントモードロジック回路の前記第２の入力端子対には前記第１のカレントモードロジック回路のＮＯＲ論理出力及びＯＲ論理出力を入力し、
    前記第１のカレントモードロジック回路の前記第１の入力端子対と前記第２のカレントモードロジック回路の前記第１の入力端子対にはそれぞれ逆相の差動入力信号を印加し、
    前記第１のカレントモードロジック回路のＮＯＲ論理出力端子を反転出力端子とし、前記第２のカレントモードロジック回路のＮＯＲ論理出力端子を正転出力端子としたことを特徴とする差動スイッチ駆動回路。
14. 請求項１に記載の差動スイッチ駆動回路において、
    前記トランジスタ対の前記出力端子対にそれぞれ、バッファ回路を付加し、前記差動スイッチ回路を駆動することを特徴とする差動スイッチ駆動回路。
15. 請求項１に記載の差動スイッチ駆動回路において、
    前記出力端子対にそれぞれ接続される第１と第２の負荷素子の他端を共通ノードに接続し、更に第３の負荷素子を接続し他端を電力供給端子に接続したことを特徴とする差動スイッチ駆動回路。
16. デジタル信号をデコードするデコード回路と、複数の差動スイッチ回路と、その複数の差動スイッチ回路をそれぞれ駆動する差動スイッチ駆動回路とを有し、複数の差動スイッチ回路で各々選択された電流を加算しアナログ量を出力する電流ステアリング型デジタル・アナログ変換器において、
    各差動スイッチ駆動回路は、前記デコード回路によりデコードされた信号を印加する正転・反転の入力端子と、正転・反転の出力端子と、前記反転・正転の出力端子にそれぞれ接続される第１と第２の負荷素子と、電流源とが接続される電流制御回路とを有し、前記電流制御回路によって前記正転・反転の入力端子に印加される入力信号に応じ、前記２つの負荷素子に流れる電流を制御し、差動スイッチ回路の入力端子対に接続されるそれぞれの差動スイッチ駆動回路の出力電圧が等しくなる点が、出力電圧の直流出力電圧範囲の中間電圧から実質的にシフトしたことを特徴とする電流ステアリング型デジタル・アナログ変換器。
17. 請求項１６記載の電流ステアリング型デジタル・アナログ変換器において、
    前記複数の各差動スイッチ駆動回路は、電流源と、前記デコード回路の出力が入力される正転・反転の入力端子及び正転・反転の出力端子を有して共通接続部を前記電流源に接続したトランジスタ対とを備え、前記正転・反転の出力端子には、前記正転・反転の信号電圧に応じて、それぞれの値が略一定な２値の定常状態と前記２値間を遷移する過渡状態とを有した出力電圧を出力し、前記差動出力電圧の前記定常状態における前記負荷素子に流れる電流値の和が、前記過渡状態における前記負荷素子に流れる電流値の和と異なるように、前記トランジスタ対に流れる電流を制御することを特徴とする電流ステアリング型デジタル・アナログ変換器。

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