JP2600619B2 - 電流モード論理回路 - Google Patents

電流モード論理回路

Info

Publication number
JP2600619B2
JP2600619B2 JP6233491A JP23349194A JP2600619B2 JP 2600619 B2 JP2600619 B2 JP 2600619B2 JP 6233491 A JP6233491 A JP 6233491A JP 23349194 A JP23349194 A JP 23349194A JP 2600619 B2 JP2600619 B2 JP 2600619B2
Authority
JP
Japan
Prior art keywords
circuit
current mode
logic circuit
output line
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP6233491A
Other languages
English (en)
Other versions
JPH0897708A (ja
Inventor
浩一朗 古田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP6233491A priority Critical patent/JP2600619B2/ja
Priority to US08/531,931 priority patent/US5550491A/en
Priority to KR1019950033798A priority patent/KR100286632B1/ko
Priority to DE19536217A priority patent/DE19536217C2/de
Publication of JPH0897708A publication Critical patent/JPH0897708A/ja
Application granted granted Critical
Publication of JP2600619B2 publication Critical patent/JP2600619B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電流モード論理回路に関
し、特に波形整形を行うＭＯＳトランジスタによる電流
モード論理回路に関する。
【０００２】
【従来の技術】従来、この種の電流モード論理回路は、
ＭＯＳトランジスタによる論理回路を低電源電圧かつ高
速で動作させるため用いられている。
【０００３】たとえば、図３は従来の電流モード論理回
路の１例を示す回路図である。 本電流モード論理回路
は、ＭＯＳトランジスタＭ３１およびＭ３２を差動論理
手段対とするインバータ／バッファ回路である。ＭＯＳ
トランジスタＭ３１は、ゲート電極に入力線３１を接続
し、ソース電極を定電流源Ｉ３１に接続し、ドレイン電
極を出力線３０および負荷素子Ｒ３１に接続している。
ＭＯＳトランジスタＭ３２は、ゲート電極に入力線３１
Ｂを接続し、ソース電極を定電流源Ｉ３１に接続し、ド
レイン電極を出力線３０Ｂおよび負荷素子Ｒ３２に接続
している。
【０００４】次に図３を参照して簡単に動作説明する。
たとえば、入力信号およびその反転信号を入力線３１お
よび３１Ｂにそれぞれ入力し入力信号がハイレベルから
ロウレベルに変化した場合、ＭＯＳトランジスタＭ３１
は導通状態から非導通状態になりＭＯＳトランジスタＭ
３２は非導通状態から導通状態となって定電流の通路が
切り替えられ、負荷素子Ｒ３１に電圧降下は発生せず負
荷素子Ｒ３２に電圧降下が発生し、出力線３０の信号は
ハイレベルに変化し出力線３０Ｂの信号はロウレベルに
変化する。
【０００５】また、図４は従来の電流モード論理回路の
他の例を示す回路図である。本電流モード論理回路は、
Ｎ個の入力信号から１個の信号を選択出力する回路であ
る。図３で説明したＭＯＳトランジスタＭ３１およびＭ
３２からなる差動論理手段対の代わりに、Ｎ組の入力線
４１１、４１１Ｂ、４２１、４２１Ｂ、・・・、４Ｎ
１、４Ｎ１Ｂにそれぞれ入力されたＮ組の入力信号およ
びその反転信号を増幅するＮ組のＭＯＳトランジスタＭ
４１１、Ｍ４１２、Ｍ４２１、Ｍ４２２、・・・、Ｍ４
Ｎ１、Ｍ４Ｎ２と、そのＮ組のＭＯＳトランジスタへの
電流供給の有無を選択するＮ個の入力線４１３、４２
３、・・・、４Ｎ３をゲート電極にそれぞれ接続するＮ
個のＭＯＳトランジスタＭ４１３、Ｍ４２３、・・・、
Ｍ４Ｎ３とからなる直並列回路の差動論理手段対を含む
構成になっている。
【０００６】負荷素子Ｒ４１およびＲ４２ならびに定電
流源Ｉ４１は、回路の消費電力が図３の回路の消費電力
と等しく設計されるならば、図３の負荷素子Ｒ３１およ
びＲ３２ならびに定電流源Ｉ３１とそれぞれ同一値とな
る。
【０００７】次に図４を参照して簡単に動作説明する。
たとえば、Ｎ個の入力線４１３、４２３、・・・、４Ｎ
３の中で入力線４１３の信号のみがハイレベルの場合、
ＭＯＳトランジスタＭ４１１およびＭ４１２にのみ電流
供給されるため、入力線４１１および４１１Ｂの信号が
増幅され、出力線４０および４０Ｂに出力される。
【０００８】
【発明が解決しようとする課題】この従来のＭＯＳトラ
ンジスタによる電流モード論理回路では、スイッチング
によるノイズ、電源変動、製造プロセスの変動、などの
理由により信号振幅が小さくなる場合、波形整形するた
めに縦続ゲート段数を増やすなど回路を追加したりゲー
ト単体自身の利得を向上させるためトランジスタ寸法を
大きくする必要があった。このためノイズ、電源変動な
どに強い集積回路を設計する場合、集積機能密度が低く
なるため必要な機能を削減したり、集積回路の面積が増
大しコストアップする傾向があった。
【０００９】したがって、本発明の目的は、集積回路内
で波形整形する回路を利用するとき集積回路の面積増加
が少ない電流モード論理回路を提供することにある。
【００１０】
【課題を解決するための手段】そのため、本発明による
電流モード論理回路は、入力信号またはその反転信号に
より第１の出力線と定電流源との間の導通または非導通
状態を制御する第１の論理手段と、前記入力信号または
その反転信号により第２の出力線と前記定電流源との間
の導通または非導通状態を制御する第２の論理手段とか
らなり、前記第１および第２の論理手段の等価コンダク
タンスが等しく前記入力信号またはその反転信号に応答
して前記第１および第２論理手段の導通または非導通状
態が相補的な論理動作をする差動論理手段対を有する電
流モード論理回路において、前記第２の出力線にゲート
電極を接続し前記第１の出力線にドレイン電極を接続し
前記定電流源にソース電極を接続する第１のＭＯＳトラ
ンジスタと、前記第１の出力線にゲート電極を接続し前
記第２の出力線にドレイン電極を接続し前記定電流源に
ソース電極を接続する第２のＭＯＳトランジスタとから
なる保持トランジスタ対を含み、前記第１および第２の
ＭＯＳトランジスタのコンダクタンスを等しくし前記第
１のＭＯＳトランジスタのコンダクタンスおよび前記第
１の論理手段の等価コンダクタンスの和を一定としてい
る。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１２】図１は、本発明の電流モード論理回路の第
１の実施例を示す回路図である。
【００１３】図１を参照すると、本実施例の電流モード
論理回路は、ＭＯＳトランジスタＭ１１およびＭ１２を
差動論理手段対とするインバータ／バッファ回路であ
り、ＭＯＳトランジスタＭ１１は、ゲート電極に入力線
１１を接続しソース電極を定電流源Ｉ１１に接続しドレ
イン電極を出力線１０および負荷素子Ｒ１１に接続して
いる。ＭＯＳトランジスタＭ１２は、ゲート電極に入力
線１１Ｂを接続しソース電極を定電流源Ｉ１１に接続し
ドレイン電極を出力線１０Ｂおよび負荷素子Ｒ１２に接
続している。
【００１４】さらに、本回路は、ＭＯＳトランジスタＭ
１３およびＭ１４からなる保持トランジスタ対を備えて
いる。ＭＯＳトランジスタＭ１３は、ゲート電極を出力
線１０Ｂに接続しソース電極を定電流源Ｉ１１に接続し
ドレイン電極を出力線１０に接続している。ＭＯＳトラ
ンジスタＭ１４は、ゲート電極を出力線１０に接続しソ
ース電極を定電流源Ｉ１１に接続しドレイン電極を出力
線１０Ｂに接続している。
【００１５】ここで、回路の消費電力を一定とした場
合、ＭＯＳトランジスタＭ１１およびＭ１３のコンダク
タンスの和がＭＯＳトランジスタＭ１２およびＭ１４の
コンダクタンスの和と等しく一定であることを特徴とす
る。
【００１６】その他、定電流源Ｉ１１は、ＭＯＳトラン
ジスタ等の電界効果トランジスタ、バイポーラトランジ
スタ、および、それらと抵抗素子の組み合わせ等で構成
され、負荷素子Ｒ１１およびＲ１２は、拡散層、多結晶
シリコン、トランジスタ等で実現する。
【００１７】次に図１を参照して、本発明の第１の実施
例の電流モード論理回路の動作を説明する。本実施例の
電流モード論理回路は、たとえば、入力信号およびその
反転信号を入力線１１および１１Ｂにそれぞれ入力し入
力信号がハイレベルからロウレベルに変化した場合、Ｍ
ＯＳトランジスタＭ１１は導通状態から非導通状態にな
りＭＯＳトランジスタＭ１２は非導通状態から導通状態
となって定電流の通路が切り替えられ、負荷素子Ｒ１１
に電圧降下は発生せず負荷素子Ｒ１２に電圧降下が発生
し、出力線１０の信号はハイレベルに変化し出力線１０
Ｂの信号はロウレベルに変化する。
【００１８】このとき、保持トランジスタ対のＭＯＳト
ランジスタＭ１３およびＭ１４は、ゲート電極に出力線
１０Ｂおよび出力線１０の信号をそれぞれ入力している
ため、差動論理手段対のＭＯＳトランジスタＭ１１また
はＭ１２より遅れて導通または非導通状態になり、ドレ
イン電極を接続している出力線１０および出力線１０Ｂ
の出力信号の電位変化を加速し、入出力利得を高め、波
形整形することができる。
【００１９】本電流モード論理回路では、消費電力を一
定とすれば、出力線と定電流源との間における差動論理
手段対の等価コンダクタンスおよび保持トランジスタ対
のコンダクタンスの和は一定であり、保持トランジスタ
対のコンダクタンスの割合によって入出力利得を高め波
形整形することができ、保持トランジスタ対の追加によ
る回路面積の増加は少ない。
【００２０】たとえば、図３の従来の電流モード論理回
路と比較して説明すると、回路の消費電力が同一の場
合、負荷素子Ｒ１１およびＲ１２ならびに定電流源Ｉ１
１は図３の負荷素子Ｒ３１およびＲ３２ならびに定電流
源Ｉ３１とそれぞれ同一値であり、ＭＯＳトランジスタ
Ｍ１１およびＭ１３のコンダクタンスの和が図３のＭ３
１のコンダクタンスに等しい。ＭＯＳトランジスタのコ
ンダクタンスはチャネル幅に比例するため、ＭＯＳトラ
ンジスタＭ１１およびＭ１３のトランジスタ面積の和が
図３のＭ３１のトランジスタ面積に等しく、保持トラン
ジスタ対の追加によるトランジスタ面積の増加はない。
【００２１】さらに、本電流モード論理回路では、出力
線と定電流源との間における差動論理手段対の等価コン
ダクタンスに対して保持トランジスタ対のコンダクタン
スを大きくすると入出力特性にヒステリシス特性を得る
ことが出来る。これは、保持トランジスタ対の駆動電流
が差動論理手段対の駆動電流より大きくなり出力電位を
反転させるために大きな入力電圧を必要とするためであ
る。このような構成を用いることにより、回路面積の増
加が少なくノイズ等に強い論理回路を得ることができ
る。一方、図３の従来の電流モード論理回路では、同機
能を実現するため回路のゲート段数を追加する必要があ
りチップ面積を増加させていた。
【００２２】図２は、本発明の電流モード論理回路の第
２の実施例を示す回路図である。
【００２３】図２を参照すると、本実施例の電流モード
論理回路は、Ｎ個の入力信号から１個の信号を選択出力
する回路である。図１で説明したＭＯＳトランジスタＭ
１１およびＭ１２からなる差動論理手段対の代わりに、
Ｎ組の入力線２１１、２１１Ｂ、２２１、２２１Ｂ、・
・・、２Ｎ１、２Ｎ１Ｂにそれぞれ入力されたＮ組の入
力信号およびその反転信号を増幅するＮ組のＭＯＳトラ
ンジスタＭ２１１、Ｍ２１２、Ｍ２２１、Ｍ２２２、・
・・、Ｍ２Ｎ１、Ｍ２Ｎ２と、そのＮ組のＭＯＳトラン
ジスタへの電流供給の有無を選択するＮ個の入力線２１
３、２２３、・・・、２Ｎ３をゲート電極にそれぞれ接
続するＮ個のＭＯＳトランジスタＭ２１３、Ｍ２２３、
・・・、Ｍ２Ｎ３とからなる直並列回路の差動論理手段
対を含む構成になっている。
【００２４】回路の消費電力が図１の回路の消費電力と
等しく設計されるならば、負荷素子Ｒ２１およびＲ２２
ならびに定電流源Ｉ２１は、図１の負荷素子Ｒ１１およ
びＲ１２ならびに定電流源Ｉ１１とそれぞれ同一値とな
る。同様に、ＭＯＳトランジスタＭ２０１およびＭ２０
２からなる保持トランジスタ対は、図１のＭＯＳトラン
ジスタＭ１３およびＭ１４からなる保持トランジスタ対
と同一のコンダクタンスをもつことになる。
【００２５】ここで、回路の消費電力を一定とした場
合、出力線２０と定電流源Ｉ２１との間および出力線２
０Ｂと定電流源Ｉ２１との間におけるＭＯＳトランジス
タＭ２１１、Ｍ２１２、Ｍ２２１、Ｍ２２２、・・・、
Ｍ２Ｎ１、Ｍ２Ｎ２およびＭ２１３、Ｍ２２３、・・
・、Ｍ２Ｎ３からなる直並列回路の差動論理手段対の等
価コンダクタンスおよび保持トランジスタ対のコンダク
タンスの和が一定であることを特徴とする。
【００２６】次に図２を参照して、本発明の第２の実施
例の電流モード論理回路の動作を簡単に説明する。たと
えば、Ｎ個の入力線２１３、２２３、・・・、２Ｎ３の
中で入力線２１３の信号のみがハイレベルの場合、ＭＯ
ＳトランジスタＭ２１１およびＭ２１２にのみ電流供給
されるため、入力線２１１および２１１Ｂの信号が増幅
され、出力線２０および２０Ｂに出力される。このと
き、ＭＯＳトランジスタＭ２０１およびＭ２０２からな
る保持トランジスタ対の動作は、図１のＭ１３およびＭ
１４からなる保持トランジスタ対の動作と同一であり、
図１の本発明の第１の実施例の電流モード論理回路と同
様な効果を発揮する。
【００２７】特に、本実施例のように直並列回路の差動
論理手段対が大きい場合、出力線と定電流源との間にお
ける差動論理手段対の等価コンダクタンスおよび保持ト
ランジスタ対のコンダクタンスの和が一定という条件
は、回路面積上の著しい効果を生み、保持トランジスタ
対を有しない従来回路の単体と比較しても、むしろ、回
路面積を縮小させる効果がある。
【００２８】一般に、ＭＯＳトランジスタを２個直列に
接続しコンダクタンスを一定とすれば、ＭＯＳトランジ
スタのチャネル幅は２倍になりトランジスタ面積は２倍
になるため、図４の従来の電流モード論理回路のように
差動論理手段対のＭＯＳトランジスタが多い場合は全体
に占める差動論理手段対の面積が相対的に大きくなる。
仮に、本実施例の保持トランジスタ対のコンダクタンス
の割合を４０％とすれば、差動論理手段対のコンダクタ
ンスは６０％になる。図４と比較すると、差動論理手段
対の面積が６０％になり、保持トランジスタ対における
トランジスタ２個の４０％分の面積増加に対し、差動論
理手段対における２倍の大きさのトランジスタ３Ｎ個の
４０％分の面積縮小になる。回路全体として面積縮小の
効果が大きい。
【００２９】なお、上述の実施例では、Ｎ個の入力信号
から１個の信号を選択出力する電流モード論理回路を用
いたが、差動論理手段対の直並列回路を設計することに
より、ＮＡＮＤ／ＡＮＤ回路，ＮＯＲ／ＯＲ回路、加算
回路、ラッチ回路、、等の論理を実行する本発明の電流
モード論理回路を実現することができる。また、ＭＯＳ
トランジスタの代りに他の電界効果トランジスタを用い
て本発明を実施することもできる。
【００３０】
【発明の効果】以上説明したように、本発明による電流
モード論理回路は、ＭＯＳトランジスタによる差動論理
手段対をもつ従来の電流モード論理回路に保持トランジ
スタ対を備え、出力線と定電流源との間における差動論
理手段対の等価コンダクタンスおよび保持トランジスタ
対のコンダクタンスの和は一定であるため、保持トラン
ジスタ対のコンダクタンスの割合によって入出力利得を
高め波形整形することができる。
【００３１】また、差動論理手段対の等価コンダクタン
スに対して保持トランジスタ対のコンダクタンスを大き
くすることにより、入出力特性にヒステリシス特性を得
ることができる。
【００３２】さらに、出力線と定電流源との間における
差動論理手段対の等価コンダクタンスおよび保持トラン
ジスタ対のコンダクタンスの和は一定という条件のため
に、回路面積の増加が少なくノイズ等に強い論理回路を
得ることができる。
【００３３】特に、差動論理手段対が大きいほど、回路
面積上の効果が著しく、保持トランジスタ対を有しない
従来回路の単体と比較して、むしろ、回路面積を縮小さ
せる効果がある。
【図面の簡単な説明】
【図１】本発明の電流モード論理回路の第１の実施例を
示す回路図である。
【図２】本発明の電流モード論理回路の第２の実施例を
示す回路図である。
【図３】従来の電流モード論理回路の１例を示す回路図
である。
【図４】従来の電流モード論理回路の他の例を示す回路
図である。
【符号の説明】
Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２、Ｒ
４１、Ｒ４２ 負荷素子 Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ２０１、Ｍ２０
２、Ｍ２１１、Ｍ２１２、Ｍ２２１、Ｍ２２２、Ｍ２Ｎ
１、Ｍ２Ｎ２、Ｍ２１３、Ｍ２２３、Ｍ２Ｎ３、Ｍ３
１、Ｍ３２、Ｍ４１１、Ｍ４１２、Ｍ４２１、Ｍ４２
２、Ｍ４Ｎ１、Ｍ４Ｎ２、Ｍ４１３、Ｍ４２３、Ｍ４Ｎ
３ ＭＯＳトランジスタ Ｉ１１、Ｉ２１、Ｉ３１，Ｉ４１ 定電流源 １０、１０Ｂ、２０、２０Ｂ、３０、３０Ｂ、４０、４
０Ｂ 出力線 １１、１１Ｂ、２１１、２１１Ｂ、２２１、２２１Ｂ、
２Ｎ１、２Ｎ１Ｂ、３１、３１Ｂ、４１１、４１１Ｂ、
４２１、４２１Ｂ、４Ｎ１、４Ｎ１Ｂ、２１３、２２
３、２Ｎ３、４１３、４２３、４Ｎ３ 入力線

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力信号またはその反転信号により第１
    の出力線と定電流源との間の導通または非導通状態を制
    御する第１の論理手段と、前記入力信号またはその反転
    信号により第２の出力線と前記定電流源との間の導通ま
    たは非導通状態を制御する第２の論理手段とからなり、
    前記第１および第２の論理手段の等価コンダクタンスが
    等しく前記入力信号またはその反転信号に応答して前記
    第１および第２論理手段の導通または非導通状態が相補
    的な論理動作をする差動論理手段対を有する電流モード
    論理回路において、 前記第２の出力線にゲート電極を接続し前記第１の出力
    線にドレイン電極を接続し前記定電流源にソース電極を
    接続する第１のＭＯＳトランジスタと、前記第１の出力
    線にゲート電極を接続し前記第２の出力線にドレイン電
    極を接続し前記定電流源にソース電極を接続する第２の
    ＭＯＳトランジスタとからなる保持トランジスタ対を含
    み、前記第１および第２のＭＯＳトランジスタのコンダ
    クタンスを等しくし前記第１のＭＯＳトランジスタのコ
    ンダクタンスおよび前記第１の論理手段の等価コンダク
    タンスの和を一定とすることを特徴とする電流モード論
    理回路。
  2. 【請求項２】 前記第１および第２論理手段が前記入力
    信号またはその反転信号をゲート電極に入力したＭＯＳ
    トランジスタである請求項１記載の電流モード論理回
    路。
  3. 【請求項３】 前記入力信号またはその反転信号が複数
    の入力信号またはその反転信号の組み合わせであり、前
    記第１および第２論理手段が前記複数の入力信号または
    その反転信号をゲート電極にそれぞれ入力した複数のＭ
    ＯＳトランジスタの直並列回路である請求項１記載の電
    流モード論理回路。
JP6233491A 1994-09-28 1994-09-28 電流モード論理回路 Expired - Lifetime JP2600619B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP6233491A JP2600619B2 (ja) 1994-09-28 1994-09-28 電流モード論理回路
US08/531,931 US5550491A (en) 1994-09-28 1995-09-21 Current-mode logic circuit
KR1019950033798A KR100286632B1 (ko) 1994-09-28 1995-09-28 전류 모드 논리 회로
DE19536217A DE19536217C2 (de) 1994-09-28 1995-09-28 Stromgesteuerte Logikschaltung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6233491A JP2600619B2 (ja) 1994-09-28 1994-09-28 電流モード論理回路

Publications (2)

Publication Number Publication Date
JPH0897708A JPH0897708A (ja) 1996-04-12
JP2600619B2 true JP2600619B2 (ja) 1997-04-16

Family

ID=16955851

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6233491A Expired - Lifetime JP2600619B2 (ja) 1994-09-28 1994-09-28 電流モード論理回路

Country Status (4)

Country Link
US (1) US5550491A (ja)
JP (1) JP2600619B2 (ja)
KR (1) KR100286632B1 (ja)
DE (1) DE19536217C2 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5666068A (en) * 1995-11-03 1997-09-09 Vlsi Technology, Inc. GTL input receiver with hysteresis
US5978379A (en) 1997-01-23 1999-11-02 Gadzoox Networks, Inc. Fiber channel learning bridge, learning half bridge, and protocol
US6014041A (en) * 1997-09-26 2000-01-11 Intel Corporation Differential current switch logic gate
US7430171B2 (en) 1998-11-19 2008-09-30 Broadcom Corporation Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost
US6794907B2 (en) * 2000-09-15 2004-09-21 Broadcom Corporation Low jitter high speed CMOS to CML clock converter
US7239636B2 (en) 2001-07-23 2007-07-03 Broadcom Corporation Multiple virtual channels for use in network devices
US7295555B2 (en) 2002-03-08 2007-11-13 Broadcom Corporation System and method for identifying upper layer protocol message boundaries
US7346701B2 (en) 2002-08-30 2008-03-18 Broadcom Corporation System and method for TCP offload
US7934021B2 (en) 2002-08-29 2011-04-26 Broadcom Corporation System and method for network interfacing
US7411959B2 (en) 2002-08-30 2008-08-12 Broadcom Corporation System and method for handling out-of-order frames
US7313623B2 (en) 2002-08-30 2007-12-25 Broadcom Corporation System and method for TCP/IP offload independent of bandwidth delay product
US8180928B2 (en) 2002-08-30 2012-05-15 Broadcom Corporation Method and system for supporting read operations with CRC for iSCSI and iSCSI chimney
US20040145389A1 (en) * 2003-01-28 2004-07-29 Taiwan Semiconductor Manufacturing Company High speed current mode NOR logic circuit
JP5025171B2 (ja) * 2005-09-29 2012-09-12 エスケーハイニックス株式会社 差動増幅装置
JPWO2012176250A1 (ja) * 2011-06-23 2015-02-23 パナソニック株式会社 差動スイッチ駆動回路及び電流ステアリング型デジタル・アナログ変換器
JP2017005581A (ja) * 2015-06-12 2017-01-05 ザインエレクトロニクス株式会社 信号伝達回路及び発振回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4041333A (en) * 1975-12-15 1977-08-09 Intel Corporation High speed input buffer circuit
US4570084A (en) * 1983-11-21 1986-02-11 International Business Machines Corporation Clocked differential cascode voltage switch logic systems
FR2594610A1 (fr) * 1986-02-18 1987-08-21 Labo Electronique Physique Dispositif semiconducteur du type reseau de portes prediffuse pour circuits a la demande
DE3729925A1 (de) * 1987-09-07 1989-03-23 Siemens Ag Pegelumsetzschaltung
US4924116A (en) * 1988-01-19 1990-05-08 Honeywell Inc. Feedback source coupled FET logic
JPH0727717B2 (ja) * 1988-07-13 1995-03-29 株式会社東芝 センス回路
US5149992A (en) * 1991-04-30 1992-09-22 The State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University MOS folded source-coupled logic

Also Published As

Publication number Publication date
JPH0897708A (ja) 1996-04-12
US5550491A (en) 1996-08-27
DE19536217A1 (de) 1996-04-11
KR960010420A (ko) 1996-04-20
KR100286632B1 (ko) 2001-04-16
DE19536217C2 (de) 1997-07-24

Similar Documents

Publication Publication Date Title
JP2600619B2 (ja) 電流モード論理回路
KR100381987B1 (ko) 가변임피던스출력버퍼
US6531892B2 (en) Bias voltage generator usable with circuit for producing low-voltage differential signals
EP0774836B1 (en) Latch circuit for receiving small amplitude signals
JP3682857B2 (ja) レベルシフティングパスゲート
US4091293A (en) Majority decision logic circuit
US5548229A (en) Tri-state output buffer circuit
US6573758B2 (en) Fast, symmetrical XOR/XNOR gate
US5498980A (en) Ternary/binary converter circuit
JP2839368B2 (ja) 高速相補形電界効果トランジスタ論理回路
JP3672061B2 (ja) 半導体装置
US5945848A (en) Effectively differential, multiple input OR/NOR gate architecture
JPH01300714A (ja) 負荷電流制御型論理回路
US5446321A (en) BICMOS tri-state circuit with full output voltage swing
JP2682783B2 (ja) Ｂｉ−ｆｅｔロジック回路
US5534794A (en) Selectable logic output stage
US4977338A (en) High speed bipolar-MOS logic circuit including a series coupled arrangement of a bipolar transistor and a logic block having a MOSFET
US7023255B1 (en) Latch with data jitter free clock load
US5182472A (en) Logic circuit with bipolar CMOS configuration
JPH05110396A (ja) 信号遅延回路
US6198306B1 (en) CMOS waveshaping buffer
JP3128661B2 (ja) 高分解能タイミング調整回路
US20060022702A1 (en) Interface circuit and constituting method thereof
JPH0738420A (ja) 多値論理回路
JPH11205103A (ja) 遅延回路

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19961119

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080129

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090129

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100129

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110129

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110129

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120129

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130129

Year of fee payment: 16

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130129

Year of fee payment: 16

EXPY Cancellation because of completion of term