JP2839368B2 - 高速相補形電界効果トランジスタ論理回路 - Google Patents
高速相補形電界効果トランジスタ論理回路Info
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- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
- H03K19/09482—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors using a combination of enhancement and depletion transistors
- H03K19/09485—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors using a combination of enhancement and depletion transistors with active depletion transistors
Description
【発明の詳細な説明】 本発明の分野 本発明は、集積回路中に使用され得る種類のディジタ
ル論理回路に関するもので、更に詳しく云えば、高速、
高密度、低電力の相補形電界効果トランジスタ論理回路
に関する。
ル論理回路に関するもので、更に詳しく云えば、高速、
高密度、低電力の相補形電界効果トランジスタ論理回路
に関する。
本発明の背景 相補形電界効果トランジスタ（FET）論理回路、及び
特に相補形金属酸化物半導体（CMOS）論理回路は、高密
度集積回路ロジックに対し近来益々普及して来ており、
それには種々の理由があるが、とりわけその高密度と低
電力消費の故である。典型的なCMOS論理ゲートが、タケ
モトによる米国特許第3,911,289号「MOS形半導体ICデバ
イス（MOS Type Semiconductor IC Device）」の図１に
示されている。CMOS論理ゲートは典型的に、多数の並列
に接続された第１導電形のFETを持つ駆動段階と、同じ
く多数の直列に接続された反対の導電形のFETを持つ負
荷段階とを持っている。各論理信号入力は、１対のトラ
ンジスタ、すなわち一つは駆動トランジスタでもう一つ
は負荷トランジスタに、同時に与えられる。
特に相補形金属酸化物半導体（CMOS）論理回路は、高密
度集積回路ロジックに対し近来益々普及して来ており、
それには種々の理由があるが、とりわけその高密度と低
電力消費の故である。典型的なCMOS論理ゲートが、タケ
モトによる米国特許第3,911,289号「MOS形半導体ICデバ
イス（MOS Type Semiconductor IC Device）」の図１に
示されている。CMOS論理ゲートは典型的に、多数の並列
に接続された第１導電形のFETを持つ駆動段階と、同じ
く多数の直列に接続された反対の導電形のFETを持つ負
荷段階とを持っている。各論理信号入力は、１対のトラ
ンジスタ、すなわち一つは駆動トランジスタでもう一つ
は負荷トランジスタに、同時に与えられる。
不都合なことには、在来形のCMOS論理ゲート中に直列
に接続された負荷トランジスタは、トグル・レートすな
わちゲートのスイッチング速度を減少させ、またゲート
に適用され得る入力（「ファン・イン（fan−in）」と
呼ばれるもの）の数をも減少させる。これらの問題点を
克服するために、「全並列（all parallel）」CMOS論理
ゲート設計が既に提案されている。例えば、上述の米国
特許第3,911,289号の図3Aは１つの全並列論理ゲートを
開示しており、該全並列論理ゲートでは直列負荷トラン
ジスタが、MOSトランジスタ又は抵抗であり得る１番目
の負荷と、駆動段階のトランジスタとは反対の導電形の
MOSトランジスタを含む２番目の負荷とで置き換えられ
ている。該１番目と２番目の負荷は並列に接続されてい
る。相補形MOSインバータもまた、駆動段階の出力と電
圧源との間に設けられる。類似の構造が、吉田による特
開昭第60−236,322号「MOSトランジスタ回路」に開示さ
れている。
に接続された負荷トランジスタは、トグル・レートすな
わちゲートのスイッチング速度を減少させ、またゲート
に適用され得る入力（「ファン・イン（fan−in）」と
呼ばれるもの）の数をも減少させる。これらの問題点を
克服するために、「全並列（all parallel）」CMOS論理
ゲート設計が既に提案されている。例えば、上述の米国
特許第3,911,289号の図3Aは１つの全並列論理ゲートを
開示しており、該全並列論理ゲートでは直列負荷トラン
ジスタが、MOSトランジスタ又は抵抗であり得る１番目
の負荷と、駆動段階のトランジスタとは反対の導電形の
MOSトランジスタを含む２番目の負荷とで置き換えられ
ている。該１番目と２番目の負荷は並列に接続されてい
る。相補形MOSインバータもまた、駆動段階の出力と電
圧源との間に設けられる。類似の構造が、吉田による特
開昭第60−236,322号「MOSトランジスタ回路」に開示さ
れている。
従来技術の「全並列」FETトランジスタ論理回路は、
基本的CMOS論理ゲートに若干の改良を加えてはいるが、
性能の改良は２つの要因のうちの１つについてなされた
に過ぎない。更にまた、分離した「プル・アップ（pull
−up）」回路は、入力信号に応じてゲートの出力電圧を
上げることが必要である。抵抗又は付加したトランジス
タの形をとるこれらのプル・アップ回路は、論理ゲート
の回路の複雑さを上乗せし、またそれに対する電力消費
も増加させる。
基本的CMOS論理ゲートに若干の改良を加えてはいるが、
性能の改良は２つの要因のうちの１つについてなされた
に過ぎない。更にまた、分離した「プル・アップ（pull
−up）」回路は、入力信号に応じてゲートの出力電圧を
上げることが必要である。抵抗又は付加したトランジス
タの形をとるこれらのプル・アップ回路は、論理ゲート
の回路の複雑さを上乗せし、またそれに対する電力消費
も増加させる。
全並列FETロジックの応答を、余分なプル・アップ電
力を必要とすることなしに改良しようとする試みは、既
になされている。例えば、ショウジによる米国特許第4,
649,296号「総合CMOSスタティック論理ゲート（Synthet
ic CMOS Static Logic Gates）」を参照されたい。しか
し、ショウジの特許に示されているように、１ゲート当
たり多数のデバイスを用いる高度に複雑な回路が必要と
されるので、CMOSロジックの高密度という利点が打ち消
されてしまう。プル・アップ回路の改良の別の試みもな
されている。例えば、カニンストラ他（Canninstra et
al.）による米国特許第4,053,792号「低電力相補形電界
効果トランジスタ（CFET）論理回路（Low Power Comple
mentary Field Effect Transistor（CFET）Logic Circu
it）」を参照されたい。そこでは受動的な抵抗の代わり
に能動的なプル・アップ・デバイスが用いられている。
しかし、このデバイスは直列負荷トランジスタを持つの
で、「全並列ロジック」というアプローチの利点が打ち
消される。
力を必要とすることなしに改良しようとする試みは、既
になされている。例えば、ショウジによる米国特許第4,
649,296号「総合CMOSスタティック論理ゲート（Synthet
ic CMOS Static Logic Gates）」を参照されたい。しか
し、ショウジの特許に示されているように、１ゲート当
たり多数のデバイスを用いる高度に複雑な回路が必要と
されるので、CMOSロジックの高密度という利点が打ち消
されてしまう。プル・アップ回路の改良の別の試みもな
されている。例えば、カニンストラ他（Canninstra et
al.）による米国特許第4,053,792号「低電力相補形電界
効果トランジスタ（CFET）論理回路（Low Power Comple
mentary Field Effect Transistor（CFET）Logic Circu
it）」を参照されたい。そこでは受動的な抵抗の代わり
に能動的なプル・アップ・デバイスが用いられている。
しかし、このデバイスは直列負荷トランジスタを持つの
で、「全並列ロジック」というアプローチの利点が打ち
消される。
米国特許第4,390,988号は、共通出力37と複数の論理
信号入力X1,X2,及びXMとの間に接続される複数の駆動段
階FETである25,27,及び29を持つマルチプレクサーを開
示している。また、“IBM Technical Disclosure Bulle
tin"誌Vol.28,No.6,1985年11月号の第2576〜2577頁に、
単一端カスコード電圧スイッチ（CVS）で使用するT3及
びT4における相補形インバータが記載されている。
信号入力X1,X2,及びXMとの間に接続される複数の駆動段
階FETである25,27,及び29を持つマルチプレクサーを開
示している。また、“IBM Technical Disclosure Bulle
tin"誌Vol.28,No.6,1985年11月号の第2576〜2577頁に、
単一端カスコード電圧スイッチ（CVS）で使用するT3及
びT4における相補形インバータが記載されている。
発明の概要 それ故に、本発明の目的は、高速、高密度、低電力消
費のFET論理回路を提供することである。
費のFET論理回路を提供することである。
本発明のもう１つの目的は、全並列FET論理回路を提
供することである。
供することである。
本発明の更にもう１つの目的は、電力を多く消費する
プル・アップ回路を必要としないFET論理回路を提供す
ることである。
プル・アップ回路を必要としないFET論理回路を提供す
ることである。
論理入力信号を受信するため少なくとも１つの制御電
極を持つ少なくとも１つの第１導電形のFETを含んでい
る駆動段階を有するFET論理回路により、これらの目的
及びその他の目的は本発明に従って適えられる。駆動段
階のFETは、共通出力と１番目の電位レベルとの間に接
続される。また、第２導電形の負荷FETが設けられ、
「反転したドライブ・フォロワ」配置中の２番目の電位
と共通出力との間に接続される。１番目の電位レベルと
２番目の電位レベルとの間に直列に接続された第１導電
形のFETと第２導電形のFETを有する相補形FETインバー
タも設けられ、この相補形インバータの出力は負荷FET
の制御電極に接続される。
極を持つ少なくとも１つの第１導電形のFETを含んでい
る駆動段階を有するFET論理回路により、これらの目的
及びその他の目的は本発明に従って適えられる。駆動段
階のFETは、共通出力と１番目の電位レベルとの間に接
続される。また、第２導電形の負荷FETが設けられ、
「反転したドライブ・フォロワ」配置中の２番目の電位
と共通出力との間に接続される。１番目の電位レベルと
２番目の電位レベルとの間に直列に接続された第１導電
形のFETと第２導電形のFETを有する相補形FETインバー
タも設けられ、この相補形インバータの出力は負荷FET
の制御電極に接続される。
本発明によれば、この相補形FETインバータの電圧転
移機能は、在来形の対称相補形インバータの設計とは違
って故意に歪めてある。更に詳しく云えば、上記第１導
電形のインバータFETの、キャリアの可動性とチャネル
の幅の長さに対する比との積を、上記第２導電形のイン
バータFETの、キャリアの可動性とチャネルの幅の長さ
に対する比との積よりも十分に大きくして、それによ
り、上記１番目及び２番目の電位レベルに関して対称転
移機能からは逸脱しているところの、上記相補形FETイ
ンバータに対する電圧転移機能を達成する。好適実施例
では、この差は４という因数である。
移機能は、在来形の対称相補形インバータの設計とは違
って故意に歪めてある。更に詳しく云えば、上記第１導
電形のインバータFETの、キャリアの可動性とチャネル
の幅の長さに対する比との積を、上記第２導電形のイン
バータFETの、キャリアの可動性とチャネルの幅の長さ
に対する比との積よりも十分に大きくして、それによ
り、上記１番目及び２番目の電位レベルに関して対称転
移機能からは逸脱しているところの、上記相補形FETイ
ンバータに対する電圧転移機能を達成する。好適実施例
では、この差は４という因数である。
本発明の相補形インバータの電圧転移関数を歪めるこ
とによって、論理ゲートに対する電圧リフト・オフ間隔
が劇的に減少し、それによりゲートの速度は改善され
る。更にまた、もし反転したドレイン・フォロワが消耗
モードFETであるならば、余分なプル・アップ・トラン
ジスタ又は抵抗は必要でなくなる。消耗モードFETは、
スナップ・オフを制御するため支持電流を給することに
より全体リフト・オフ機能を具備する。それによって電
力消費は減少するが、高速度と少ないデバイス数とは確
保される。論理和（OR）回路及び論理積（AND）回路を
設けることもできる。
とによって、論理ゲートに対する電圧リフト・オフ間隔
が劇的に減少し、それによりゲートの速度は改善され
る。更にまた、もし反転したドレイン・フォロワが消耗
モードFETであるならば、余分なプル・アップ・トラン
ジスタ又は抵抗は必要でなくなる。消耗モードFETは、
スナップ・オフを制御するため支持電流を給することに
より全体リフト・オフ機能を具備する。それによって電
力消費は減少するが、高速度と少ないデバイス数とは確
保される。論理和（OR）回路及び論理積（AND）回路を
設けることもできる。
本発明のもう１つの実施例によれば、第２導電形の２
番目の負荷FETを設けることもでき、これは２番目の電
位レベルと共通出力との間に接続され、また該２番目の
負荷の制御電極は駆動段階FETの制御電極のいずれか１
つに接続されている。２番目の負荷FETは、適切な制御
電極が活動状態の時にはリフト・オフ電流のみを給し、
それは休止状態の電力消費を最小にするが、スイッチン
グ速度は増大する。エンハンスメント・モードのトラン
ジスタを使用するのが好適である。
番目の負荷FETを設けることもでき、これは２番目の電
位レベルと共通出力との間に接続され、また該２番目の
負荷の制御電極は駆動段階FETの制御電極のいずれか１
つに接続されている。２番目の負荷FETは、適切な制御
電極が活動状態の時にはリフト・オフ電流のみを給し、
それは休止状態の電力消費を最小にするが、スイッチン
グ速度は増大する。エンハンスメント・モードのトラン
ジスタを使用するのが好適である。
本発明の更にもう１つの実施例によれば、２番目の相
補形FETインバータが設けられ、そこでは電圧転移関数
は対称形すなわち歪められないで維持している。この２
番目のインバータは１番目のインバータと並列に接続さ
れて、該２番目のインバータの出力は２番目の負荷FET
の制御電極に、またその入力は１番目の負荷FETの制御
電極に接続される。２番目のインバータを用いること
は、論理ゲートに対して相補出力（すなわち否定論理積
−NAND−及び否定論理和−NOR−）をも供給する。
補形FETインバータが設けられ、そこでは電圧転移関数
は対称形すなわち歪められないで維持している。この２
番目のインバータは１番目のインバータと並列に接続さ
れて、該２番目のインバータの出力は２番目の負荷FET
の制御電極に、またその入力は１番目の負荷FETの制御
電極に接続される。２番目のインバータを用いること
は、論理ゲートに対して相補出力（すなわち否定論理積
−NAND−及び否定論理和−NOR−）をも供給する。
２番目の負荷FETは多重ゲートFETを有することがで
き、該多重ゲートFETのゲート電極のそれぞれ１つは駆
動段階FETの制御電極のそれぞれ１つに接続している。
この実施例では、直列多重ゲート負荷FETのためにスイ
ッチング速度は些か遅くなるけれども、本来的に消費電
力が０となる。多重ゲートFETとFETの直列並列配置との
いずれか一方又は双方もまた、駆動段階のトランジスタ
の少なくとも１つに代替することができ、それにより複
雑な論理関数を実行する「マトリクス論理」回路が設け
られる。
き、該多重ゲートFETのゲート電極のそれぞれ１つは駆
動段階FETの制御電極のそれぞれ１つに接続している。
この実施例では、直列多重ゲート負荷FETのためにスイ
ッチング速度は些か遅くなるけれども、本来的に消費電
力が０となる。多重ゲートFETとFETの直列並列配置との
いずれか一方又は双方もまた、駆動段階のトランジスタ
の少なくとも１つに代替することができ、それにより複
雑な論理関数を実行する「マトリクス論理」回路が設け
られる。
図面の簡単な説明 図１は、本発明によるFET論理和回路の概略回路図で
ある。
ある。
図２は、本発明によるFET論理積回路の概略回路図で
ある。
ある。
図３は、本発明によるFET論理和回路の一つの代替実
施例の概略回路図である。
施例の概略回路図である。
図４は、本発明によるFET論理和回路のもう一つの代
替実施例の概略回路図である。
替実施例の概略回路図である。
図５は、本発明のFET論理和回路の更にもう一つの代
替実施例の概略回路図である。
替実施例の概略回路図である。
図６は、本発明によるFETマトリクス論理回路の概略
回路図である。
回路図である。
図７は、本発明によるFETマトリクス論理回路の一つ
の代替実施例の概略回路図である。
の代替実施例の概略回路図である。
図8A−図8Bは、本発明による相補形FETインバータの
転移関数を説明する図である。
転移関数を説明する図である。
図９は、本発明による反転したドレイン・フォロワ負
荷トランジスタの電流電圧転移関数を説明する図であ
る。
荷トランジスタの電流電圧転移関数を説明する図であ
る。
図10は、本発明のFET論理回路に対するスイッチング
・ダイアグラムを説明する図である。
・ダイアグラムを説明する図である。
図11は、本発明のFET論理回路の、支持電流の特性及
び反転したドレイン・フォロワ負荷トランジスタの電流
特性の重畳を説明する図である。
び反転したドレイン・フォロワ負荷トランジスタの電流
特性の重畳を説明する図である。
本発明の詳細な説明 本発明は、付随する図面を参照し、以下にもっと十分
に記述されるであろう、そしてその図面の中には発明の
好適な実施例が示されている。しかしながら、この発明
は、多くの異なった形で具体化されるかも知れない、そ
してここに述べる実施例に限定されると解釈されるべき
でない；むしろ、この実施例は、この発表が詳細かつ完
全であり、その技術の当業者に発明の範囲を伝えるつも
りであるように準備される。同じ番号がずっと同じエレ
メントに付される。
に記述されるであろう、そしてその図面の中には発明の
好適な実施例が示されている。しかしながら、この発明
は、多くの異なった形で具体化されるかも知れない、そ
してここに述べる実施例に限定されると解釈されるべき
でない；むしろ、この実施例は、この発表が詳細かつ完
全であり、その技術の当業者に発明の範囲を伝えるつも
りであるように準備される。同じ番号がずっと同じエレ
メントに付される。
図１に従うFET論理和合回路10が、以下に記述され
る。図１のその回路は、複数のＮ形FET11a−11nで構成
する駆動段階を包含する。駆動段階FET11の各々は、受
信論理入力信号のための制御電極12a−12nを包含する。
駆動段階FET11（複数）は大地電位と共通出力16の間に
並列に接続される。駆動段階FET（複数）は、制御電極1
2a−12nの電位が大地電位に近づいたときに、被誘導チ
ャンネルを持つエンハンスメント形FETであることがむ
しろ望ましい。Ｐ形負荷FET13は電力供給電位Vddと共通
出力16の間で、反転したドレイン・フォロワ配置に接続
される。論理ゲート10もまた、Ｐ形トランジスタ14aと
Ｎ形トランジスタ14bを包含している相補形FETインバー
タ14を包含する。本発明によれば、トランジスタ14aと1
4bの設計パラメータはゆがんだ相補形インバータ電圧移
送機能が作られるようにゆがまされる。このゆがまされ
た電圧転移関数は、以下に詳細に記述されるであろう様
に、劇的に、リフト・オフ間隔を減少する、そして別の
プル・アップ・トランジスタの必要を除去する。相補形
FETインバータ14もまた「カップリング・インバータ」
の様にいるかも知れない。
る。図１のその回路は、複数のＮ形FET11a−11nで構成
する駆動段階を包含する。駆動段階FET11の各々は、受
信論理入力信号のための制御電極12a−12nを包含する。
駆動段階FET11（複数）は大地電位と共通出力16の間に
並列に接続される。駆動段階FET（複数）は、制御電極1
2a−12nの電位が大地電位に近づいたときに、被誘導チ
ャンネルを持つエンハンスメント形FETであることがむ
しろ望ましい。Ｐ形負荷FET13は電力供給電位Vddと共通
出力16の間で、反転したドレイン・フォロワ配置に接続
される。論理ゲート10もまた、Ｐ形トランジスタ14aと
Ｎ形トランジスタ14bを包含している相補形FETインバー
タ14を包含する。本発明によれば、トランジスタ14aと1
4bの設計パラメータはゆがんだ相補形インバータ電圧移
送機能が作られるようにゆがまされる。このゆがまされ
た電圧転移関数は、以下に詳細に記述されるであろう様
に、劇的に、リフト・オフ間隔を減少する、そして別の
プル・アップ・トランジスタの必要を除去する。相補形
FETインバータ14もまた「カップリング・インバータ」
の様にいるかも知れない。
なお、図１を参照して、相補形FETインバータ14は、
論理ゲート10の出力である相補形インバータ14の出力17
を伴って、Vddと地気の間に連続的に接続される。出力1
7もまた反転したドレイン・フォロワ負荷トランジスタ1
3のゲート13aに接続される。相補形インバータのゲート
15aと15bもまた共通出力16に接続される。
論理ゲート10の出力である相補形インバータ14の出力17
を伴って、Vddと地気の間に連続的に接続される。出力1
7もまた反転したドレイン・フォロワ負荷トランジスタ1
3のゲート13aに接続される。相補形インバータのゲート
15aと15bもまた共通出力16に接続される。
本発明によれば、FET14bのキャリヤの可動性と、チャ
ネル幅と長さとの比との積は、そのタイプのFET14aのキ
ャリヤの可動性と、幅と長さとの比との積よりも、相当
により大きく作られる。換言すれば、μはキャリヤ移動
度、Ｚはチャネル幅、Ｌは夫々トランジスタ14aおよび1
4bのチャネルの長さであるとすれば、μ14bZ14b/L14b＞
＞μ14aZ14a/L14aである。カップリング・インバータ14
の電圧転移関数を故意にゆがめることにより、500MHzあ
るいはより大きなスイッチング速度を得ることができ
る、そしてそれは、たとえば設計が前述の米国特許第3,
911,289号の中に明らかにされた、従来技術の全並列論
理設計よりも５倍あるいはそれ以上の率である。ゆがめ
られた相補形インバータ設計もまた、電力の浪費を増や
しそしてFET論理回路のスイッチング速度を減らすとこ
ろのリフト・オフ電流の必要を劇的に最小にする。
ネル幅と長さとの比との積は、そのタイプのFET14aのキ
ャリヤの可動性と、幅と長さとの比との積よりも、相当
により大きく作られる。換言すれば、μはキャリヤ移動
度、Ｚはチャネル幅、Ｌは夫々トランジスタ14aおよび1
4bのチャネルの長さであるとすれば、μ14bZ14b/L14b＞
＞μ14aZ14a/L14aである。カップリング・インバータ14
の電圧転移関数を故意にゆがめることにより、500MHzあ
るいはより大きなスイッチング速度を得ることができ
る、そしてそれは、たとえば設計が前述の米国特許第3,
911,289号の中に明らかにされた、従来技術の全並列論
理設計よりも５倍あるいはそれ以上の率である。ゆがめ
られた相補形インバータ設計もまた、電力の浪費を増や
しそしてFET論理回路のスイッチング速度を減らすとこ
ろのリフト・オフ電流の必要を劇的に最小にする。
次に図２に言及する、本発明によるFET論理積回路が
示される。図２の回路は、Ｎ形デバイスとＰ形デバイス
が交換され、地気がVddとなり及びその逆となることを
除いて、図１の回路と全く同じであることが見られるで
あろう。その技術の当業者によく知られているように、
Ｎ形チャンネル・トランジスタは、動作可能な論理レベ
ルで電流がながされ、動作不可能な論理レベルで電流が
閉ざされる、ところが一方Ｐ形チャネル・トランジスタ
は動作可能な論理レベルで電流がとざされ、動作不可能
な論理レベルで電流が流される。それ故に、図２の回路
は論理積機能を用意する。図１の関係の中で記述した、
トランジスタ14aおよび14bのゆがめられたインバーター
設計もまた図２の論理積回路の中に用意される。
示される。図２の回路は、Ｎ形デバイスとＰ形デバイス
が交換され、地気がVddとなり及びその逆となることを
除いて、図１の回路と全く同じであることが見られるで
あろう。その技術の当業者によく知られているように、
Ｎ形チャンネル・トランジスタは、動作可能な論理レベ
ルで電流がながされ、動作不可能な論理レベルで電流が
閉ざされる、ところが一方Ｐ形チャネル・トランジスタ
は動作可能な論理レベルで電流がとざされ、動作不可能
な論理レベルで電流が流される。それ故に、図２の回路
は論理積機能を用意する。図１の関係の中で記述した、
トランジスタ14aおよび14bのゆがめられたインバーター
設計もまた図２の論理積回路の中に用意される。
次に図３に言及する、本発明による論理和回路の代替
実施例が示される。図３ないし図７の回路の各々は、Ｎ
形デバイスとＰ形デバイス、および電圧端子を交換する
ことによって、論理積形状の中に用意され得る、という
ことはその技術の当業者によって認められるであろう。
図３の回路は、負荷のリフト・オフ・トランジスタ18が
用意されることを除いて図１の回路と全く同じである、
そしてそれのゲート18aは駆動段階FET（複数）のゲート
12の一つに接続される。図３の中で、ゲート18aはゲー
ト12bに接続されることが示される。本発明によれば、
リフト・オフ・トランジスタ18は、論理回路のスイッチ
ング速度が増加している間、接続された論理ゲート12b
が論理積ゲートのために開き論理和ゲートのために閉じ
る間、そして単にその間だけ、活性化され、それにより
無駄な電力の浪費を最小にしている。
実施例が示される。図３ないし図７の回路の各々は、Ｎ
形デバイスとＰ形デバイス、および電圧端子を交換する
ことによって、論理積形状の中に用意され得る、という
ことはその技術の当業者によって認められるであろう。
図３の回路は、負荷のリフト・オフ・トランジスタ18が
用意されることを除いて図１の回路と全く同じである、
そしてそれのゲート18aは駆動段階FET（複数）のゲート
12の一つに接続される。図３の中で、ゲート18aはゲー
ト12bに接続されることが示される。本発明によれば、
リフト・オフ・トランジスタ18は、論理回路のスイッチ
ング速度が増加している間、接続された論理ゲート12b
が論理積ゲートのために開き論理和ゲートのために閉じ
る間、そして単にその間だけ、活性化され、それにより
無駄な電力の浪費を最小にしている。
次に図４に言及する、論理和回路のもう１つの代替実
施例が用意される。この回路は、第二のカップリング・
インバータ19と２番目の負荷トランジスタ21が用意され
ることを除いて、図１の回路と全く同じである。カップ
リング・インバータ19はＰ形トランジスタ19aとＮ形ト
ランジスタ19bより成る、そしてそれのゲート20aと20b
は反転したドレイン・フォロワ13のゲート13aにつなが
れる。２番目のカップリング・インバータ19の出力22
は、それ自身が電力空電圧Vddと共通出力16との間に接
続されるところの２番目の反転したドレイン・フォロワ
21に接続される。それ故に、論理ゲート10のために相補
出力22が用意される。本発明によれば、インバータ19の
電圧転移関数は、ゆがまされない；即ち、トランジスタ
設計パラメータは、そのために電圧転移関数が計画的に
ゆがまされるカップリング・インバータ14と対比する
と、実質的に類似している。
施例が用意される。この回路は、第二のカップリング・
インバータ19と２番目の負荷トランジスタ21が用意され
ることを除いて、図１の回路と全く同じである。カップ
リング・インバータ19はＰ形トランジスタ19aとＮ形ト
ランジスタ19bより成る、そしてそれのゲート20aと20b
は反転したドレイン・フォロワ13のゲート13aにつなが
れる。２番目のカップリング・インバータ19の出力22
は、それ自身が電力空電圧Vddと共通出力16との間に接
続されるところの２番目の反転したドレイン・フォロワ
21に接続される。それ故に、論理ゲート10のために相補
出力22が用意される。本発明によれば、インバータ19の
電圧転移関数は、ゆがまされない；即ち、トランジスタ
設計パラメータは、そのために電圧転移関数が計画的に
ゆがまされるカップリング・インバータ14と対比する
と、実質的に類似している。
次に図５に言及する、ハイブリッド論理回路は、多重
ゲート・リフト・オフ・トランジスタ23が準備されるこ
とを除いて、図３と全く同じであることが例証される。
好適実施例の中では、多重ゲート・リフト・オフ・トラ
ンジスタ23は、1991年１月８日に登録された米国特許第
4,984,043号及び1991年２月５日に登録された米国特許
第4,990,974号の２件の、いずれも題名が“Fermi Thres
hold Field Effect Transistor"という米国特許に開示
されているように、フェルミFETである。これらの開示
は参照文献として茲に引用される。上記米国特許第4,99
0,974号で説明されているように、多ゲート・フェルミF
ETは、高速、高密度デバイスを用意するために、接触金
属の必要のない拡散レールを設けることができる。多ゲ
ート・フェルミFETトランジスタ23のゲート23a−23nは
駆動段階トランジスタ11a−11nの夫々のゲート12a−12n
に接続される。多重ゲート・フェルミFET23のソースと
ドレインは電力供給Vddと共通出力16の間に接続され
る。連続的なフェルミFETは、連続的なゲート構造がリ
フト・オフ電流を低くするので、デバイスのスイッチン
グ速度をわずかに低下させる。しかしながら、連続的な
フェルミFET23の中のリフト・オフ電流はゲート23a−23
nのすべてが閉じられたときだけ流れるので、すべての
無駄な電力浪費は除かれる。それ故に、全電力の消費
は、わずかな速度の不利益で、大いに縮小される。図５
の「混成（hybrid）」並列論理は、それにより、高いス
イッチング・レートを維持する間、コンポネント費用の
余り多くない増加で、すべての無駄な直流電力を除去す
る。
ゲート・リフト・オフ・トランジスタ23が準備されるこ
とを除いて、図３と全く同じであることが例証される。
好適実施例の中では、多重ゲート・リフト・オフ・トラ
ンジスタ23は、1991年１月８日に登録された米国特許第
4,984,043号及び1991年２月５日に登録された米国特許
第4,990,974号の２件の、いずれも題名が“Fermi Thres
hold Field Effect Transistor"という米国特許に開示
されているように、フェルミFETである。これらの開示
は参照文献として茲に引用される。上記米国特許第4,99
0,974号で説明されているように、多ゲート・フェルミF
ETは、高速、高密度デバイスを用意するために、接触金
属の必要のない拡散レールを設けることができる。多ゲ
ート・フェルミFETトランジスタ23のゲート23a−23nは
駆動段階トランジスタ11a−11nの夫々のゲート12a−12n
に接続される。多重ゲート・フェルミFET23のソースと
ドレインは電力供給Vddと共通出力16の間に接続され
る。連続的なフェルミFETは、連続的なゲート構造がリ
フト・オフ電流を低くするので、デバイスのスイッチン
グ速度をわずかに低下させる。しかしながら、連続的な
フェルミFET23の中のリフト・オフ電流はゲート23a−23
nのすべてが閉じられたときだけ流れるので、すべての
無駄な電力浪費は除かれる。それ故に、全電力の消費
は、わずかな速度の不利益で、大いに縮小される。図５
の「混成（hybrid）」並列論理は、それにより、高いス
イッチング・レートを維持する間、コンポネント費用の
余り多くない増加で、すべての無駄な直流電力を除去す
る。
次に、マトリックス論理の実施例が示される図６に言
及する。図６は、駆動段階11の単一ゲート・トランジス
タが駆動段階31の多重ゲート・トランジスタ31a−31nに
よって置き換えられることを除いて、図１の構造と全く
同じである。トランジスタ31a−31nはフェルミFETトラ
ンジスタであることが望ましい。各々のトランジスタ31
a−31nは複数のゲート32a−32zを包含する。それ故に、
速度のわずかな減少で、ハードウエアの大きな節約を伴
って複合論理機能が、成し遂げられるかも知れない。図
６の論理ゲートは、積の形の和を実行する、すなわち、
（32a・32b・32c）＋（32d・32e・32f）＋・・・（32x
・32y・32z）。
及する。図６は、駆動段階11の単一ゲート・トランジス
タが駆動段階31の多重ゲート・トランジスタ31a−31nに
よって置き換えられることを除いて、図１の構造と全く
同じである。トランジスタ31a−31nはフェルミFETトラ
ンジスタであることが望ましい。各々のトランジスタ31
a−31nは複数のゲート32a−32zを包含する。それ故に、
速度のわずかな減少で、ハードウエアの大きな節約を伴
って複合論理機能が、成し遂げられるかも知れない。図
６の論理ゲートは、積の形の和を実行する、すなわち、
（32a・32b・32c）＋（32d・32e・32f）＋・・・（32x
・32y・32z）。
次に図７に言及する、２番目のマトリックス論理の実
施例が示される。図７は、駆動段階11の単一ゲート・ト
ランジスタが、多重ゲート・トランジスタ42および駆動
段階41のトラジスタ43−45の直列あるいは並列の組合せ
で置き換えられることを除いて、全く同じである。FET4
3と44は、お互いに並列にそしてFET45と直列に共通出力
16と地気の間に接続される。FETのその他の組み合わせ
が、単一ゲート、多重ゲート、並列、直列及び直列／並
列の形の中に、いかなる望ましい複合論理関数をも実行
するために用意され得ることは、当業者によって理解さ
れるであろう。たとえば、図７の論理ゲートは論理機能
42a・42b・42c＋（43a・45a＋44a・45a）＋（43a・44a
・45a）を実行する。
施例が示される。図７は、駆動段階11の単一ゲート・ト
ランジスタが、多重ゲート・トランジスタ42および駆動
段階41のトラジスタ43−45の直列あるいは並列の組合せ
で置き換えられることを除いて、全く同じである。FET4
3と44は、お互いに並列にそしてFET45と直列に共通出力
16と地気の間に接続される。FETのその他の組み合わせ
が、単一ゲート、多重ゲート、並列、直列及び直列／並
列の形の中に、いかなる望ましい複合論理関数をも実行
するために用意され得ることは、当業者によって理解さ
れるであろう。たとえば、図７の論理ゲートは論理機能
42a・42b・42c＋（43a・45a＋44a・45a）＋（43a・44a
・45a）を実行する。
次に、三つの重畳されたカップリング・インバータ機
能が説明されている図８に言及する。中央の曲線は、 μnZn/Ln＝μpZp/Lp であるところでの平衡カップリング・インバータ設計に
符合する、そしてそこではＺおよびＬはＮ形FETおよび
Ｐ形FETのチャネル幅と長さであって、μは適切なキャ
リア可動性である。カップリング・インバータの出力電
圧が、ゲート入力電圧の特定の値において電圧範囲の間
に突然に切り替えをすることは図8Aから明白である。出
力電圧の中の変化の最大の率は、カップリング・インバ
ータ出力がそれの最大値の半分に到達したときに起こ
る。この早い電圧転換が起こる入力電圧は、カップリン
グ・インバータを形成するＰ形およびＮ形トランジスタ
の物理的特性により制御される。
能が説明されている図８に言及する。中央の曲線は、 μnZn/Ln＝μpZp/Lp であるところでの平衡カップリング・インバータ設計に
符合する、そしてそこではＺおよびＬはＮ形FETおよび
Ｐ形FETのチャネル幅と長さであって、μは適切なキャ
リア可動性である。カップリング・インバータの出力電
圧が、ゲート入力電圧の特定の値において電圧範囲の間
に突然に切り替えをすることは図8Aから明白である。出
力電圧の中の変化の最大の率は、カップリング・インバ
ータ出力がそれの最大値の半分に到達したときに起こ
る。この早い電圧転換が起こる入力電圧は、カップリン
グ・インバータを形成するＰ形およびＮ形トランジスタ
の物理的特性により制御される。
なお図８に言及する、左手の電圧転移関数は、入力電
圧の値が対称的なインバータ設計よりも明らかにより低
いときに起こる。この場合に、Ｎ形チャネル・トランジ
スタの飽和電流はＰ形チャネル・デバイスの飽和電流の
将来性を左右する。特に、図8Aの左手の曲線における設
計基準は、 μnZn/Ln＝４μpZp/Lp である。反対の状態はＰ形チャネル・トランジスタ設計
がＮ形チャネル・デバイスの飽和電流を支配するときに
起こる。図８の右手の曲線は、その設計基準、即ち μnZn/Ln＝0.25μpZp/Lp を表わす。
圧の値が対称的なインバータ設計よりも明らかにより低
いときに起こる。この場合に、Ｎ形チャネル・トランジ
スタの飽和電流はＰ形チャネル・デバイスの飽和電流の
将来性を左右する。特に、図8Aの左手の曲線における設
計基準は、 μnZn/Ln＝４μpZp/Lp である。反対の状態はＰ形チャネル・トランジスタ設計
がＮ形チャネル・デバイスの飽和電流を支配するときに
起こる。図８の右手の曲線は、その設計基準、即ち μnZn/Ln＝0.25μpZp/Lp を表わす。
本発明によれば、これらのゆがまされた反応は、図１
ないし図７の相補形インバータ14のための要求された設
計基準である。左手の電圧転移曲線の判定基準は、すべ
ての論理和ゲートの為の、たとえば図1,3,4,5,6および
７に例をあげて説明したような論理和ゲートの為の設計
基準である。右手の基準は、図２の中に例を挙げて説明
したような論理積回路のための設計基準である。もしも
これらの決定的な設計基準がカップリング・インバータ
の設計に利用されないならば、スイッチング速度は低下
させられ、無駄な電力がすべての並列論理の恩恵の大部
分を著しく無効にしている。ゆがめられた相補形インバ
ータ設計は本発明の「スナップ・オフ（snap−off）」
の特性の関係のなかで下に記述された「リフト・オフ
（lift−off）」時間を最小にする。ゆがんだインバー
タ設計の早いスイッチングは、最大のスイッチング電力
と最小の無駄にする電力を伴って、本発明のすべての論
理回路を準備するために利用される。
ないし図７の相補形インバータ14のための要求された設
計基準である。左手の電圧転移曲線の判定基準は、すべ
ての論理和ゲートの為の、たとえば図1,3,4,5,6および
７に例をあげて説明したような論理和ゲートの為の設計
基準である。右手の基準は、図２の中に例を挙げて説明
したような論理積回路のための設計基準である。もしも
これらの決定的な設計基準がカップリング・インバータ
の設計に利用されないならば、スイッチング速度は低下
させられ、無駄な電力がすべての並列論理の恩恵の大部
分を著しく無効にしている。ゆがめられた相補形インバ
ータ設計は本発明の「スナップ・オフ（snap−off）」
の特性の関係のなかで下に記述された「リフト・オフ
（lift−off）」時間を最小にする。ゆがんだインバー
タ設計の早いスイッチングは、最大のスイッチング電力
と最小の無駄にする電力を伴って、本発明のすべての論
理回路を準備するために利用される。
次に、本発明のゆがめられた相補形インバータ14を構
成しているトランジスタ14aと14bの中の電流の流れが図
解されている図8Bに言及する。この電流は、ゲート電圧
とインバータ設計の関数として座標上に示される、そし
てＮ形チャネルのトランジスタの飽和電流に合わせられ
る。このトランジスタ電流は回路容量を充・放電するた
めに利用できない；余分の電流がその目的に役に立つ。
インバータ14への入力電圧は共通出力16である。それ故
に、図３に言及して、共通出力16は電力供給電圧Vddで
あるとすれば、その時には、反転したドレイン・フォロ
ワ・トランジスタ13は、トランジスタ13のゲート13aに
つながれるところのインバータ電圧17の動作しないレベ
ルにより、オン（on）である。それ故に、図４のトラン
ジスタ21はオフ（off）であるだろう。駆動段階FET11a
−11nのどれか一つはゲート12a−12nに正の動作するレ
ベルの電圧が供給されるとき、電流は、トランジスタ13
と選択された駆動トランジスタ11を通して流れる。この
電流は、共通出力16が落ちる原因となる。共通出力16が
臨界値の下に落ち、インバータ14の出力17がプラスVdd
に突然に増加するとき、トランジスタ13を遮断する。同
じ時間に、トランジスタ21はつながれる。
成しているトランジスタ14aと14bの中の電流の流れが図
解されている図8Bに言及する。この電流は、ゲート電圧
とインバータ設計の関数として座標上に示される、そし
てＮ形チャネルのトランジスタの飽和電流に合わせられ
る。このトランジスタ電流は回路容量を充・放電するた
めに利用できない；余分の電流がその目的に役に立つ。
インバータ14への入力電圧は共通出力16である。それ故
に、図３に言及して、共通出力16は電力供給電圧Vddで
あるとすれば、その時には、反転したドレイン・フォロ
ワ・トランジスタ13は、トランジスタ13のゲート13aに
つながれるところのインバータ電圧17の動作しないレベ
ルにより、オン（on）である。それ故に、図４のトラン
ジスタ21はオフ（off）であるだろう。駆動段階FET11a
−11nのどれか一つはゲート12a−12nに正の動作するレ
ベルの電圧が供給されるとき、電流は、トランジスタ13
と選択された駆動トランジスタ11を通して流れる。この
電流は、共通出力16が落ちる原因となる。共通出力16が
臨界値の下に落ち、インバータ14の出力17がプラスVdd
に突然に増加するとき、トランジスタ13を遮断する。同
じ時間に、トランジスタ21はつながれる。
次に図９に言及する、反転したトレイン．フォロワ13
の独特のドレイン特性が、ドレイン電圧の関数として図
解される、そしてそこでチャネル長は１μｍであり、チ
ャネル幅は５μｍであって、基板は1cm3当たり2e16のエ
クセプタ・イオンでドープされる。図９に示されたよう
に、インバータ・ドレイン・フォロワ13の独特の特性
は、零ドレイン電流がドレイン電圧の両極端において起
こるということである。これらの端の点の間で回路のキ
ャパシタンスを充電あるいは放電するために作用する実
質的なドレイン電流が流れる。図９に示された曲線の下
の面積は容量性充電電力である。利用できる電力の総計
はトランジスタ13の物理的な特性によって支配される。
の独特のドレイン特性が、ドレイン電圧の関数として図
解される、そしてそこでチャネル長は１μｍであり、チ
ャネル幅は５μｍであって、基板は1cm3当たり2e16のエ
クセプタ・イオンでドープされる。図９に示されたよう
に、インバータ・ドレイン・フォロワ13の独特の特性
は、零ドレイン電流がドレイン電圧の両極端において起
こるということである。これらの端の点の間で回路のキ
ャパシタンスを充電あるいは放電するために作用する実
質的なドレイン電流が流れる。図９に示された曲線の下
の面積は容量性充電電力である。利用できる電力の総計
はトランジスタ13の物理的な特性によって支配される。
反転したドレイン・フォロワの零端点電流の特性は、
ドレイン電流が論理のどちらの出力レベルにおいても流
れないことを保証する。無駄な電力はエンハンスメント
反転ドレイン・フォロワ13によって消費されない。空乏
モード・インバータ・ドレイン・フォロワもまた、本発
明の論理回路の「スナップ・オフ」特性を支配するとこ
ろの指示電流を供給することによって全体のスナップ・
オフ機能を準備するために用意されるかも知れない。図
９の中に例示された二つのプロットがある。曲線Ａに関
して、カップリング・インバータ転移関数は直線である
と考えられる。曲線Ｂは、CMOS形インバータを代表する
転移関数の実際のフェルミ−ディラック型を表す。
ドレイン電流が論理のどちらの出力レベルにおいても流
れないことを保証する。無駄な電力はエンハンスメント
反転ドレイン・フォロワ13によって消費されない。空乏
モード・インバータ・ドレイン・フォロワもまた、本発
明の論理回路の「スナップ・オフ」特性を支配するとこ
ろの指示電流を供給することによって全体のスナップ・
オフ機能を準備するために用意されるかも知れない。図
９の中に例示された二つのプロットがある。曲線Ａに関
して、カップリング・インバータ転移関数は直線である
と考えられる。曲線Ｂは、CMOS形インバータを代表する
転移関数の実際のフェルミ−ディラック型を表す。
次に、本発明による論理回路10のスイッチング動作が
グラフにより図解される図10に言及する。図10は、カッ
プリング・インバータ14の異なって設計で駆動される１
μmN−チャネル反転ドレイン・フォロワ・デバイス13の
中を流れるドレイン電流、そして１μmPチャネルと論理
ゲート入力トランジスタの中を流れるドレイン電流の組
み合わされたプロットを示す。両方のトランジスタ設計
のなかで、酸化物の厚さは120Åである。Ｐ形チャンネ
ル論理トランジスタのソース電圧へのゲートが増えるの
でドレイン電流は増える。そして「スナップ・オン」ド
レイン電流の値は逆行できないスイッチング動作を始め
ることを成し遂げられる。スナップ・オンは、スナップ
・オン・ドレイン電流を作るために必要とされる値以下
のゲート電圧のいかなる値の間でも起こらない。このス
イッチング特性は、本発明の論理回路に雑音信号に対す
る高い許容範囲を用意している。
グラフにより図解される図10に言及する。図10は、カッ
プリング・インバータ14の異なって設計で駆動される１
μmN−チャネル反転ドレイン・フォロワ・デバイス13の
中を流れるドレイン電流、そして１μmPチャネルと論理
ゲート入力トランジスタの中を流れるドレイン電流の組
み合わされたプロットを示す。両方のトランジスタ設計
のなかで、酸化物の厚さは120Åである。Ｐ形チャンネ
ル論理トランジスタのソース電圧へのゲートが増えるの
でドレイン電流は増える。そして「スナップ・オン」ド
レイン電流の値は逆行できないスイッチング動作を始め
ることを成し遂げられる。スナップ・オンは、スナップ
・オン・ドレイン電流を作るために必要とされる値以下
のゲート電圧のいかなる値の間でも起こらない。このス
イッチング特性は、本発明の論理回路に雑音信号に対す
る高い許容範囲を用意している。
スイッチングが起こるためには、選ばれた駆動トラン
ジスタ11のどれでものゲート電圧はスナップ・オン値以
上でなければならない。スナップ・オン・ゲート電圧の
値は、駆動トランジスタ11のどれでもに似ていると考え
られるインバータ・ドレイン・フォロワ13の相対的特性
によって制御される。特に、キャリヤの可動性と、駆動
トランジスタ11のチャネルの長さに対する幅の比の積
は、キャリヤ可動性と負荷FET13のチャネルの長さに対
する幅の比の積よりもより大きく作られる。5Vのドレイ
ン供給電圧が与えられると、スナップ・オン電圧は、も
しも駆動トランジスタ11のドレイン飽和電流が反転した
ドレイン．フォロワ・トランジスタ13のそれの正確に２
倍であるならば、2.5Vであるだろう。
ジスタ11のどれでものゲート電圧はスナップ・オン値以
上でなければならない。スナップ・オン・ゲート電圧の
値は、駆動トランジスタ11のどれでもに似ていると考え
られるインバータ・ドレイン・フォロワ13の相対的特性
によって制御される。特に、キャリヤの可動性と、駆動
トランジスタ11のチャネルの長さに対する幅の比の積
は、キャリヤ可動性と負荷FET13のチャネルの長さに対
する幅の比の積よりもより大きく作られる。5Vのドレイ
ン供給電圧が与えられると、スナップ・オン電圧は、も
しも駆動トランジスタ11のドレイン飽和電流が反転した
ドレイン．フォロワ・トランジスタ13のそれの正確に２
倍であるならば、2.5Vであるだろう。
論理ゲートを閉じるために、図３の２番目の負荷トラ
ンジスタ18が、動作不可能レベルに帰っているゲート12
bの動作によってスイッチ・オンされるとき、それは、
本発明の論理ゲートのスナップ・オフ特性を制御する論
理ゲート導電電流の為の維持電流を供給する。オンのと
きに、トランジスタ18は、論理和ゲートがオンでありそ
してそれの出力が動作不可能レベルである時に、無駄な
（プル・アップ）電流を供給する。類似の状況は、論理
積ゲートの出力が動作可能レベルである時に起こる。ト
ランジスタ18の中を流れている典型的な維持電流は10μ
Ａである。そして１論理機能当たり約50マイクロワット
の典型的な電力消費に責任を持つ。図５の多重ゲート形
状は、論理が動作する状態かあるいは動作しない状態か
のどちらかにおいても無駄な電力が浪費されないことを
除いて、上に記述したように働く。
ンジスタ18が、動作不可能レベルに帰っているゲート12
bの動作によってスイッチ・オンされるとき、それは、
本発明の論理ゲートのスナップ・オフ特性を制御する論
理ゲート導電電流の為の維持電流を供給する。オンのと
きに、トランジスタ18は、論理和ゲートがオンでありそ
してそれの出力が動作不可能レベルである時に、無駄な
（プル・アップ）電流を供給する。類似の状況は、論理
積ゲートの出力が動作可能レベルである時に起こる。ト
ランジスタ18の中を流れている典型的な維持電流は10μ
Ａである。そして１論理機能当たり約50マイクロワット
の典型的な電力消費に責任を持つ。図５の多重ゲート形
状は、論理が動作する状態かあるいは動作しない状態か
のどちらかにおいても無駄な電力が浪費されないことを
除いて、上に記述したように働く。
本発明によれば、分離されたリフト・オフ・トランジ
スタ18は、図１および図２に示されるように、反転した
ドレイン・フォロワ・トランジスタ13が空乏モード・デ
バイスを作ることによって除去される。反転したドレイ
ン・フォロワ・トランジスタ13ガ空乏モード・デバイス
である時に、維持電流の定められた量が、トランジスタ
13のゲート電圧とそれのソース電圧と等しいときに流さ
れる。図10A,図10B及び図11は、反転したドレイン・フ
ォロワ電流電圧プロフィールに加えた無駄な電流の効果
を図解する。零でない電流は、出力端子電圧がVddの最
高に達したとき、回路の中を流れることが示される。こ
の電流は、維持電流と呼ばれる、そしてスナップ・オフ
電流のしきい値を定める。例えば、Ｐチャネル論理ゲー
トのゲート電圧が減少させられるので、ドレイン電流は
落ちる。この電流が静止したONの交点において維持電流
以下に落ちたとき、論理出力電圧は図10Bと図11の中に
示すようなリフト・オフ間隔と呼ばれる輪郭に添って低
下する。反転したドレイン・フォロワ13の中を流れるリ
フト・オフ間隔電流の端において、論理回路をオフの状
態に迅速に切り替えることが始まる、そしてすべての電
流の流れは終わる。事実上、リフト・オフ間隔は全部の
スイッチングの実行に遅延時間を付け加える、そしてあ
る論理の状態のなかでその目的のために使われるかも知
れない。しかしながら、この遅延時間は、最大のスイッ
チング速度を成し遂げるための本発明のゆがめられたイ
ンバータ設計を用いることによって、最小の値に保たれ
ねばならない。維持電流の大きさはエンハンスメント・
トランジスタ18あるいは13の長さに対する幅の比で完全
に制御される、そしてその時あるいはトランジスタ13の
空乏モード設計が使われる。維持電流はヒステリシス効
果を保つため上述のスナップ・オン電流のために選ばれ
た値より低くあらねばならないけれども、維持電流のど
んな値でもトランジスタ18の設計により選ばれるかも知
れない。
スタ18は、図１および図２に示されるように、反転した
ドレイン・フォロワ・トランジスタ13が空乏モード・デ
バイスを作ることによって除去される。反転したドレイ
ン・フォロワ・トランジスタ13ガ空乏モード・デバイス
である時に、維持電流の定められた量が、トランジスタ
13のゲート電圧とそれのソース電圧と等しいときに流さ
れる。図10A,図10B及び図11は、反転したドレイン・フ
ォロワ電流電圧プロフィールに加えた無駄な電流の効果
を図解する。零でない電流は、出力端子電圧がVddの最
高に達したとき、回路の中を流れることが示される。こ
の電流は、維持電流と呼ばれる、そしてスナップ・オフ
電流のしきい値を定める。例えば、Ｐチャネル論理ゲー
トのゲート電圧が減少させられるので、ドレイン電流は
落ちる。この電流が静止したONの交点において維持電流
以下に落ちたとき、論理出力電圧は図10Bと図11の中に
示すようなリフト・オフ間隔と呼ばれる輪郭に添って低
下する。反転したドレイン・フォロワ13の中を流れるリ
フト・オフ間隔電流の端において、論理回路をオフの状
態に迅速に切り替えることが始まる、そしてすべての電
流の流れは終わる。事実上、リフト・オフ間隔は全部の
スイッチングの実行に遅延時間を付け加える、そしてあ
る論理の状態のなかでその目的のために使われるかも知
れない。しかしながら、この遅延時間は、最大のスイッ
チング速度を成し遂げるための本発明のゆがめられたイ
ンバータ設計を用いることによって、最小の値に保たれ
ねばならない。維持電流の大きさはエンハンスメント・
トランジスタ18あるいは13の長さに対する幅の比で完全
に制御される、そしてその時あるいはトランジスタ13の
空乏モード設計が使われる。維持電流はヒステリシス効
果を保つため上述のスナップ・オン電流のために選ばれ
た値より低くあらねばならないけれども、維持電流のど
んな値でもトランジスタ18の設計により選ばれるかも知
れない。
スナップ・オフ電流は、普通はスナップ・オン電流の
小部分であり、そして本発明の論理ゲートのヒステリシ
ス特性に責任を負う。全回路が、容量性の負荷Ｃによる
リフト・オフ間隔、TLO、に残る時間、維持電流ISとリ
フト・オフ電圧間隔VLOは次のようになる： TLO＝CVLO/IS 典型的な論理機能のリフト・オフ時間は0.5×10-9秒で
ある。リフト・オフ時間は、逆に維持電流に頼ってお
り、そして直接にリフト・オフ電圧間隔に頼っている、
そしてそれゆえにインバータのゆがみの度合と維持電流
の値によって、最初に選ばれることができる。リフト・
オフ間隔をはずれるや否や、反転したドレイン・フォロ
ワ13の容量性充電電力が優位を占める、そして相対的に
非常に早いスイッチング時間が結果として生じる。上に
記述されたように、リフト・オフ間隔が、相補形インバ
ータ14の電圧転移関数をゆがめることによって小さく作
られることは重大なことである。さもなければ、反転し
たドレイン・フォロワ13を用いることの価値は大きく減
らされる。
小部分であり、そして本発明の論理ゲートのヒステリシ
ス特性に責任を負う。全回路が、容量性の負荷Ｃによる
リフト・オフ間隔、TLO、に残る時間、維持電流ISとリ
フト・オフ電圧間隔VLOは次のようになる： TLO＝CVLO/IS 典型的な論理機能のリフト・オフ時間は0.5×10-9秒で
ある。リフト・オフ時間は、逆に維持電流に頼ってお
り、そして直接にリフト・オフ電圧間隔に頼っている、
そしてそれゆえにインバータのゆがみの度合と維持電流
の値によって、最初に選ばれることができる。リフト・
オフ間隔をはずれるや否や、反転したドレイン・フォロ
ワ13の容量性充電電力が優位を占める、そして相対的に
非常に早いスイッチング時間が結果として生じる。上に
記述されたように、リフト・オフ間隔が、相補形インバ
ータ14の電圧転移関数をゆがめることによって小さく作
られることは重大なことである。さもなければ、反転し
たドレイン・フォロワ13を用いることの価値は大きく減
らされる。
図面と明細書の中に、本発明の典型的なより望ましい
実施例が明らかにされており、特定の術語が使われてい
るけれども、それらは単に一般的かつ叙述的な意味だけ
で使われ、限定の目的のために使われたものではない、
本発明の範囲は次の請求の範囲の中で述べる。
実施例が明らかにされており、特定の術語が使われてい
るけれども、それらは単に一般的かつ叙述的な意味だけ
で使われ、限定の目的のために使われたものではない、
本発明の範囲は次の請求の範囲の中で述べる。
Claims (20)
- 【請求項１】電界効果トランジスタ（FET）論理回路で
あって、該回路は、 論理入力信号を受信するために少なくとも１つの制御電
極を持つところの、共通出力と１番目の電位レベルとの
間に接続された少なくとも１つの第１導電形のFETを含
んでいる駆動段階と； ２番目の電位レベルと上記共通出力との間に接続された
第２導電形の負荷FETと； 上記１番目の電位レベルと２番目の電位レベルとの間に
直列に接続された上記第１導電形のFETと上記第２導電
形のFETとを持ち、且つその出力は上記負荷FETの制御電
極に接続されている相補形FETインバータと； を有して成るFET論理回路において、 上記第１導電形のインバータFETの、キャリアの可動性
とチャネルの幅の長さに対する比との積を、上記第２導
電形のインバータFETの、キャリアの可動性とチャネル
の幅の長さに対する比との積よりも十分に大きくして、
それにより、上記１番目及び２番目の電位レベルに関し
て対称転移機能からは逸脱しているところの、上記相補
形FETインバータに対する電圧転移機能を達成すること
を特徴とするFET論理回路。 - 【請求項２】請求項１に記載のFET論理回路において、
上記論理回路は、Ｎ形である上記第１導電形とＰ形であ
る上記第２導電形とを具える論理和回路であることを特
徴とするFET論理回路。 - 【請求項３】請求項１に記載のFET論理回路において、
上記論理回路は、Ｐ形である上記第１導電形とＮ形であ
る上記第２導電形とを具える論理積回路であることを特
徴とするFET論理回路。 - 【請求項４】請求項１に記載のFET論理回路において、
上記駆動段階のFETは、エンハンスメント形のFETである
ことを特徴とするFET論理回路。 - 【請求項５】請求項４に記載のFET論理回路において、
上記駆動段階のFETは、誘導されたチャネルを持つエン
ハンスメント形のFETであることを特徴とするFET論理回
路。 - 【請求項６】請求項１に記載のFET論理回路において、
上記第１導電形のインバータFETの、キャリアの可動性
とチャネルの幅の長さに対する比との積は、上記第２導
電形のインバータFETの、キャリアの可動性とチャネル
の幅の長さに対する比との積の４倍であることを特徴と
するFET論理回路。 - 【請求項７】請求項１に記載のFET論理回路において、
上記負荷FETは、消耗モードFETであることを特徴とする
FET論理回路。 - 【請求項８】請求項１に記載のFET論理回路において、
上記負荷FETは、その制御電極が上記２番目の電位レベ
ルの近くにある時は、僅かに導電的であり、それによ
り、該論理回路に対する支持電流を生成することを特徴
とするFET論理回路。 - 【請求項９】請求項１に記載のFET論理回路において、
上記負荷FETは、その制御電極が上記１番目の電位レベ
ルの近くにある時は、高度に導電的であり、それによ
り、該論理回路に対するスナップオン電流を生成するこ
とを特徴とするFET論理回路。 - 【請求項１０】請求項１に記載のFET論理回路におい
て、上記２番目の電位レベルと上記共通出力との間に接
続された上記第２導電形の２番目の負荷FETを更に有
し、該２番目の負荷FETの制御電極は上記駆動段階FETの
制御電極の１つに接続されていることを特徴とするFET
論理回路。 - 【請求項１１】請求項１に記載のFET論理回路におい
て、上記駆動段階FETの、キャリアの可動性とチャネル
の幅の長さに対する比との積は、上記負荷FETの、キャ
リアの可動性とチャネルの幅の長さに対する比との積よ
りも大きいことを特徴とするFET論理回路。 - 【請求項１２】請求項１に記載のFET論理回路におい
て、 上記２番目の電位と上記共通出力との間に接続された上
記第２導電形の２番目の負荷FETと； 上記１番目の電位レベルと２番目の電位レベルとの間に
直列に接続された上記第１導電形のFETを１つと上記第
２導電形のFETを１つとを持ち、且つその出力が上記２
番目の負荷FETの制御電極に接続されている２番目の相
補形FETインバータと； を更に有することを特徴とするFET論理回路。 - 【請求項１３】請求項12に記載のFET論理回路におい
て、上記第１導電形の２番目の相補形インバータFET
の、キャリアの可動性とチャネルの幅の長さに対する比
との積は、上記第２導電形の２番目の相補形インバータ
FETの、キャリアの可動性とチャネルの幅の長さに対す
る比との積に等しいことを特徴とするFET論理回路。 - 【請求項１４】請求項12に記載のFET論理回路におい
て、上記２番目の負荷FETは、多数のゲート電極を持つ
１つのFETを有して成り、該２番目の負荷FETの該多数の
ゲート電極のそれぞれ１つは上記駆動段階FETの制御電
極のそれぞれ１つに接続していることを特徴とする請求
項12に記載のFET論理回路。 - 【請求項１５】請求項14に記載のFET論理回路におい
て、上記２番目の負荷FETは、フェルミ（Fermi）しきい
値FETであることを特徴とする請求項14に記載のFET論理
回路。 - 【請求項１６】請求項１に記載のFET論理回路におい
て、少なくとも１つの駆動段階FETが、論理入力信号を
受信するために、多数の制御電極を持つ駆動段階FETを
有することを特徴とするFET論理回路。 - 【請求項１７】請求項16に記載のFET論理回路におい
て、多数の制御電極を持つ上記駆動段階FETは、多重ゲ
ート・フェルミしきい値FETであることを特徴とするFET
論理回路。 - 【請求項１８】請求項１に記載のFET論理回路におい
て、少なくとも２つの駆動段階FETが、上記共通出力と
上記１番目の電位レベルとの間に、相互に並列に接続さ
れていることを特徴とするFET論理回路。 - 【請求項１９】請求項１に記載のFET論理回路におい
て、少なくとも２つの駆動段階FETが、上記共通出力と
上記１番目の電位レベルとの間に、直列に接続されてい
ることを特徴とするFET論理回路。 - 【請求項２０】請求項１に記載のFET論理回路におい
て、少なくとも３つの駆動段階FETが、上記共通出力と
上記１番目の電位レベルとの間に、直列／並列の配置で
接続されていることを特徴とするFET論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US338,280 | 1989-04-14 | ||
| US07/338,280 US5001367A (en) | 1989-04-14 | 1989-04-14 | High speed complementary field effect transistor logic circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05504661A JPH05504661A (ja) | 1993-07-15 |
| JP2839368B2 true JP2839368B2 (ja) | 1998-12-16 |
Family
ID=23324152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2506467A Expired - Lifetime JP2839368B2 (ja) | 1989-04-14 | 1990-04-10 | 高速相補形電界効果トランジスタ論理回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5001367A (ja) |
| EP (1) | EP0467971B1 (ja) |
| JP (1) | JP2839368B2 (ja) |
| AT (1) | ATE113146T1 (ja) |
| AU (1) | AU5523690A (ja) |
| CA (1) | CA2051103C (ja) |
| DE (1) | DE69013498T2 (ja) |
| WO (1) | WO1990013181A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5387827A (en) * | 1990-01-20 | 1995-02-07 | Hitachi, Ltd. | Semiconductor integrated circuit having logic gates |
| US5247212A (en) * | 1991-01-31 | 1993-09-21 | Thunderbird Technologies, Inc. | Complementary logic input parallel (clip) logic circuit family |
| JPH0685653A (ja) * | 1992-05-06 | 1994-03-25 | Sgs Thomson Microelectron Inc | バスキーパ特徴を有するレシーバ回路 |
| US5307352A (en) * | 1993-03-01 | 1994-04-26 | Advanced Micro Devices, Inc. | Switch matrix multiplexers |
| US5517133A (en) * | 1993-07-14 | 1996-05-14 | Sun Microsystems, Inc. | Multiple-input OR-gate employing a sense amplifier |
| US5612638A (en) * | 1994-08-17 | 1997-03-18 | Microunity Systems Engineering, Inc. | Time multiplexed ratioed logic |
| US5654651A (en) * | 1994-10-18 | 1997-08-05 | Hitachi, Ltd. | CMOS static logic circuit |
| US5654652A (en) * | 1995-09-27 | 1997-08-05 | Cypress Semiconductor Corporation | High-speed ratio CMOS logic structure with static and dynamic pullups and/or pulldowns using feedback |
| US5737270A (en) * | 1996-07-15 | 1998-04-07 | International Business Machines Corporation | Precharged wordline decoder with locally-controlled clock |
| US8933746B1 (en) | 2013-07-10 | 2015-01-13 | Astronics Advanced Electronic Systems Corp. | Parallel FET solid state relay utilizing commutation FETs |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3728556A (en) * | 1971-11-24 | 1973-04-17 | United Aircraft Corp | Regenerative fet converter circuitry |
| US3911289A (en) * | 1972-08-18 | 1975-10-07 | Matsushita Electric Ind Co Ltd | MOS type semiconductor IC device |
| US4053792A (en) * | 1974-06-27 | 1977-10-11 | International Business Machines Corporation | Low power complementary field effect transistor (cfet) logic circuit |
| JPS5759689B2 (ja) * | 1974-09-30 | 1982-12-16 | Citizen Watch Co Ltd | |
| UST952012I4 (ja) * | 1976-01-20 | 1976-11-02 | ||
| JPS5336167A (en) * | 1976-09-16 | 1978-04-04 | Nippon Telegr & Teleph Corp <Ntt> | Logical operation circuit |
| US4080539A (en) * | 1976-11-10 | 1978-03-21 | Rca Corporation | Level shift circuit |
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| US4258272A (en) * | 1979-03-19 | 1981-03-24 | National Semiconductor Corporation | TTL to CMOS input buffer circuit |
| IT1139929B (it) * | 1981-02-06 | 1986-09-24 | Rca Corp | Circuito generatore di impulsi utilizzante una sorgente di corrente |
| US4390988A (en) * | 1981-07-14 | 1983-06-28 | Rockwell International Corporation | Efficient means for implementing many-to-one multiplexing logic in CMOS/SOS |
| US4491741A (en) * | 1983-04-14 | 1985-01-01 | Motorola, Inc. | Active pull-up circuit |
| US4567385A (en) * | 1983-06-22 | 1986-01-28 | Harris Corporation | Power switched logic gates |
| JPS60236322A (ja) * | 1984-05-09 | 1985-11-25 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ回路 |
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-
1989
- 1989-04-14 US US07/338,280 patent/US5001367A/en not_active Expired - Lifetime
-
1990
- 1990-04-10 AU AU55236/90A patent/AU5523690A/en not_active Abandoned
- 1990-04-10 AT AT90906650T patent/ATE113146T1/de not_active IP Right Cessation
- 1990-04-10 JP JP2506467A patent/JP2839368B2/ja not_active Expired - Lifetime
- 1990-04-10 CA CA002051103A patent/CA2051103C/en not_active Expired - Lifetime
- 1990-04-10 EP EP90906650A patent/EP0467971B1/en not_active Expired - Lifetime
- 1990-04-10 DE DE69013498T patent/DE69013498T2/de not_active Expired - Lifetime
- 1990-04-10 WO PCT/US1990/001957 patent/WO1990013181A1/en active IP Right Grant
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