JPH11205103A

JPH11205103A - 遅延回路

Info

Publication number: JPH11205103A
Application number: JP10005591A
Authority: JP
Inventors: Katsuhiro Seta; 田克弘瀬; Masayuki Koizumi; 泉正幸小
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-01-14
Filing date: 1998-01-14
Publication date: 1999-07-30

Abstract

(57)【要約】【課題】セルサイズを小さくでき、貫通電流も流れな
い遅延回路の提供。【解決手段】本発明の遅延回路は、入力インバータ１
と、遅延生成用インバータ部２と、波形整形用インバー
タ部３と、第１のスイッチ回路４と、第２のスイッチ回
路５とを備える。第１のスイッチ回路４は、第１の電源
端子Ｖccと波形整形用インバータ部３との間に接続さ
れ、入力インバータ１の入力信号の論理に応じて、第１
の電源端子Ｖccと波形整形用インバータ部３との間の接
続を切り換え制御する。また、第２のスイッチ回路５
は、接地端子ＶEEと波形整形用インバータ部３との間に
接続され、入力インバータ１の入力信号の論理に応じ
て、接地端子ＶEEと波形整形用インバータ部３との間の
接続を切り換え制御する。第１および第２のスイッチ回
路４，５のいずれか一方のみがオンするため、波形整形
用インバータ部３内を電流が貫通しなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号を遅延さ
せる遅延回路に関し、特に、ASIC等の半導体集積回路に
おいて、トランジスタのゲート長やゲート幅を変えて信
号波形をなまらせて遅延させる回路を対象とする。

【０００２】

【従来の技術】論理ＬＳＩを設計する際、機能記述に基
づいて、論理合成、最適化、Ｐ＆Ｒというトップダウン
設計を行うことが多い。論理合成により生成されるネッ
トの中で、実際にタイミングがクリティカルになるパス
は全体のパスのうちほんの一部に限られ、それ以外の大
部分のパスはタイミング的には十分に余裕がある。

【０００３】一方、最近では、プロセス技術の進歩によ
り、半導体素子の動作速度が全般に速くなってきた。半
導体素子の動作速度が速くなりすぎると、ホールドタイ
ムを満たす前に信号が変化する、いわゆるホールド違反
が起こるおそれが高くなる。このため、最適化処理を行
う際は、ホールド違反の生じるパスに遅延素子を挿入し
てホールド違反を回避する措置が取られる。このような
タイミング調整用の遅延素子は、論理ネット全体で相当
数必要となる。

【０００４】遅延素子は、例えば複数のインバータを直
列接続して構成される。ところが、このような構成にす
ると、遅延時間が長いほどインバータの数を増やさなけ
ればならず、セルサイズが大きくなってしまう。さら
に、ゲート数が増えることで消費電力も増える。このた
め、駆動力の弱いゲート（例えば、インバータ）を用い
て少ない遅延素子で所望の遅延時間を得る構成例が提案
されている。駆動力の弱いゲートの出力波形はなまるた
め、結果として、入力信号を遅延することができる。

【０００５】ところが、波形のなまった信号を他の論理
素子、例えばインバータに入力すると、インバータを構
成するNMOSトランジスタとPMOSトランジスタがともにオ
ンする時間が長く、多くの貫通電流が流れてしまう。こ
のため、駆動力の弱いゲートを用いて遅延素子を構成し
た場合には、遅延素子の出力段に波形整形用のインバー
タを接続するのが一般的である。

【０００６】

【発明が解決しようとする課題】図１０は波形整形用の
インバータを備えた従来の遅延回路の回路図である。図
１０の遅延回路は、半導体基板上に形成されるもので、
その前段および後段には、インバータやNANDゲート等の
論理回路が接続される。図１０の遅延回路は、入力イン
バータ１と、遅延生成用インバータ部２′と、波形整形
用インバータ部３とを備える。入力インバータ１と波形
整形用インバータ部３は、通常のゲート長およびゲート
幅のトランジスタにより形成されるのに対し、遅延生成
用インバータ部２′は、ゲート長が長くてゲート幅の短
いトランジスタにより形成される。トランジスタのゲー
ト長を長くして、ゲート幅を短くすると、トランジスタ
の駆動力が弱くなるため、出力波形がなまって信号が遅
延する。ただし、出力波形がなまったままだと、後段の
回路に悪影響を及ぼすため、波形整形用インバータ部３
を設けて、出力波形の立ち上がり・立ち下がりを急峻に
している。

【０００７】しかしながら、波形整形用インバータ部３
には、波形のなまった信号が入力されるため、論理が変
化するときに、波形整形用インバータ部３内のPMOSトラ
ンジスタとNMOSトランジスタがともにオンして貫通電流
が流れてしまう。このため、ある程度以上波形をなまら
せることは不可能であり、大きな遅延時間を得たい場合
には、複数のインバータを縦続接続して遅延生成用イン
バータ部を構成する必要がある。このため、ゲート長が
長くてゲート幅の短いトランジスタを用いても、必ずし
もセルサイズを削減できなかった。

【０００８】本発明の目的は、このような問題点に鑑み
てなされたものであり、その目的は、セルサイズを小さ
くでき、貫通電流も流れないような遅延回路を提供する
ことにある。

【０００９】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、所定の論理演算を行う論理
回路部から出力された信号を所定時間遅延させる遅延回
路部と、前記遅延回路部から出力された信号の波形整形
を行う波形整形回路部と、を備えた遅延回路において、
前記論理回路部の入力信号の論理に応じてオン・オフす
る第１および第２のスイッチ回路部を備え、前記波形整
形回路部は、前記遅延回路部の出力論理に応じてオン・
オフする、相異なる導電型の第１および第２のスイッチ
ング素子を含んで構成され、前記第１のスイッチング素
子と前記第１のスイッチ回路部とは、第１の電源端子と
前記波形整形回路部の出力端子との間に任意の態様で直
列接続され、前記第２のスイッチング素子と前記第２の
スイッチ回路部とは、第２の電源端子と前記出力端子と
の間に任意の態様で直列接続される。

【００１０】請求項１の発明を、例えば、図１に対応づ
けて説明すると、「論理回路部」は入力インバータ１
に、「遅延回路部」は遅延生成用インバータ部２に、
「波形整形回路部」は波形整形インバータ部３に、「第
１のスイッチ回路部」は第１のスイッチ回路４に、「第
２のスイッチ回路部」は第２のスイッチ回路５に、「第
１のスイッチング素子」はトランジスタＱ５に、「第２
のスイッチング素子」はトランジスタＱ６に、それぞれ
対応する。

【００１１】請求項２の発明は、所定の論理演算を行う
論理回路部から出力された信号を所定時間遅延させる遅
延回路部と、前記遅延回路部から出力された信号の波形
整形を行う波形整形回路部と、を備えた遅延回路におい
て、前記論理回路部の入力信号の論理に応じてオン・オ
フする第１および第２のスイッチ回路部と、前記論理回
路部の出力信号の論理に応じてオン・オフする第３およ
び第４のスイッチ回路部と、を備え、前記波形整形回路
部は、前記遅延回路部の出力信号を反転出力する第１の
インバータと、前記第１のインバータの出力信号を反転
出力する第２のインバータとを有し、前記第１のインバ
ータは、相異なる導電型の第１および第２のスイッチン
グ素子を含んで構成され、前記第２のインバータは、相
異なる導電型の第３および第４のスイッチング素子を含
んで構成され、前記第１のスイッチング素子と前記第１
のスイッチ回路部とは、第１の電源端子と前第１のイン
バータの出力端子との間に任意の態様で直列接続され、
前記第２のスイッチング素子と前記第２のスイッチ回路
部とは、第２の電源端子と前記第１のインバータの出力
端子との間に任意の態様で直列接続され、前記第３のス
イッチング素子と前記第３のスイッチ回路部とは、前記
第１の電源端子と前第２のインバータの出力端子との間
に任意の態様で直列接続され、前記第４のスイッチング
素子と前記第４のスイッチ回路部とは、前記第２の電源
端子と前記第２のインバータの出力端子との間に任意の
態様で直列接続される。

【００１２】請求項２の発明を、例えば、図６に対応づ
けて説明すると、「論理回路部」は入力インバータ１
に、「遅延回路部」は遅延生成用インバータ部２に、
「波形整形回路部」は波形整形インバータ部３に、「第
１のスイッチ回路部」は第１のスイッチ回路４に、「第
２のスイッチ回路部」は第２のスイッチ回路５に、「第
３のスイッチ回路部」は第３のスイッチ回路６に、「第
４のスイッチ回路部」は第４のスイッチ回路７に、「第
１のスイッチング素子」はトランジスタＱ５に、「第２
のスイッチング素子」はトランジスタＱ６に、「第３の
スイッチング素子」はトランジスタＱ９に、「第４のス
イッチング素子」はトランジスタＱ10に、それぞれ対応
する。

【００１３】

【発明の実施の形態】以下、本発明に係る遅延回路につ
いて、図面を参照しながら具体的に説明する。

【００１４】〔第１の実施形態〕図１は本発明に係る遅
延回路の第１の実施形態の回路図である。図１の遅延回
路は、半導体基板上に形成されるものであり、図１０と
共通する構成部分には同一符号を付している。図１の遅
延回路は、入力インバータ１と、遅延生成用インバータ
部２と、波形整形用インバータ部３と、第１のスイッチ
回路４と、第２のスイッチ回路５とを備える。

【００１５】入力インバータ１は、PMOSトランジスタＱ
１とNMOSトランジスタＱ２とで構成され、外部から入力
された信号ＩＮを反転出力する。遅延生成用インバータ
２は、PMOSトランジスタＱ３とNMOSトランジスタＱ４と
で構成され、波形整形用インバータ部３は、PMOSトラン
ジスタＱ５とNMOSトランジスタＱ６とで構成される。波
形整形用インバータ部３は、遅延生成用インバータ部２
の出力波形を整形して、最終的な遅延信号を出力する。

【００１６】入力インバータ１と波形整形用インバータ
部３内のトランジスタＱ１，Ｑ２，Ｑ５，Ｑ６は通常の
サイズで形成されるのに対し、遅延生成用インバータ部
２２内のトランジスタＱ３，Ｑ４は、通常のサイズより
もゲート長が長く、かつ、ゲート幅が短くされている。
このように、ゲート長を長くしてゲート幅を短くすると
出力信号の波形がなまるため、インバータ一段だけで十
分に信号を遅延させることができる。なお、遅延時間を
より長くしたい場合には、波形整形用インバータ部３内
に複数のインバータを設けてもよい。

【００１７】一方、第１のスイッチ回路４は、第１の電
源端子Ｖccと波形整形用インバータ部３との間に接続さ
れ、入力インバータ１の入力信号の論理に応じて、第１
の電源端子Ｖccと波形整形用インバータ部３との間の接
続を切り換え制御する。また、第２のスイッチ回路５
は、第２の電源端子（接地端子）ＶEEと波形整形用イン
バータ部３との間に接続され、入力インバータ１の入力
信号の論理に応じて、第２の電源端子ＶEEと波形整形用
インバータ部３との間の接続を切り換え制御する。

【００１８】図１では、第１のスイッチ回路４をPMOSト
ランジスタＱ７で構成し、第２のスイッチ回路５をNMOS
トランジスタＱ８で構成した例を示している。トランジ
スタＱ７のゲート端子は入力インバータ１の入力端子
に、そのソース端子は第１の電源端子Ｖccに、そのドレ
イン端子は波形整形用インバータ部３内のトランジスタ
Ｑ５のソース端子に接続されている。また、トランジス
タＱ８のゲート端子は入力インバータ１の入力端子に、
そのソース端子は第２の電源端子ＶEEに、そのドレイン
端子は波形整形用インバータ部３内のトランジスタＱ６
のソース端子に接続されている。

【００１９】図２は図１の遅延回路の動作タイミング図
であり、この図に基づいて図１の遅延回路の動作を説明
する。図２に示す時刻Ｔ１において、入力信号ＩＮがロ
ーレベルからハイレベルに変化すると、入力インバータ
１内のトランジスタＱ２がオンしてトランジスタＱ１が
オフし、入力インバータ１の出力（図１のａ点）はロー
レベルになる。

【００２０】遅延生成用インバータ部２は、入力インバ
ータ１の出力信号の波形をなまらせて反転出力する。し
たがって、遅延生成用インバータ部２の出力（図１のｂ
点）は緩やかにハイレベルになる。緩やかにハイレベル
になると、波形整形用インバータ部３内の両トランジス
タＱ５，Ｑ６が同時にオンしてしまう。

【００２１】ところが、時刻Ｔ１の時点で、第１のスイ
ッチ回路４内のトランジスタＱ７はオフするため、波形
整形用インバータ部３内の両トランジスタＱ５，Ｑ６を
電流が貫通するおそれはなくなる。

【００２２】次に、図２の時刻Ｔ２において、入力信号
ＩＮがハイレベルからローレベルに変化すると、入力イ
ンバータ１の出力はローレベルに変化し、遅延生成用イ
ンバータ部２の出力は緩やかにローレベルになる。この
ため、波形整形用インバータ部３内の両トランジスタＱ
５，Ｑ６が同時にオンするが、時刻Ｔ２の時点で、第２
のスイッチ回路５内のトランジスタＱ８はオフするた
め、トランジスタＱ５，Ｑ６を電流が貫通するおそれが
なくなる。

【００２３】このように、本実施形態では、遅延生成用
インバータ部２の出力にかかわらず、第１および第２の
スイッチ回路４，５のいずれか一方のみをオンさせるよ
うにしたため、波形整形用インバータ部３内を電流が貫
通するおそれはなくなる。このため、遅延生成用インバ
ータ部２で信号波形をなまらせる度合いに制限がなくな
り、従来よりも大きく信号波形をなまらせることができ
る。したがって、インバータ一段で十分な遅延時間を得
ることができ、遅延生成用インバータ部２内のインバー
タの接続段数を少なくできるため、セルサイズを削減で
きる。

【００２４】なお、図１に示す第１のスイッチ回路４内
のPMOSトランジスタＱ７と波形整形用インバータ部３内
のPMOSトランジスタＱ５との接続関係を逆にしてもよ
い。同様に、第２のスイッチ回路５内のNMOSトランジス
タＱ８と波形整形用インバータ部３内のNMOSトランジス
タＱ６との接続関係を逆にしてもよい。

【００２５】すなわち、図１の変形例として、図３〜図
５のような回路が考えられる。図１と比べて、図３の回
路は、第１のスイッチ回路４とトランジスタＱ５との接
続順序を逆にし、図４の回路は、さらに第２のスイッチ
回路５とトランジスタＱ６の接続順序も逆にしている。
また、図５の回路は、図１と比べて、第２のスイッチ回
路５とトランジスタＱ６の接続順序を逆にしている。

【００２６】図１を含めてこれら合計４種類の回路はい
ずれも、入力インバータ１の入力信号の論理に応じて、
第１および第２のスイッチ回路４，５のいずれか一方の
みがオンするように制御するため、波形整形用インバー
タ部３内を電流が貫通しなくなる。

【００２７】〔第２の実施形態〕第２の実施形態は、波
形整形用インバータ部をインバータ二段で構成したもの
である。

【００２８】図６は遅延回路の第２の実施形態における
回路図である。図６の遅延回路は、入力インバータ１
と、遅延生成用インバータ部２と、波形整形用インバー
タ部３ａと、第１〜第４のスイッチ回路４〜７とを備え
る。

【００２９】波形整形用インバータ部３ａは、PMOSトラ
ンジスタＱ５およびNMOSトランジスタＱ６からなるイン
バータと、PMOSトランジスタＱ９およびNMOSトランジス
タＱ10からなるインバータとを縦続接続した構成になっ
ている。

【００３０】第１および第３のスイッチ回路４，６はそ
れぞれPMOSトランジスタＱ７，Ｑ11で構成され、第２お
よび第４のスイッチ回路５，７はそれぞれNMOSトランジ
スタＱ８，Ｑ12で構成される。このうち、トランジスタ
Ｑ７，Ｑ８の接続関係は図１と同じである。トランジス
タＱ11のゲート端子は入力インバータ１の出力端子に、
そのソース端子は第１の電源端子Ｖccに、そのドレイン
端子はトランジスタＱ９に、それぞれ接続されている。
また、トランジスタＱ12のゲート端子は入力インバータ
１の出力端子に、そのソース端子は第２の電源端子（接
地端子）ＶEEに、そのドレイン端子はトランジスタＱ10
に、それぞれ接続されている。

【００３１】第２の実施形態では、波形整形用インバー
タ部３ａ内に２つのインバータを設け、各インバータに
スイッチ回路をそれぞれ接続して貫通電流が流れないよ
うにしたため、第１の実施形態と同様に、遅延生成用イ
ンバータ部２内で出力波形を大きくなまらせることがで
き、遅延生成用インバータ部２のインバータ接続段数を
削減できる結果、セルサイズを削減できる。

【００３２】〔第３の実施形態〕第３の実施形態は、入
力インバータ１の代わりにNANDゲートを接続したもので
ある。

【００３３】図７は遅延回路の第３の実施形態の回路図
である。図７の遅延回路は、入力インバータ１の代わり
にNANDゲートＧ１を有する。また、第１および第２のス
イッチ回路４ａ，５ａの構成が図１と異なる。

【００３４】第１のスイッチ回路４ａは、NANDゲートＧ
１の入力端子それぞれに対応して複数のPMOSトランジス
タＱ13，Ｑ14を有する。また、第２のスイッチ回路５
は、NANDゲートＧ１の入力端子それぞれに対応して複数
のNMOSトランジスタＱ15，Q16を有する。

【００３５】第１のスイッチ回路４内の各トランジスタ
Ｑ13，Ｑ14のゲート端子はNANDゲートＧ１の対応する入
力端子に接続され、各ソース端子はいずれも第１の電源
端子Ｖccに接続され、各ドレイン端子はいずれも波形整
形インバータ部３ａ内のトランジスタＱ５のソース端子
に接続されている。

【００３６】また、第２のスイッチ回路５内の各トラン
ジスタＱ15，Ｑ16は直列接続され、その一端は波形整形
インバータ部３ａ内のトランジスタＱ６のソース端子
に、他端は接地されている。

【００３７】図８は図７の各部における動作タイミング
図である。同図に示すように、NANDゲートＧ１の入力信
号ＩＮ１，ＩＮ２の論理に応じて、トランジスタＱ５の
ソース電圧（図７のｄ点）、またはトランジスタＱ６の
ソース電圧（図７のｅ点）のいずれか一方がフローティ
ング状態になり、他方は第１または第２の電源電圧Ｖc
c，ＶEEと略等しくなる。このため、波形整形インバー
タ部３ａ内を貫通する電流が存在しなくなり、第１およ
び第２の実施形態と同様に、遅延生成用インバータ部２
内で出力波形を大きくなまらせることができることか
ら、セルサイズを削減できる。

【００３８】〔第４の実施形態〕第４の実施形態は第３
の実施形態の変形例であり、NANDゲートの代わりに、NO
RゲートＧ２を接続したものである。

【００３９】図９は遅延回路の第４の実施形態の回路図
である。図９の遅延回路は、図７のNANDゲートＧ１の代
わりにNORゲートＧ２を接続し、２つのPMOSトランジス
タＱ13，Ｑ14を直列接続して第１のスイッチ回路４ｂを
構成し、２つのNMOSトランジスタＱ15，Ｑ16を直列接続
して第２のスイッチ回路５ｂを構成した以外は、図７と
同じように構成される。

【００４０】図９の場合も、NORゲートＧ２の入力端子
の論理に応じて、トランジスタＱ５，Ｑ６のソース電圧
（図９のｄ点、ｅ点）のいずれか一方が必ずフローティ
ング状態になり、他方は第１または第２の電源電圧Ｖc
c，ＶEEと略等しくなる。このため、第３の実施形態と
同様の効果が得られる。

【００４１】上述した第３および第４の実施形態では、
２入力のNANDゲートＧ１またはNORゲートＧ２を用いる
例を説明したが、入力端子の数は３本以上であってもよ
い。その場合、第１および第２のスイッチ回路４，５内
に、各入力端子に対応して、PMOSトランジスタまたはNM
OSトランジスタを設ける必要がある。

【００４２】また、第２〜第４の実施形態では、２つの
インバータを縦続接続して波形整形用インバータ部３を
構成する例を説明したが、３つ以上のインバータを縦続
接続してもよい。この場合、縦続接続されたインバータ
のうち、最もなまった波形を受けることになる遅延生成
用インバータに直接つながるインバータの少なくとも一
つに、貫通電流を防止するためのPMOSトランジスタとNM
OSトランジスタとを設ければよい。

【００４３】上述した各実施形態では、半導体基板上に
形成される遅延回路について説明したが、本発明は、プ
リント基板などに実装される遅延回路についても適用可
能である。また、MOSトランジスタで回路を構成する代
わりに、バイポーラトランジスタで回路を構成してもよ
い。あるいは、Bi-CMOS構成にしてもよい。

【００４４】上述した各実施形態では、第２の電源電圧
ＶEEを接地電圧（０Ｖ）とする例を説明したが、第２の
電源電圧ＶEEは接地以外の電圧であってもよい。

【００４５】

【発明の効果】以上詳細に説明したように、本発明によ
れば、遅延回路部の出力波形を整形する波形整形回路部
と第１の電源端子との間に第１のスイッチ回路部を接続
するとともに、波形整形回路部と第２の電源端子との間
に第２のスイッチ回路部を接続し、第１および第２のス
イッチ回路部が同時にオンしないようにしたため、波形
整形回路部内を電流が貫通するおそれがなくなる。した
がって、遅延回路部内で十分に信号をなまらせることが
でき、インバータの接続段数を減らせる結果、セルサイ
ズを削減できる。

【図面の簡単な説明】

【図１】本発明に係る遅延回路の第１の実施形態の回路
図。

【図２】図１の遅延回路の動作タイミング図。

【図３】図１の変形例を示す回路図。

【図４】図１の他の変形例を示す回路図。

【図５】図１の他の変形例を示す回路図。

【図６】遅延回路の第２の実施形態の回路図。

【図７】遅延回路の第３の実施形態の回路図。

【図８】図７の各部における動作タイミング図。

【図９】遅延回路の第４の実施形態の回路図。

【図１０】波形整形用のインバータを備えた従来の遅延
回路の回路図。

【符号の説明】

１入力インバータ２遅延生成用インバータ部３波形整形用インバータ部４第１のスイッチ回路５第２のスイッチ回路６第３のスイッチ回路７第４のスイッチ回路

Claims

【特許請求の範囲】

【請求項１】所定の論理演算を行う論理回路部から出力
された信号を所定時間遅延させる遅延回路部と、前記遅延回路部から出力された信号の波形整形を行う波
形整形回路部と、を備えた遅延回路において、前記論理回路部の入力信号の論理に応じてオン・オフす
る第１および第２のスイッチ回路部を備え、前記波形整形回路部は、前記遅延回路部の出力論理に応
じてオン・オフする、相異なる導電型の第１および第２
のスイッチング素子を含んで構成され、前記第１のスイッチング素子と前記第１のスイッチ回路
部とは、第１の電源端子と前記波形整形回路部の出力端
子との間に任意の態様で直列接続され、前記第２のスイッチング素子と前記第２のスイッチ回路
部とは、第２の電源端子と前記出力端子との間に任意の
態様で直列接続されることを特徴とする遅延回路。
【請求項２】所定の論理演算を行う論理回路部から出力
された信号を所定時間遅延させる遅延回路部と、前記遅延回路部から出力された信号の波形整形を行う波
形整形回路部と、を備えた遅延回路において、前記論理回路部の入力信号の論理に応じてオン・オフす
る第１および第２のスイッチ回路部と、前記論理回路部の出力信号の論理に応じてオン・オフす
る第３および第４のスイッチ回路部と、を備え、前記波形整形回路部は、前記遅延回路部の出力信号を反
転出力する第１のインバータと、前記第１のインバータ
の出力信号を反転出力する第２のインバータとを有し、前記第１のインバータは、相異なる導電型の第１および
第２のスイッチング素子を含んで構成され、前記第２のインバータは、相異なる導電型の第３および
第４のスイッチング素子を含んで構成され、前記第１のスイッチング素子と前記第１のスイッチ回路
部とは、第１の電源端子と前第１のインバータの出力端
子との間に任意の態様で直列接続され、前記第２のスイッチング素子と前記第２のスイッチ回路
部とは、第２の電源端子と前記第１のインバータの出力
端子との間に任意の態様で直列接続され、前記第３のスイッチング素子と前記第３のスイッチ回路
部とは、前記第１の電源端子と前第２のインバータの出
力端子との間に任意の態様で直列接続され、前記第４のスイッチング素子と前記第４のスイッチ回路
部とは、前記第２の電源端子と前記第２のインバータの
出力端子との間に任意の態様で直列接続されることを特
徴とする遅延回路。
【請求項３】前記論理回路部は、所定数の入力信号に対
して所定の論理演算を行った結果を出力し、前記第１および第２のスイッチ回路部は、前記論理回路
部の入力信号のそれぞれに対応してスイッチング素子を
有し、これらスイッチング素子は、前記論理回路部の入
力信号の論理が切り替わると、前記遅延回路部の出力信
号が反転する前に、オン・オフが切り替わることを特徴
とする請求項１または２に記載の遅延回路。
【請求項４】前記第１のスイッチ回路部は、前記論理回
路部の入力信号数と同数の第１導電型スイッチング素子
を有し、これら第１導電型スイッチング素子のゲート端
子またはベース端子には、対応する前記論理回路部の入
力信号がそれぞれ入力され、前記第２のスイッチ回路部は、前記論理回路部の入力信
号数と同数の第２導電型スイッチング素子を有し、これ
ら第２導電型スイッチング素子のゲート端子またはベー
ス端子には、対応する前記論理回路部の入力信号がそれ
ぞれ入力されることを特徴とする請求項３に記載の遅延
回路。
【請求項５】前記第３および第４のスイッチ回路部は、
それぞれスイッチング素子を有し、これらスイッチング
素子は、前記論理回路部の出力信号の論理が切り替わる
と、前記遅延回路部の出力信号が反転する前に、オン・
オフが切り替わることを特徴とする請求項２に記載の遅
延回路。
【請求項６】前記第３のスイッチ回路部は、第１導電型
スイッチング素子を有し、このスイッチング素子のゲー
ト端子またはベース端子には、対応する前記論理回路部
の出力信号が入力され、前記第４のスイッチ回路は、第２導電型スイッチング素
子を有し、このスイッチング素子のゲート端子またはベ
ース端子には、対応する前記論理回路部の出力信号が入
力されることを特徴とする請求項５に記載の遅延回路。
【請求項７】前記遅延回路部は、所定数のインバータを
縦続接続して構成され、これらインバータのゲート長お
よびゲート幅を調整することにより遅延時間を設定する
ことを特徴とする請求項１〜６のいずれかに記載の遅延
回路。