JP2007300302A - 波形幅調整回路 - Google Patents
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Abstract
【解決手段】信号伝播経路内に、所定の遅延時間を有する遅延回路(5)を備え、入力端子(1)の信号の立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅が、前記遅延回路(5)の遅延時間よりも大きいときは、出力端子(2)から波形幅を短縮した信号を出力し入力端子(1)の信号の波形幅が、前記遅延時間以下のときは、波形幅を短縮せず、もとの信号の波形幅で出力するように調整する回路(6)を備え、波形幅が限度以下の信号の波形幅は短縮しない。
【選択図】図1
Description
td)よりも大のときは、前記一方の遷移に対して可変容量素子(3、4)の容量は相対的に大とされ、前記遅延回路列(INV2、INV3、IV4)よりなる第2の遅延回路の遅延は相対的に大とされ、前記他方の遷移に対しては前記可変容量素子(3、4)の容量は相対的に小に設定され、前記遅延回路列(INV2、INV3、IV4)よりなる第2の遅延回路の遅延は相対的に小とされることで、出力端子(2)からは、波形幅が短縮された信号が出力される。一方、入力端子(1)の信号の前記波形幅が、前記第1の遅延回路(5)の遅延時間以下のときは、前記一方の遷移と前記他方の遷移に対して、前記可変容量素子(3、4)の容量は、同一の値、例えばともに相対的に小に設定され、遅延がともに相対的に小とされ、前記出力端子(2)からは、波形幅が短縮されない状態の信号が出力される。
2 出力端子
3 NチャネルMOSトランジスタ(MOS容量)
4 PチャネルMOSトランジスタ(MOS容量)
5 遅延回路
6、6’、6” 遅延調整部
7、8、9 入力端子1の信号波形
10 NOR回路
11 遅延回路
12 選択回路
13 AND回路
14 遅延回路
Claims (10)
- 入力した信号の立ち上がり遷移の遅延と立ち下がり遷移の遅延とを個別に制御することで、立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅を調整した信号を生成する手段と、
前記入力した信号の波形幅が、予め定められた時間幅以下の場合には、波形幅の短縮を行わず、もとの信号の波形幅に等しい波形幅の信号を出力する手段と、
を備え、予め設定した波形幅を限度に、信号の波形幅を短縮自在としてなる、ことを特徴とする波形幅調整回路。 - 入力した信号の立ち上がり遷移の遅延と立ち下がり遷移の遅延とを個別に制御することで、立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅を調整した信号を生成する手段と、
前記信号の伝播経路内に所定の遅延時間を有する遅延回路と、
を有し、
前記入力した信号の波形幅が前記遅延回路の遅延時間よりも大である場合には、波形幅を短縮した信号を出力し、前記入力した信号の波形幅が前記遅延時間以下である場合には、波形幅が短縮されない状態の信号を出力するように、波形幅の調整を切替制御する遅延調整回路を備えている、ことを特徴とする波形幅調整回路。 - 入力端子と出力端子との間に、
第1の遅延回路と、
単位遅延素子を複数段縦続接続した第2の遅延回路と、
が直列形態に接続され、
前記第2の遅延回路の少なくとも1つの単位遅延素子の出力には、前記入力端子の信号の値によって容量値が可変される可変容量素子が接続され、
前記入力端子の信号の立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅が前記第1の遅延回路の遅延時間よりも大のときは、前記一方の遷移に対して前記可変容量素子の容量は第1の値とされ前記第2の遅延回路の遅延が相対的に大とされ、前記他方の遷移に対しては前記可変容量素子の容量は第2の値とされ前記第2の遅延回路の遅延が相対的に小とされることで、前記出力端子からは、波形幅が短縮された信号が出力され、
前記入力端子の信号の前記波形幅が、前記第1の遅延回路の遅延時間以下のときは、前記一方の遷移と前記他方の遷移に対して、前記可変容量素子の容量はともに同一値とされ、前記出力端子からは、波形幅が短縮されない状態の信号が出力される、ことを特徴とする波形幅調整回路。 - 前記可変容量素子は、ゲートが前記遅延回路列の単位遅延素子の出力に接続され、ソースとドレインが結合されて前記入力端子の信号又はその反転信号に接続された、MOSトランジスタで構成されたMOS容量である、ことを特徴とする請求項3記載の波形幅調整回路。
- 入力端子と出力端子との間に、
単位遅延素子を複数段縦続接続した第1の遅延回路と、
第2の遅延回路と、
が直列形態に接続され、
前記第1の遅延回路の少なくとも1つの単位遅延素子の出力には、前記出力端子の信号の値によって容量値が可変される可変容量素子が接続され、
前記入力端子の信号の立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅が前記第1の遅延回路の遅延時間と第2の遅延回路の遅延時間の合計よりも大のときは、前記一方の遷移に対して前記可変容量素子の容量は第1の値とされ前記第1の遅延回路の遅延が相対的に大とされ、前記他方の遷移に対しては前記可変容量素子の容量は第2の値とされ前記第1の遅延回路の遅延が相対的に小とされることで、前記出力端子からは、波形幅が短縮された信号が出力され、
前記入力端子の信号の前記波形幅が、前記第1の遅延回路の遅延時間と前記第2の遅延回路の遅延時間の合計以下のときは、前記一方の遷移と前記他方の遷移に対して、前記可変容量素子の容量は同じ値とされ、前記出力端子からは、波形幅が短縮されない状態の信号が出力される、ことを特徴とする波形幅調整回路。 - 前記可変容量素子は、ゲートが前記遅延回路列の単位遅延素子の出力に接続され、ソースとドレインが結合されて前記出力端子の信号又はその反転信号に接続された、MOSトランジスタで構成されたMOS容量である、ことを特徴とする請求項5記載の波形幅調整回路。
- 前記単位遅延素子が、インバータよりなる、ことを特徴とする請求項3又は5記載の波形幅調整回路。
- 入力端子と出力端子との間に、
第1の遅延回路と、
前記第1の遅延回路の出力を入力する第2の遅延回路と、
前記第2の遅延回路の出力と、前記第1の遅延回路の出力とに、第1及び第2の入力がそれぞれ接続され、前記入力端子の信号の値に応じて前記第1及び第2の入力の1つを選択して出力する選択回路と、
前記第1の遅延回路の出力と前記選択回路の出力とを入力し、出力が前記出力端子に接続された論理回路と、
を備え、
前記入力端子の信号の立ち上がり遷移と立ち下がり遷移のうち一方の遷移から他方の遷移までの波形幅が、前記第1の遅延回路の遅延時間と前記第2の遅延回路の遅延時間の合計遅延時間よりも大のときは、前記選択回路では、前記一方の遷移に対して前記第1の入力が選択され、前記他方の遷移に対して前記第2の入力が選択され、前記出力端子からは、波形幅が短縮された信号が出力され、
前記入力端子の信号の前記波形幅が、前記第1の遅延回路の遅延時間と前記第2の遅延回路の遅延時間の合計遅延時間以下のときは、前記選択回路では、前記一方の遷移と前記他方の遷移に対して、ともに同一の入力が選択され、前記出力端子からは、波形幅が短縮されない状態の信号が出力される、ことを特徴とする波形幅調整回路。 - 前記論理回路は、否定論理和又は否定論理積回路よりなる、ことを特徴とする請求項8記載の波形幅調整回路。
- 請求項1乃至9のいずれか一記載の波形幅調整回路を備えた半導体集積回路装置。
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