KR101848757B1

KR101848757B1 - 반도체 장치

Info

Publication number: KR101848757B1
Application number: KR1020110130937A
Authority: KR
Inventors: 김재흥
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-12-08
Filing date: 2011-12-08
Publication date: 2018-04-17
Also published as: US20130147536A1; US8531211B2; CN103166629B; KR20130064356A; TWI521680B; TW201324750A; CN103166629A

Abstract

오버 래핑(over lapping)을 방지할 수 있는 반도체 장치의 데이터 출력회로에 관한 것으로서, 입력신호의 제1 에지를 변동하는 지연량으로 N번 - N은 1이상의 정수임 - 지연시키고, 상기 입력신호의 제2 에지는 고정시켜 N개의 제1 구동신호로서 출력하는 제1 신호 지연부; 상기 입력신호의 제2 에지를 변동하는 지연량으로 N번 지연시키고, 상기 입력신호의 제1 에지는 고정시켜 N개의 제2 구동신호로서 출력하는 제2 신호 지연부; 및 상기 N개의 제1 구동신호에 응답하여 제1 전압으로 데이터 출력패드를 각각 구동하고, 상기 N개의 제2 구동신호에 응답하여 제2 전압으로 상기 데이터 출력패드를 각각 구동하는 출력패드 구동부를 구비하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 오버 래핑(over lapping)을 방지할 수 있는 반도체 장치의 데이터 출력회로에 관한 것이다.

도 6은 종래기술에 따른 반도체 장치의 데이터 출력회로를 도시한 블록 다이어그램이다.

도 6을 참조하면, 종래기술에 따른 반도체 장치의 데이터 출력회로는, 입력데이터(IN_DATA)에 따라 풀업 및 풀다운제어신호(S1,S2)를 출력하는 프리 드라이버(60)와, 풀업제어신호(S1)에 의해 도통제어되어 전원전압(VDD)을 출력단(DQ)으로 출력하는 PMOS 트랜지스터(PM)와, 풀다운제어신호(S2)에 의해 도통제어되어 접지전압(VSS)을 출력단(DQ)으로 출력하는 NMOS 트랜지스터(NM)를 포함하여 구성된다.

그 동작을 살펴보면, 입력데이터(IN_DATA)가 존재하지 않을 때, 프리 드라이버(60)는 풀업 및 풀다운제어신호(S1,S2)를 각기 로직'하이'(High)와 로직'로우'(Low)로 출력하여 각 트랜지스터(PM,NM)를 턴오프시켜 출력단(DQ)을 디스에이블(Disable) 한다.

그리고, 입력데이터(IN_DATA)가 로직'하이'(High)가 되면, 프리 드라이버(60)는 로직'로우'(Low)인 풀업 및 풀다운제어신호(S1,S2)를 출력하여 각 트랜지스터(PM,NM)에 인가하고, 이에 따라 PMOS 트랜지스터(PM)만 턴온 되어 전원전압(VDD)이 출력단(DQ)으로 출력된다.

또한, 입력데이터(IN_DATA)가 로직'로우'(Low)가 되면, 프리 드라이버(60)는 로직'하이'(High)인 풀업 및 풀다운제어신호(S1,S2)를 각 트랜지스터(PM,NM)에 인가하고, 이에 따라 NMOS 트랜지스터(NM)만 턴온 되어 접지전압(VSS)이 출력단(DQ)으로 출력된다.

그러나, 종래기술에 따른 반도체 장치의 출력회로에 있어서, 입력데이터(IN_DATA)가 연속으로 입력되어 그 비트수가 커질 경우, 풀업용 및 풀다운용 트랜지스터(NM, PM)의 스위칭 시간이 짧아 전원전압(VDD)과 접지전압(VSS) 사이에 관통전류가 발생하는 오버 래핑(over lapping) 형상이 발생하여 전력의 손실과 아울러 이를 입력받는 출력측 회로가 오동작하게되는 문제점이 있었다.

본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 오버 래핑(over lapping)을 방지할 수 있는 반도체 장치의 출력회로를 제공하는데 그 목적이 있다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 입력신호의 제1 에지를 변동하는 지연량으로 N번 - N은 1이상의 정수임 - 지연시키고, 상기 입력신호의 제2 에지는 고정시켜 N개의 제1 구동신호로서 출력하는 제1 신호 지연부; 상기 입력신호의 제2 에지를 변동하는 지연량으로 N번 지연시키고, 상기 입력신호의 제1 에지는 고정시켜 N개의 제2 구동신호로서 출력하는 제2 신호 지연부; 및 상기 N개의 제1 구동신호에 응답하여 제1 전압으로 데이터 출력패드를 각각 구동하고, 상기 N개의 제2 구동신호에 응답하여 제2 전압으로 상기 데이터 출력패드를 각각 구동하는 출력패드 구동부를 구비하는 반도체 장치를 제공한다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 입력신호의 제1 에지를 설정된 제1 지연량만큼 지연시키고, 상기 입력신호의 제2 에지는 고정시켜 제1 구동동작신호로서 출력하는 제1 지연동작부; 상기 제1 구동동작신호의 제1 에지를 설정된 제2 지연량만큼 지연시키고, 상기 제1 구동동작신호의 제2 에지는 고정시켜 제2 구동동작신호로서 출력하는 제2 지연동작부; 상기 입력신호의 제2 에지를 상기 제1 지연량만큼 지연시키고, 상기 입력신호의 제1 에지는 고정시켜 제3 구동동작신호로서 출력하는 제3 지연동작부; 상기 제3 구동동작신호의 제2 에지를 상기 제2 지연량만큼 지연시키고, 상기 제3 구동동작신호의 제1 에지는 고정시켜 제4 구동동작신호로서 출력하는 제4 지연동작부; 상기 제1 및 제2 구동동작신호에 응답하여 제1 전압으로 데이터 출력패드를 각각 구동하는 제1 출력패드 구동부; 상기 제3 및 제4 구동동작신호에 응답하여 제2 전압으로 데이터 출력패드를 각각 구동하는 제2 출력패드 구동부를 구비하는 반도체 장치를 제공한다.

전술한 본 발명은 데이터 출력패드(DQ)를 풀 업 구동하기 위한 신호와 입력데이터의 제1 에지는 일정 지연량만큼 떨어지고 제2 에지는 동일한 상태로 형성되며, 풀 다운 구동하기 위한 신호와 입력데이터의 제2 에지는 일정 지연량만큼 떨어지고 제1 에지는 동일한 상태로 형성되도록 함으로써, 풀 업 구동을 위한 신호의 동작구간과 풀 다운 구동위한 신호의 동작구간이 항상 일정 지연량만큼 떨어진 상태를 유지하도록 하여 오버 래핑(over lapping) 동작이 발생하는 것을 방지하는 효과가 있다.

또한, 풀 업 구동을 위한 신호의 제1 에지를 단계적으로 지연시켜 순차적으로 풀 업 구동을 하고, 풀 다운 구동을 위한 신호의 제2 에지를 단계적으로 지연시켜 순차적으로 풀 다운 구동함으로써, PVT(Process, Voltage, Temperature) 변동과 상관없이 최소의 스큐(skew) 변동을 갖는 상태로 데이터 출력패드(DQ)를 풀 업 및 풀 다운 구동하는 효과가 있다.

도 1은 오버 래핑(over lapping)을 방지할 수 있는 반도체 장치의 데이터 출력회로를 도시한 블록도.
도 2는 도 1에 도시된 오버 래핑(over lapping)을 방지할 수 있는 반도체 장치의 데이터 출력회로를 동작을 도시한 다이어그램.
도 3은 본 발명의 실시예에 따라 오버 래핑(over lapping)을 방지할 수 있는 반도체 장치의 데이터 출력회로를 도시한 블록도.
도 4a 및 도 4b는 도 3에 도시된 본 발명의 실시예에 따라 오버 래핑(over lapping)을 방지할 수 있는 반도체 장치의 데이터 출력회로의 구성요소 중 제1 및 제2 신호 지연부를 상세히 도시한 회로도.
도 5는 도 3과 도 4a 및 도 4b에 도시된 본 발명의 실시예에 따라 오버 래핑(over lapping)을 방지할 수 있는 반도체 장치의 데이터 출력회로의 동작을 도시한 다이어그램.
도 6은 종래기술에 따른 반도체 장치의 데이터 출력회로를 도시한 블록 다이어그램.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 오버 래핑(over lapping)을 방지할 수 있는 반도체 장치의 데이터 출력회로를 도시한 블록도이다.

도 1을 참조하면, 오버 래핑(over lapping)을 방지할 수 있는 반도체 장치의 데이터 출력회로는, 풀 업 동작부(100)와, 풀 다운 동작부(120)를 포함하여 구성된다. 여기서, 풀 업 동작부(100)는, 풀 업 신호 지연부(102)와, 제1 내지 제4 풀 업 구동부(104, 105, 106, 107)를 포함하여 구성된다. 이때, 풀 업 신호 지연부(102)는, 풀 업 펄스 조절부(1022)와, 제1 내지 제4 풀 업 지연소자(1024, 1025, 1026, 1027)를 포함하여 구성된다. 그리고, 풀 다운 동작부(120)는, 풀 다운 신호 지연부(122)와, 제1 내지 제4 풀 다운 구동부(124, 125, 126, 127)를 포함하여 구성된다. 이때, 풀 다운 신호 지연부(122)는, 풀 다운 펄스 조절부(1222)와, 제1 내지 제4 풀 다운 지연소자(1224, 1225, 1226, 1227)를 포함하여 구성된다.

풀 업 동작부(100)는 입력데이터(IN_DATA)가 로직'하이'(High)가 되는 것에 응답하여 데이터 출력패드(DQ)를 로직'하이'(High)로 구동한다.

풀 다운 동작부(120)는 입력데이터(IN_DATA)가 로직'로우'(Low)가 되는 것에 응답하여 데이터 출력패드(DQ)를 로직'로우'(Low)로 구동한다.

풀 업 동작부(100)의 구성요소 중 풀 업 신호 지연부(102)에 포함된 풀 업 펄스 조절부(1022)는 오버 래핑(over lapping)이 발생하는 것을 방지하기 위해 입력데이터(IN_DATA)가 로직'하이'(High)인 구간의 길이를 설정된 지연량만큼 축소시킨다.

구체적으로, 풀 업 펄스 조절부(1022)는 입력데이터(IN_DATA)를 설정된 지연량만큼 지연시키기 위한 지연소자(DLY)와 입력데이터(IN_DATA)와 지연소자(DLY)의 출력데이터를 논리곱 연산하여 출력(PU[0])하는 낸드게이트(ND1)와 인버터(INV1)을 구비한다.

풀 다운 동작부(120)의 구성요소 중 풀 다운 신호 지연부(122)에 포함된 풀 다운 펄스 조절부(1222)는 오버 래핑(over lapping)이 발생하는 것을 방지하기 위해 입력데이터(IN_DATA)가 로직'로우'(Low)인 구간의 길이를 설정된 지연량만큼 축소시킨다.

구체적으로, 풀 다운 펄스 조절부(1222)는 입력데이터(IN_DATA)를 설정된 지연량만큼 지연시키기 위한 지연소자(DLY)와 입력데이터(IN_DATA)와 지연소자(DLY)의 출력데이터를 논리합 연산하여 출력(PD[0])하는 노아게이트(NR1)와 인버터(INV2)을 구비한다.

즉, 풀 업 펄스 조절부(1022)와 풀 다운 펄스 조절부(1222)는 입력데이터(IN_DATA)의 로직'하이'(High) 구간과 로직'로우'(Low) 구간을 각각 설정된 지연량만큼 축소시킴으로써, 입력데이터(IN_DATA)가 데이터 출력패드(DQ)에 구동될 때 로직'하이'(High)인 구간과 로직'로우'(Low)인 구간이 서로 겹치게 되는 오버 래핑(over lapping) 현상이 발생하는 것을 방지하기 위한 구성요소 이다.

풀 업 동작부(100)의 구성요소 중 풀 업 신호 지연부(102)에 포함된 제1 내지 제4 풀 업 지연소자(1024, 1025, 1026, 1027)는 입력데이터(IN_DATA)의 로직'하이'(High) 구간을 데이터 출력패드(DQ)에 구동할 때, PVT(Process, Voltage, Temperature) 변동에 대응하여 스큐(skew)의 변동을 최소화한다.

이때, 제1 내지 제4 풀 업 지연소자(1024, 1025, 1026, 1027)는 각각 서로 다른 지연량을 갖는 구성요소들로서, 제1 내지 제4 풀 업 지연소자(1024, 1025, 1026, 1027)를 통해 출력되는 신호는 설정된 시간차이를 갖는 상태가 된다. 따라서, 입력데이터(IN_DATA)의 동일한 로직'하이'(High) 구간이 설정된 시간차이를 두고 연속으로 데이터 출력패드(DQ)에 구동되는 형태가 되며, 이러한 형태로 인해 데이터 출력패드(DQ)에 구동되는 입력데이터(IN_DATA)의 로직'하이'(High) 구간은 PVT(Process, Voltage, Temperature)변동에 대응하여 스큐(skew)가 최소화될 수 있다.

풀 다운 동작부(120)의 구성요소 중 풀 다운 신호 지연부(122)에 포함된 제1 내지 제4 풀 다운 지연소자(1224, 1225, 1226, 1227)는 입력데이터(IN_DATA)의 로직'로우'(Low) 구간을 데이터 출력패드(DQ)에 구동할 때, PVT(Process, Voltage, Temperature) 변동에 대응하여 스큐(skew)의 변동을 최소화한다.

이때, 제1 내지 제4 풀 다운 지연소자(1224, 1225, 1226, 1227)는 각각 서로 다른 지연량을 갖는 구성요소들로서, 제1 내지 제4 풀 다운 지연소자(1224, 1225, 1226, 1227)를 통해 출력되는 신호는 설정된 시간차이를 갖는 상태가 된다. 따라서, 입력데이터(IN_DATA)의 동일한 로직'로우'(Low) 구간이 설정된 시간차이를 두고 연속으로 데이터 출력패드(DQ)에 구동되는 형태가 되며, 이러한 형태로 인해 데이터 출력패드(DQ)에 구동되는 입력데이터(IN_DATA)의 로직'로우'(Low) 구간은 PVT(Process, Voltage, Temperature)변동에 대응하여 스큐(skew)가 최소화될 수 있다.

제1 내지 제4 풀 업 구동부(104, 105, 106, 107)는 풀 업 신호 지연부(102)에서 출력되는 신호들(PU[1:4])가 로직'하이'(High)가 되는 구간에서 데이터 출력패드(DQ)를 전원전압(VDD)으로 구동한다. 이때, 데이터 출력패드(DQ)를 전원전압(VDD)으로 구동하기 위해서는 PMOS 트랜지스터를 사용하는 것이 가장 효과적이므로 풀 업 신호 지연부(102)에서 출력되는 신호들(PU[1:4])의 위상을 반전한 뒤 제1 내지 제4 PMOS 트랜지스터 - 도시되지 않음 - 를 사용해 전원전압(VDD)으로 데이터 출력패드(DQ)를 각각 구동하게 된다.

제1 내지 제4 풀 다운 구동부(124, 125, 126, 127)는 풀 다운 신호 지연부(122)에서 출력되는 신호들(PD[1:4])가 로직'로우'(Low)가 되는 구간에서 데이터 출력패드(DQ)를 접지전압(VSS)으로 구동한다. 이때, 데이터 출력패드(DQ)를 접지전압(VSS)으로 구동하기 위해서는 NMOS 트랜지스터를 사용하는 것이 가장 효과적이므로 풀 다운 신호 지연부(122)에서 출력되는 신호들(PD[1:4])의 위상을 반전한 뒤 제1 내지 제4 NMOS 트랜지스터 - 도시되지 않음 - 를 사용해 접지전압(VSS)으로 데이터 출력패드(DQ)를 각각 구동하게 된다.

도 2는 도 1에 도시된 오버 래핑(over lapping)을 방지할 수 있는 반도체 장치의 데이터 출력회로를 동작을 도시한 다이어그램이다.

도 2를 참조하면, 오버 래핑(over lapping)을 방지할 수 있는 반도체 장치의 데이터 출력회로로 로직'하이'(High) 구간과 로직'로우'(Low) 구간이 반복되는 입력데이터(IN_DATA)가 인가될 때, 데이터 출력패드(DQ)의 전압레벨 변동을 알 수 있다.

구체적으로 살펴보면, 먼저, 입력데이터(IN_DATA)와 입력데이터(IN_DATA)를 설정된 지연량(tFD)만큼 지연시킨 데이터(IN_DATA(DLY))가 생성된다.

그리고, 입력데이터(IN_DATA)의 로직'하이'(High) 구간과 지연된 입력데이터(IN_DATA(DLY))의 로직'하이'(High) 구간이 겹치는 구간에 대응하는 신호가 풀 업 펄스 조절부(1022)의 출력신호(PU[0])가 된다.

또한, 풀 업 펄스 조절부(1022)의 출력신호(PU[0])를 단계별로 지연시킨 신호가 제1 내지 제4 풀 업 지연소자(1024, 1025, 1026, 1027)의 출력신호(PU[1:4])가 된다.

이렇게, 제1 내지 제4 풀 업 지연소자(1024, 1025, 1026, 1027)의 출력신호(PU[1:4])가 로직'하이'(High)인 구간에서 데이터 출력패드(DQ)가 전원전압(VDD)으로 풀 업 구동된다.

이때, 제1 내지 제4 풀 업 지연소자(1024, 1025, 1026, 1027)의 출력신호(PU[1:4])가 시간차를 두고 단계적으로 로직'하이'(High)가 되는 것(A[U])에 대응하여 데이터 출력패드(DQ)가 전원전압(VDD)으로 풀 업 되는 구간의 스큐(skew)가 결정되며, 이로 인해, 전원전압(VDD)의 레벨이 흔들리거나 하는 PVT(Process, Voltage, Temperature)변동 현상이 발생할 때에도 데이터 출력패드(DQ)를 전원전압(VDD)으로 풀 업 구동시키는 구간의 스큐(skew)가 안정적인 상태가 될 수 있다.

마찬가지로, 입력데이터(IN_DATA)의 로직'로우'(Low) 구간과 지연된 입력데이터(IN_DATA(DLY))의 로직'로우'(Low) 구간이 겹치는 구간에 대응하는 신호가 풀 다운 펄스 조절부(1222)의 출력신호(PD[0])가 된다.

또한, 풀 다운 펄스 조절부(1222)의 출력신호(PD[0])를 단계별로 지연시킨 신호가 제1 내지 제4 풀 다운 지연소자(1224, 1225, 1226, 1227)의 출력신호(PD[1:4])가 된다.

이렇게, 제1 내지 제4 풀 다운 지연소자(1224, 1225, 1226, 1227)의 출력신호(PD[1:4])가 로직'로우'(Low)가 되는 구간에서 데이터 출력패드(DQ)가 접지전압(VSS)으로 풀 다운 구동된다.

이때, 제1 내지 제4 풀 다운 지연소자(1224, 1225, 1226, 1227)의 출력신호(PD[1:4])가 시간차를 두고 단계적으로 로직'로우'(Low)가 되는 것(A[D])에 대응하여 데이터 출력패드(DQ)가 접지전압(VSS)으로 풀 다운 되는 구간의 스큐(skew)가 결정되며, 이로 인해, 전원전압(VDD)의 레벨이 흔들리거나 하는 PVT(Process, Voltage, Temperature)변동 현상이 발생할 때에도 데이터 출력패드(DQ)을 접지전압(VSS)으로 풀 다운 구동시키는 구간의 스큐(skew)가 안정적인 상태가 될 수 있다.

전술한 바와 같은 과정을 통해 생성되는 제1 내지 제4 풀 업 지연소자(1024, 1025, 1026, 1027)의 출력신호(PU[1:4])가 로직'하이'(High)로 되는 구간과 제1 내지 제4 풀 다운 지연소자(1224, 1225, 1226, 1227)의 출력신호(PD[1:4])가 로직'로우'(Low)로 되는 구간은 절대 서로 겹치지 않게 설정되는 것을 알 수 있다.

이는, 두 펄스(PU[1:4], PD[1:4])의 활성화구간이 겹칠 때 오버 래핑(over lapping) 동작이 되어 제1 내지 제4 풀 업 구동부(104, 105, 106, 107)와 제1 내지 제4 풀 다운 구동부(124, 125, 126, 127) 사이에 관통전류가 발생하기 때문이며, 이를 방지 하기 위해 입력데이터(IN_DATA)를 설정된 시간(tFD)만큼 지연시키는 풀 업 펄스 조절부(1022)와 풀 다운 펄스 조절부(1222)의 동작을 통해 오버 래핑(over lapping) 동작이 발생하는 것을 방지하게 된다.

한편, 풀 업 펄스 조절부(1022)의 출력신호(PU[0])를 단계별로 지연시키기 위해 제1 내지 제4 풀 업 지연소자(1024, 1025, 1026, 1027)를 거치는 과정에서 풀 업 펄스 조절부(1022)에서 출력되는 신호(PU[0])의 상승 에지(rising edge)만 지연(A[U])되는 것이 아니라 하강 에지(falling edge)도 함께 지연(B[U])되어 제1 내지 제4 풀 업 지연소자(1024, 1025, 1026, 1027)의 출력신호(PU[1:4])가 되는 것을 알 수 있다.

이때, 제1 내지 제4 풀 업 지연소자(1024, 1025, 1026, 1027)에서 출력되는 신호(PU[1:4])의 상승 에지(rising edge)가 단계적으로 지연되는 동작구간은 상기에서 설명한 바와 같이 전원전압(VDD)으로 데이터 출력패드(DQ)를 구동할 때 PVT(Process, Voltage, Temperature) 변동과 상관없이 스큐(skew) 변동을 최소화하기 위해 꼭 필요한 동작이지만, 제1 내지 제4 풀 업 지연소자(1024, 1025, 1026, 1027)에서 출력되는 신호(PU[1:4])의 하강 에지(falling edge)가 단계적으로 지연되는 동작구간은 데이터 출력패드(DQ)의 전압레벨에 변동에 아무런 영향을 끼치지 못하는 동작이다.

이렇게, 제1 내지 제4 풀 업 지연소자(1024, 1025, 1026, 1027)에서 출력되는 신호(PU[1:4])의 하강 에지(falling edge)가 단계적으로 지연되는 동작구간은 실질적으로 필요 없는 동작구간이지만, 그 구간이 오버 래핑(over lapping) 현상이 발생하는 것을 방지하게 위해 입력데이터(IN_DATA)를 설정된 지연량(tFD)만큼 지연시킨 구간과 겹치는 상태가 되는 것을 알 수 있으며, 그로 인해, 제1 내지 제4 풀 업 지연소자(1024, 1025, 1026, 1027)에서 출력되는 신호(PU[1:4])의 하강 에지(falling edge)가 단계적으로 지연되는 동작구간과 제1 내지 제4 풀 다운 지연소자(1224, 1225, 1226, 1227)에서 출력되는 신호(PD[1:4])의 하강 에지(falling edge)가 단계적으로 지연되는 동작구간이 서로 가까워지게 된다.

따라서, 도 1과 같은 구성을 갖는 데이터 출력회로에서 오버 래핑(over lapping) 현상이 발생하는 것을 안정적으로 방지하게 위해서는 충분히 큰 값을 갖는 상태로 설정된 지연량(tDF)을 설정하여 입력데이터(IN_DATA)를 지연시켜야 한다는 제약이 존재하게 된다.

정리하면, 제1 내지 제4 풀 업 지연소자(1024, 1025, 1026, 1027)에서 출력되는 신호(PU[1:4])의 하강 에지(falling edge)가 단계적으로 지연되는 동작구간은 실질적으로 필요 없는 동작구간임에도 불구하고, 그 동작구간이 존재함으로 인해 데이터 출력패드(DQ)의 풀 업 스큐(skew) 변동을 최소화하기 위한 동작구간(SKEW_PV)과 오버 래핑(over lapping) 현상이 발생하는 것을 방지하기 위한 동작구간(OVER_PV)의 길이를 증가시키는데 제약이 따르게 되며, 결국, 입력데이터(IN_DATA)의 주파수가 너무 높은 경우에 데이터 출력패드(DQ)의 풀 업 스큐(skew) 변동을 최소화하기 위한 동작과 오버 래핑(over lapping) 현상이 발생하는 것을 방지하기 위한 동작을 안정적으로 수행할 수 없게 된다.

마찬가지로, 풀 다운 펄스 조절부(1222)의 출력신호(PD[0])를 단계별로 지연시키기 위해 제1 내지 제4 풀 다운 지연소자(1224, 1225, 1226, 1227)를 거치는 과정에서 풀 다운 펄스 조절부(1222)에서 출력되는 신호(PD[0])의 하강 에지(falling edge)만 지연(A[D])되는 것이 아니라 상승 에지(rising edge)도 함께 지연(B[D])되어 제1 내지 제4 풀 다운 지연소자(1224, 1225, 1226, 1227)의 출력신호(PD[1:4])가 되는 것을 알 수 있다.

이때, 제1 내지 제4 풀 다운 지연소자(1224, 1225, 1226, 1227)에서 출력되는 신호(PD[1:4])의 하강 에지(falling edge)가 단계적으로 지연되는 동작구간은 상기에서 설명한 바와 같이 접지전압(VSS)으로 데이터 출력패드(DQ)를 구동할 때 PVT(Process, Voltage, Temperature) 변동과 상관없이 스큐(skew) 변동을 최소화하기 위해 꼭 필요한 동작이지만, 제1 내지 제4 풀 다운 지연소자(1224, 1225, 1226, 1227)에서 출력되는 신호(PD[1:4])의 상승 에지(rising edge)가 단계적으로 지연되는 동작구간은 도면에 도시되는 것과 같이 데이터 출력패드(DQ)의 전압레벨 변동에 아무런 영향을 끼치지 못하는 동작이다.

이렇게, 제1 내지 제4 풀 다운 지연소자(1224, 1225, 1226, 1227)에서 출력되는 신호(PD[1:4])의 상승 에지(rising edge)가 단계적으로 지연되는 동작구간은 실질적으로 필요 없는 동작구간이지만, 그 구간이 오버 래핑(over lapping) 현상이 발생하는 것을 방지하게 위해 입력데이터(IN_DATA)를 설정된 지연량(tFD)만큼 지연시킨 구간과 겹치는 상태가 되는 것을 알 수 있으며, 그로 인해 제1 내지 제4 풀 다운 지연소자(1224, 1225, 1226, 1227)에서 출력되는 신호(PD[1:4])의 상승 에지(rising edge)가 단계적으로 지연되는 동작구간과 제1 내지 제4 풀 업 지연소자(1024, 1025, 1026, 1027)에서 출력되는 신호(PU[1:4])의 상승 에지(rising edge)가 단계적으로 지연되는 동작구간이 서로 가까워지게 된다.

정리하면, 제1 내지 제4 풀 다운 지연소자(1224, 1225, 1226, 1227)에서 출력되는 신호(PD[1:4])의 상승 에지(rising edge)가 단계적으로 지연되는 동작구간은 실질적으로 필요 없는 동작구간임에도 불구하고, 그 동작구간이 존재함으로 인해 데이터 출력패드(DQ)의 풀 다운 스큐(skew) 변동을 최소화하기 위한 동작구간(SKEW_PV)과 오버 래핑(over lapping) 현상이 발생하는 것을 방지하기 위한 동작구간(OVER_PV)의 길이를 증가시키는데 제약이 따르게 되며, 결국, 입력데이터(IN_DATA)의 주파수가 너무 높은 경우에 데이터 출력패드(DQ)의 풀 다운 스큐(skew) 변동을 최소화하기 위한 동작과 오버 래핑(over lapping) 현상이 발생하는 것을 방지하기 위한 동작을 안정적으로 수행할 수 없게 된다.

도 3은 본 발명의 실시예에 따라 오버 래핑(over lapping)을 방지할 수 있는 반도체 장치의 데이터 출력회로를 도시한 블록도이다.

도 4a 및 도 4b는 도 3에 도시된 본 발명의 실시예에 따라 오버 래핑(over lapping)을 방지할 수 있는 반도체 장치의 데이터 출력회로의 구성요소 중 제1 및 제2 신호 지연부를 상세히 도시한 회로도이다.

도 3을 참조하면, 본 발명의 실시예에 따라 오버 래핑(over lapping)을 방지할 수 있는 반도체 장치의 출력회로는, 제1 신호 지연부(310)와 제2 신호 지연부(320)와, 출력패드 구동부(330, 340)를 포함하여 구성된다. 여기서, 출력패드 구동부(330, 340)는 N개의 풀 업 프리 구동부(332[1:N])와 N개의 풀 업 메인 구동부(334[1:N])와 N개의 풀 다운 프리 구동부(342[1:N]) 및 N개의 풀 다운 메인 구동부(342[1:N]를 포함하여 구성된다. 이때, N은 1이상의 정수이다.

제1 신호 지연부(310)는 입력신호(INTER_SIG)의 상승 에지(rising edge)를 변동하는 지연량으로 N번 지연시키고, 입력신호(INTER_SIG)의 하강 에지(falling edge)는 고정시켜 N개의 풀 업 구동신호(PU[1:N])로서 출력한다. 즉, 제1 신호 지연부(310)는 입력신호(INTER_SIG)의 상승 에지(rising edge)부터 순차적으로 N단계만큼 지연되는 각각의 시점에서 상승 에지(rising edge)가 형성되는 N개의 풀 업 구동신호(PU[1:N])를 생성한다. 이때, 입력신호(INTER_SIG)와 N개의 풀 업 구동신호(PU[1:N])는 모두 동일한 시점에서 하강 에지(falling edge)가 형성된다. 따라서, 입력데이터(IN_DATA)의 로직'하이'(High) 구간과 로직'로우'(Low) 구간의 길이가 서로 같은 상태라고 하였을 때, 제1 신호 지연부(310)에서 출력되는 N개의 풀 업 구동신호(PU[1:N])는 모두 로직'하이'(High) 구간보다 로직'로우'(Low) 구간이 더 긴 길이를 갖는 상태가 될 것이다.

제2 신호 지연부(320)는 입력신호(INTER_SIG)의 하강 에지(falling edge)를 변동하는 지연량으로 N번 지연시키고, 입력신호(INTER_SIG)의 상승 에지(rising edge)는 고정시켜 N개의 풀 다운 구동신호(PD[1:N])로서 출력한다. 즉, 제2 신호 지연부(320)는 입력신호(INTER_SIG)의 하강 에지(falling edge)부터 순차적으로 N단계만큼 지연되는 각각의 시점에서 하강 에지(falling edge)가 형성되는 N개의 풀 업 구동신호(PU[1:N])를 생성한다. 이때, 입력신호(INTER_SIG)와 N개의 풀 업 구동신호(PU[1:N])는 모두 동일한 시점에서 상승 에지(rising edge)가 형성된다. 따라서, 입력데이터(IN_DATA)의 로직'하이'(High) 구간과 로직'로우'(Low) 구간의 길이가 서로 같은 상태라고 하였을 때, 제2 신호 지연부(310)에서 출력되는 N개의 풀 다운 구동신호(PD[1:N])는 모두 로직'로우'(Low) 구간보다 로직'하이'(High) 구간이 더 긴 길이를 갖는 상태가 될 것이다.

출력패드 구동부(330, 340) 중 N개의 풀 업 프리 구동부(332[1:N])와 N개의 풀 업 메인 구동부(334[1:N])는, N개의 풀 업 구동신호(PU[1:N])가 로직'하이'(High)인 구간에서 데이터 출력패드(DQ)를 전원전압(VDD)으로 구동한다. 이때, 데이터 출력패드(DQ)를 전원전압(VDD)으로 구동하기 위해서는 N개의 풀 업 메인 구동부(334[1:N])가 각각 PMOS 트랜지스터를 포함하여 구성되는 것이 가장 효과적이므로, N개의 풀 업 프리 구동부(332[1:N])에서는 N개의 풀 업 구동신호(PU[1:N])의 위상을 반전하여 출력(PUB[1:N])한 뒤 각각 PMOS 트랜지스터 - 도면에 도시되지 않음 - 를 포함하는 N개의 풀 업 메인 구동부(334[1:N])를 사용해 전원전압(VDD)으로 데이터 출력패드(DQ)를 각각 구동하게 된다.

출력패드 구동부(330, 340) 중 N개의 풀 다운 프리 구동부(342[1:N])와 N개의 풀 다운 메인 구동부(344[1:N])는, N개의 풀 다운 구동신호(PD[1:N])가 로직'로우'(Low)인 구간에서 데이터 출력패드(DQ)를 접지전압(VSS)으로 구동한다. 이때, 데이터 출력패드(DQ)를 접지전압(VSS)으로 구동하기 위해서는 N개의 풀 다운 메인 구동부(344[1:N])가 각각 NMOS 트랜지스터를 포함하여 구성되는 것이 가장 효과적이므로, N개의 풀 다운 프리 구동부(342[1:N])에서는 N개의 풀 다운 구동신호(PD[1:N])의 위상을 반전하여 출력(PDB[1:N])한 뒤 각각 NMOS 트랜지스터 - 도면에 도시되지 않음 - 를 포함하는 N개의 풀 다운 메인 구동부(344[1:N])를 사용해 접지전압(VSS)으로 데이터 출력패드(DQ)를 각각 구동하게 된다.

그리고, 제1 신호 지연부(310)와 제2 신호 지연부(320)의 상세한 구성은 다음과 같이 두 가지 형태를 가질 수 있다.

먼저, 도 4a를 참조하여 제1 신호 지연부(310)의 첫 번째 구성을 살펴보면, N개의 제1 지연블록(312A[1:N])이 체인형태로 접속되고, N개의 제1 지연블록(312A[1:N]) 각각에서 N개의 풀 업 구동신호(PU[1:N])가 출력된다.

이때, N개의 제1 지연블록(312A[1:N]) 각각은 인가되는 신호(IN_DATA or PU[1] or PU[2] or … or PU[N-1])의 상승 에지(rising edge)를 설정된 지연량(tD)만큼 지연시키고, 인가되는 신호(IN_DATA or PU[1] or PU[2] or … or PU[N-1])의 하강 에지(falling edge)는 고정(fix)시켜 N개의 풀 업 구동신호(PU[1:N])로서 출력한다.

구체적으로, N개의 제1 지연블록(312A[1:N]) 각각은, 인가되는 신호(IN_DATA or PU[1] or PU[2] or … or PU[N-1])가 로직'하이'(High)일 때 설정된 시간(tD)만큼 지연시키기 위한 제1 지연 전달부(DELAY_PATH1), 및 인가되는 신호(IN_DATA or PU[1] or PU[2] or … or PU[N-1])가 로직'로우'(Low)일 때 지연시키지 않고 바이패스(bypass)시켜 출력하기 위한 제1 직접 전달부(BYPASS_PATH1)를 포함하여 구성된다.

여기서, 제1 지연 전달부(DELAY_PATH1)는, 인가되는 신호(IN_DATA or PU[1] or PU[2] or … or PU[N-1])가 로직'하이'(High)일 때 턴 온(turn on)되어 제1 지연 전달부(DELAY_PATH1)로 인가되는 신호(IN_DATA or PU[1] or PU[2] or … or PU[N-1])를 입력받고 로직'로우'(Low)일 때 턴 오프(turn off)되어 제1 지연 전달부(DELAY_PATH1)로 인가되는 신호(IN_DATA or PU[1] or PU[2] or … or PU[N-1])를 입력받지 않도록 하는 NMOS 트랜지스터(PN1)와, 제1 지연 전달부(DELAY_PATH1)를 통과하는 인가된 신호(IN_DATA or PU[1] or PU[2] or … or PU[N-1])를 설정된 시간(tD)만큼 지연시켜 출력(PU[1] or PU[2] or PU[3] or … or PU[N-1])하기 위한 저항소자(R1)를 포함하여 구성된다.

마찬가지로, 제1 직접 전달부(BYPASS_PATH1)는, 인가되는 신호(IN_DATA or PU[1] or PU[2] or … or PU[N-1])가 로직'로우'(Low)일 때 턴 온(turn on)되어 제1 직접 전달부(BYPASS_PATH1)로 인가되는 신호(IN_DATA or PU[1] or PU[2] or … or PU[N-1])를 입력받고 로직'하이'(High)일 때 턴 오프(turn off)되어 제1 직접 전달부(BYPASS_PATH1)로 인가되는 신호(IN_DATA or PU[1] or PU[2] or … or PU[N-1])를 입력받지 않도록 하는 PMOS 트랜지스터(PP1)를 포함하여 구성된다.

이와 같이, 제1 신호 지연부(310)에는 상기와 같은 제1 지연블록 N개(312A[1:N])가 체인 형태로 접속되어 있기 때문에 1단계부터 N단계까지 단계적으로 순차적으로 지연시키는 방식을 통해 N개의 풀 업 구동신호(PU[1:N])를 생성하게 된다. 따라서, N개의 제1 지연블록(312A[1:N]) 각각에 설정되는 지연량은 상대적으로 작은 상태가 되도록 설정하는 것이 가능하다.

물론, N개의 제1 지연블록(312A[1:N]) 각각에 설정되는 지연량이 모두 동일할 수도 있지만, 모두 동일하지 않을 수도 있다. 예컨대, N개의 제1 지연블록(312A[1:N]) 중 가장 첫 번째 제1 지연블록(312A[1])의 지연량에 의해 입력데이터(IN_DATA)의 상승 에지(rising edge)와 N개의 풀 업 구동신호(PU[1:N])의 상승 에지(rising edge) 사이의 지연 간격이 결정될 수 있기 때문에 가장 첫 번째 제1 지연블록(312A[1])의 지연량은 상대적으로 큰 값을 가질 수 있도록 하고, 나머지 제1 지연블록(312A[2:N])의 지연량은 상대적으로 작은 값을 가질 수 있도록 설정하는 것도 가능하다. 참고로, 입력데이터(IN_DATA)의 상승 에지(rising edge)와 N개의 풀 업 구동신호(PU[1:N])의 상승 에지(rising edge) 사이의 지연 간격은 오버 래핑(over lapping) 현상이 발생하는 것을 방지하기 위해 충분한 길이를 가질 수 있도록 설정해야 하며, 구체적인 설명은 하기에 기술하도록 하겠다.

그리고, 도 4a를 참조하여 제2 신호 지연부(320)의 첫 번째 구성을 살펴보면, N개의 제2 지연블록(322A[1:N])이 체인형태로 접속되고, N개의 제2 지연블록(322A[1:N]) 각각에서 N개의 풀 다운 구동신호(PD[1:N])가 출력된다.

이때, N개의 제2 지연블록(322A[1:N]) 각각은 인가되는 신호(IN_DATA or PD[1] or PD[2] or … or PD[N-1])의 하강 에지(falling edge)를 설정된 지연량(tD)만큼 지연시키고, 인가되는 신호(IN_DATA or PD[1] or PD[2] or … or PD[N-1])의 상승 에지(rising edge)는 고정(fix)시켜 N개의 풀 다운 구동신호(PD[1:N])로서 출력한다.

구체적으로, N개의 제2 지연블록(322A[1:N]) 각각은, 인가되는 신호(IN_DATA or PD[1] or PD[2] or … or PD[N-1])가 로직'로우'(Low)일 때 설정된 시간만큼 지연시키기 위한 제2 지연 전달부(DELAY_PATH2), 및 인가되는 신호(IN_DATA or PD[1] or PD[2] or … or PD[N-1])가 로직'하이'(High)일 때 지연시키지 않고 바이패스(bypass)시켜 출력하기 위한 제2 직접 전달부(BYPASS_PATH2)를 포함하여 구성된다.

여기서, 제2 지연 전달부(DELAY_PATH2)는, 인가되는 신호(IN_DATA or PD[1] or PD[2] or … or PD[N-1])가 로직'로우'(Low)일 때 턴 온(turn on)되어 제2 지연 전달부(DELAY_PATH2)로 인가되는 신호(IN_DATA or PU[1] or PU[2] or … or PU[N-1])를 입력받고 로직'하이'(High)일 때 턴 오프(turn off)되어 제2 지연 전달부(DELAY_PATH2)로 인가되는 신호(IN_DATA or PU[1] or PU[2] or … or PU[N-1])를 입력받지 않도록 하는 NMOS 트랜지스터(PN2)와, 제2 지연 전달부(DELAY_PATH2)를 통과하는 인가된 신호(IN_DATA or PD[1] or PD[2] or … or PD[N-1])를 설정된 시간만큼 지연시켜 출력(PD[1] or PD[2] or PD[3] or … or PD[N-1])하기 위한 저항소자(R2)를 포함하여 구성된다.

마찬가지로, 제2 직접 전달부(BYPASS_PATH2)는, 인가되는 신호(IN_DATA or PD[1] or PD[2] or … or PD[N-1])가 로직'하이'(High)일 때 턴 온(turn on)되어 제2 직접 전달부(BYPASS_PATH2)로 인가되는 신호(IN_DATA or PU[1] or PU[2] or … or PU[N-1])를 입력받고 로직'로우'(Low)일 때 턴 오프(turn off)되어 제2 직접 전달부(BYPASS_PATH2)로 인가되는 신호(IN_DATA or PU[1] or PU[2] or … or PU[N-1])를 입력받지 않도록 하는 PMOS 트랜지스터(PP2)를 포함하여 구성된다.

이와 같이, 제2 신호 지연부(320)에는 상기와 같은 제2 지연블록 N개(322A[1:N])가 체인 형태로 접속되어 있기 때문에 1단계부터 N단계까지 단계적으로 지연시키는 방식을 통해 N개의 풀 다운 구동신호(PD[1:N])를 생성하게 된다. 따라서, N개의 제2 지연블록(322A[1:N]) 각각에 설정되는 지연량이 상대적으로 작은 상태가 되어도 상관없다.

물론, N개의 제2 지연블록(322A[1:N]) 각각에 설정되는 지연량이 모두 동일할 수도 있지만, 모두 동일하지 않을 수도 있다. 예컨대, N개의 제2 지연블록(322A[1:N]) 중 가장 첫 번째 제2 지연블록(312A[1])의 지연량에 의해 지연량에 의해 입력데이터(IN_DATA)의 하강 에지(falling edge)와 N개의 풀 다운 구동신호(PD[1:N])의 하강 에지(falling edge) 사이의 지연 간격이 결정될 수 있기 때문에 가장 첫 번째 제2 지연블록(322A[1])의 지연량은 상대적으로 큰 값을 가질 수 있도록 하고, 나머지 제2 지연블록(322A[2:N])의 지연량은 상대적으로 작은 값을 가질 수 있도록 설정하는 것도 가능하다. 참고로, 입력데이터(IN_DATA)의 하강 에지(falling edge)와 N개의 풀 다운 구동신호(PD[1:N])의 하강 에지(falling edge) 사이의 지연 간격은 오버 래핑(over lapping) 현상이 발생하는 것을 방지하기 위해 충분한 길이를 가질 수 있도록 설정해야 하며, 구체적인 설명은 하기에 기술하도록 하겠다.

그리고, 도 4b를 참조하여 제1 신호 지연부(310)의 두 번째 구성을 살펴보면, 입력신호(INTER_SIG)를 각각 입력받아 N개의 풀 업 구동신호(PU[1:N])로서 출력하는 N개의 제1 지연블록(312B[1:N])을 구비한다.

이때, N개의 제1 지연블록(312B[1:N]) 각각이 서로 다른 지연량(tD[1], tD[2], tD[3], …, tD[N])으로 입력신호(INTER_SIG)의 상승 에지(rising edge)를 지연시키고, 입력신호(INTER_SIG)의 하강 에지(falling edge)는 고정(fix)시켜 N개의 풀 업 구동신호(PU[1:N])로서 출력한다.

구체적으로, N개의 제1 지연블록(312A[1:N]) 각각은, 입력신호(INTER_SIG)가 로직'하이'(High)일 때 서로 다르게 각각 설정된 시간(tD[1], tD[2], tD[3], …, tD[N])만큼 지연시키기 위한 제1 지연 전달부(DELAY_PATH1), 및 입력신호(INTER_SIG)가 로직'로우'(Low)일 때 지연시키지 않고 바이패스(bypass)시켜 출력하기 위한 제1 직접 전달부(BYPASS_PATH1)를 포함하여 구성된다.

여기서, 제1 지연 전달부(DELAY_PATH1)는, 입력신호(INTER_SIG)가 로직'하이'(High)일 때 턴 온(turn on)되어 제1 지연 전달부(DELAY_PATH1)로 인가되는 입력신호(INTER_SIG)를 입력받고 로직'로우'(Low)일 때 턴 오프(turn off)되어 제1 지연 전달부(DELAY_PATH1)로 인가되는 입력신호(INTER_SIG)를 입력받지 않도록 하는 NMOS 트랜지스터(PN1)와, 제1 지연 전달부(DELAY_PATH1)를 통과하는 입력신호(INTER_SIG)를 서로 다르게 각각 설정된 시간(tD[1], tD[2], tD[3], …, tD[N])만큼 지연시켜 출력(PU[1] or PU[2] or PU[3] or … or PU[N-1])하기 위한 저항소자(R1[1] or R1[2] or R1[3] or … or R1[N])를 포함하여 구성된다.

마찬가지로, 제1 직접 전달부(BYPASS_PATH1)는, 입력신호(INTER_SIG)가 로직'로우'(Low)일 때 턴 온(turn on)되어 제1 직접 전달부(BYPASS_PATH1)로 인가되는 입력신호(INTER_SIG)를 입력받고 로직'하이'(High)일 때 턴 오프(turn off)되어 제1 직접 전달부(BYPASS_PATH1)로 인가되는 입력신호(INTER_SIG)를 입력받지 않도록 하는 PMOS 트랜지스터(PP1)를 포함하여 구성된다.

이와 같이, 제1 신호 지연부(310)에는 상기와 같은 제1 지연블록 N개(312B[1:N])가 입력신호(INTER_SIG)를 각각 입력받아 서로 다르게 각각 설정된 시간(tD[1], tD[2], tD[3], …, tD[N])씩 지연시켜 N개의 풀 업 구동신호(PU[1:N])를 생성하게 된다.

따라서, N개의 제1 지연블록(312A[1:N]) 중 가장 첫 번째 제1 지연블록(312A[1])의 지연량(tD[1])보다 두 번째 제1 지연블록(312B[2])의 지연량(tD[2])이 설정된 크기만큼 더 큰 값을 갖도록 설정되고, 두 번째 제1 지연블록(312B[2])의 지연량(tD[2])보다 세 번째 제1 지연블록(312B[3])의 지연량(tD[3])이 설정된 크기만큼 더 큰 값을 갖도록 설정되는 식으로 N개의 제1 지연블록(312A[1:N]) 각각의 지연량(tD[1], tD[2], tD[3], …, tD[N])이 설정된다. 물론, N개의 제1 지연블록(312B[1:N]) 중 가장 마지막 제1 지연블록(312B[N])의 지연량(tD[N])이 가장 큰 값을 갖도록 설정될 것이다.

또한, N개의 제1 지연블록(312A[1:N]) 중 가장 첫 번째 제1 지연블록(312A[1])의 지연량(tD[1])에 의해 입력데이터(IN_DATA)의 상승 에지(rising edge)와 N개의 풀 업 구동신호(PU[1:N])의 상승 에지(rising edge) 사이의 지연 간격이 결정될 수 있기 때문에 그 절대적인 값이 상대적으로 큰 상태가 되도록 하고, 두 번째 제1 지연블록(312B[2])의 지연량(tD[2])부터 N번째 제1 지연블록(312B[N])까지의 지연량(tD[N])까지의 지연량 간격은 상대적으로 작은 상태가 되도록 설정하게 된다. 참고로, 입력데이터(IN_DATA)의 상승 에지(rising edge)와 N개의 풀 업 구동신호(PU[1:N])의 상승 에지(rising edge) 사이의 지연 간격은 오버 래핑(over lapping) 현상이 발생하는 것을 방지하기 위해 충분한 길이를 가질 수 있도록 설정해야 하며, 구체적인 설명은 하기에 기술하도록 하겠다.

그리고, 도 4b를 참조하여 제2 신호 지연부(320)의 두 번째 구성을 살펴보면, 입력신호(INTER_SIG)를 각각 입력받아 N개의 풀 다운 구동신호(PD[1:N])로서 출력하는 N개의 제2 지연블록(322B[1:N])을 구비한다.

이때, N개의 제2 지연블록(322B[1:N]) 각각이 서로 다른 지연량(tD[1], tD[2], tD[3], …, tD[N])으로 입력신호(INTER_SIG)의 하강 에지(falling edge)를 지연시키고, 입력신호(INTER_SIG)의 상승 에지(rising edge)는 고정(fix)시켜 N개의 풀 다운 구동신호(PD[1:N])로서 출력한다.

구체적으로, N개의 제2 지연블록(322B[1:N]) 각각은, 입력신호(INTER_SIG)가 로직'로우'(Low)일 때 서로 다르게 각각 설정된 시간(tD[1], tD[2], tD[3], …, tD[N])만큼 지연시키기 위한 제2 지연 전달부(DELAY_PATH2), 및 입력신호(INTER_SIG)가 로직'하이'(High)일 때 지연시키지 않고 바이패스(bypass)시켜 출력하기 위한 제2 직접 전달부(BYPASS_PATH2)를 포함하여 구성된다.

여기서, 제2 지연 전달부(DELAY_PATH2)는, 입력신호(INTER_SIG)가 로직'로우'(Low)일 때 턴 온(turn on)되어 제2 지연 전달부(DELAY_PATH2)로 인가되는 입력신호(INTER_SIG)를 입력받고 로직'하이'(High)일 때 턴 오프(turn off)되어 제2 지연 전달부(DELAY_PATH2)로 인가되는 입력신호(INTER_SIG)를 입력받지 않도록 하는 PMOS 트랜지스터(PP2)와, 제2 지연 전달부(DELAY_PATH2)를 통과하는 입력신호(INTER_SIG)를 서로 다르게 각각 설정된 시간(tD[1], tD[2], tD[3], …, tD[N])만큼 지연시켜 출력(PD[1] or PD[2] or PD[3] or … or PD[N-1])하기 위한 저항소자(R2[1] or R2[2] or R2[3] or … or R2[N])를 포함하여 구성된다.

마찬가지로, 제2 직접 전달부(BYPASS_PATH2)는, 입력신호(INTER_SIG)가 로직'하이'(High)일 때 턴 온(turn on)되어 제2 직접 전달부(BYPASS_PATH2)로 인가되는 입력신호(INTER_SIG)를 입력받고 로직'로우'(Low)일 때 턴 오프(turn off)되어 제2 직접 전달부(BYPASS_PATH2)로 인가되는 입력신호(INTER_SIG)를 입력받지 않도록 하는 NMOS 트랜지스터(PN2)를 포함하여 구성된다.

이와 같이, 제2 신호 지연부(320)에는 상기와 같은 제2 지연블록 N개(322B[1:N])가 입력신호(INTER_SIG)를 각각 입력받아 서로 다르게 각각 설정된 시간(tD[1], tD[2], tD[3], …, tD[N])씩 지연시켜 N개의 풀 다운 구동신호(PD[1:N])를 생성하게 된다.

따라서, N개의 제2 지연블록(322B[1:N]) 중 가장 첫 번째 제2 지연블록(322B[1])의 지연량(tD[1])보다 두 번째 제2 지연블록(322B[2])의 지연량(tD[2])이 설정된 크기만큼 더 큰 값을 갖도록 설정되고, 두 번째 제2 지연블록(322B[2])의 지연량(tD[2])보다 세 번째 제2 지연블록(322B[3])의 지연량(tD[3])이 설정된 크기만큼 더 큰 값을 갖도록 설정되는 식으로 N개의 제2 지연블록(322A[1:N]) 각각의 지연량(tD[1], tD[2], tD[3], …, tD[N])이 설정된다. 물론, N개의 제2 지연블록(322B[1:N]) 중 가장 마지막 제2 지연블록(322B[N])의 지연량(tD[N])이 가장 큰 값을 갖도록 설정될 것이다.

또한, N개의 제2 지연블록(322A[1:N]) 중 가장 첫 번째 제2 지연블록(322A[1])의 지연량(tD[1])에 의해 입력데이터(IN_DATA)의 하강 에지(falling edge)와 N개의 풀 다운 구동신호(PD[1:N])의 하강 에지(falling edge) 사이의 지연 간격이 결정될 수 있기 때문에 그 절대적인 값이 상대적으로 큰 상태가 되도록 하고, 두 번째 제2 지연블록(322B[2])의 지연량(tD[2])부터 N번째 제2 지연블록(322B[N])까지의 지연량(tD[N])까지의 지연량 간격은 상대적으로 작은 상태가 되도록 설정하게 된다. 참고로, 입력데이터(IN_DATA)의 하강 에지(falling edge)와 N개의 풀 다운 구동신호(PD[1:N])의 하강 에지(falling edge) 사이의 지연 간격은 오버 래핑(over lapping) 현상이 발생하는 것을 방지하기 위해 충분한 길이를 가질 수 있도록 설정해야 하며, 구체적인 설명은 하기에 기술하도록 하겠다.

도 5는 도 3과 도 4a 및 도 4b에 도시된 본 발명의 실시예에 따라 오버 래핑(over lapping)을 방지할 수 있는 반도체 장치의 데이터 출력회로의 동작을 도시한 다이어그램이다.

도 5를 참조하면, 본 발명의 실시예에 따라 오버 래핑(over lapping)을 방지할 수 있는 반도체 장치의 데이터 출력회로로 로직'하이'(High) 구간과 로직'로우'(Low) 구간이 반복되는 입력데이터(IN_DATA)가 인가될 때, 데이터 출력패드(DQ)의 전압레벨 변동을 알 수 있다.

구체적으로, N개의 풀 업 구동신호(PU[1:N]) 중 첫 번째 풀 업 구동신호(PU[1])의 상승 에지(rising edge)는 입력데이터(IN_DATA)의 상승 에지(rising edge) 시점보다 일정시간만큼 늦은 시점이 된다. 또한, 나머지 풀 업 구동신호(PU[2:N])의 상승 에지(rising edge)는 첫 번째 풀 업 구동신호(PU[1])의 상승 에지(rising edge)보다 설정된 시간만큼씩 순차적으로 늦은 시점이 된다.

이렇게, N개의 풀 업 구동신호(PU[1:N]) 각각의 상승 에지(rising edge)는 그 시점이 서로 다른 상태가 되지만, N개의 풀 업 구동신호(PU[1:N]) 각각의 하강 에지(falling edge)는 모두 입력데이터(IN_DATA)의 하강 에지(falling edge)와 동일한 시점이 된다.

따라서, N개의 풀 업 구동신호(PU[1:N])의 각각의 상승 에지(rising edge) 시점부터 각각의 하강 에지(falling edge) 시점까지, 즉, N개의 풀 업 구동신호(PU[1:N]) 각각이 로직'하이'(High)인 구간에서 데이터 출력패드(DQ)가 전원전압(VDD)으로 풀 업 구동된다.

이때, N개의 풀 업 구동신호(PU[1:N]) 각각의 상승 에지(rising edge) 시점이 시간차를 두고 순차적으로 설정되는 것에 응답하여 데이터 출력패드(DQ)가 전원전압(VDD)으로 풀 업 되는 구간의 스큐(skew)가 결정되며, 전원전압(VDD)의 레벨이 흔들리거나 하는 PVT(Process, Voltage, Temperature)변동 현상이 발생할 때에도 데이터 출력패드(DQ)를 전원전압(VDD)으로 풀 업 구동시키는 구간의 스큐(skew)가 안정적인 상태가 될 수 있다.

마찬가지로, N개의 풀 다운 구동신호(PD[1:N]) 중 첫 번째 풀 다운 구동신호(PD[1])의 하강 에지(falling edge)는 입력데이터(IN_DATA)의 하강 에지(falling edge) 시점보다 일정시간만큼 늦은 시점이 된다. 또한, 나머지 풀 다운 구동신호(PD[2:N])의 하강 에지(falling edge)는 첫 번째 풀 다운 구동신호(PD[1])의 하강 에지(falling edge)보다 설정된 시간만큼씩 순차적으로 늦은 시점이 된다.

이렇게, N개의 풀 다운 구동신호(PD[1:N]) 각각의 하강 에지(falling edge)는 그 시점이 서로 다른 상태가 되지만, N개의 풀 다운 구동신호(PD[1:N]) 각각의 상승 에지(rising edge)는 모두 입력데이터(IN_DATA)의 상승 에지(rising edge)와 동일한 시점이 된다.

따라서, N개의 풀 다운 구동신호(PD[1:N])의 각각의 하강 에지(falling edge)시점부터 각각의 상승 에지(rising edge) 시점까지, 즉, N개의 풀 업 구동신호(PD[1:N]) 각각이 로직'로우'(Low)인 구간에서 데이터 출력패드(DQ)가 접지전압(VSS)으로 풀 다운 구동된다.

이때, N개의 풀 다운 구동신호(PD[1:N]) 각각의 하강 에지(falling edge) 시점이 시간차를 두고 순차적으로 설정되는 것에 응답하여 데이터 출력패드(DQ)가 접지전압(VSS)으로 풀 다운 되는 구간의 스큐(skew)가 결정되며, 전원전압(VDD)의 레벨이 흔들리거나 하는 PVT(Process, Voltage, Temperature)변동 현상이 발생할 때에도 데이터 출력패드(DQ)를 접지전압(VSS)으로 풀 다운 구동시키는 구간의 스큐(skew)가 안정적인 상태가 될 수 있다.

정리해보면, 제1 신호 지연부(310)에서 입력신호(INTER_SIG)을 인가받아 N개의 풀 업 구동신호(PU[1:N])를 생성하는 과정에서, 입력신호(INTER_SIG)와 N개의 풀 업 구동신호(PU[1:N])가 상승 에지(rising edge)는 일정 지연량 및 설정된 지연량을 통해 순차적인 서로 다른 시점이 되면서도 하강 에지(falling edge)는 서로 동일한 시점이 되도록 하는 것을 알 수 있다.

또한, 제2 신호 지연부(320)에서 입력신호(INTER_SIG)를 인가받아 N개의 풀 다운 구동신호(PD[1:N])를 생성하는 과정에서, 입력신호(INTER_SIG)와 N개의 풀 다운 구동신호(PD[1:N])가 하강 에지(falling edge)는 일정 지연량 및 설정된 지연량을 통해 순차적인 서로 다른 시점이 되면서도 상승 에지(rising edge)는 서로 동일한 시점이 되도록 하는 것을 알 수 있다.

이때, N개의 풀 업 구동신호(PU[1:N])의 하강 에지(falling edge)와 N개의 풀 다운 구동신호(PD[1:N])의 하강 에지(falling edge)는 일정한 지연량 구간(OVER_PV)이상 떨어진 상태가 되어 절대 겹치지 않게 설정되고, N개의 풀 다운 구동신호(PD[1:N])의 상승 에지(rising edge)와 N개의 풀 다운 구동신호(PD[1:N])의 상승 에지(rising edge)도 일정한 지연량 구간(OVER_PV)이상 떨어진 상태가 되어 절대 겹치지 않게 설정된다.

이는, N개의 풀 업 구동신호(PU[1:N])가 로직'하이'(High)로 되는 구간과 N개의 풀 업 구동신호(PU[1:N])가 로직'로우'(Low)로 되는 구간이 겹칠 때 오버 래핑(over lapping) 동작이 되어 N개의 풀 업 메인 구동부(334[1:N])와 N개의 풀 다운 메인 구동부(342[1:N]) 사이에 관통전류가 발생하기 때문이며, 이를 방지 하기 위해 제1 신호 지연부(310)에서 N개의 풀 업 구동신호(PU[1:N]) 중 첫 번째 풀 업 구동신호(PU[1])와 입력데이터(IN_DATA)의 상승 에지(rising edge)가 서로 일정한 지연량 구간(OVER_PV)만큼 차이를 두고 형성되도록 하는 동작과, 제2 신호 지연부(320)에서 N개의 풀 다운 구동신호(PD[1:N]) 중 첫 번째 풀 다운 구동신호(PD[1])와 입력데이터(IN_DATA)의 하강 에지(falling edge)가 서로 일정한 지연량 구간(OVER_PV)만큼 차이를 두고 형성되도록 하는 동작을 통해 오버 래핑(over lapping) 동작이 발생하는 것을 방지하게 된다.

즉, 입력데이터(IN_DATA)와 N개의 풀 업 구동신호(PU[1:N])의 하강 에지(falling edge)가 동일한 시점이기 때문에, N개의 풀 업 구동신호(PU[1:N])의 하강 에지(falling edge)와 N개의 풀 다운 구동신호(PD[1:N])의 하강 에지(falling edge)가 일정한 지연량 구간(OVER_PV)만큼 차이를 갖도록 하는 설정 동작이 매우 안정적으로 이루어질 수 있다.

마찬가지로, 입력데이터(IN_DATA)와 N개의 풀 다운 구동신호(PD[1:N])의 상승 에지(rising edge)가 동일한 시점이기 때문에, N개의 풀 다운 구동신호(PD[1:N])의 상승 에지(rising edge)와 N개의 풀 업 구동신호(PU[1:N])의 상승 에지(rising edge)가 일정한 지연량 구간(OVER_PV)만큼 차이를 갖도록 하는 설정 동작이 매우 안정적으로 이루어질 수 있다.

또한, N개의 풀 업 구동신호(PU[1:N]) 중 첫 번째 풀 업 구동신호(PU[1])의 상승 에지(rising edge)가 형성된 시점부터 마지막 풀 업 구동신호(PU[N])의 상승 에지(rising edge)가 형성된 시점까지의 길이를 충분히 길게 설정한 상태에서도 마지막 풀 업 구동신호(PU[N])의 상승 에지(rising edge)가 형성된 시점부터 하강 에지(falling edge)가 형성되는 시점까지의 길이가 충분히 긴 상태이기 때문에 입력데이터(IN_DATA)가 높은 주파수를 갖는 경우에도 PVT(Process, Voltage, Temperature)변동에 대응하여 풀 업 스큐(skew)가 흔들리는 것을 방지하는 동작이 안정적으로 수행되도록 할 수 있고, 동시에, 데이터 출력패드(DQ)를 로직'하이'(High)로 풀 업 구동한 뒤 다시 로직'로우'(Low)로 풀 다운 구동하기 전까지 로직'하이'(High)에 해당하는 전원전압(VDD) 레벨을 안정적으로 유지하도록 할 수 있다.

마찬가지로, N개의 풀 다운 구동신호(PD[1:N]) 중 첫 번째 풀 다운 구동신호(PD[1])의 하강 에지(falling edge)가 형성된 시점부터 마지막 풀 다운 구동신호(PD[N])의 하강 에지(falling edge)가 형성된 시점까지의 길이를 충분히 길게 설정한 상태에서도 마지막 풀 다운 구동신호(PD[N])의 하강 에지(falling edge)가 형성된 시점부터 상승 에지(rising edge)가 형성되는 시점까지의 길이가 충분히 긴 상태이기 때문에 입력데이터(IN_DATA)가 높은 주파수를 갖는 경우에도 PVT(Process, Voltage, Temperature)변동에 대응하여 풀 업 스큐(skew)가 흔들리는 것을 방지하는 동작이 안정적으로 수행되도록 할 수 있고, 동시에, 데이터 출력패드(DQ)를 로직'로우'(Low)로 풀 다운 구동한 뒤 다시 로직'하이'(High)로 풀 업 구동하기 전까지 로직'로우'(Low)에 해당하는 접지전압(VSS) 레벨을 안정적으로 유지하도록 할 수 있다.

이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 데이터 출력패드(DQ)를 풀 업 구동하기 위한 N개의 풀 업 구동신호(PU[1:N])와 입력데이터(IN_DATA)의 상승 에지(rising edge)는 일정 지연량만큼 떨어지고 하강 에지(falling edge)는 동일한 상태로 형성되며, 데이터 출력패드(DQ)를 풀 다운 구동하기 위한 N개의 풀 다운 구동신호(PD[1:N])와 입력데이터(IN_DATA)의 하강 에지(falling edge)는 일정 지연량만큼 떨어지고 상승 에지(rising edge)는 동일한 상태로 형성되도록 함으로써, N개의 풀 업 구동신호(PU[1:N])의 로직'하이'(High)구간과 N개의 풀 다운 구동신호(PD[1:N])의 로직'로우'(Low) 구간이 항상 일정 지연량만큼 떨어진 상태를 유지하도록 할 수 있다. 이로 인해, 데이터 출력패드(DQ)를 풀 업 구동하는 구간과 풀 다운 구동하는 구간이 항상 일정한 지연량만큼 떨어진 상태를 유지하도록 할 수 있다. 즉, 오버 래핑(over lapping) 동작이 발생하는 것을 방지할 있다.

또한, N개의 풀 업 구동신호(PU[1:N])의 상승 에지(rising edge)는 단계적으로 지연되는 방식으로 형성되고, N개의 풀 다운 구동신호(PD[1:N])의 하강 에지(falling edge)는 단계적으로 지연되는 방식으로 형성되므로, PVT(Process, Voltage, Temperature) 변동과 상관없이 최소의 스큐(skew) 변동을 갖는 상태로 데이터 출력패드(DQ)를 풀 업 및 풀 다운 구동할 수 있다.

또한, N개의 풀 업 구동신호(PU[1:N])와 입력데이터(IN_DATA)의 상승 에지(rising edge)는 일정 지연량만큼 떨어지고 하강 에지(falling edge)는 동일한 상태로 형성하기 위한 구성요소와, N개의 풀 다운 구동신호(PD[1:N])와 입력데이터(IN_DATA)의 하강 에지(falling edge)는 일정 지연량만큼 떨어지고 상승 에지(rising edge)는 동일한 상태로 형성하기 위한 구성요소가 2개의 트랜지스터 - NMOS 트랜지스터 1개와 PMOS 트랜지스터 1개 - 와 저항으로 이루어지도록 할 수 있기 때문에 최소의 면적을 차지하도록 하는 것이 가능하다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

100 : 풀 업 동작부 120 : 풀 다운 동작부
102 : 풀 업 신호 지연부 122 : 풀 다운 신호 지연부
1022 : 풀 업 펄스 조절부 1222 : 풀 다운 펄스 조절부
1024, 1025, 1026, 1027 : 제1 내지 제4 풀 업 신호 지연부
104, 105, 106, 107 : 제1 내지 제4 풀 업 구동부
1224, 1225, 1226, 1227 : 제1 내지 제4 풀 다운 신호 지연부
124, 125, 126, 127 : 제1 내지 제4 풀 다운 구동부
310 : 제1 신호 지연부 320 : 제2 신호 지연부
330, 340 : 출력패드 구동부
332[1:N] : N개의 풀 업 프리 구동부
334[1:N] : N개의 풀 업 메인 구동부
342[1:N] : N개의 풀 다운 프리 구동부
344[1:N] : N개의 풀 다운 메인 구동부
312A[1:N], 312B[1:N] : N개의 풀 업 지연블록
322A[1:N], 322B[1:N] : N개의 풀 다운 지연블록

Claims

입력신호의 제1 에지를 변동하는 지연량으로 N번 - N은 1이상의 정수임 - 지연시키고, 상기 입력신호의 제2 에지는 고정시켜 N개의 제1 구동신호로서 출력하는 제1 신호 지연부;
상기 입력신호의 제2 에지를 변동하는 지연량으로 N번 지연시키고, 상기 입력신호의 제1 에지는 고정시켜 N개의 제2 구동신호로서 출력하는 제2 신호 지연부; 및
상기 N개의 제1 구동신호에 응답하여 제1 전압으로 데이터 출력패드를 각각 구동하고, 상기 N개의 제2 구동신호에 응답하여 제2 전압으로 상기 데이터 출력패드를 각각 구동하는 출력패드 구동부
를 구비하는 반도체 장치.
[청구항 2은(는) 설정등록료 납부시 포기되었습니다.]

제1항에 있어서,
상기 제1 신호 지연부는,
N개의 제1 지연블록 - 인가되는 신호의 제1 에지를 설정된 지연량만큼 지연시키고, 인가되는 신호의 제2 에지는 고정시켜 출력함 - 이 체인형태로 접속되고, 상기 N개의 제1 지연블록 각각에서 상기 N개의 제1 구동신호가 출력되는 것을 특징으로 하는 반도체 장치.
[청구항 3은(는) 설정등록료 납부시 포기되었습니다.]

제2항에 있어서,
상기 제2 신호 지연부는,
N개의 제2 지연블록 - 인가되는 신호의 제2 에지를 상기 설정된 지연량만큼 지연시키고, 인가되는 신호의 제1 에지는 고정시켜 출력함 - 이 체인형태로 접속되고, 상기 N개의 제2 지연블록 각각에서 상기 N개의 제2 구동신호가 출력되는 것을 특징으로 하는 반도체 장치.
[청구항 4은(는) 설정등록료 납부시 포기되었습니다.]

제3항에 있어서,
상기 N개의 제1 지연블록 각각은,
신호 입력단을 통해 인가되는 신호가 제1 논리레벨을 가질 때 상기 설정된 지연량만큼 지연시킨 후 신호 출력단으로 전달하는 제1 지연 전달부; 및
신호 입력단을 통해 인가되는 신호가 제2 논리레벨을 가질 때 신호 출력단까지 바이패스(bypass)시키는 제1 직접 전달부를 구비하는 것을 특징으로 하는 반도체 장치.
[청구항 5은(는) 설정등록료 납부시 포기되었습니다.]

제4항에 있어서,
상기 N개의 제2 지연블록 각각은,
신호 입력단을 통해 인가되는 신호가 제2 논리레벨을 가질 때 상기 설정된 지연량만큼 지연시킨 후 신호 출력단으로 전달하는 제2 지연 전달부; 및
신호 입력단을 통해 인가되는 신호가 제1 논리레벨을 가질 때 신호 출력단까지 바이패스(bypass)시키는 제2 직접 전달부를 구비하는 것을 특징으로 하는 반도체 장치.
[청구항 6은(는) 설정등록료 납부시 포기되었습니다.]

제1항에 있어서,
상기 제1 신호 지연부는,
상기 입력신호를 각각 입력받아 상기 N개의 제1 구동신호로서 출력하는 N개의 제1 지연블록을 구비하며,
상기 N개의 제1 지연블록은 각각 서로 다른 지연량으로 상기 입력신호의 제1 에지를 지연시키고, 상기 입력신호의 제2 에지는 고정시키는 것을 특징으로 하는 반도체 장치.
[청구항 7은(는) 설정등록료 납부시 포기되었습니다.]

제6항에 있어서,
상기 제2 신호 지연부는,
상기 입력신호를 각각 입력받아 상기 N개의 제2 구동신호로서 출력하는 N개의 제2 지연블록을 구비하며,
상기 N개의 제2 지연블록은 각각 서로 다른 지연량으로 상기 입력신호의 제2 에지를 지연시키고, 상기 입력신호의 제1 에지는 고정시키는 것을 특징으로 하는 반도체 장치.
[청구항 8은(는) 설정등록료 납부시 포기되었습니다.]

제1항에 있어서,
상기 입력신호의 제1 에지는 상기 입력신호가 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 시점에 대응하는 상승 에지(rising edge)를 의미하고,
상기 입력신호의 제2 에지는 상기 입력신호가 로직'하이'(High)에서 로직'로우'(Low)로 천이하는 시점에 대응하는 하강 에지(falling edge)를 의미하며,
상기 제1 전압은 전원전압을 의미하고,
상기 제2 전압은 접지전압을 의미하는 것을 특징으로 하는 반도체 장치.
[청구항 9은(는) 설정등록료 납부시 포기되었습니다.]

제8항에 있어서,
상기 출력패드 구동부는,
상기 N개의 제1 구동신호를 각각 인가받아 그 위상을 반전하는 N개의 제1 프리 구동부;
상기 N개의 제1 프리 구동부의 출력신호에 각각 응답하여 상기 데이터 출력패드를 풀 업 구동하기 위한 N개의 제1 메인 구동부;
상기 N개의 제2 구동신호를 각각 인가받아 그 위상을 반전하는 N개의 제2 프리 구동부; 및
상기 N개의 제2 프리 구동부의 출력신호에 각각 응답하여 상기 데이터 출력패드를 풀 다운 구동하기 위한 N개의 제2 메인 구동부를 구비하는 것을 특징으로 하는 반도체 장치.
입력신호의 제1 에지를 설정된 제1 지연량만큼 지연시키고, 상기 입력신호의 제2 에지는 고정시켜 제1 구동동작신호로서 출력하는 제1 지연동작부;
상기 제1 구동동작신호의 제1 에지를 설정된 제2 지연량만큼 지연시키고, 상기 제1 구동동작신호의 제2 에지는 고정시켜 제2 구동동작신호로서 출력하는 제2 지연동작부;
상기 입력신호의 제2 에지를 상기 제1 지연량만큼 지연시키고, 상기 입력신호의 제1 에지는 고정시켜 제3 구동동작신호로서 출력하는 제3 지연동작부;
상기 제3 구동동작신호의 제2 에지를 상기 제2 지연량만큼 지연시키고, 상기 제3 구동동작신호의 제1 에지는 고정시켜 제4 구동동작신호로서 출력하는 제4 지연동작부;
상기 제1 및 제2 구동동작신호에 응답하여 제1 전압으로 데이터 출력패드를 각각 구동하는 제1 출력패드 구동부; 및
상기 제3 및 제4 구동동작신호에 응답하여 제2 전압으로 데이터 출력패드를 각각 구동하는 제2 출력패드 구동부
를 구비하는 반도체 장치.
[청구항 11은(는) 설정등록료 납부시 포기되었습니다.]

제10항에 있어서,
상기 제1 지연동작부는,
상기 입력신호가 제1 논리레벨을 가질 때 상기 제1 지연량만큼 지연시킨 후 상기 제1 구동동작신호로서 출력하는 제1 지연 전달부; 및
상기 입력신호가 제2 논리레벨을 가질 때 바이패스(bypass)시켜 상기 제1 구동동작신호로서 출력하는 제1 직접 전달부를 구비하는 것을 특징으로 하는 반도체 장치.
[청구항 12은(는) 설정등록료 납부시 포기되었습니다.]

제11항에 있어서,
상기 제2 지연동작부는,
상기 제1 구동동작신호가 제1 논리레벨을 가질 때 상기 제2 지연량만큼 지연시킨 후 상기 제2 구동동작신호로서 출력하는 제2 지연 전달부; 및
상기 제1 구동동작신호가 제2 논리레벨을 가질 때 바이패스(bypass)시켜 상기 제2 구동동작신호로서 출력하는 제2 직접 전달부를 구비하는 것을 특징으로 하는 반도체 장치.
[청구항 13은(는) 설정등록료 납부시 포기되었습니다.]

제12항에 있어서,
상기 제3 지연동작부는,
상기 입력신호가 제2 논리레벨을 가질 때 상기 제1 지연량만큼 지연시킨 후 상기 제3 구동동작신호로서 출력하는 제3 지연 전달부; 및
상기 입력신호가 제1 논리레벨을 가질 때 바이패스(bypass)시켜 상기 제3 구동동작신호로서 출력하는 제3 직접 전달부를 구비하는 것을 특징으로 하는 반도체 장치.
[청구항 14은(는) 설정등록료 납부시 포기되었습니다.]

제13항에 있어서,
상기 제4 지연동작부는,
상기 제3 구동동작신호가 제2 논리레벨을 가질 때 상기 제2 지연량만큼 지연시킨 후 상기 제4 구동동작신호로서 출력하는 제4 지연 전달부; 및
상기 제3 구동동작신호가 제1 논리레벨을 가질 때 바이패스(bypass)시켜 상기 제4 구동동작신호로서 출력하는 제4 직접 전달부를 구비하는 것을 특징으로 하는 반도체 장치.
[청구항 15은(는) 설정등록료 납부시 포기되었습니다.]

제10항에 있어서,
상기 제1 에지는 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 시점에 대응하는 상승 에지(rising edge)를 의미하고,
상기 제2 에지는 로직'하이'(High)에서 로직'로우'(Low)로 천이하는 시점에 대응하는 하강 에지(falling edge)를 의미하며,
상기 제1 전압은 전원전압을 의미하고,
상기 제2 전압은 접지전압을 의미하는 것을 특징으로 하는 반도체 장치.
[청구항 16은(는) 설정등록료 납부시 포기되었습니다.]

제15항에 있어서,
상기 제1 출력패드 구동부는,
상기 제1 구동동작신호의 위상을 반전하는 제1 프리 드라이버;
제1 프리 드라이버의 출력신호에 응답하여 상기 데이터 출력패드를 풀 업 구동하는 제1 메인 드라이버;
상기 제2 구동동작신호의 위상을 반전하는 제2 프리 드라이버;
제2 프리 드라이버의 출력신호에 응답하여 상기 데이터 출력패드를 풀 업 구동하는 제2 메인 드라이버를 구비하는 것을 특징으로 하는 반도체 장치.
[청구항 17은(는) 설정등록료 납부시 포기되었습니다.]

제16항에 있어서,
상기 제2 출력패드 구동부는,
상기 제3 구동동작신호의 위상을 반전하는 제3 프리 드라이버;
제3 프리 드라이버의 출력신호에 응답하여 상기 데이터 출력패드를 풀 다운 구동하는 제3 메인 드라이버;
상기 제4 구동동작신호의 위상을 반전하는 제4 프리 드라이버; 및
제4 프리 드라이버의 출력신호에 응답하여 상기 데이터 출력패드를 풀 다운 구동하는 제4 메인 드라이버를 구비하는 것을 특징으로 하는 반도체 장치.
[청구항 18은(는) 설정등록료 납부시 포기되었습니다.]

제10항에 있어서,
상기 제1 지연량과 상기 제2 지연량은 서로 같은 크기인 것을 특징으로 하는 반도체 장치.
[청구항 19은(는) 설정등록료 납부시 포기되었습니다.]

제10항에 있어서,
상기 제1 지연량과 상기 제2 지연량은 서로 다른 크기인 것을 특징으로 하는 반도체 장치.