TW201324750A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201324750A
TW201324750A TW101108747A TW101108747A TW201324750A TW 201324750 A TW201324750 A TW 201324750A TW 101108747 A TW101108747 A TW 101108747A TW 101108747 A TW101108747 A TW 101108747A TW 201324750 A TW201324750 A TW 201324750A
Authority
TW
Taiwan
Prior art keywords
delay
signal
pull
drive
output
Prior art date
Application number
TW101108747A
Other languages
English (en)
Other versions
TWI521680B (zh
Inventor
Jae-Heung Kim
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW201324750A publication Critical patent/TW201324750A/zh
Application granted granted Critical
Publication of TWI521680B publication Critical patent/TWI521680B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)

Abstract

本發明揭示一種半導體裝置，其包括：一第一信號延遲區塊，其經組態以使一輸入信號之一第一沿延遲變化之延遲量、維持該輸入信號之一第二沿，且輸出至少一個第一驅動信號；一第二信號延遲區塊，其經組態以使該輸入信號之該第二沿延遲該等變化之延遲量、維持該輸入信號之該第一沿，且輸出至少一個第二驅動信號；及一輸出墊驅動區塊，其經組態以回應於該第一驅動信號而藉助一第一電壓驅動一資料輸出墊且回應於該第二驅動信號而藉助一第二電壓驅動該資料輸出墊。

Description

半導體裝置
本發明之實例性實施例係關於一種半導體設計技術，且更特定而言係關於一半導體裝置之可防止發生重疊之一資料輸出電路。
本申請案主張2011年11月8日提出申請之韓國專利申請案第10-2011-0130937號之優先權，該專利申請案以全文引用方式併入本文中。
圖6係展示一半導體裝置之一習用資料輸出電路之一方塊圖。
參考圖6，一半導體裝置之一習用資料輸出電路包括：一前置驅動器60，其經組態以回應於輸入資料IN_DATA而輸出上拉控制信號S1及下拉控制信號S2；一PMOS電晶體PM，其經組態以由上拉控制信號S1接通及關斷且將一電力供應電壓VDD輸出至一輸出端子DQ；及一NMOS電晶體NM，其經組態以由下拉控制信號S2接通及關斷且將一接地電壓VSS輸出至輸出端子DQ。
闡述一半導體裝置之習用資料輸出電路之操作時，當不存在輸入資料IN_DATA時，前置驅動器60輸出分別以一邏輯高位準及一邏輯低位準之上拉控制信號S1及下拉控制信號S2，關斷電晶體PM及NM且停用輸出端子(例如，處於一浮動狀態中)。
若一邏輯高位準之輸入資料IN_DATA輸入，則前置驅動 器60輸出並施加邏輯低位準之上拉控制信號S1及下拉控制信號S2兩者至各別電晶體PM及NM且僅接通PMOS電晶體PM以使得電力供應電壓VDD輸出至輸出端子DQ。
若一邏輯低位準之輸入資料IN_DATA輸入，則前置驅動器60輸出並施加邏輯高位準之上拉控制信號S1及下拉控制信號S2兩者至各別電晶體PM及NM且僅接通NMOS電晶體NM以使得接地電壓VSS輸出至輸出端子DQ。
然而，在一半導體裝置之習用資料輸出電路中，在輸入資料IN_DATA連續輸入且其位元之數目增加之情形中，上拉電晶體PM及下拉電晶體NM在縮短之時間中在接通與關斷之間切換，且可發生一重疊現象，在該重疊現象中在電力供應電壓VDD與接地電壓VSS之間產生貫通電流。結果，可造成電力損耗且一輸出側電路很可能誤操作。
本發明之一實施例係針對一半導體裝置之可防止發生重疊之一資料輸出電路。
根據本發明之一實施例，一半導體裝置包括：一第一信號延遲區塊，其經組態以使一輸入信號之一第一沿延遲變化之延遲量、維持該輸入信號之一第二沿且輸出至少一個第一驅動信號；一第二信號延遲區塊，其經組態以使該輸入信號之第二沿延遲變化之延遲量、維持該輸入信號之第一沿且輸出至少一個第二驅動信號；及一輸出墊驅動區塊，其經組態以回應於該第一驅動信號而藉助一第一電壓驅動一資料輸出墊且回應於該第二驅動信號而藉助一第二 電壓驅動該資料輸出墊。
根據本發明之另一實施例，一半導體裝置包括：一第一延遲操作單元，其經組態以使一輸入信號之一第一沿延遲一第一延遲量、維持該輸入信號之一第二沿且輸出一第一驅動操作信號；一第二延遲操作單元，其經組態以使該第一驅動操作信號之一第一沿延遲一第二延遲量、維持該第一驅動操作信號之一第二沿且輸出一第二驅動操作信號；一第三延遲操作單元，其經組態以使該輸入信號之第二沿延遲第一延遲量、維持該輸入信號之第一沿且輸出一第三驅動操作信號；一第四延遲操作單元，其經組態以使該第三驅動操作信號之一第二沿延遲第二延遲量、維持該第三驅動操作信號之一第一沿且輸出一第四驅動操作信號；一第一輸出墊驅動區塊，其經組態以回應於該第一驅動操作信號及該第二驅動操作信號而藉助一第一電壓驅動一資料輸出墊；及一第二輸出墊驅動區塊，其經組態以回應於第三驅動操作信號及第四驅動操作信號而藉助一第二電壓驅動該資料輸出墊。
下文將參考隨附圖式更詳細地闡述本發明之實例性實施例。然而，本發明可體現為不同形式且不應將其理解為侷限於本文所陳述之實施例。而是，提供此等實施例以使得本發明將係透徹且完整的，且將本發明之範疇全面地傳達給熟習此項技術者。貫穿本發明，貫穿本發明之各個圖及實施例相同參考編號指代相同部件。
圖1係展示根據本發明之一實施例之一半導體裝置之一資料輸出電路之一方塊圖，該資料輸出電路可防止發生重疊。
參考圖1，根據本發明之一實施例之一半導體裝置之可防止發生重疊之一資料輸出電路包括一上拉操作區塊100及一下拉操作區塊120。上拉操作區塊100包括一上拉信號延遲單元102及第一上拉驅動單元至第四上拉驅動單元104、105、106及107。上拉信號延遲單元102包括一上拉脈衝控制區段1022及第一上拉延遲元件至第四上拉延遲元件1024、1025、1026及1027。下拉操作區塊120包括一下拉信號延遲單元122及第一下拉驅動單元至第四下拉驅動單元124、125、126及127。下拉信號延遲單元122包括一下拉脈衝控制區段1222及第一下拉延遲元件至第四下拉延遲元件1224、1225、1226及1227。
上拉操作區塊100回應於一邏輯高位準之一輸入資料IN_DATA而將一資料輸出墊DQ驅動至一邏輯高電壓位準。
下拉操作區塊120回應於一邏輯低位準之一輸入資料IN_DATA而將該資料輸出墊DQ驅動至一邏輯低電壓位準。
包括於上拉操作區塊100之構成部件當中之上拉信號延遲單元102中之上拉脈衝控制區段1022使其中輸入資料IN_DATA係邏輯高之一週期之長度縮短一預定延遲量以防止發生重疊。
詳細而言，上拉脈衝控制區段1022包括用於使輸入資料IN_DATA延遲預定延遲量之一延遲元件DLY，及用於邏輯組合(例如，「及」(AND))延遲元件DLY之輸入資料IN_DATA與輸出資料且輸出一輸出信號PU[0]之一NAND閘ND1及一反相器INV1。
包括於下拉操作區塊120之構成部件當中之下拉信號延遲單元122中之下拉脈衝控制區段1222將其中輸入資料IN_DATA係邏輯低之一週期之長度縮短該預定延遲量以防止發生重疊。
詳細而言，下拉脈衝控制區段1222包括用於使輸入資料IN_DATA延遲該預定延遲量之一延遲元件DLY，及用於邏輯組合(例如，「或」(OR))延遲元件DLY之輸入資料IN_DATA與輸出資料且輸出一輸出信號PD[0]之一NOR閘NRI及一反相器INV2。
亦即，上拉脈衝控制區段1022及下拉脈衝控制區段1222係分別將輸入資料IN_DATA之邏輯高週期及邏輯低週期縮短預定延遲量以便防止發生資料輸出墊DQ分別被驅動至邏輯高電壓位準及邏輯低電壓位準之驅動週期彼此重疊之一重疊現象之構成部件。
包括於上拉操作區塊100之構成部件當中之上拉信號延遲單元102中之第一上拉延遲元件至第四上拉延遲元件1024、1025、1026及1027在回應於輸入資料IN_DATA之邏輯高週期而驅動資料輸出墊PQ時最小化對應於PVT(過程、電壓及溫度)變化之一偏移變化。
第一上拉延遲元件至第四上拉延遲元件1024、1025、1026及1027係分別具有不同延遲量之構成部件，且該等信號以一預定時間差透過第一上拉延遲元件至第四上拉延遲元件1024、1025、1026及1027輸出。因此，回應於輸入資料IN_DATA之一邏輯高週期，可以該預定時間差連續驅動資料輸出墊DQ。輸出至資料輸出墊DQ之輸入資料IN_DATA之邏輯高週期可無論PVT如何變化皆具有一最小化之偏移。
包括於下拉操作區塊120之構成部件當中之下拉信號延遲單元122中之第一下拉延遲元件至第四下拉延遲元件1224、1225、1226及1227在回應於輸入資料IN_DATA之邏輯低週期而驅動資料輸出墊DQ時最小化對應於PVT變化之一偏移變化。
第一下拉延遲元件至第四下拉延遲元件1224、1225、1226及1227係分別具有不同延遲量之構成部件，且該等信號以一預定時間差透過第一下拉延遲元件至第四下拉延遲元件1224、1225、1226及1227輸出。因此，回應於輸入資料IN_DATA之一邏輯低週期，可以該預定時間差連續驅動資料輸出墊DQ。輸出至資料輸出墊DQ之輸入資料IN_DATA之邏輯低週期可無論PVT如何變化皆具有一最小化之偏移。
第一上拉驅動單元至第四上拉驅動單元104、105、106及107在自上拉信號延遲單元102輸出之各別信號PU[1：4]係邏輯高之週期期間藉助一電力供應電壓VDD驅動資料輸 出墊DQ。此時，為了藉助電力供應電壓VDD驅動資料輸出墊DQ，可使用PMOS電晶體。因此，自上拉信號延遲單元102輸出之信號PU[1：4]經反相且輸入至第一PMOS電晶體至第四PMOS電晶體(未展示)，以便藉助電力供應電壓VDD驅動資料輸出墊DQ。
第一下拉驅動單元至第四下拉驅動單元124、125、126及127在自下拉信號延遲單元122輸出之各別信號PD[1：4]係邏輯低之週期期間藉助一接地電壓VSS驅動資料輸出墊DQ。此時，為了藉助接地電壓VSS驅動資料輸出墊DQ，可使用NMOS電晶體。因此，自下拉信號延遲單元122輸出之信號PD[1：4]經反相且輸入至第一NMOS電晶體至第四NMOS電晶體(未展示)，以便藉助接地電壓VSS驅動資料輸出墊DQ。
圖2係圖解說明根據本發明之圖1中所展示之實施例之一半導體裝置之資料輸出電路之操作之一計時圖，該資料輸出電路可防止發生重疊。
參考圖2，舉例而言，交替地具有一邏輯高週期及一邏輯低週期之輸入資料IN_DATA輸入至一半導體裝置之能夠防止發生重疊之資料輸出電路，且闡述資料輸出墊DQ之電壓位準回應於此輸入資料IN_DATA之改變。
詳細而言，首先，產生輸入資料IN_DATA及藉由使輸入資料IN_DATA延遲一預定延遲量tFD而獲得之經延遲之輸入資料IN_DATA(DLY)。
此外，具有對應於輸入資料IN_DATA及經延遲之輸入資 料IN_DATA(DLY)之邏輯高週期之一重疊週期之一邏輯高週期之一信號作為上拉脈衝控制區段1022之輸出信號PU[0]而輸出。
而且，藉由使上拉脈衝控制區段1022之輸出信號PU[0]逐步延遲而獲得之信號成為第一上拉延遲元件至第四上拉延遲元件1024、1025、1026及1027之輸出信號PU[1：4]。
以此方式，藉助電力供應電壓VDD在其中第一上拉延遲元件至第四上拉延遲元件1024、1025、1026及1027之輸出信號PU[1：4]係邏輯高之週期期間上拉驅動資料輸出墊DQ。
回應於輸出信號PU[1：4]以預定時間差(參考A[U])之逐步啟動來判定其中資料輸出墊DQ上拉至電力供應電壓VDD之位準之週期之偏移。由於此事實，甚至在PVT發生變化以使得電力供應電壓VDD之位準振盪時，可使其中資料輸出墊DQ被上拉驅動至電力供應電壓VDD之位準之週期之偏移穩定。
類似地，具有對應於輸入資料IN_DATA及經延遲之輸入資料IN_DATA(DLY)之邏輯低週期之一重疊週期之一邏輯低週期之一信號作為下拉脈衝控制區段1222之輸出信號PD[0]而輸出。
而且，藉由使下拉脈衝控制區段1222之輸出信號PD[0]逐步延遲而獲得之信號成為第一下拉延遲元件至第四下拉延遲元件1224、1225、1226及1227之輸出信號PD[1：4]。
以此方式，藉助接地電壓VSS在其中第一下拉延遲元件 至第四下拉延遲元件1224、1225、1226及1227之輸出信號PD[1：4]係邏輯低之週期期間下拉驅動資料輸出墊DQ。
回應於輸出信號PD[1：4]以預定時間差(參考A[D])之逐步啟動來判定其中資料輸出墊DQ下拉至接地電壓VSS之位準之週期之偏移。由於此事實，甚至在PVT發生變化以使得電力供應電壓VDD之位準振盪時，可使其中資料輸出墊DQ被下拉驅動至接地電壓VSS之位準之週期之偏移穩定。
如圖2中所展示，可將第一上拉延遲元件至第四上拉延遲元件1024、1025、1026及1027之輸出信號PU[1：4]之邏輯高週期與第一下拉延遲元件至第四下拉延遲元件1224、1225、1226及1227之輸出信號PD[1：4]之邏輯低週期設定為彼此不重疊。
若兩種脈衝PU[1：4]與PD[1：4]之啟動週期彼此重疊，則可在第一上拉驅動單元至第四上拉驅動單元104至107與第一下拉驅動單元至第四下拉驅動單元124至127之間產生貫通電流，且可發生一重疊現象。在本實施例之實施例中，透過使輸入資料IN_DATA延遲預定延遲量tFD之上拉脈衝控制區段1022及下拉脈衝控制區段1222之操作來防止發生重疊現象。
同時，當上拉脈衝控制區段1022之輸出信號PU[0]通過第一上拉驅動元件至第四上拉驅動元件1024、1025、1026及1027而逐步延遲時，不僅自上拉脈衝控制區段1022輸出之信號PU[0]之上升沿延遲(參見A[U])，而且自上拉脈衝控制區段1022輸出之信號PU[0]之下降沿延遲(參見B[U])， 以產生第一上拉延遲元件至第四上拉延遲元件1024、1025、1026及1027之輸出信號PU[1：4]。
此時，在自第一上拉驅動元件至第四上拉驅動元件1024、1025、1026及1027輸出之信號PU[1：4]之逐步上升沿欲在如上文所闡述藉助電力供應電壓VDD驅動資料輸出墊DQ時無論PVT如何變化皆最小化一偏移變化時，自第一上拉驅動元件至第四上拉驅動元件1024、1025、1026及1027輸出之信號PU[1：4]之逐步下降沿可罕有地對改變資料輸出墊DQ之電壓位準施以影響。然而，隨著信號PU[1：4]之上升沿相繼延遲，信號PU[1：4]之下降沿經延遲而靠近信號PD[1：4]之下降沿。信號PU[1：4]及PD[1：4]之啟動週期可彼此重疊。
因此，為了在具有圖1中所展示之組態之資料輸出電路中穩定地防止重疊現象發生，可藉由設定預定延遲量tFD以具有一足夠大值而使輸入資料IN_DATA延遲以產生經延遲之輸入資料。
亦即，雖然信號PU[1：4]之逐步下降沿可罕有地對改變資料輸出墊DQ之電壓位準施以影響，但由於此等下降沿，在延長用於最小化資料輸出墊DQ之一上拉偏移變化之一週期SKEW_PV及用於防止重疊現象發生之一週期OVER_PV時存在限制。因此，在輸入資料IN_DATA之頻率極高之情形中，難以穩定地執行用於最小化資料輸出墊DQ之一上拉偏移變化之一操作及用於防止重疊現象發生之一操作。
類似地，當下拉脈衝控制區段1222之輸出信號PD[0]通過第一下拉驅動元件至第四下拉驅動元件1224、1225、1226及1227而逐步延遲時，不僅自下拉脈衝控制區段1222輸出之信號PD[0]之下降沿延遲(參見A[D])，而且自下拉脈衝控制區段1222輸出之信號PD[0]之上升沿延遲(參見B[D])，以產生第一下拉延遲元件至第四下拉延遲元件1224、1225、1226及1227之輸出信號PD[1：4]。
此時，在自第一下拉驅動元件至第四下拉驅動元件1224、1225、1226及1227輸出之信號PD[1：4]之逐步下降沿欲在如上文所闡述藉助接地電壓VSS驅動資料輸出墊DQ時無論PVT如何變化皆最小化一偏移變化時，自第一下拉驅動元件至第四下拉驅動元件1224、1225、1226及1227輸出之信號PD[1：4]之逐步上升沿可罕有地對改變資料輸出墊DQ之電壓位準施以影響，如圖示中所展示。然而，隨著信號PD[1：4]之下降沿相繼延遲，信號PD[1：4]之上升沿經延遲而靠近信號PU[1：4]之下一上升沿。信號PU[1：4]與PD[1：4]之啟動週期可彼此重疊。
因此，為了在具有圖1中所展示之組態之資料輸出電路中穩定地防止重疊現象發生，可藉由設定預定延遲量tFD以具有一足夠大值而使輸入資料IN_DATA延遲以產生經延遲之輸入資料。
亦即，雖然信號PD[1：4]之逐步上升沿可罕有地對改變資料輸出墊DQ之電壓位準施以影響，但由於此等上升沿，在延長用於最小化資料輸出墊DQ之一下拉偏移變化 之一週期SKEW_PV及用於防止重疊現象發生之一週期OVER_PV時存在限制。因此，在輸入資料IN_DATA之頻率極高之情形中，難以穩定地執行用於最小化資料輸出墊DQ之一下拉偏移變化之一操作及用於防止重疊現象發生之一操作。
圖3係展示根據本發明之另一實施例之一半導體裝置之一資料輸出電路之一方塊圖，該資料輸出電路可防止發生重疊。
圖4A及圖4B係展示根據圖3中所展示之本發明之另一實施例之一半導體裝置之可防止發生重疊之資料輸出電路之構成部件當中之第一信號延遲單元及第二信號延遲單元之電路圖。
參考圖3，根據本發明之另一實施例之一半導體裝置之可防止發生重疊之一資料輸出電路包括一第一信號延遲區塊310、一第二信號延遲區塊320及輸出墊驅動區塊330及340。輸出墊驅動區塊330及340包括N數目個上拉前置驅動單元332[1：N]、N數目個上拉主驅動單元334[1：N]、N數目個下拉前置驅動單元342[1：N]及N數目個下拉主驅動單元344[1：N]。N係等於或大於1之一整數。
第一信號延遲區塊310經組態以使輸入資料IN_DATA之上升沿N次延遲變化之延遲量、維持輸入資料IN_DATA之下降沿且輸出N數目個上拉驅動信號PU[1：N]。亦即，第一信號延遲區塊310產生N數目個上拉驅動信號PU[1：N]，該等上拉驅動信號具有自輸入資料IN_DATA之上升沿分別延 遲N個逐步量之上升沿。輸入資料IN_DATA及N數目個上拉驅動信號PU[1：N]具有同時形成之下降沿。因此，當輸入資料IN_DATA之邏輯高週期及邏輯低週期彼此相等時，自第一信號延遲區塊310輸出之N數目個上拉驅動信號PU[1：N]具有長於邏輯高週期之邏輯低週期。
第二信號延遲區塊320經組態以使輸入資料IN_DATA之下降沿N次延遲變化之延遲量、維持輸入資料IN_DATA之上升沿且輸出N數目個下拉驅動信號PD[1：N]。亦即，第二信號延遲區塊320產生N數目個下拉驅動信號PD[1：N]，該等下拉驅動信號具有自輸入資料IN_DATA之下降沿分別延遲N個逐步量之下降沿。輸入資料IN_DATA及N數目個下拉驅動信號PD[1：N]具有同時形成之上升沿。因此，當輸入資料IN_DATA之邏輯高週期及邏輯低週期彼此相等時，自第二信號延遲區塊320輸出之N數目個下拉驅動信號PD[1：N]具有長於邏輯低週期之邏輯高週期。
輸出墊驅動區塊330及340之N數目個上拉前置驅動單元332[1：N]及N數目個上拉主驅動單元334[1：N]經組態以在N數目個上拉驅動信號PU[1：N]之各別邏輯高週期期間藉助一電力供應電壓VDD驅動一資料輸出墊DQ。為了藉助電力供應電壓VDD驅動資料輸出墊DQ，N數目個上拉主驅動單元334[1：N]可分別包括PMOS電晶體。因此，在N數目個上拉前置驅動單元332[1：N]將N數目個上拉驅動信號PU[1：N]之相位反相並輸出信號PUB[1：N]之後，可使用分別包括PMOS電晶體(未展示)之N數目個上拉主驅動單元 334[1：N]來分別藉助電力供應電壓VDD驅動資料輸出墊DQ。
輸出墊驅動區塊330及340之N數目個下拉前置驅動單元342[1：N]及N數目個下拉主驅動單元344[1：N]經組態以在N數目個下拉驅動信號PD[1：N]之各別邏輯低週期期間藉助一接地電壓VSS驅動資料輸出墊DQ。為了藉助接地電壓VSS驅動資料輸出墊DQ，N數目個下拉主驅動單元344[1：N]可分別包括NMOS電晶體。因此，在N數目個下拉前置驅動單元342[1：N]將N數目個下拉驅動信號PD[1：N]之相位反相並輸出信號PDB[1：N]之後，可使用分別包括NMOS電晶體(未展示)之N數目個下拉主驅動單元344[1：N]來分別藉助接地電壓VDD驅動資料輸出墊DQ。
舉例而言，第一信號延遲區塊310及第二信號延遲區塊320可具有兩種類型之組態，如下文詳細闡述。
首先，參考圖4A闡述第一信號延遲區塊310之第一組態，N數目個上拉延遲單元312A[1：N]以一鏈狀樣式連接，且N數目個上拉驅動信號PU[1：N]分別自N數目個上拉延遲單元312A[1：N]輸出。
N數目個上拉延遲單元312A[1：N]使施加至其的信號IN_DATA、PU[1]、PU[2]、...及PU[N-1]之上升沿延遲一預定延遲量tD，維持施加至其的信號IN_DATA、PU[1]、PU[2]、...及PU[N-1]之下降沿，且輸出N數目個上拉驅動信號PU[1：N]。
詳細而言，N數目個上拉延遲單元312A[1：N]中之每一者 包括：一第一延遲傳送區段DELAY_PATH1，其經組態以在施加至其的信號IN_DATA、PU[1]、PU[2]、...或PU[N-1]係邏輯高時使施加至其的信號IN_DATA、PU[1]、PU[2]、...或PU[N-1]延遲預定延遲量tD；及一第一直接傳送區段BYPASS_PATH1，其經組態以在施加至其的信號IN_DATA、PU[1]、PU[2]、...或PU[N-1]係邏輯低時無延遲地傳送施加至其的信號IN_DATA、PU[1]、PU[2]、...或PU[N-1]。
第一延遲傳送區段DELAY_PATH1包括一NMOS電晶體PN1及一電阻器R1。當施加至第一延遲傳送區段DELAY_PATH1的信號IN_DATA、PU[1]、PU[2]、...或PU[N-1]係邏輯高時，NMOS電晶體PN1接通並將所施加之信號傳送至電阻器R1。NMOS電晶體PN1在所施加之信號係邏輯低時關斷。電阻器R1經組態以使自NMOS電晶體PN1傳送之信號延遲預定延遲量tD且輸出信號PU[1]、PU[2]、PU[3]、...或PU[N]。
類似地，第一直接傳送區段BYPASS_PATH1包括一PMOS電晶體PP1，該PMOS電晶體PP1經組態以在施加至第一直接傳送區段BYPASS_PATH1的信號IN_DATA、PU[1]、PU[2]、...或PU[N-1]係邏輯低時接通並接收所施加之信號，且在所施加之信號係邏輯高時關斷。
以此方式，在第一信號延遲區塊310中，由於N數目個上拉延遲單元312A[1：N]係如上文所闡述以鏈狀樣式連接，因此N數目個上拉驅動信號PU[1：N]透過第一連續延遲階段 至第N個連續延遲階段而產生。因此，可將一相對小延遲量設定至N數目個上拉延遲單元312A[1：N]中之每一者。
當然，設定至N數目個各別上拉延遲單元312A[1：N]的延遲量可彼此相同或可彼此不同。舉例而言，由於輸入資料IN_DATA之上升沿與N數目個上拉驅動信號PU[1：N]之上升沿之間的延遲間隔可係由N數目個上拉延遲單元312A[1：N]當中之第一上拉延遲單元312A[1]之延遲量判定，因此第一上拉延遲單元312A[1]之延遲量具有一相對大值且剩餘上拉延遲單元312A[2：N]之延遲量具有相對小值。以供參考，輸入資料IN_DATA之上升沿與N數目個上拉驅動信號PU[1：N]之上升沿之間的延遲間隔係充分長以便防止重疊現象發生，稍後將對此進行詳細闡述。
接下來，參考圖4A闡述第二信號延遲區塊320之第一組態，N數目個下拉延遲單元322A[1：N]以一鏈狀樣式連接，且N數目個下拉驅動信號PD[1：N]分別自N數目個下拉延遲單元322A[1：N]輸出。
N數目個下拉延遲單元322A[1：N]使施加至其的信號IN_DATA、PD[1]、PD[2]、...及PD[N-1]之下降沿延遲預定延遲量tD，維持施加至其的信號IN_DATA、PD[1]、PD[2]、...及PD[N-1]之上升沿，且輸出N數目個下拉驅動信號PD[1：N]。
詳細而言，N數目個下拉延遲單元322A[1：N]中之每一者包括：一第二延遲傳送區段DELAY_PATH2，其經組態以在施加至其的信號IN_DATA、PD[1]、PD[2]、...或PD[N- 1]係邏輯低時使施加至其的信號IN_DATA、PD[1]、PD[2]、...或PD[N-1]延遲預定延遲量tD；及一第二直接傳送區段BYPASS_PATH2，其經組態以在施加至其的信號IN_DATA、PD[1]、PD[2]、...或PD[N-1]係邏輯高時無延遲地傳送施加至其的信號IN_DATA、PD[1]、PD[2]、...或PD[N-1]。
第二延遲傳送區段DELAY_PATH2包括一PMOS電晶體PP2及一電阻器R2。當施加至第二延遲傳送區段DELAY_PATH2的信號IN_DATA、PD[1]、PD[2]、...或PD[N-1]係邏輯低時，PMOS電晶體PP2接通並將所施加之信號傳送至電阻器R2。PMOS電晶體PP2在所施加之信號係邏輯高時關斷。電阻器R2經組態以使自PMOS電晶體PP2傳送之信號延遲預定延遲量tD且輸出信號PD[1]、PD[2]、PD[3]、...或PD[N]。
類似地，第二直接傳送區段BYPASS_PATH2包括一NMOS電晶體PN2，該NMOS電晶體PN2經組態以在施加至第二直接傳送區段BYPASS_PATH2的信號IN_DATA、PD[1]、PD[2]、...或PD[N-1]係邏輯高時接通並接收所施加之信號，且在所施加之信號係邏輯低時關斷。
以此方式，在第二信號延遲區塊320中，由於N數目個下拉延遲單元322A[1：N]係如上文所闡述以鏈狀樣式連接，因此N數目個下拉驅動信號PD[1：N]透過第一連續延遲階段至第N個連續延遲階段而產生。因此，可將一相對小延遲量設定至N數目個下拉延遲單元322A[1：N]中之每一者。
當然，設定至N數目個各別下拉延遲單元322A[1：N]的延遲量可彼此相同或可彼此不同。舉例而言，由於輸入資料IN_DATA之下降沿與N數目個下拉驅動信號PD[1：N]之下降沿之間的延遲間隔可係由N數目個下拉延遲單元322A[1：N]當中之第一下拉延遲單元322A[1]之延遲量判定，因此第一下拉延遲單元322A[1]之延遲量具有一相對大值且剩餘下拉延遲單元322A[2：N]之延遲量具有相對小值。以供參考，輸入資料IN_DATA之下降沿與N數目個下拉驅動信號PD[1：N]之下降沿之間的延遲間隔係充分長以便防止重疊現象發生，稍後將對此進行詳細闡述。
其次，參考圖4B闡述第一信號延遲區塊310之第二組態，第一信號延遲區塊310包括N數目個上拉延遲單元312B[1：N]，該N數目個上拉延遲單元312B[1：N]經組態以接收輸入資料IN_DATA且輸出N數目個上拉驅動信號PU[1：N]。
N數目個上拉延遲單元312B[1：N]分別使輸入資料IN_DATA之上升沿延遲預定不同延遲量tD[1]、tD[2]、tD[3]、...及tD[N]，維持輸入資料IN_DATA之下降沿，且輸出N數目個上拉驅動信號PU[1：N]。
詳細而言，N數目個上拉延遲單元312B[1：N]中之每一者包括：一第一延遲傳送區段DELAY_PATH1，其經組態以在輸入資料IN_DATA係邏輯高時使輸入資料IN_DATA延遲預定不同延遲量tD[1]、tD[2]、tD[3]、...或tD[N]；及一第一直接傳送區段BYPASS_PATH1，其經組態以在輸入資料 IN_DATA係邏輯低時無延遲地傳送輸入資料IN_DATA。
第一延遲傳送區段DELAY_PATH1包括一NMOS電晶體PN1及一電阻器R1[1]、R1[2]、R1[3]、...或R1[N]。NMOS電晶體PN1經組態以在輸入資料IN_DATA係邏輯高時接通且將輸入資料IN_DATA傳送至該電阻器，且在輸入資料IN_DATA係邏輯低時關斷。電阻器R1[1]、R1[2]、R1[3]、...或R1[N]經組態以使自NMOS電晶體PN1傳送之輸入資料IN_DATA延遲預定不同延遲量tD[1]、tD[2]、tD[3]、...或tD[N]且輸出信號PU[1]、PU[2]、PU[3]、...或PU[N]。
類似地，第一直接傳送區段BYPASS_PATH1包括一PMOS電晶體PP1，該PMOS電晶體PP1經組態以在施加至第一直接傳送區段BYPASS_PATH1的輸入資料IN_DATA係邏輯低時接通並接收所施加之信號，且在輸入資料IN_DATA係邏輯高時關斷。
以此方式，在第一信號延遲區塊310中，N數目個上拉延遲單元312B[1：N]接收輸入資料IN_DATA，分別使輸入資料IN_DATA延遲預定不同延遲量tD[1]、tD[2]、tD[3]、...及tD[N]，且產生N數目個上拉驅動信號PU[1：N]。
因此，以使得第二上拉延遲單元312B[2]之延遲量tD[2]具有比第一上拉延遲單元312B[1]之延遲量tD[1]大一預設定量之一值且第三上拉延遲單元312B[3]之延遲量tD[3]具有比第二上拉延遲單元312B[2]之延遲量tD[2]大該預設定量之一值之此一方式設定N數目個上拉延遲單元312B[1：N] 之各別延遲量tD[1]、tD[2]、tD[3]、...及tD[N]。當然，最後一個上拉延遲單元312B[N]經設定而具有在N數目個上拉延遲單元312B[1：N]當中最大之延遲量tD[N]。
由於輸入資料IN_DATA之上升沿與N數目個上拉驅動信號PU[1：N]之上升沿之間的延遲間隔可係由N數目個上拉延遲單元312A[1：N]當中之第一上拉延遲單元312A[1]之延遲量tD[1]判定，因此第一上拉延遲單元312A[1]之延遲量tD[1]具有一相對大值且N數目個上拉延遲單元312B[1：N]之下降沿之間的延遲間隔與延遲量tD[1]之值相比而具有相對小值。以供參考，輸入資料IN_DATA之上升沿與N數目個上拉驅動信號PU[1：N]之上升沿之間的延遲間隔係充分長以便防止重疊現象發生，稍後將對此進行詳細闡述。
接下來，參考圖4B闡述第二信號延遲區塊320之第二組態，第二信號延遲區塊320包括N數目個下拉延遲單元322B[1：N]，該N數目個下拉延遲單元322B[1：N]經組態以接收輸入資料IN_DATA且輸出N數目個下拉驅動信號PD[1：N]。
N數目個下拉延遲單元322B[1：N]分別使輸入資料IN_DATA之下降沿延遲預定不同延遲量tD[1]、tD[2]、tD[3]、...及tD[N]，維持輸入資料IN_DATA之上升沿，且輸出N數目個下拉驅動信號PD[1：N]。
詳細而言，N數目個下拉延遲單元322B[1：N]中之每一者包括：一第二延遲傳送區段DELAY_PATH2，其經組態以在輸入資料IN_DATA係邏輯低時使輸入資料IN_DATA延遲 預定不同延遲量tD[1]、tD[2]、tD[3]、...或tD[N]；及一第二直接傳送區段BYPASS_PATH2，其經組態以在輸入資料IN_DATA係邏輯高時無延遲地傳送輸入資料IN_DATA。
第二延遲傳送區段DELAY_PATH2包括一PMOS電晶體PP2及一電阻器R2[1]、R2[2]、R2[3]、...或R2[N]。PMOS電晶體PP2經組態以在輸入資料IN_DATA係邏輯低時接通且傳送輸入資料IN_DATA，且在輸入資料IN_DATA係邏輯高時關斷。電阻器R2[1]、R2[2]、R2[3]、...或R2[N]經組態以使自PMOS電晶體PP2傳送之輸入資料IN_DATA延遲預定不同延遲量tD[1]、tD[2]、tD[3]、...或tD[N]且輸出信號PD[1]、PD[2]、PD[3]、...或PD[N]。
類似地，第二直接傳送區段BYPASS_PATH2包括一NMOS電晶體PN2，該NMOS電晶體PN2經組態以在施加至第二直接傳送區段BYPASS_PATH2的輸入資料IN_DATA係邏輯高時接通並接收所施加之信號，且在輸入資料IN_DATA係邏輯低時關斷。
以此方式，在第二信號延遲區塊320中，N數目個下拉延遲單元322B[1：N]接收輸入資料IN_DATA，分別使輸入資料IN_DATA延遲預定不同延遲量tD[1]、tD[2]、tD[3]、...及tD[N]，且產生N數目個下拉驅動信號PD[1：N]。
因此，以使得第二下拉延遲單元322B[2]之延遲量tD[2]具有比第一下拉延遲單元322B[1]之延遲量tD[1]大一預設定量之一值且第三下拉延遲單元322B[3]之延遲量tD[3]具有比第二下拉延遲單元322B[2]之延遲量tD[2]大該預設定 量之一值之此一方式設定N數目個下拉延遲單元322B[1：N]之各別延遲量tD[1]、tD[2]、tD[3]、...及tD[N]。當然，最後一個下拉延遲單元322B[N]經設定而具有在N數目個下拉延遲單元322B[1：N]當中最大之延遲量tD[N]。
由於輸入資料IN_DATA之下降沿與N數目個下拉驅動信號PD[1：N]之下降沿之間的延遲間隔可係由N數目個下拉延遲單元322A[1：N]當中之第一下拉延遲單元322A[1]之延遲量tD[1]判定，因此第一下拉延遲單元322A[1]之延遲量tD[1]具有一相對大值且N數目個上拉延遲單元312B[1：N]之下降沿之間的延遲間隔與延遲量tD[1]之值相比而具有相對小值。以供參考，輸入資料IN_DATA之下降沿與N數目個下拉驅動信號PD[1：N]之下降沿之間的延遲間隔係充分長以便防止重疊現象發生，稍後將對此進行詳細闡述。
圖5係圖解說明根據本發明之圖3、圖4A及圖4B中所展示之另一實施例之一半導體裝置之資料輸出電路之操作之一計時圖，該資料輸出電路可防止發生重疊。
參考圖5，根據本發明之實施例，交替地具有一邏輯高週期及一邏輯低週期之輸入資料IN_DATA施加至一半導體裝置之能夠防止發生重疊之資料輸出電路，且闡述資料輸出墊DQ之電壓位準回應於此輸入資料IN_DATA之改變作為一實例。
詳細而言，在N數目個上拉驅動信號PU[1：N]當中，第一上拉驅動信號PU[1]之上升沿自輸入資料IN_DATA之上升沿延遲一預定時間。而且，剩餘上拉驅動信號PU[2：N]之 上升沿自第一上拉驅動信號PU[1]之上升沿相繼延遲一時間差。
儘管N數目個上拉驅動信號PU[1：N]以此方式不同時具有上升沿，但N數目個上拉驅動信號PU[1：N]與輸入資料IN_DATA之下降沿同時具有下降沿。
因此，在自N數目個上拉驅動信號PU[1：N]之上升沿至下降沿之各別間隔期間(亦即，在N數目個上拉驅動信號PU[1：N]係邏輯高之週期期間)藉助一電力供應電壓VDD上拉驅動資料輸出墊DQ。
此時，回應於N數目個上拉驅動信號PU[1：N]以該時間差之逐步上升沿，判定其中資料輸出墊DQ上拉至電力供應電壓VDD之位準之一週期之偏移。在此方面，甚至在電力供應電壓VDD之位準波動或PVT發生變化時，可使上拉驅動資料輸出墊DQ至電力供應電壓VDD之位準之週期之偏移保持穩定。
類似地，在N數目個下拉驅動信號PD[1：N]當中，第一下拉驅動信號PD[1]之下降沿自輸入資料IN_DATA之下降沿延遲該預定時間。而且，剩餘下拉驅動信號PD[2：N]之下降沿自第一下拉驅動信號PD[1]之下降沿相繼延遲一時間差。
儘管N數目個下拉驅動信號PD[1：N]以此方式不同時具有下降沿，但N數目個下拉驅動信號PD[1：N]與輸入資料IN_DATA之上升沿同時具有上升沿。
因此，在自N數目個下拉驅動信號PD[1：N]之下降沿至上升沿之各別間隔期間(亦即在N數目個下拉驅動信號 PD[1：N]係邏輯低之週期期間)藉助一接地VSS下拉驅動資料輸出墊DQ。
此時，回應於N數目個下拉驅動信號PD[1：N]以時間差之逐步下降沿，判定其中資料輸出墊DQ下拉至接地電壓VSS之位準之一週期之偏移。在此方面，甚至在電力供應電壓VDD之位準波動或PVT發生變化時，可使下拉驅動資料輸出墊DQ至接地電壓VSS之位準之週期之偏移保持穩定。
亦即，當給第一信號延遲區塊310施加輸入資料IN_DATA且產生N數目個上拉驅動信號PU[1：N]時，該輸入資料IN_DATA及延遲預定延遲量及預設定時間差之該N數目個上拉驅動信號PU[1：N]不同時具有上升沿且同時具有下降沿。
此外，當給第二信號延遲區塊320施加輸入資料IN_DATA且產生N數目個下拉驅動信號PD[1：N]時，該輸入資料IN_DATA及延遲預定延遲量及預設定時間差之該N數目個下拉驅動信號PD[1：N]不同時具有下降沿且同時具有上升沿。
此時，N數目個上拉驅動信號PU[1：N]之下降沿與N數目個下拉驅動信號PD[1：N]之下降沿可經設定以分開至少一預定延遲量週期OVER_PV且不彼此重疊，且N數目個下拉驅動信號PD[1：N]之上升沿與N數目個上拉驅動信號PU[1：N]之上升沿可經設定以分開至少該預定延遲量週期OVER_PV且不彼此重疊。
當其中N數目個上拉驅動信號PU[1：N]係邏輯高之週期與 其中N數目個下拉驅動信號PD[1：N]係邏輯低之週期彼此重疊時，造成一重疊現象且在N數目個上拉主驅動單元334[1：N]與N數目個下拉主驅動單元344[1：N]之間產生貫通電流。因此，在本發明之實施例中，透過第一信號延遲區塊310之其中N數目個上拉驅動信號PU[1：N]當中之第一上拉驅動信號PU[1]及輸入資料IN_DATA之上升沿以對應於預定延遲量週期OVER_PV之一時間差形成之操作及第二信號延遲區塊320之其中N數目個下拉驅動信號PD[1：N]當中之第一下拉驅動信號PD[1]及輸入資料IN_DATA之下降沿以對應於預定延遲量週期OVER_PV之該時間差形成之操作來防止造成重疊現象。
亦即，由於輸入資料IN_DATA與N數目個上拉驅動信號PU[1：N]同時具有下降沿，因此可穩定地設定N數目個上拉驅動信號PU[1：N]之下降沿及N數目個下拉驅動信號PD[1：N]之下降沿以具有對應於預定延遲量週期OVER_PV之時間差。
類似地，由於輸入資料IN_DATA與N數目個下拉驅動信號PD[1：N]同時具有上升沿，因此可穩定地設定N數目個下拉驅動信號PD[1：N]之上升沿及N數目個上拉驅動信號PU[1：N]之上升沿以具有對應於預定延遲量週期OVER_PV之時間差。
此外，甚至在將自第一上拉驅動信號PU[1]之上升沿至最後一個上拉驅動信號PU[N]之上升沿之間隔設定為足夠長時，自最後一個上拉驅動信號PU[N]之上升沿至下降沿 之間隔足夠長。因此，甚至在輸入資料IN_DATA具有一高頻率時，可穩定地執行用於防止一上拉偏移由於PVT變化而波動之操作。此時，可穩定地維持資料輸出墊DQ針對一邏輯高位準之電壓位準直至資料輸出墊DQ在被上拉驅動至一邏輯高位準之後被下拉驅動。
類似地，甚至在將自第一下拉驅動信號PD[1]之下降沿至最後一個下拉驅動信號PD[N]之下降沿之間隔設定為足夠長時，自最後一個下拉驅動信號PD[N]之下降沿至上升沿之間隔足夠長。因此，甚至在輸入資料IN_DATA具有一高頻率時，可穩定地執行用於防止一下拉偏移由於PVT變化而波動之操作。此時，可穩定地維持資料輸出墊DQ針對一邏輯低位準之電壓位準直至資料輸出墊DQ在被下拉驅動至一邏輯低位準之後被上拉驅動。
如上文所闡述，根據本發明之實施例，用於上拉驅動資料輸出墊DQ之N數目個上拉驅動信號PU[1：N]及輸入資料IN_DATA之上升沿分開預定延遲量且其下降沿同時形成，且用於下拉驅動資料輸出墊DQ之N數目個下拉驅動信號PD[1：N]及輸入資料IN_DATA之下降沿分開預定延遲量且其上升沿同時形成。結果，N數目個上拉驅動信號PU[1：N]之邏輯高週期與N數目個下拉驅動信號PD[1：N]之邏輯低週期可彼此分開預定延遲量。由於此事實，上拉驅動資料輸出墊DQ之週期與下拉驅動資料輸出墊DQ之週期可保持彼此分開預定延遲量。換言之，可防止造成重疊現象。
此外，由於N數目個上拉驅動信號PU[1：N]之上升沿經形 成以逐步延遲且N數目個下拉驅動信號PD[1：N]之下降沿經形成以逐步延遲，因此可無論PVT如何變化皆可在一最小偏移變化之情形下上拉及下拉驅動資料輸出墊DQ。
另外，用於使N數目個上拉驅動信號PU[1：N]與輸入資料IN_DATA之上升沿分開預定延遲量且同時形成其下降沿之組件或用於使N數目個下拉驅動信號PD[1：N]與輸入資料IN_DATA之下降沿分開預定延遲量且同時形成其上升沿之組件可係由包括一個NMOS電晶體及一個PMOS電晶體之兩個電晶體組成，藉此減小一佔據面積。
如自上文說明顯而易見，在本發明之實施例中，用於上拉驅動一資料輸出墊之一信號與輸入資料之第一沿分開一預定延遲量且用於上拉驅動資料輸出墊之該信號與該輸入資料之第二沿同時產生，且用於下拉驅動該資料輸出墊之一信號與輸入資料之第二沿分開該預定延遲量且用於下拉驅動資料輸出墊之該信號與該輸入資料之第一沿同時產生。結果，用於上拉驅動之該信號之操作週期與用於下拉驅動之該信號之操作週期彼此分開預定延遲量，藉此防止發生重疊。
而且，藉由相繼延遲用於上拉驅動之該信號之第一沿及延遲用於下拉驅動之該信號之第二沿來使用所獲得之信號相繼上拉及下拉驅動一輸出墊。結果，可無論PVT(過程、電壓及溫度)如何變化皆可在一最小偏移變化之情形下驅動資料輸出墊。
儘管已相對於特定實施例闡述了本發明，但彼等熟習此 項技術者將顯而易見，可在不背離以下申請專利範圍中所界定之本發明之精神及範疇之情形下做出各種改變及修改。
舉例而言，前文所提及之實施例中所例示之邏輯閘及電晶體可經實現以依據輸入至其的信號之極性而具有不同位置及種類。
60‧‧‧前置驅動器
100‧‧‧上拉操作區塊
102‧‧‧下拉操作區塊
104‧‧‧第一上拉驅動單元
105‧‧‧第二上拉驅動單元
106‧‧‧第三上拉驅動單元
107‧‧‧第四上拉驅動單元
120‧‧‧下拉操作區塊
122‧‧‧下拉信號延遲單元
124‧‧‧第一下拉驅動單元
125‧‧‧第二下拉驅動單元
126‧‧‧第三下拉驅動單元
127‧‧‧第四下拉驅動單元
310‧‧‧第一信號延遲區塊
312A[N]‧‧‧上拉延遲單元
312B[N]‧‧‧上拉延遲單元
312A[1]‧‧‧上拉延遲單元
312B[1]‧‧‧上拉延遲單元
312A[2]‧‧‧上拉延遲單元
312B[2]‧‧‧上拉延遲單元
320‧‧‧第二信號延遲區塊
322A[N]‧‧‧下拉延遲單元
322B[N]‧‧‧下拉延遲單元
322A[1]‧‧‧下拉延遲單元
322B[1]‧‧‧下拉延遲單元
322A[2]‧‧‧下拉延遲單元
322B[2]‧‧‧下拉延遲單元
330‧‧‧輸出墊驅動區塊
332[N]‧‧‧上拉前置驅動單元
332[1]‧‧‧上拉前置驅動單元
332[2]‧‧‧上拉前置驅動單元
334[N]‧‧‧上拉主驅動單元
334[1]‧‧‧上拉主驅動單元
334[2]‧‧‧上拉主驅動單元
340‧‧‧輸出墊驅動區塊
342[N]‧‧‧下拉前置驅動單元
342[1]‧‧‧下拉前置驅動單元
342[2]‧‧‧下拉前置驅動單元
344[N]‧‧‧下拉主驅動單元
344[1]‧‧‧下拉主驅動單元
344[2]‧‧‧下拉主驅動單元
1022‧‧‧上拉脈衝控制區段
1024‧‧‧第一上拉延遲元件
1025‧‧‧第二上拉延遲元件
1026‧‧‧第三上拉延遲元件
1027‧‧‧第四上拉延遲元件
1222‧‧‧下拉脈衝控制區段
1224‧‧‧第一下拉延遲元件
1225‧‧‧第二下拉延遲元件
1226‧‧‧第三下拉延遲元件
1227‧‧‧第四下拉延遲元件
BYPASS_PATH1‧‧‧第一直接傳送區段
BYPASS_PATH2‧‧‧第二直接傳送區段
DELAY_PATH1‧‧‧第一延遲傳送區段
DELAY_PATH2‧‧‧第二延遲傳送區段
DLY‧‧‧延遲元件
DQ‧‧‧輸出端子/資料輸出墊
IN_DATA‧‧‧輸入資料
INV1‧‧‧反相器
ND1‧‧‧NAND閘
NM‧‧‧NMOS電晶體電晶體
PD[0]‧‧‧下拉驅動信號
PD[1]‧‧‧下拉驅動信號
PD[2]‧‧‧下拉驅動信號
PD[3]‧‧‧下拉驅動信號
PD[4]‧‧‧下拉驅動信號
PD[N]‧‧‧下拉驅動信號
PDB[1]‧‧‧信號
PDB[2]‧‧‧信號
PDB[N]‧‧‧信號
PM‧‧‧PMOS電晶體電晶體
PN1‧‧‧NMOS電晶體
PN2‧‧‧NMOS電晶體
PP1‧‧‧PMOS電晶體
PP2‧‧‧PMOS電晶體
PU[0]‧‧‧上拉驅動信號
PU[1]‧‧‧上拉驅動信號
PU[2]‧‧‧上拉驅動信號
PU[3]‧‧‧上拉驅動信號
PU[4]‧‧‧上拉驅動信號
PU[N]‧‧‧上拉驅動信號
PUB[1]‧‧‧信號
PUB[2]‧‧‧信號
PUB[N]‧‧‧信號
R1‧‧‧電阻器
R2‧‧‧電阻器
S1‧‧‧上拉控制信號
S2‧‧‧下拉控制信號
tD‧‧‧預定延遲量
tFD‧‧‧預定延遲量
VDD‧‧‧電力供應電壓
VSS‧‧‧接地電壓
圖1係展示根據本發明之一實施例之一半導體裝置之一資料輸出電路之一方塊圖，該資料輸出電路可防止發生重疊。
圖2係圖解說明根據本發明之實施例之在圖1中所展示之半導體裝置之資料輸出電路之操作之一計時圖。
圖3係展示根據本發明之另一實施例之一半導體裝置之一資料輸出電路之一方塊圖，該資料輸出電路可防止發生重疊。
圖4A及圖4B係展示根據本發明之另一實施例之在圖3中所展示之半導體裝置之資料輸出電路之構成部件當中之第一信號延遲單元及第二信號延遲單元之電路圖。
圖5係圖解說明根據本發明之另一實施例之在圖4、圖4A及圖4B中所展示之半導體裝置之資料輸出電路之操作之一計時圖。
圖6係展示一半導體裝置之一習用資料輸出電路之一方塊圖。
310‧‧‧第一信號延遲區塊
312A[1]‧‧‧上拉延遲單元
312A[2]‧‧‧上拉延遲單元
312A[N]‧‧‧上拉延遲單元
320‧‧‧第二信號延遲區塊
322A[1]‧‧‧下拉延遲單元
322A[2]‧‧‧下拉延遲單元
322A[N]‧‧‧下拉延遲單元
BYPASS_PATH1‧‧‧第一直接傳送區段
BYPASS_PATH2‧‧‧第二直接傳送區段
DELAY_PATH1‧‧‧第一延遲傳送區段
DELAY_PATH2‧‧‧第二延遲傳送區段
IN_DATA‧‧‧輸入資料
PD[1]‧‧‧下拉驅動信號
PD[2]‧‧‧下拉驅動信號
PD[N]‧‧‧下拉驅動信號
PN1‧‧‧NMOS電晶體
PN2‧‧‧NMOS電晶體
PP1‧‧‧PMOS電晶體
PP2‧‧‧PMOS電晶體
PU[1]‧‧‧上拉驅動信號
PU[2]‧‧‧上拉驅動信號
PU[N]‧‧‧上拉驅動信號
R1‧‧‧電阻器
R2‧‧‧電阻器
tD‧‧‧預定延遲量

Claims (20)

  1. 一種半導體裝置，其包含：一第一信號延遲區塊，其經組態以使一輸入信號之一第一沿延遲變化之延遲量、維持該輸入信號之一第二沿且輸出至少一個第一驅動信號；一第二信號延遲區塊，其經組態以使該輸入信號之該第二沿延遲該變化之延遲量、維持該輸入信號之該第一沿且輸出至少一個第二驅動信號；及一輸出墊驅動區塊，其經組態以回應於該第一驅動信號而藉助一第一電壓驅動一資料輸出墊且回應於該第二驅動信號而藉助一第二電壓驅動該資料輸出墊。
  2. 如請求項1之半導體裝置，其中該第一信號延遲區塊包含以一鏈連接之複數個第一延遲單元，其中該等第一延遲單元各自經組態以使一先前第一延遲單元之一輸出信號之一第一沿延遲一經設定延遲量而不使該輸出信號之一第二沿延遲且輸出該第一驅動信號。
  3. 如請求項2之半導體裝置，其中該第二信號延遲區塊包含以一鏈連接之複數個第二延遲單元，其中該等第二延遲單元各自經組態以使一先前第二延遲單元之一輸出信號之一第二沿延遲該經設定延遲量而不使該輸出信號之一第一沿延遲且輸出該第二驅動信號。
  4. 如請求項3之半導體裝置，其中該等第一延遲單元中之每一者包含：一第一延遲傳送區段，其經組態以在透過一信號輸入 端子施加之一信號具有一第一邏輯位準時使該信號延遲該經設定延遲量且將該經延遲信號傳送至一信號輸出端子；及一第一直接傳送區段，其經組態以在該信號具有一第二邏輯位準時無延遲地將該信號傳送至該信號輸出端子。
  5. 如請求項4之半導體裝置，其中該等第二延遲單元中之每一者包含：一第二延遲傳送區段，其經組態以在透過一信號輸入端子施加之一信號具有該第二邏輯位準時使該信號延遲該經設定延遲量且將該經延遲信號傳送至一信號輸出端子；及一第二直接傳送區段，其經組態以在該信號具有該第一邏輯位準時無延遲地將該信號傳送至該信號輸出端子。
  6. 如請求項1之半導體裝置，其中該第一信號延遲區塊包含經組態以接收該輸入信號且輸出該第一驅動信號之至少一個第一延遲單元，且其中該第一延遲單元經組態以使該輸入信號之該第一沿延遲不同延遲量而不使該輸入信號之該第二沿延遲。
  7. 如請求項6之半導體裝置，其中該第二信號延遲區塊包含經組態以接收該輸入信號且輸出該第二驅動信號之至少一個第二延遲單元，且其中該第二延遲單元經組態以使該輸入信號之該第二 沿延遲該等不同延遲量而不使該輸入信號之該第一沿延遲。
  8. 如請求項1之半導體裝置，其中該輸入信號之該第一沿包括自一邏輯低位準至一邏輯高位準之該輸入信號之一上升沿，其中該輸入信號之該第二沿包括自該邏輯高位準至該邏輯低位準之該輸入信號之一下降沿，其中該第一電壓包括一電力供應電壓，且其中該第二電壓包括一接地電壓。
  9. 如請求項8之半導體裝置，其中該輸出墊驅動區塊包含：至少一個第一前置驅動單元，其經組態以接收該第一驅動信號且將其反相；至少一個第一主驅動單元，其經組態以回應於該第一前置驅動單元之一輸出信號而將該電力供應電壓供應至該資料輸出墊；至少一個第二前置驅動單元，其經組態以接收該第二驅動信號且將其反相；及至少一個第二主驅動單元，其經組態以回應於該第二前置驅動單元之一輸出信號而將該接地電壓供應至該資料輸出墊。
  10. 一種半導體裝置，其包含：一第一延遲操作單元，其經組態以使一輸入信號之一第一沿延遲一第一延遲量、維持該輸入信號之一第二沿 且輸出一第一驅動操作信號；一第二延遲操作單元，其經組態以使該第一驅動操作信號之一第一沿延遲一第二延遲量、維持該第一驅動操作信號之一第二沿且輸出一第二驅動操作信號；一第三延遲操作單元，其經組態以使該輸入信號之該第二沿延遲該第一延遲量、維持該輸入信號之該第一沿且輸出一第三驅動操作信號；一第四延遲操作單元，其經組態以使該第三驅動操作信號之一第二沿延遲該第二延遲量、維持該第三驅動操作信號之一第一沿且輸出一第四驅動操作信號；一第一輸出墊驅動區塊，其經組態以回應於該第一驅動操作信號及該第二驅動操作信號而藉助一第一電壓驅動一資料輸出墊；及一第二輸出墊驅動區塊，其經組態以回應於該第三驅動操作信號及該第四驅動操作信號而藉助一第二電壓驅動該資料輸出墊。
  11. 如請求項10之半導體裝置，其中該第一延遲操作單元包含：一第一延遲傳送區段，其經組態以在該輸入信號具有一第一邏輯位準時使該輸入信號延遲該第一延遲量以輸出該第一驅動操作信號；及一第一直接傳送區段，其經組態以在該輸入信號具有一第二邏輯位準時無延遲地傳送該輸入信號以輸出該第一驅動操作信號。
  12. 如請求項11之半導體裝置，其中該第二延遲操作單元包含：一第二延遲傳送區段，其經組態以在該第一驅動操作信號具有該第一邏輯位準時使該第一驅動操作信號延遲該第二延遲量以輸出該第二驅動操作信號；及一第二直接傳送區段，其經組態以在該第一驅動操作信號具有該第二邏輯位準時無延遲地傳送該第一驅動操作信號以輸出該第二驅動操作信號。
  13. 如請求項12之半導體裝置，其中該第三延遲操作單元包含：一第三延遲傳送區段，其經組態以在該輸入信號具有該第二邏輯位準時使該輸入信號延遲該第一延遲量以輸出該第三驅動操作信號；及一第三直接傳送區段，其經組態以在該輸入信號具有該第一邏輯位準時無延遲地傳送該輸入信號以輸出該第三驅動操作信號。
  14. 如請求項13之半導體裝置，其中該第四延遲操作單元包含：一第四延遲傳送區段，其經組態以在該第三驅動操作信號具有該第二邏輯位準時使該第三驅動操作信號延遲該第二延遲量以輸出該第四驅動操作信號；及一第四直接傳送區段，其經組態以在該第三驅動操作信號具有該第一邏輯位準時無延遲地傳送該第三驅動操作信號以輸出該第四驅動操作信號。
  15. 如請求項10之半導體裝置，其中該等第一沿包括自一邏輯低位準至一邏輯高位準之對應信號之上升沿，其中該等第二沿包括自該邏輯高位準至該邏輯低位準之該等對應信號之下降沿，其中該第一電壓包括一電力供應電壓，且其中該第二電壓包括一接地電壓。
  16. 如請求項15之半導體裝置，其中該第一輸出墊驅動區塊包含：一第一前置驅動器，其經組態以將該第一驅動操作信號之一相位反相；一第一主驅動器，其經組態以回應於該第一前置驅動器之一輸出信號而將該電力供應電壓供應至該資料輸出墊；一第二前置驅動器，其經組態以將該第二驅動操作信號之一相位反相；及一第二主驅動器，其經組態以回應於該第二前置驅動器之一輸出信號而將該電力供應電壓供應至該資料輸出墊。
  17. 如請求項16之半導體裝置，其中該第二輸出墊驅動區塊包含：一第三前置驅動器，其經組態以將該第三驅動操作信號之一相位反相；一第三主驅動器，其經組態以回應於該第三前置驅動 器之一輸出信號而將該接地電壓供應至該資料輸出墊；一第四前置驅動器，其經組態以將該第四驅動操作信號之一相位反相；及一第四主驅動器，其經組態以回應於該第四前置驅動器之一輸出信號而將該接地電壓供應至該資料輸出墊。
  18. 如請求項10之半導體裝置，其中該第一延遲量與該第二延遲量具有相同值。
  19. 如請求項10之半導體裝置，其中該第一延遲量與該第二延遲量具有不同值。
  20. 如請求項10之半導體裝置，其中該第二延遲操作單元經組態而以該第二延遲量之一間隔輸出具有第一沿之複數個驅動操作信號作為該第二驅動操作信號，且其中該第四延遲操作單元經組態而以該第二延遲量之一間隔輸出具有第二沿之複數個驅動操作信號作為該第四驅動操作信號。
TW101108747A 2011-12-08 2012-03-14 半導體裝置 TWI521680B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110130937A KR101848757B1 (ko) 2011-12-08 2011-12-08 반도체 장치

Publications (2)

Publication Number Publication Date
TW201324750A true TW201324750A (zh) 2013-06-16
TWI521680B TWI521680B (zh) 2016-02-11

Family

ID=48571419

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101108747A TWI521680B (zh) 2011-12-08 2012-03-14 半導體裝置

Country Status (4)

Country Link
US (1) US8531211B2 (zh)
KR (1) KR101848757B1 (zh)
CN (1) CN103166629B (zh)
TW (1) TWI521680B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101646997B1 (ko) 2015-01-07 2016-08-10 주식회사 로보티어 방범 저출력심장충격기(aed) 폐쇄회로텔레비젼(cctv) 감시카메라 에스에스(ss)-타워
KR20190056890A (ko) * 2017-11-17 2019-05-27 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
KR20200079808A (ko) * 2018-12-26 2020-07-06 에스케이하이닉스 주식회사 집적 회로 및 메모리

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5359350A (en) * 1991-06-14 1994-10-25 Ricoh Company, Ltd. Method of driving ink jet printing head
US5497105A (en) * 1994-06-30 1996-03-05 Vlsi Technology, Inc. Programmable output pad with circuitry for reducing ground bounce noise and power supply noise and method therefor
US5610548A (en) * 1995-09-08 1997-03-11 International Business Machines Corporation Split drive clock buffer
JP3935925B2 (ja) * 2002-03-04 2007-06-27 富士通株式会社 出力バッファ回路
US7053680B2 (en) * 2002-06-12 2006-05-30 Fujitsu Limited Complement reset buffer
US6756826B1 (en) * 2003-06-12 2004-06-29 Fairchild Semiconductor Corporation Method of reducing the propagation delay and process and temperature effects on a buffer
US7446579B2 (en) 2005-09-28 2008-11-04 Hynix Semiconductor Inc. Semiconductor memory device having delay locked loop
US8035425B2 (en) * 2008-12-29 2011-10-11 Oracle America, Inc. Active echo on-die repeater circuit
KR100991387B1 (ko) 2008-12-31 2010-11-02 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력장치
KR101197272B1 (ko) * 2009-10-30 2012-11-05 에스케이하이닉스 주식회사 데이터출력회로
US8373451B1 (en) * 2010-12-22 2013-02-12 Adtran, Inc. Digital driver with RC tuned transition control

Also Published As

Publication number Publication date
CN103166629B (zh) 2017-10-31
US8531211B2 (en) 2013-09-10
KR101848757B1 (ko) 2018-04-17
CN103166629A (zh) 2013-06-19
US20130147536A1 (en) 2013-06-13
TWI521680B (zh) 2016-02-11
KR20130064356A (ko) 2013-06-18

Similar Documents

Publication Publication Date Title
KR100956781B1 (ko) 데이터 출력회로
US8018245B2 (en) Semiconductor device
US20110267112A1 (en) Output driver and semiconductor apparatus having the same
US9071247B2 (en) Semiconductor device for performing preemphasis operation
KR100564636B1 (ko) 반도체 메모리 장치
US20110249520A1 (en) Data strobe signal output driver for a semiconductor memory apparatus
JP6104586B2 (ja) 半導体装置及び半導体装置の動作方法
TWI521680B (zh) 半導體裝置
US7990197B2 (en) Internal clock driver circuit
TWI502606B (zh) 延遲線
US7884647B2 (en) Output driver
KR102021336B1 (ko) 반도체 장치 및 그 동작방법
US7994835B2 (en) Duty control circuit and semiconductor device having the same
US8754688B2 (en) Signal output circuit and semiconductor device including the same
KR20100064851A (ko) 지연라인
JP2007300302A (ja) 波形幅調整回路
US9621142B1 (en) Semiconductor device
KR100666931B1 (ko) 반도체메모리소자
US8723575B1 (en) Configurable delay circuitry with compensated delay
KR100917629B1 (ko) 데이터 출력 제어회로
KR100955541B1 (ko) 데이타 출력 장치
KR100907933B1 (ko) 데이터 출력 제어회로
JPH0563529A (ja) バツフア回路

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees