KR100564636B1 - 반도체 메모리 장치 - Google Patents
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Abstract
Description
본 발명이 이루고자 하는 기술적 과제는 상 변화 메모리 어레이의 모든 메모리 셀들을 셋 상태로 만들 수 있는 상 변화 반도체 메모리 장치를 제공하는데 있다.
Claims (24)
- 인가되는 전류 펄스에 응답하여 리셋(reset) 저항 또는 셋(set) 저항으로 상태가 변화되는 상 변화 셀들 구비하는 반도체 메모리 장치에 있어서,제 1 제어 신호와 셋 컨트롤 신호에 응답하여 최소 전류량이 기준 전류량 이 상이며 전류량이 순차적으로 감소하는 제 1 내지 제 n 스테이지를 구비하는 셋 전류 펄스를 출력하는 셋 펄스 구동회로;제 2 제어 신호에 응답하여 리셋 전류 펄스를 출력하는 리셋 펄스 구동회로; 제 3 제어 신호에 응답하여 상기 셋 펄스 구동회로 및 상기 리셋 펄스 구동회로를 활성화하는 풀 다운 수단; 및라이트 데이터, 셋 펄스 폭 컨트롤 신호 및 리셋 펄스 폭 컨트롤 신호에 응답하여 상기 제 1 내지 제 3 제어 신호를 출력하는 라이트 드라이버 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 기준 전류량은 상 변화 셀들이 결정화되기 시작하는 결정화 온도(crystallizing temperature)로 상기 상 변화 셀들을 유지시키는 전류량인 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제 1 스테이지의 전류량은 상기 상 변화 셀들 중 셋 저항 상태로 되기 위하여 가장 큰 전류량이 필요한 상 변화 셀을 셋 저항 상태로 만드는 전류량인 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제 1 스테이지의 전류량은 상기 상 변화 셀들이 녹는 온도(melting temperature)에 도달하도록 상기 상 변화 셀들을 가열시키는 전류량을 초과하지 않는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 셋 컨트롤 신호는 최소 전압량이 기준 전압량 이상이며 전압량이 순차적으로 감소하는 제 1 내지 제 n 스테이지를 구비하는 전압 펄스인 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,동작 활성 신호에 에 응답하여 활성화되고, 풀 업 컨트롤 신호 및 풀 다운 컨트롤 신호에 응답하여 클럭 펄스를 출력하는 오실레이터;상기 클럭 펄스 및 상기 동작 활성 신호를 수신하고, 상기 클럭 펄스의 첫 번째 펄스에 동기되어 활성화되는 펄스인 쉬프트 제어 신호에 응답하여 상기 제 1 내지 제 n 제어 펄스를 출력하는 쉬프터; 및상기 동작 활성 신호 및 상기 제 1 내지 제 n 제어 펄스에 응답하여 상기 셋 컨트롤 신호를 출력하는 셋 제어 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 6 항에 있어서, 상기 오실레이터는,상기 풀 업 컨트롤 신호의 전압 레벨이 올라가거나 또는 상기 풀 다운 컨트롤 신호의 전압 레벨이 내려가면 상기 클럭 펄스의 주기가 길어지는 것을 특징으로 하는 반도체 메모리 장치.
- 제 6 항에 있어서, 상기 셋 제어 회로는,제어 노드 ;상기 동작 활성 신호를 수신하고 상기 제 1 내지 제 n 제어 펄스에 응답하여 상기 제어 노드의 전압 레벨을 순차적으로 낮아지도록 제어하는 제어부 ; 및상기 모드 제어 신호들의 논리 레벨에 따라 상기 제어 노드로부터 출력되는 상기 셋 컨트롤 신호의 파형을 제어하는 셋 컨트롤 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 8 항에 있어서, 상기 셋 컨트롤 신호 발생부는,모드 제어 신호들의 각각과 상기 제 1 내지 제 n 제어 펄스를 반전 논리합 하는 제 1 및 제 2 반전 논리합 수단 ;상기 제 2 반전 논리합 수단의 출력에 응답하여 상기 제어 노드를 접지 전압에 연결하거나 차단하는 제 1 파형 제어 트랜지스터 ;상기 제어 노드에 직렬로 연결되는 복수개의 다이오드들 ; 및상기 제 1 반전 논리합 수단의 출력에 응답하여 상기 다이오드들을 상기 접지 전압에 연결하거나 차단하는 제 2 파형 제어 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 6항에 있어서,상기 제 1 제어 펄스의 활성화에 응답하여 활성화되며, 상기 제 n 제어 펄스 의 비활성화에 응답하여 비활성화 되는 셋 펄스 폭 컨트롤 신호를 출력하는 펄스 발생 회로 ; 및라이트 인에이블 펄스 및 일정한 레벨로 계속 유지되는 동작 신호에 응답하여 상기 동작 활성 신호, 상기 쉬프트 제어 신호 및 상기 펄스 발생 회로를 활성화 시키기 위한 라이트 인에이블 펄스를 출력하는 라이트 제어 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 10 항에 있어서, 외부 데이터에 응답하여 상기 라이트 데이터를 출력하는 데이터 입력회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 10 항에 있어서, 상기 라이트 인에이블 신호에 응답하여 상기 리셋 펄스 폭 컨트롤 신호가 활성화되어 일정시간 동안 유지되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 셋 펄스 구동회로는,전원 전압에 제 1 단이 연결되고 게이트와 제 2 단이 제 1 노드에 연결되는 제 1 트랜지스터;상기 전원 전압에 제 1 단이 연결되고 게이트가 상기 제 1 제어 신호에 연결되고 제 2 단이 상기 제 1 노드에 연결되는 제 2 트랜지스터;상기 전원 전압에 제 1 단이 연결되고 게이트가 상기 제 1 노드에 연결되고제 2 단이 상기 출력 노드에 연결되는 제 3 트랜지스터;제 1 단이 상기 제 1 노드에 연결되고 게이트가 상기 셋 컨트롤 신호에 연결되고 제 2 단이 제 2 노드에 연결되는 제 4 트랜지스터; 및제 1 단이 상기 제 2 노드에 연결되고 게이트가 상기 제 1 제어 신호에 연결되고 제 2 단이 접지전압에 연결되는 제 5 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 13 항에 있어서, 상기 리셋 펄스 구동회로는,상기 전원 전압에 제 1 단이 연결되고 게이트가 상기 제 2 제어 신호에 연결되고 제 2 단이 상기 출력 노드 에 연결되는 제 6 를 구비하며, 상기 제 6 트랜지스터의 전류 구동 능력이 상기 제 3 트랜지스터의 전류 구동 능력보다 큰 것을 특징으로 하는 반도체 메모리 장치.
- 순차적으로 일정 시간동안만 활성화되며 활성화 시간이 서로 중첩되지 아니하는 제 1 내지 제 n 제어 펄스에 응답하여 셋 컨트롤 신호를 발생하는 셋 제어 회로 ;라이트 데이터가 셋 데이터이면, 셋 펄스폭 컨트롤 신호가 활성화되는 구간동안 상기 셋 컨트롤 신호에 응답하여 최소 전류량이 기준 전류량 이상이며 전류량이 순차적으로 감소하는 제 1 내지 제 n 스테이지를 구비하는 셋 전류 펄스를 발생하고, 상기 라이트 데이터가 리셋 데이터이면, 리셋 펄스폭 컨트롤 신호가 활성화 되는 동안 리셋 전류 펄스를 발생하는 라이트 드라이버 ; 및데이터 기입을 의미하는 라이트 인에이블 펄스, 상기 제 1 내지 제 n 제어 펄스에 응답하여 상기 셋 펄스폭 컨트롤 신호 및 상기 리셋 펄스폭 컨트롤 신호를 발생하는 펄스 발생 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 15 항에 있어서, 상기 셋 컨트롤 신호는,최소 전압량이 기준 전압량 이상이며 전압량이 순차적으로 감소하는 제 1 내지 제 n 스테이지를 구비하는 전압 펄스이며,모드 제어 신호들에 응답하여 서로 다른 파형을 가지는 것을 특징으로 하는 반도체 메모리 장치.
- 제 16 항에 있어서, 상기 셋 제어 회로는,제어 노드 ;동작 활성 신호를 수신하고 상기 제 1 내지 제 n 제어 펄스에 응답하여 상기 제어 노드의 전압 레벨을 순차적으로 낮아지도록 제어하는 제어부 ; 및상기 모드 제어 신호들의 논리 레벨에 따라 상기 제어 노드로부터 출력되는 상기 셋 컨트롤 신호의 파형을 제어하는 셋 컨트롤 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 17 항에 있어서, 상기 셋 컨트롤 신호 발생부는,상기 모드 제어 신호들의 각각과 상기 제 1 내지 제 n 제어 펄스를 반전 논리합 하는 제 1 및 제 2 반전 논리합 수단 ;상기 제 2 반전 논리합 수단의 출력에 응답하여 상기 제어 노드를 접지 전압에 연결하거나 차단하는 제 1 파형 제어 트랜지스터 ;상기 제어 노드에 직렬로 연결되는 복수개의 다이오드들 ; 및상기 제 1 반전 논리합 수단의 출력에 응답하여 상기 다이오드들을 상기 접지 전압에 연결하거나 차단하는 제 2 파형 제어 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 15 항에 있어서, 상기 라이트 드라이버는,제 1 제어 신호와 상기 셋 컨트롤 신호에 응답하여 상기 셋 전류 펄스를 출력하는 셋 펄스 구동회로 ;제 2 제어 신호에 응답하여 리셋 전류 펄스를 출력하는 리셋 펄스 구동회로;제 3 제어 신호에 응답하여 상기 셋 펄스 구동회로 및 상기 리셋 펄스 구동회로를 활성화하는 풀 다운 수단 ; 및상기 라이트 데이터, 상기 셋 펄스 폭 컨트롤 신호 및 상기 리셋 펄스 폭 컨트롤 신호에 응답하여 상기 제 1 내지 제 3 제어 신호를 출력하는 라이트 드라이버 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 19항에 있어서, 상기 셋 펄스 구동회로는,전원 전압에 제 1 단이 연결되고 게이트와 제 2 단이 제 1 노드에 연결되는 제 1 트랜지스터;상기 전원 전압에 제 1 단이 연결되고 게이트가 상기 제 1 제어 신호에 연결되고 제 2 단이 상기 제 1 노드에 연결되는 제 2 트랜지스터;상기 전원 전압에 제 1 단이 연결되고 게이트가 상기 제 1 노드에 연결되고제 2 단이 상기 출력 노드에 연결되는 제 3 트랜지스터;제 1 단이 상기 제 1 노드에 연결되고 게이트가 상기 셋 컨트롤 신호에 연결되고 제 2 단이 제 2 노드에 연결되는 제 4 트랜지스터; 및제 1 단이 상기 제 2 노드에 연결되고 게이트가 상기 제 1 제어 신호에 연결되고 제 2 단이 접지전압에 연결되는 제 5 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 20 항에 있어서, 상기 리셋 펄스 구동회로는,상기 전원 전압에 제 1 단이 연결되고 게이트가 상기 제 2 제어 신호에 연결되고 제 2 단이 상기 출력 노드에 연결되는 제 6 트랜지스터를 구비하며, 상기 제 6 트랜지스터의 전류 구동 능력이 상기 제 3 트랜지스터의 전류 구동 능력보다 큰 것을 특징으로 하는 반도체 메모리 장치.
- 제 15 항에 있어서,동작 활성 신호에 응답하여 활성화되고, 풀 업 컨트롤 신호 및 풀 다운 컨트 롤 신호에 응답하여 클럭 펄스를 출력하는 오실레이터; 및상기 클럭 펄스 및 상기 동작 활성 신호를 수신하고, 상기 클럭 펄스의 첫 번째 펄스에 동기되어 활성화되는 펄스인 쉬프트 제어 신호에 응답하여 상기 제 1 내지 제 n 제어 펄스를 출력하는 쉬프터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 22항에 있어서, 상기 오실레이터는,상기 풀 업 컨트롤 신호의 전압 레벨이 올라가거나 또는 상기 풀 다운 컨트롤 신호의 전압 레벨이 내려가면 상기 클럭 펄스의 주기가 길어지는 것을 특징으로 하는 반도체 메모리 장치.
- 제 15 항에 있어서, 상기 기준 전류량은 상 변화 셀들이 결정화되기 시작하는 결정화 온도(crystallizing temperature)로 상기 상 변화 셀들을 유지시키는 전류량인 것을 특징으로 하는 반도체 메모리 장치.
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