KR100564636B1 - 반도체 메모리 장치 - Google Patents

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KR100564636B1
KR100564636B1 KR1020040085800A KR20040085800A KR100564636B1 KR 100564636 B1 KR100564636 B1 KR 100564636B1 KR 1020040085800 A KR1020040085800 A KR 1020040085800A KR 20040085800 A KR20040085800 A KR 20040085800A KR 100564636 B1 KR100564636 B1 KR 100564636B1
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강상범
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Abstract

인가되는 전류 펄스에 응답하여 리셋(reset) 저항 또는 셋(set) 저항으로 상태가 변화되는 상 변화 셀들 구비하는 반도체 메모리 장치가 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치는 인가되는 전류 펄스에 응답하여 리셋(reset) 저항 또는 셋(set) 저항으로 상태가 변화되는 상 변화 셀들 구비하는 반도체 메모리 장치에 있어서, 제 1 제어 신호와 셋 컨트롤 신호에 응답하여 최소 전류량이 기준 전류량 이상이며 전류량이 순차적으로 감소하는 제 1 내지 제 n 스테이지를 구비하는 셋 전류 펄스를 출력하는 셋 펄스 구동회로, 제 2 제어 신호에 응답하여 리셋 전류 펄스를 출력하는 리셋 펄스 구동회로, 제 3 제어 신호에 응답하여 상기 셋 펄스 구동회로 및 상기 리셋 펄스 구동회로를 활성화하는 풀 다운 수단 및 라이트 데이터, 셋 펄스 폭 컨트롤 신호 및 리셋 펄스 폭 컨트롤 신호에 응답하여 상기 제 1 내지 제 3 제어 신호를 출력하는 라이트 드라이버 제어회로를 구비한다.
본 발명에 따른 반도체 메모리 장치는 효율적으로 셋 전류 펄스를 제공하기 위한 라이트 드라이버 회로를 제공하며, 복수개의 셋 전류펄스를 인가하고 전류량이 점차 감소되도록 함으로써 모든 상 변화 메모리 셀들이 셋 상태가 되도록 할 수 있는 장점이 있다.

Description

반도체 메모리 장치 {Semiconductor memory device }
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1A는 상 변화 물질에 데이터를 기입하기 위한 일반적인 전류 펄스를 나타내는 도면이다.
도 1B는 본 발명의 실시예에 따른 상 변화 메모리 어레이로 인가되는 셋 전류 펄스의 일예를 나타내는 도면이다.
도 1C는 본 발명의 실시예에 따른 상 변화 메모리 어레이로 인가되는 셋 전류 펄스의 다른 일예를 나타내는 도면이다.
도 1D는 본 발명의 실시예에 따른 상 변화 메모리 어레이로 인가되는 셋 전류 펄스의 또 다른 일예를 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하는 블록도이다.
도 3A는 도2의 오실레이터의 구조를 설명하는 도면이다.
도 3B는 도3A의 오실레이터에서 풀 업 및 풀 다운 컨트롤 신호에 따른 클럭 펄스의 주기를 설명하는 도면이다.
도 4A는 도2의 셋 제어 회로를 설명하는 도면이다.
도 4B는 도 4A의 셋 제어 회로 출력 파형을 결정하는 테이블이다.
도 5는 도2의 라이트 드라이버을 설명하는 도면이다.
도 6은 도 2의 반도체 메모리 장치의 셋 프로그래밍 동작을 설명하는 타이밍도이다.
도 7은 도 2의 반도체 메모리 장치의 리셋 프로그래밍 동작을 설명하는 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 상 변화 메모리 어레이의 셋 프로그래밍 방법 및 셋 프로그래밍 방법을 구현하는 반도체 메모리 장치에 관한 것이다.
PRAM( Phase-change Random Access Memory)은 온도 변화에 따른 상 전이에 따라 저항이 변화되는 GST(Ge-Sb-Te)와 같은 물질(이하, 상 변화 물질이라 한다.)을 이용하여 데이터를 저장하는 비휘발성 메모리 소자이다. PRAM은 DRAM의 모든 장점과 불 휘발성, 저소비전력 이라는 특징을 가진다. 기입 동작 시, 상 변화 물질에 전류를 흐르게 하면 상 변화 물질이 결정 상태(crystalline state) 또는 비정질 상태(amorphous state)로 전이된다.
상 변화 물질의 결정 상태 또는 비정질 상태는 상 변화 물질에 흐르는 전류의 크기와 양에 좌우된다. 상 변화 물질에 큰 전류를 짧은 시간동안 흐르게 하면 상 변화 물질은 비정질 상태로 변화되는데 이러한 상태를 보통 리셋(reset) 상태라고 부르며 데이터 "1" 에 대응된다.
상 변화 물질에 리셋 전류보다 작은 전류를 긴 시간동안 흐르게 하면 상 변화 물질은 결정 상태로 변화되는데 이러한 상태를 보통 셋(set) 상태라고 부르며 데이터 "0" 에 대응된다.
상 변화 물질이 리셋 상태인 경우의 저항이 셋 상태인 경우의 저항보다 크다. 초기에 셋 상태에 있는 메모리 셀을 리셋 상태로 바꾸고자 할 때, 상 변화 물질에 리셋 전류를 흐르게 하여 용융점(Melting Temperature)이상으로 상 변화 물질을 가열한 뒤 급속히 냉각(fast quenching)시키면 상 변화 물질은 리셋 상태가 된다.
반대로 초기에 리셋 상태에 있는 메모리 셀을 셋 상태로 바꾸고자 할 때, 상 변화 물질에 셋 전류를 흐르게 하여 상 변화 물질을 결정화 온도(Crystallization Temperature) 이상으로 가열한 뒤 일정시간을 유지한 후 냉각시키면 상 변화 물질이 셋 상태가 된다.
도 1A는 상 변화 물질에 데이터를 기입하기 위한 일반적인 전류 펄스를 나타내는 도면이다.
기존의 데이터 기입 방법은 도 1과 같이 짧고 큰 전류 펄스(I_RESET)를 상 변화 물질로 인가하여 상 변화 물질을 녹인 후 급냉 시켜 비정질 상태(리셋 상태)를 만들거나 길고 작은 전류 펄스(I_SET)를 상 변화 물질로 인가하여 결정화 온도 이상으로 가열하여 상 변화 물질을 결정화 상태(셋 상태)로 만든다.그런데, 복수 개의 상 변화 메모리 셀들을 구비하는 메모리 어레이에 있어서, 메모리 어레이 내부의 메모리 셀들의 배치에 따라 각각의 메모리 셀의 기생 저항(parasitic loading)이 서로 다를 수 있다.
또한 메모리 셀들에 연결되는 신호선들 사이의 부하가 서로 다를 수도 있고 메모리 어레이의 면적이 커짐에 따라 메모리 셀들 사이에 제조 공정 상의 원인으로 리셋 전류의 차이가 발생될 수도 있다. 메모리 셀들 사이에 리셋 전류의 차이가 생기면 셋 전류의 차이도 발생된다. 이와 같이 복수개의 상 변화 셀들을 구비하는 메모리 어레이에서 상 변화 셀들을 셋 상태로 만드는 셋 전류의 전류 량이 메모리 셀들 사이에 서로 달라질 수 있어 하나의 셋 전류로 모든 메모리 셀들을 셋 상태로 만들 수 없는 문제가 있다.
즉, 일부 메모리 셀들은 셋 전류에 의하여 셋 상태가 되지만 일부 메모리 셀들은 리셋 상태가 되기도 하고 또한 일부 셀들은 셋 상태가 되기는 하지만 셋 상태의 저항 값이 다른 메모리 셀의 셋 상태의 저항 값과 달라지는 문제가 발생될 수 있다. 이는 상 변화 메모리 어레이의 동작 에러를 발생시키는 원인이 된다.
도 1B 내지 도 1D는 도 1A에서의 셋 프로그래밍 시의 문제점을 해결하기 위하여 동일 출원인에 의하여 특허 출원된 출원번호 2003-100549 및 출원번호 2004-14954에 개시되어 있는 셋 전류 펄스의 다양한 파형을 설명하는 도면들이다. 본 발명은 상기 특허들의 상술한 셋 전류 펄스를 구현하기 위한 보다 효과적인 회로를 제공한다.

본 발명이 이루고자 하는 기술적 과제는 상 변화 메모리 어레이의 모든 메모리 셀들을 셋 상태로 만들 수 있는 상 변화 반도체 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 인가되는 전류 펄스에 응답하여 리셋(reset) 저항 또는 셋(set) 저항으로 상태가 변화되는 상 변화 셀들 구비하는 반도체 메모리 장치에 있어서, 제 1 제어 신호와 셋 컨트롤 신호에 응답하여 최소 전류량이 기준 전류량 이상이며 전류량이 순차적으로 감소하는 제 1 내지 제 n 스테이지를 구비하는 셋 전류 펄스를 출력하는 셋 펄스 구동회로, 제 2 제어 신호에 응답하여 리셋 전류 펄스를 출력하는 리셋 펄스 구동회로, 제 3 제어 신호에 응답하여 상기 셋 펄스 구동회로 및 상기 리셋 펄스 구동회로를 활성화하는 풀 다운 수단 및 라이트 데이터, 셋 펄스 폭 컨트롤 신호 및 리셋 펄스 폭 컨트롤 신호에 응답하여 상기 제 1 내지 제 3 제어 신호를 출력하는 라이트 드라이버 제어회로를 구비한다. 상기 반도체 메모리 장치에 있어서 상기 셋 컨트롤 신호는 최소 전압량이 기준 전압량 이상이며 전압량이 순차적으로 감소하는 제 1 내지 제 n 스테이지를 구비하는 전압 펄스이다.
상기 반도체 메모리 장치는 동작 활성 신호에 에 응답하여 활성화되고, 풀 업 컨트롤 신호 및 풀 다운 컨트롤 신호에 응답하여 클럭 펄스를 출력하는 오실레이터, 상기 클럭 펄스 및 상기 동작 활성 신호를 수신하고, 상기 클럭 펄스의 첫 번째 펄스에 동기되어 활성화되는 펄스인 쉬프트 제어 신호에 응답하여 상기 제 1 내지 제 n 제어 펄스를 출력하는 쉬프터 및 상기 동작 활성 신호 및 상기 제 1 내지 제 n 제어 펄스에 응답하여 상기 셋 컨트롤 신호를 출력하는 셋 제어 회로를 더 구비한다.
상기 반도체 메모리 장치에 있어서 상기 풀 업 컨트롤 신호의 전압 레벨이 올라가거나 또는 상기 풀 다운 컨트롤 신호의 전압 레벨이 내려가면 상기 오실레이터의 상기 클럭 펄스의 주기가 길어진다.
상기 반도체 메모리 장치에 있어서 상기 셋 제어 회로는 제어 노드, 상기 동작 활성 신호를 수신하고 상기 제 1 내지 제 n 제어 펄스에 응답하여 상기 제어 노드의 전압 레벨을 순차적으로 낮아지도록 제어하는 제어부 및 상기 모드 제어 신호들의 논리 레벨에 따라 상기 제어 노드로부터 출력되는 상기 셋 컨트롤 신호의 파형을 제어하는 셋 컨트롤 신호 발생부를 구비한다.
상기 반도체 메모리 장치는 순차적으로 일정 시간동안만 활성화되며 활성화 시간이 서로 중첩되지 아니하는 제 1 내지 제 n 제어 펄스에 응답하여 셋 컨트롤 신호를 발생하는 셋 제어 회로, 라이트 데이터가 셋 데이터이면, 셋 펄스폭 컨트롤 신호가 활성화되는 구간동안 상기 셋 컨트롤 신호에 응답하여 최소 전류량이 기준 전류량 이상이며 전류량이 순차적으로 감소하는 제 1 내지 제 n 스테이지를 구비하는 셋 전류 펄스를 발생하고, 상기 라이트 데이터가 리셋 데이터이면, 리셋 펄스폭 컨트롤 신호가 활성화되는 동안 리셋 전류 펄스를 발생하는 라이트 드라이버 및 데이터 기입을 의미하는 라이트 인에이블 펄스, 상기 제 1 내지 제 n 제어 펄스에 응답하여 상기 셋 펄스폭 컨트롤 신호 및 상기 리셋 펄스폭 컨트롤 신호를 발생하는 펄스 발생 회로를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구조를 설명하는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 오실레이터(10), 라이트 제어 회로(20), 데이터 입력 회로(30), 쉬프터(40), 셋 제어 회로(50), 펄스 발생 회로(60), 라이트 드라이버(70)을 구비한다.
오실레이터(10)는 동작 활성 신호 (QNCH_EN)에 응답하여 활성화되고 풀 업 컨트롤 신호 및 풀 다운 컨트롤 신호에 응답하여 클럭 펄스(POSC)를 출력한다. 라이트 제어 회로(20)는 라이트 인에이블 펄스(/XWE)와 일정한 레벨로 계속 유지되는 동작 신호(XQNCH)에 응답하여 동작 활성 신호(QNCH_EN), 쉬프터 제어 신호(DI) 및 펄스 발생 회로(60)를 활성화시키기 위한 라이트 인에이블 펄스(WEPB)를 출력한다.
데이터 입력 회로(30)는 외부 데이터(XDIN)를 수신하여 라이트 데이터(WDATA)를 출력한다. 쉬프터(40)는 클럭 펄스(POSC) 및 동작 활성 신호(QNCH_EN)를 수신하고, 클럭 펄스(POSC)의 첫 번째 펄스에 동기되어 활성화되는 펄스인 쉬프트 제어 신호(DI)에 응답하여 제 1 내지 제 n 제어 펄스(P1~Pn)를 출력한다.
셋 제어 회로(50)는 제 1 내지 제 n 제어 펄스(P1~Pn) 및 동작 활성 신호(QNCH_EN)에 응답하여 셋 컨트롤 신호(SET_CON)를 출력한다.
펄스 발생 회로(60)는 제 1 내지 제 n 제어 펄스(P1~Pn) 및 라이트 인에이블 펄스(WEPB)에 응답하여 셋 펄스 폭 컨트롤 신호(PWD_SET) 및 리셋 펄스 폭 컨트롤 신호(PWD_RESET)를 출력한다.
라이트 드라이버(70)는 셋 펄스 폭 컨트롤 신호(PWD_SET), 리셋 펄스 폭 컨트롤 신호(PWD_RESET) 및 셋 컨트롤 신호(SET_CON)에 응답하여 셋 전류 펄스(I_SET) 또는 리셋 전류 펄스(I_RESET)를 출력한다.
도 3A는 도2의 오실레이터의 구조를 설명하는 도면이다.
도 3B는 도3A의 오실레이터에서 풀 업 컨트롤신호(VREFP) 및 풀 다운 컨트롤 신호(VREFN)에 따른 클럭 펄스의 주기를 설명하는 도면이다.
도 3A 내지 도 3B를 참조하면, 오실레이터(10)는 전원 전압과 접지 전압 사이에 직렬로 연결되는 피모스 트랜지스터들과 엔모스 트랜지스터들을 구비한다. 오실레이터(10)는 라이트 인에이블 펄스(WEPB)에 응답하여 동작 활성 신호(QNCH_EN)가 활성화되는 구간 동안만 클럭 펄스(POSC)를 출력한다.
또한, 풀 업 컨트롤 신호(VREFP)의 전압 레벨이 올라가면 게이트 단자로 풀 업 컨트롤 신호(VREFP)를 입력 받는 오실레이터(10)의 피모스 트랜지스터의 턴 온 저항이 커지며, 결국 시정수가 커지게 되어 클럭 펄스의 주기가 커지게 된다.
풀 다운 컨트롤 신호(VREFN)의 전압 레벨이 내려가면 게이트 단자로 풀 다운 컨트롤 신호(VREFN)를 입력받는 오실레이터(10)의 엔모스 트랜지스터의 턴온 저항이 커지며, 결국 시정수가 커지게 되어 클럭 펄스의 주기가 커진다.
도 4A는 도2의 셋 제어 회로를 설명하는 도면이다.
도 4B는 도 4A의 옵션 신호들에 따른 셋 컨트롤 신호의 파형을 결정하는 테이블이다.
도 4A를 참조하면, 셋 제어 회로(50)는 제어 노드(CNODE), 제어부(51) 및 셋 컨트롤 신호 발생부(53)를 구비한다.
제어부(51)는 동작 활성 신호(QNCH_EN)를 수신하고 제 1 내지 제 n 제어 펄스(P1~Pn)에 응답하여 제어 노드(CNODE)의 전압 레벨을 순차적으로 낮아지도록 제어한다. 셋 컨트롤 신호 발생부(53)는 모드 제어 신호들(OP1, OP2)의 논리 레벨에 따라 제어 노드(CNODE)로부터 출력되는 셋 컨트롤 신호(SET_CON)의 파형을 제어한다.
제어부(51)는 인버터(I2), 외부 전압(IVC)과 접지 전압(VSS) 사이에 연결되는 피모스 트랜지스터(T2)와 엔모스 트랜지스터(N2) 및 복수개의 직렬로 연결된 저항들(R1~Rn), 제 1 내지 제 n 제어 펄스(P1~Pn)에 응답하여 제어 노드(CNODE)의 전압 레벨을 제어하는 복수개의 전송 게이트(TG1)들을 구비한다.
상기 셋 컨트롤 신호 발생부(53)는 제 1 및 제 2 반전 논리합 수단(NOR1, NOR2), 제 1 파형 제어 트랜지스터(N9), 복수개의 다이오드들(N3,N5) 및 제 2 파형 제어 트랜지스터(N7)를 구비한다.
제 1 및 제 2 반전 논리합 수단(NOR1, NOR2)은 모드 제어 신호들(OP1, OP2) 의 각각과 제 1 내지 제 n 제어 펄스(P1~Pn)를 반전 논리합 한다. 제 1 파형 제어 트랜지스터(N9)는 제 2 반전 논리합 수단(NOR2)의 출력에 응답하여 제어 노드(CNODE)를 접지 전압(VSS)에 연결하거나 차단한다.
복수개의 다이오드들(N3,N5)은 제어 노드(CNODE)에 직렬로 연결된다. 제 2 파형 제어 트랜지스터(N7)는 제 1 반전 논리합 수단(NOR1)의 출력에 응답하여 다이오드들(N3,N5)을 접지 전압(VSS)에 연결하거나 차단한다.
도 4B를 참조하면, 셋 제어 회로(50)는 모드 제어 신호들(OP1~OP2)의 전압 레벨에 따라 각각 도 1B, 도 1C 및 도 1D의 셋 전류 펄스와 동일한 파형을 가지는 셋 컨트롤 신호(SET_CON)를 출력할 수 있다. 모드 제어 신호들(OP1~OP2)은 외부로부터 직접 수신되거나, 퓨즈 등을 이용한 옵션회로로부터 출력 가능하며 회로 설계자에 의해서 논리 레벨이 설정될 수 있다.
모드 제어 신호(OP1)가 로우 레벨이고 모드 제어 신호(OP2)가 하이 레벨이라고 가정한다. 제 2 반전 논리합 수단(NOR2)은 제 1 내지 제 n 제어 펄스(P1~Pn)의 레벨에 상관없이 항상 로우 레벨을 출력하고 트랜지스터(N9)는 턴 오프 된다.
제 1 반전 논리합 수단(NOR1)은 제 1 내지 제 n 제어 펄스(P1~Pn)가 로우 레벨인 동안 하이 레벨을 출력하여 트랜지스터(N7)를 턴 온 시킨다. 그러면, 다이오드를 구성하는 트랜지스터들(N3,N5)에 의하여 제 1 내지 제 n 제어 펄스(P1~Pn)가 로우 레벨인 동안 일정 전압 레벨 까지 셋 컨트롤 신호(SET_CON)의 전압 레벨이 떨어지며 셋 컨트롤 신호(SET_CON)의 파형이 도 1D 의 셋 전류 펄스(I_SET)의 파형 과 동일해진다.
다이오드를 구성하는 트랜지스터들(N3, N5)은 바람직하기로는 2개가 사용되나, 그 개수는 적절히 조절 가능하다.도 5는 도2의 라이트 드라이버을 설명하는 도면이다.
도 5를 참조하면, 라이트 드라이버(70)는 라이트 드라이버 제어회로(72), 셋 펄스 구동회로(74), 리셋 펄스 구동회로(76) 및 풀다운 수단(78)을 구비한다. 라이트 드라이버 제어회로(72)는 복수개의 인버터들(I3,I5), 복수개의 낸드 게이트들(NAND2,NAND4) 및 노아 게이트(NOR_1)를 구비한다.
셋 펄스 구동회로(74)는 제 1 내지 제 5 트랜지스터()를 구비한다. 제 1 트랜지스터(T12)는 전원 전압(VDD)에 제 1 단이 연결되고 게이트와 제 2 단이 제 1 노드(N1)에 연결된다. 제 2 트랜지스터(T14)는 전원 전압(VDD)에 제 1 단이 연결되고 게이트가 제 1 제어 신호(CTRL1)에 연결되고 제 2 단이 제 1 노드(N1)에 연결된다.
제 3 트랜지스터(T16)는 전원 전압(VDD)에 제 1 단이 연결되고 게이트가 제 1 노드(N1)에 연결되고 제 2 단이 출력 노드(NOUT)에 연결된다. 제 4 트랜지스터(N12)는 제 1 단이 제 1 노드(N1)에 연결되고 게이트가 셋 컨트롤 신호(SET_CON)에 연결되고 제 2 단이 제 2 노드(N2)에 연결된다.
제 5 트랜지스터(N14)는 제 1 단이 제 2 노드(N2)에 연결되고 게이트가 제 1 제어 신호(CTRL1)에 연결되고 제 2 단이 접지 전압(VSS)에 연결된다. 리셋 펄스 구동회로(76)는 전원 전압(VDD)에 제 1 단이 연결되고 게이트가 제 2 제어 신호 (CTRL2)에 연결되고 제 2 단이 출력 노드(NOUT)에 연결되는 제 6 트랜지스터(T18)를 구비하며, 제 6 트랜지스터(T18)의 전류 구동 능력이 제 3 트랜지스터(T16)의 전류 구동 능력보다 크다. 풀다운 수단(78)은 엔모스 트랜지스터(N16)를 구비한다.
도 6은 도 2의 반도체 메모리 장치(100)의 셋 프로그래밍 동작을 설명하는 타이밍도이다.
이하, 도 2 내지 도 6을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 셋 프로그래밍 동작이 구체적으로 설명된다.
도 6를 참조하면 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 셋 프로그래밍 동작을 위하여 외부 데이터(XDIN)는 데이터 입력회로(30)를 통해서 로우 레벨을 갖는 라이트 데이터(WDATA)로 출력된다.
동작 활성 신호(QNCH_EN)는 라이트 인에이블 펄스(WEPB)의 레벨이 로우 로 되면 하이 로 레벨이 천이한다. 도 3A를 참조하면 동작 활성 신호(QNCH_EN)의 레벨이 하이 로 되면 오실레이터(10)는 활성화되어 클럭 펄스(POSC)를 출력하고, 동작 활성 신호(QNCH_EN)의 레벨이 로우 로 되면 오실레이터(10)는 비활성화 되어 클럭 펄스(POSC)의 출력이 중지된다.
도 2 및 도6을 참조하면 쉬프터(40)는 클럭 펄스(POSC), 클럭 펄스(POSC)의 첫 번째 펄스에 동기되어 활성화되는 펄스인 쉬프터 제어신호(DI) 및 동작 활성 신호(QNCH_EN)에 응답하여 제 1 내지 제 n 제어펄스(P1~Pn)를 출력한다.
쉬프터(40)는 복수개의 디플립플롭(D FLIP FLOP, 미도시)으로 구현할 수 있다. 펄스 발생회로(60)는 제 1 내지 제 n 제어펄스(P1~Pn) 및 라이트 인에이블 펄 스(WEPB)를 입력 받아 셋 펄스 폭 제어신호(PWD_SET)와 리셋 펄스 폭 제어신호(PWD_RESET)를 출력한다.
셋 펄스 폭 컨트롤 신호(PWD_SET)는 제 1 제어 펄스(P1)의 활성화에 응답하여 활성화되며, 제 n 제어 펄스(Pn)의 비활성화에 응답하여 비활성화 된다. 리셋 펄스폭 제어 신호(PWD_RESET)는 라이트 인에이블 신호(/XWE)가 활성화되면 일정한 시간동안만 활성화 된 후 비활성화 된다.
도 4A 내지 도 4B를 참조하면 셋 제어회로(50)는 동작 활성 신호(QNCH_EN)의 레벨이 하이 로 되면 도 6에 보이는 바와 같이 모드 제어 신호들(OP1~OP2)의 논리 레벨에 따라 서로 다른 파형의 셋 컨트롤 신호(SET_CON)를 출력할 수 있다.
도 5를 참조하면 셋 프로그래밍 동안 라이트 데이터(WDATA)가 로우 레벨이고 셋 펄스 폭 제어신호(PWD_SET)가 하이 레벨이므로 낸드 게이트(NAND4)는 제 2 제어 신호(CTRL2)를 하이 레벨로 출력하여 제 6 트랜지스터(T18)는 턴 오프 된다.
노아 게이트(NOR_1)는 제 3 제어 신호(CTRL3)를 로우 레벨로 출력하고 트랜지스터(N16)는 턴 오프 된다. 낸드 게이트(NAND2)는 로우 레벨을 출력하고 인버터(I3)는 제 1 제어 신호(CTRL1))를 하이 레벨로 출력하여 제 2 트랜지스터(T14)는 턴 오프 되고 제 5 트랜지스터(N14)는 턴 온 된다.
셋 컨트롤 신호(SET_CON)가 도 1C의 파형을 가지는 경우를 예로 들어 설명한다. 제 1 제어 신호(CTRL1)가 하이 레벨이면 제 2 트랜지스터(T14)는 턴 오프 되고 제 5 트랜지스터(N14)는 턴 온 되며, 이 때 셋 컨트롤 신호(SET_CON)가 하이 레벨로 입력되면 제 1 노드(N1)의 전압 레벨이 낮아진다. 그러면 제 3 트랜지스터(T16) 의 게이트가 턴 온 되는 정도가 커져서 셋 전류 펄스(I_SET)의 전류 량이 커진다.
다시, 셋 컨트롤 신호(SET_CON)가 로우 레벨로 입력되면 제 4 트랜지스터(N12)가 턴 오프 되고 제 1 노드(N1)의 전압 레벨이 높아진다. 그러면 제 3 트랜지스터(T16)의 게이트가 턴 온 되는 정도가 작아져서 셋 전류 펄스(I_SET)의 전류 량이 줄어든다.
이와 같이, 셋 컨트롤 신호(SET_CON)가 제 4 트랜지스터(N12)의 게이트에 입력되면 셋 컨트롤 신호(SET_CON)와 동일한 파형을 가지는 셋 전류 펄스(I_SET)가 제 3 트랜지스터(T16)를 통하여 대응하는 메모리 셀로 출력된다.
도 7은 도 2의 반도체 메모리 장치의 리셋 프로그래밍 동작을 설명하는 타이밍도이다.
이하, 도 5와 도 7을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 리셋 프로그래밍 동작이 구체적으로 설명된다.
도 5를 참조하면 리셋 프로그래밍 동안 라이트 데이터(WDATA)가 하이 레벨이므로 인버터(I3)가 제 1 제어 신호(CTRL1)를 로우 레벨로 출력하여 제 2 트랜지스터(T14)가 턴 온 되고 그러면 제 1 노드(N1)의 전압 레벨이 하이 레벨로 높아져 제 3 트랜지스터(T16)가 턴 오프 된다.
리셋 펄스 폭 제어신호(PWD_RESET)의 레벨이 하이 가 되면 노아 게이트(NOR_1)는 제 3 제어 신호(CTRL3)를 로우 레벨로 출력하여 트랜지스터(N16)가 턴 오프 된다. 낸드 게이트(NAND4)는 로우 레벨의 제 2 제어 신호(CTRL2)를 출력하여 제 6 트랜지스터(T18)가 턴 온 되고 리셋 전류 펄스(I_RESET)가 제 6 트랜지 스터(T18)를 통하여 대응하는 메모리 셀로 출력된다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 셋 제어 회로, 라이트 드라이버 및 펄스 발생 회로를 구비한다. 셋 제어 회로는 순차적으로 일정 시간동안만 활성화되며 활성화 시간이 서로 중첩되지 아니하는 제 1 내지 제 n 제어 펄스에 응답하여 셋 컨트롤 신호를 발생한다.
라이트 드라이버는 라이트 데이터가 셋 데이터이면, 셋 펄스폭 컨트롤 신호가 활성화되는 구간동안 상기 셋 컨트롤 신호에 응답하여 최소 전류량이 기준 전류량 이상이며 전류량이 순차적으로 감소하는 제 1 내지 제 n 스테이지를 구비하는 셋 전류 펄스를 발생하고, 상기 라이트 데이터가 리셋 데이터이면, 리셋 펄스폭 컨트롤 신호가 활성화되는 동안 리셋 전류 펄스를 발생한다. 펄스 발생 회로는 데이터 기입을 의미하는 라이트 인에이블 펄스, 상기 제 1 내지 제 n 제어 펄스에 응답하여 상기 셋 펄스폭 컨트롤 신호 및 상기 리셋 펄스폭 컨트롤 신호를 발생한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치가 구비하는 셋 제어 회로는 도 2의 셋 제어 회로(50)와 동일한 구성 및 기능을 수행한다. 본 발명의 다른 실시예에 따른 반도체 메모리 장치가 구비하는 라이트 드라이버는 도 2의 라이드 드라이버(70)와 동일한 구성 및 기능을 수행한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치가 구비하는 펄스 발생 회로는 도 2의 펄스 발생 회로(60)와 동일한 구성 및 기능을 수행한다. 셋 제어 회로(50), 라이트 드라이버(70) 및 펄스 발생 회로(60)의 구성 및 기능에 대해서는 이미 설명되었으므로 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작에 대 한 상세한 설명은 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
예를 들어, 본 발명의 반도체 장치는 시스템 엘에스아이 로직 칩(System LSI Logic Chip)에 로직 칩과 함께 탑재 가능하다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 효율적으로 셋 전류 펄스를 제공하기 위한 라이트 드라이버 회로를 제공하며, 복수개의 셋 전류펄스를 인가하고 전류량이 점차 감소되도록 함으로써 모든 상 변화 메모리 셀들이 셋 상태가 되도록 할 수 있는 장점이 있다.

Claims (24)

  1. 인가되는 전류 펄스에 응답하여 리셋(reset) 저항 또는 셋(set) 저항으로 상태가 변화되는 상 변화 셀들 구비하는 반도체 메모리 장치에 있어서,
    제 1 제어 신호와 셋 컨트롤 신호에 응답하여 최소 전류량이 기준 전류량 이 상이며 전류량이 순차적으로 감소하는 제 1 내지 제 n 스테이지를 구비하는 셋 전류 펄스를 출력하는 셋 펄스 구동회로;
    제 2 제어 신호에 응답하여 리셋 전류 펄스를 출력하는 리셋 펄스 구동회로; 제 3 제어 신호에 응답하여 상기 셋 펄스 구동회로 및 상기 리셋 펄스 구동회로를 활성화하는 풀 다운 수단; 및
    라이트 데이터, 셋 펄스 폭 컨트롤 신호 및 리셋 펄스 폭 컨트롤 신호에 응답하여 상기 제 1 내지 제 3 제어 신호를 출력하는 라이트 드라이버 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 기준 전류량은 상 변화 셀들이 결정화되기 시작하는 결정화 온도(crystallizing temperature)로 상기 상 변화 셀들을 유지시키는 전류량인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제 1 스테이지의 전류량은 상기 상 변화 셀들 중 셋 저항 상태로 되기 위하여 가장 큰 전류량이 필요한 상 변화 셀을 셋 저항 상태로 만드는 전류량인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 제 1 스테이지의 전류량은 상기 상 변화 셀들이 녹는 온도(melting temperature)에 도달하도록 상기 상 변화 셀들을 가열시키는 전류량을 초과하지 않는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 셋 컨트롤 신호는 최소 전압량이 기준 전압량 이상이며 전압량이 순차적으로 감소하는 제 1 내지 제 n 스테이지를 구비하는 전압 펄스인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    동작 활성 신호에 에 응답하여 활성화되고, 풀 업 컨트롤 신호 및 풀 다운 컨트롤 신호에 응답하여 클럭 펄스를 출력하는 오실레이터;상기 클럭 펄스 및 상기 동작 활성 신호를 수신하고, 상기 클럭 펄스의 첫 번째 펄스에 동기되어 활성화되는 펄스인 쉬프트 제어 신호에 응답하여 상기 제 1 내지 제 n 제어 펄스를 출력하는 쉬프터; 및
    상기 동작 활성 신호 및 상기 제 1 내지 제 n 제어 펄스에 응답하여 상기 셋 컨트롤 신호를 출력하는 셋 제어 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 오실레이터는,
    상기 풀 업 컨트롤 신호의 전압 레벨이 올라가거나 또는 상기 풀 다운 컨트롤 신호의 전압 레벨이 내려가면 상기 클럭 펄스의 주기가 길어지는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서, 상기 셋 제어 회로는,
    제어 노드 ;
    상기 동작 활성 신호를 수신하고 상기 제 1 내지 제 n 제어 펄스에 응답하여 상기 제어 노드의 전압 레벨을 순차적으로 낮아지도록 제어하는 제어부 ; 및
    상기 모드 제어 신호들의 논리 레벨에 따라 상기 제어 노드로부터 출력되는 상기 셋 컨트롤 신호의 파형을 제어하는 셋 컨트롤 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 셋 컨트롤 신호 발생부는,
    모드 제어 신호들의 각각과 상기 제 1 내지 제 n 제어 펄스를 반전 논리합 하는 제 1 및 제 2 반전 논리합 수단 ;
    상기 제 2 반전 논리합 수단의 출력에 응답하여 상기 제어 노드를 접지 전압에 연결하거나 차단하는 제 1 파형 제어 트랜지스터 ;
    상기 제어 노드에 직렬로 연결되는 복수개의 다이오드들 ; 및
    상기 제 1 반전 논리합 수단의 출력에 응답하여 상기 다이오드들을 상기 접지 전압에 연결하거나 차단하는 제 2 파형 제어 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 6항에 있어서,
    상기 제 1 제어 펄스의 활성화에 응답하여 활성화되며, 상기 제 n 제어 펄스 의 비활성화에 응답하여 비활성화 되는 셋 펄스 폭 컨트롤 신호를 출력하는 펄스 발생 회로 ; 및
    라이트 인에이블 펄스 및 일정한 레벨로 계속 유지되는 동작 신호에 응답하여 상기 동작 활성 신호, 상기 쉬프트 제어 신호 및 상기 펄스 발생 회로를 활성화 시키기 위한 라이트 인에이블 펄스를 출력하는 라이트 제어 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 외부 데이터에 응답하여 상기 라이트 데이터를 출력하는 데이터 입력회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10 항에 있어서, 상기 라이트 인에이블 신호에 응답하여 상기 리셋 펄스 폭 컨트롤 신호가 활성화되어 일정시간 동안 유지되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 1 항에 있어서, 상기 셋 펄스 구동회로는,
    전원 전압에 제 1 단이 연결되고 게이트와 제 2 단이 제 1 노드에 연결되는 제 1 트랜지스터;
    상기 전원 전압에 제 1 단이 연결되고 게이트가 상기 제 1 제어 신호에 연결되고 제 2 단이 상기 제 1 노드에 연결되는 제 2 트랜지스터;
    상기 전원 전압에 제 1 단이 연결되고 게이트가 상기 제 1 노드에 연결되고
    제 2 단이 상기 출력 노드에 연결되는 제 3 트랜지스터;
    제 1 단이 상기 제 1 노드에 연결되고 게이트가 상기 셋 컨트롤 신호에 연결되고 제 2 단이 제 2 노드에 연결되는 제 4 트랜지스터; 및
    제 1 단이 상기 제 2 노드에 연결되고 게이트가 상기 제 1 제어 신호에 연결되고 제 2 단이 접지전압에 연결되는 제 5 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 리셋 펄스 구동회로는,
    상기 전원 전압에 제 1 단이 연결되고 게이트가 상기 제 2 제어 신호에 연결되고 제 2 단이 상기 출력 노드 에 연결되는 제 6 를 구비하며, 상기 제 6 트랜지스터의 전류 구동 능력이 상기 제 3 트랜지스터의 전류 구동 능력보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  15. 순차적으로 일정 시간동안만 활성화되며 활성화 시간이 서로 중첩되지 아니하는 제 1 내지 제 n 제어 펄스에 응답하여 셋 컨트롤 신호를 발생하는 셋 제어 회로 ;
    라이트 데이터가 셋 데이터이면, 셋 펄스폭 컨트롤 신호가 활성화되는 구간동안 상기 셋 컨트롤 신호에 응답하여 최소 전류량이 기준 전류량 이상이며 전류량이 순차적으로 감소하는 제 1 내지 제 n 스테이지를 구비하는 셋 전류 펄스를 발생하고, 상기 라이트 데이터가 리셋 데이터이면, 리셋 펄스폭 컨트롤 신호가 활성화 되는 동안 리셋 전류 펄스를 발생하는 라이트 드라이버 ; 및
    데이터 기입을 의미하는 라이트 인에이블 펄스, 상기 제 1 내지 제 n 제어 펄스에 응답하여 상기 셋 펄스폭 컨트롤 신호 및 상기 리셋 펄스폭 컨트롤 신호를 발생하는 펄스 발생 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 셋 컨트롤 신호는,
    최소 전압량이 기준 전압량 이상이며 전압량이 순차적으로 감소하는 제 1 내지 제 n 스테이지를 구비하는 전압 펄스이며,
    모드 제어 신호들에 응답하여 서로 다른 파형을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서, 상기 셋 제어 회로는,
    제어 노드 ;
    동작 활성 신호를 수신하고 상기 제 1 내지 제 n 제어 펄스에 응답하여 상기 제어 노드의 전압 레벨을 순차적으로 낮아지도록 제어하는 제어부 ; 및
    상기 모드 제어 신호들의 논리 레벨에 따라 상기 제어 노드로부터 출력되는 상기 셋 컨트롤 신호의 파형을 제어하는 셋 컨트롤 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서, 상기 셋 컨트롤 신호 발생부는,
    상기 모드 제어 신호들의 각각과 상기 제 1 내지 제 n 제어 펄스를 반전 논리합 하는 제 1 및 제 2 반전 논리합 수단 ;
    상기 제 2 반전 논리합 수단의 출력에 응답하여 상기 제어 노드를 접지 전압에 연결하거나 차단하는 제 1 파형 제어 트랜지스터 ;
    상기 제어 노드에 직렬로 연결되는 복수개의 다이오드들 ; 및
    상기 제 1 반전 논리합 수단의 출력에 응답하여 상기 다이오드들을 상기 접지 전압에 연결하거나 차단하는 제 2 파형 제어 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 15 항에 있어서, 상기 라이트 드라이버는,
    제 1 제어 신호와 상기 셋 컨트롤 신호에 응답하여 상기 셋 전류 펄스를 출력하는 셋 펄스 구동회로 ;
    제 2 제어 신호에 응답하여 리셋 전류 펄스를 출력하는 리셋 펄스 구동회로;
    제 3 제어 신호에 응답하여 상기 셋 펄스 구동회로 및 상기 리셋 펄스 구동회로를 활성화하는 풀 다운 수단 ; 및
    상기 라이트 데이터, 상기 셋 펄스 폭 컨트롤 신호 및 상기 리셋 펄스 폭 컨트롤 신호에 응답하여 상기 제 1 내지 제 3 제어 신호를 출력하는 라이트 드라이버 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19항에 있어서, 상기 셋 펄스 구동회로는,
    전원 전압에 제 1 단이 연결되고 게이트와 제 2 단이 제 1 노드에 연결되는 제 1 트랜지스터;
    상기 전원 전압에 제 1 단이 연결되고 게이트가 상기 제 1 제어 신호에 연결되고 제 2 단이 상기 제 1 노드에 연결되는 제 2 트랜지스터;
    상기 전원 전압에 제 1 단이 연결되고 게이트가 상기 제 1 노드에 연결되고
    제 2 단이 상기 출력 노드에 연결되는 제 3 트랜지스터;
    제 1 단이 상기 제 1 노드에 연결되고 게이트가 상기 셋 컨트롤 신호에 연결되고 제 2 단이 제 2 노드에 연결되는 제 4 트랜지스터; 및
    제 1 단이 상기 제 2 노드에 연결되고 게이트가 상기 제 1 제어 신호에 연결되고 제 2 단이 접지전압에 연결되는 제 5 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서, 상기 리셋 펄스 구동회로는,
    상기 전원 전압에 제 1 단이 연결되고 게이트가 상기 제 2 제어 신호에 연결되고 제 2 단이 상기 출력 노드에 연결되는 제 6 트랜지스터를 구비하며, 상기 제 6 트랜지스터의 전류 구동 능력이 상기 제 3 트랜지스터의 전류 구동 능력보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 15 항에 있어서,
    동작 활성 신호에 응답하여 활성화되고, 풀 업 컨트롤 신호 및 풀 다운 컨트 롤 신호에 응답하여 클럭 펄스를 출력하는 오실레이터; 및
    상기 클럭 펄스 및 상기 동작 활성 신호를 수신하고, 상기 클럭 펄스의 첫 번째 펄스에 동기되어 활성화되는 펄스인 쉬프트 제어 신호에 응답하여 상기 제 1 내지 제 n 제어 펄스를 출력하는 쉬프터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 22항에 있어서, 상기 오실레이터는,
    상기 풀 업 컨트롤 신호의 전압 레벨이 올라가거나 또는 상기 풀 다운 컨트롤 신호의 전압 레벨이 내려가면 상기 클럭 펄스의 주기가 길어지는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 15 항에 있어서, 상기 기준 전류량은 상 변화 셀들이 결정화되기 시작하는 결정화 온도(crystallizing temperature)로 상기 상 변화 셀들을 유지시키는 전류량인 것을 특징으로 하는 반도체 메모리 장치.
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