KR101001147B1

KR101001147B1 - 상변화 메모리 장치

Info

Publication number: KR101001147B1
Application number: KR1020080126411A
Authority: KR
Inventors: 박경욱
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-12-12
Filing date: 2008-12-12
Publication date: 2010-12-17
Also published as: TWI406283B; US7916525B2; TW201023193A; KR20100067841A; US8077507B2; US20110141800A1; US20100149859A1

Abstract

본 발명은 프로그래밍 전류를 제어하는 기술에 관한 것으로, 복수의 입력 데이터의 데이터 조합에 대응하는 프로그래밍 전류를 MLC(Multi Level Cell) 형태의 상변화 메모리 셀에 공급하는 상변화 메모리 장치를 제공하는 것을 그 목적으로 한다. 본 발명에서는 MLC(Multi Level Cell) 형태의 상변화 메모리 셀에 가역적인 상변화를 발생시키기 위한 프로그래밍 전류를 공급하는데 있어서, 복수의 입력 데이터의 데이터 조합에 따라 활성화 구간이 조절되는 제1 쓰기제어신호의 활성화 구간동안 프로그래밍 전류를 공급하되, 쓰기제어코드의 코드조합에 대응하여 프로그래밍 전류의 크기를 조절하는 방식을 이용하였다. 따라서 프로그래밍 전류의 공급시간과 크기의 변화를 통해서 MLC(Multi Level Cell) 형태의 상변화 메모리 셀의 상변화 특성 - 저항값의 변화 - 을 다양하게 변화시킬 수 있다.

상변화 메모리 장치, 프로그래밍 전류, MLC(Multi Level Cell), 제어회로, 셋 전류, 리셋 전류

Description

상변화 메모리 장치{PHASE CHANGE MEMORY DEVICE}

본 발명은 반도체 설계기술에 관한 것으로서, 프로그래밍 전류를 제어하는 기술에 관한 것이다.

컴퓨터 주기억장치 등에 사용되는 DRAM(Dynamic Radom Access Memory)은 랜덤 액세스가 가능하고 낮은 비용으로 고집적화가 가능하지만, 휘발성 메모리(Volatile Memory)라는 단점을 가지고 있다. 또한, 캐시 메모리(Cache Memory) 등으로 사용되는 SRAM(Static Radom Access Memory)은 랜덤 액세스가 가능하고 DRAM보다 속도가 빠르지만, 휘발성 메모리이며 메모리 셀의 크기가 DRAM보다 크기 때문에 비용 측면에서 불리하다. 한편, 비휘발성 메모리(Non-Volatile Memory)인 난드 플래시 메모리(NAND Flash Memory)는 낮은 비용으로 고집적화가 가능하고 소비전력 측면에서 유리하지만 랜덤 액세스가 불가능하므로 동작속도가 느리다는 단점을 가지고 있다.

이와 같은 기존의 메모리 장치의 단점들을 극복한 다양한 메모리들이 개발되 고 있는데, 특히 상변화 메모리(Phase Change Radom Access Memory, PCRAM) 장치는 비휘발성 메모리(Non-Volatile Memory)라는 특징을 가지면서도 랜덤 액세스가 가능하고 낮은 비용으로 고집적화가 가능하다. 상변화 메모리 장치(PCRAM)는 상변화 물질을 이용하여 정보를 저장하게 되는데, 온도조건에 따른 상변화 물질의 상변화(Phase Change), 즉 상변화에 따른 저항값 변화를 이용한 비휘발성 메모리 장치(Non-Volatile Memory Device)이다.

상변화 물질은 온도조건에 따라 비정질 상태(Amorphous State) 또는 결정 상태(Crystalline State)로 전환될 수 있는 물질을 이용한다. 대표적인 상변화 물질은 칼코게나이드계 합금(Chalcogenide alloy)을 들 수 있는데, 게르마늄(Germanium, Ge), 안티몬(Antimony, Sb), 텔루르(Tellurium, Te)를 이용한 Ge₂Sb₂Te₅(GST)가 대표적이므로 일반적으로 상변화 물질을 'GST'라고 기술한다.

상변화 메모리 장치(PCRAM)는 상변화 물질(GST)에 대한 특정조건의 전류 또는 전압 인가에 의해 발생하는 주울열(Joule heating)을 이용하여 상변화 물질(GST)의 결정 상태(Crystalline State)와 비정질 상태(Amorphous State)간의 가역적인 상변화를 발생시키게 된다. 결정 상태(Crystalline State)를 회로적으로 셋 상태(Set State)라고 기술하며, 셋 상태(Set State)에서 상변화 물질(GST)은 낮은 저항값을 갖는 금속과 같은 전기적인 특징을 가지게 된다. 또한, 비정질 상태(Amorphous State)를 회로적으로 리셋 상태(Reset State)라고 기술하며, 리셋 상태(Reset State)에서 상변화 물질(GST)은 셋 상태(Set State)보다 높은 저항값을 가지게 된다. 즉, 상변화 메모리 장치는 결정 상태(Crystalline State)와 비정질 상태(Amorphous State)간의 저항값 변화를 통해서 정보를 저장하며, 상변화 물질(GST)에 흐르는 전류 또는 전류의 변화에 따른 전압변화를 감지하여 저장된 정보를 판별하게 된다. 일반적으로 셋 상태(Set State)를 '0', 리셋 상태(Reset State)를 '1'의 논리레벨을 가진다고 정의하며, 상변화 물질(GST)은 전원이 차단되어도 그 상태를 계속해서 유지한다.

한편, 상변화 물질(GST)의 비정질 상태(Amorphous State)와 결정 상태(Crystalline State)는 프로그래밍 전류에 의해서 서로 전환될 수 있는데, 셋 전류(Set Current)는 메모리 셀의 상변화 물질(GST)을 셋 상태(Set State)로 만들기 위한 프로그래밍 전류이며, 리셋 전류(Reset Current)는 메모리 셀의 상변화 물질(GST)을 리셋 상태(Reset State)로 만들기 위한 프로그래밍 전류로 정의된다.

상변화 물질(GST)은 리셋 전류(Reset Current)의 공급에 의해 일정시간동안 용융 온도보다 높은 온도로 가열된 뒤 급속히 냉각되면서 비정질 상태(Amorphous State)로 전환된다. 또한, 상변화 물질(GST)은 셋 전류(Set Current)의 공급에 의해 일정시간동안 결정화 온도보다 높고 용융 온도보다 낮은 온도에서 가열된 뒤 서서히 냉각되면서 결정 상태(Crystalline State)로 전환된다. 한편, 상변화 물질(GST)의 비정질 양(Amorphous volume) 또는 결정 양(Crystalline volume)에 따라 저항값을 차등화 시킬 수 있으므로, 이를 이용하여 멀티 레벨(Multi Level) 형태의 메모리 셀을 구성할 수도 있을 것이다. 일반적으로 리셋 전류(Reset Current)는 셋 전류(Set Current)에 비해 짧은 시간동안 고전류를 흘려주게 되며, 셋 전류(Set Current)는 리셋 전류(Reset Current)에 비해 긴 시간동안 낮은 전류를 흘려주게 된다. 즉 프로그래밍 전류의 공급으로 인해서 발생하는 특정조건의 주울열(Joule heating)에 의해서 상변화 물질(GST)의 상태를 변화시키게 된다.

도 1은 상변화 메모리 셀의 구성도이다.

도 1을 참조하면, 상변화 메모리 셀은 비트라인(BL)과 제1 노드(N0) 사이에 접속된 상변화 소자(GST), 제1 노드(N0)와 접지전압단(VSS) 사이에 접속되어 워드라인(WL)의 제어를 받는 셀 트랜지스터(MN1)를 구비한다.

상기와 같이 구성되는 상변화 메모리 셀의 동작을 설명하면 다음과 같다.

우선, 상변화 소자(GST)에 데이터를 프로그래밍 하기 위한 동작은 다음과 같이 이루어진다.

워드라인(WL)이 하이레벨로 활성화 되어 셀 트랜지스터(MN1)가 턴온(TURN ON) 되면, 비트라인(BL)에 접속된 상변화 소자(GST)와 접지전압단(VSS) 사이에 전류경로가 생기게 된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 데이터에 대응하는 프로그래밍 전류를 공급함으로서, 상변화 소자(GST)를 결정 상태(Crystalline State) 또는 비정질 상태(Amorphous State)로 변화시키게 된다. 일반적으로 프로그래밍 하기 위한 데이터가 '1'의 논리레벨을 가지면 리셋 전류(Reset Current)를 공급하여 상변화 소자(GST)를 리셋 상태(Reset State)로 전환시키게 되고, 데이터가 '0'의 논리레벨을 가지면 셋 전류(Set Current)를 공급하여 상변화 소자(GST)를 셋 상태(Set State)로 전환시키게 된다. 비정질 상태(Amorphous State)인 리셋 상태는 결정 상태(Crystalline State)인 셋 상태보다 큰 저항값을 가진다.

또한, 상변화 소자(GST)에 프로그래밍 된 데이터를 검출하기 위한 동작은 다음과 같이 이루어진다.

워드라인(WL)이 하이레벨로 활성화 되어 셀 트랜지스터(MN1)가 턴온(TURN ON) 되면, 비트라인(BL)에 접속된 상변화 소자(GST)와 접지전압단(VSS) 사이에 전류경로가 생기게 된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 일정한 전압 또는 일정한 전류를 인가하게 되면, 상변화 소자(GST)의 저항값에 따라 흐르는 전류의 양이 다르거나, 상변화 소자(GST)의 전압강하 크기가 다르므로 이를 이용하여 상변화 소자(GST)에 저장된 데이터를 판별하게 된다. 즉, 상변화 소자(GST)의 상태를 판별하게 된다.

도 2는 상변화 메모리 셀의 다른 구성도이다.

도 1을 참조하면, 상변화 메모리 셀은 캐소드(Cathode)는 워드라인(WL)에 접속되고 애노드(Anode)는 제1 노드(N0)에 접속된 셀 다이오드(D1), 비트라인(BL)과 제1 노드(N0) 사이에 접속된 상변화 소자(GST)를 구비한다.

워드라인(WL)이 로우레벨 - 접지전압 - 로 활성화 되고 비트라인(BL)을 통해서 일정한 전압이 인가되기 시작하면 셀 다이오드(D1)가 포워드(Forward) 바이어스 상태가 되므로 셀 다이오드(D1)의 애노드(Anode)와 캐소드(Cathode) 사이의 전압차 이가 임계전압보다 커질 때부터 셀 다이오드(D1)가 턴온(TURN ON) 된다. 이때 비트라인(BL)에 접속된 상변화 소자(GST)와 워드라인(WL) 사이에 전류경로가 생기게 된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 데이터에 대응하는 프로그래밍 전류를 공급함으로서, 상변화 소자(GST)를 결정 상태(Crystalline State) 또는 비정질 상태(Amorphous State)로 변화시키게 된다. 일반적으로 프로그래밍 하기 위한 데이터가 '1'의 논리레벨을 가지면 리셋 전류(Reset Current)를 공급하여 상변화 소자(GST)를 리셋 상태(Reset State)로 전환시키게 되고, 데이터가 '0'의 논리레벨을 가지면 셋 전류(Set Current)를 공급하여 상변화 소자(GST)를 셋 상태(Set State)로 전환시키게 된다. 비정질 상태(Amorphous State)인 리셋 상태는 결정 상태(Crystalline State)인 셋 상태보다 큰 저항값을 가진다.

워드라인(WL)이 로우레벨 - 접지전압 - 로 활성화 되고 비트라인(BL)을 통해서 일정한 전압이 인가되기 시작하면 셀 다이오드(D1)가 포워드(Forward) 바이어스 상태가 되므로 셀 다이오드(D1)의 애노드(Anode)와 캐소드(Cathode) 사이의 전압차이가 임계전압보다 커질 때부터 셀 다이오드(D1)가 턴온(TURN ON) 된다. 이때 비트라인(BL)에 접속된 상변화 소자(GST)와 워드라인(WL) 사이에 전류경로가 생기게 된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 일정한 전압 또는 일정한 전류를 인가하게 되면, 상변화 소자(GST)의 저항값에 따라 흐르는 전류의 양이 다르거나, 상변화 소자(GST)의 전압강하 크기가 다르므로 이를 이용하여 상변화 소 자(GST)에 저장된 데이터를 판별하게 된다. 즉, 상변화 소자(GST)의 상태를 판별하게 된다.

도 2와 같이 셀 트랜지스터 대신에 셀 다이오드(D1)를 사용하는 상변화 메모리 셀(Phase Change Memory Cell)의 구조는 다이오드의 특성상 프로그래밍 전류를 공급하는 특성이 우수하며 적은 면적을 차지하므로 고집적화에 유리하다. 따라서 최근에는 셀 트랜지스터 보다는 셀 다이오드를 사용하여 상변화 메모리 셀을 구성하고 있다.

한편, 상술한 바와 같이 상변화 물질(GST)의 비정질 양(Amorphous volume) 또는 결정 양(Crystalline volume)에 따라 저항값을 차등화 시킬 수 있는데, 이런 특성을 이용하여 MLC(Multi Level Cell) 형태의 상변화 메모리 셀을 구성할 수 있다. MLC(Multi Level Cell) 형태의 상변화 메모리 셀로 구성되는 상변화 메모리 장치는 SLC(Single Level Cell) 형태의 상변화 메모리 셀로 구성된 상변화 메모리 장치에 비해서 높은 집적도로 구현할 수 있으므로 경쟁력이 매우 크다. 따라서 MLC(Multi Level Cell) 형태의 상변화 메모리 셀을 제어하기 위한 회로가 요구되고 있다.

본 발명은 상기와 같은 기술적 과제를 해결하기 위해 제안된 것으로, 복수의 입력 데이터의 데이터 조합에 대응하는 프로그래밍 전류를 MLC(Multi Level Cell) 형태의 상변화 메모리 셀에 공급하는 상변화 메모리 장치를 제공하는 것을 그 목적으로 한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 복수의 입력 데이터의 데이터 조합에 대응하여 활성화 구간이 조절되는 제1 쓰기제어신호와 예정된 활성화 구간을 갖는 제2 쓰기제어신호를 생성하며, 상기 제1 쓰기제어신호의 활성화 구간에 대응하여 코드 업데이트 주기가 조절되는 쓰기제어코드를 출력하기 위한 데이터 쓰기 제어부; 및 상기 제1, 제2 쓰기제어신호에 응답하여 프로그래밍 전류를 출력하되, 상기 제1 쓰기제어신호의 활성화 구간동안 주기적으로 업데이트 되는 상기 쓰기제어코드의 코드조합에 따라 상기 프로그래밍 전류를 조절하기 위한 데이터 쓰기부를 구비하는 상변화 메모리 장치가 제공된다.

본 발명에서는 MLC(Multi Level Cell) 형태의 상변화 메모리 셀에 가역적인 상변화를 발생시키기 위한 프로그래밍 전류를 공급하는데 있어서, 복수의 입력 데이터의 데이터 조합에 따라 활성화 구간이 조절되는 제1 쓰기제어신호의 활성화 구간동안 프로그래밍 전류를 공급하되, 쓰기제어코드의 코드조합에 대응하여 프로그 래밍 전류의 크기를 조절하는 방식을 이용하였다. 따라서 프로그래밍 전류의 공급시간과 크기의 변화를 통해서 MLC(Multi Level Cell) 형태의 상변화 메모리 셀의 상변화 특성 - 저항값의 변화 - 을 다양하게 변화시킬 수 있다.

본 발명에 따르면 프로그래밍 전류의 공급시간 및 프로그래밍 전류의 크기의 변화를 제어하여 MLC(Multi Level Cell) 형태의 상변화 메모리 셀의 상변화 특성 - 저항값의 변화 - 을 다양하게 변화시킬 수 있다. 특히, 주기적으로 업데이트 되는 쓰기제어코드의 코드조합을 통해서 프로그래밍 전류의 형태를 단계적으로 조절할 수 있으므로 상변화 메모리 셀의 상변화 특성을 보다 적절히 제어할 수 있다. 상기와 같은 방식으로 제어하기 위한 회로는 간단하면서 전류소모도 크지 않은 장점이 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 기호 및 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 기호 및 부호가 전체회로에서 동일한 소자를 지칭하지 않을 수도 있음에 유의하자.

일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다.

도 3은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 구성도이다.

도 3을 참조하면, 상변화 메모리 장치는 복수의 입력 데이터(DATA_IN1,DATA_IN2)의 데이터 조합에 대응하여 활성화 구간이 조절되는 제1 쓰기제어신호(SET_WDEN)와 예정된 활성화 구간을 갖는 제2 쓰기제어신호(RESET_WDEN)를 생성하며, 제1 쓰기제어신호(SET_WDEN)의 활성화 구간에 대응하여 코드 업데이트 주기가 조절되는 쓰기제어코드(STEP<0:5>)를 출력하기 위한 데이터 쓰기 제어부(10)와, 제1, 제2 쓰기제어신호(SET_WDEN,RESET_WDEN)에 응답하여 프로그래밍 전류(I_PRO)를 상변화 메모리 셀(30)에 공급하되, 제1 쓰기제어신호(SET_WDEN)의 활성화 구간동안 주기적으로 업데이트 되는 쓰기제어코드(STEP<0:5>)의 코드조합에 따라 프로그래밍 전류(I_PRO)를 조절하기 위한 데이터 쓰기부(20)를 구비한다. 본 실시예에서 제1 입력 데이터(DATA1_IN1) 및 제2 입력 데이터(DATA_IN2) 즉, 두 입력 데이터의 데이터 조합에 따른 4가지 형태의 프로그래밍 전류를 출력하는 방식을 예로 들어 설명한다.

상기와 같이 구성되는 상변화 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.

우선, 데이터 쓰기 제어부(10)는 제1 입력 데이터(DATA_IN1) 및 제2 입력 데이터(DATA_IN2)의 데이터 조합에 대응하여 활성화 구간이 조절되는 제1 쓰기제어신호(SET_WDEN)와 예정된 활성화 구간을 갖는 제2 쓰기제어신호(RESET_WDEN)를 생성하며, 제1 쓰기제어신호(SET_WDEN)의 활성화 구간에 대응하여 코드 업데이트 주기가 조절되는 쓰기제어코드(STEP<0:5>)를 출력한다. 즉, 두 입력 데이터의 데이터 조합은 총 4가지이므로 제1 쓰기제어신호(SET_WDEN)의 활성화 구간을 조절하여 3가지의 데이터 조합을 제어하고, 예정된 활성화 구간을 갖는 제2 쓰기제어신호(RESET_WDEN)로 나머지 1가지 데이터 조합을 제어한다. 또한, 제1 쓰기제어신호(SET_WDEN)의 활성화 구간에 대응하여 쓰기제어코드(STEP<0:5>)의 업데이트 주기가 조절되는데, 제1 쓰기제어신호(SET_WDEN)의 활성화 구간이 짧아지면 쓰기제어코드(STEP<0:5>)의 업데이트 주기도 빨라지며, 제1 쓰기제어신호(SET_WDEN)의 활성화 구간이 길어지면 쓰기제어코드(STEP<0:5>)의 업데이트 주기도 느려지게 된다.

다음으로, 데이터 쓰기부(20)는 제1, 제2 쓰기제어신호(SET_WDEN,RESET_WDEN)에 응답하여 프로그래밍 전류(I_PRO)를 상변화 메모리 셀(30)에 공급하는데, 제1 쓰기제어신호(SET_WDEN) 또는 제2 쓰기제어신호(RESET_WDEN)의 활성화 구간동안 프로그래밍 전류(I_PRO)를 공급하게 된다. 여기에서 제2 쓰기제어신호(RESET_WDEN)의 활성화 구간은 고정되어 있지만, 제1 쓰기제어신호(SET_WDEN)의 활성화 구간은 제1, 제2 입력 데이터(DATA_IN1, DATA_IN2)의 데이터 조합에 따라 서로 다른 3가지의 활성화 구간을 갖게 된다. 따라서 제1 쓰기제어신호(SET_WDEN)의 활성화 구간동안 주기적으로 업데이트 되는 쓰기제어코드(STEP<0:5>)의 코드조합에 따라 프로그래밍 전류(I_PRO)를 조절한다. 즉 제1 쓰기제어신호(SET_WDEN)의 활성화 구간이 짧은 경우에는 빠르게 업데이트 되는 쓰기제어코드(STEP<0:5>)에 의해 프로그래밍 전류(I_PRO)가 빠르게 감소하게 되고, 제1 쓰기제어신호(SET_WDEN)의 활성화 구간이 긴 경우에는 느리게 업데이트 되는 쓰기제어코드(STEP<0:5>)에 의해 프로그래밍 전류(I_PRO)가 천천히 감소하게 된다.

도 4는 데이터 쓰기 제어부의 실시예에 따른 구성도이다.

도 4를 참조하면, 데이터 쓰기 제어부는 복수의 입력 데이터(DATA_IN1,DATA_IN2)를 디코딩하여 다수의 셋 데이터 신호(SET0,SET1,SET2) 및 리셋 데이터 신호(RESET)를 출력하기 위한 디코딩부(410)와, 다수의 셋 데이터 신호(SET0,SET1,SET2) 및 셋 프로그래밍 신호(SET_EN)에 응답하여 제1 쓰기제어신호(SET_WDEN)를 생성하되, 다수의 셋 데이터 신호(SET0,SET1,SET2)에 대응하여 제1 쓰기제어신호(SET_WDEN)의 활성화 구간을 조절하기 위한 제1 신호생성부(420)와, 리셋 데이터 신호(RESET) 및 리셋 프로그래밍 신호(RESET_EN)에 응답하여 예정된 활성화 구간을 갖는 제2 쓰기제어신호(RESET_WDEN)를 생성하기 위한 제2 신호생성부(430)와, 다수의 셋 데이터 신호(SET0,SET1,SET2)에 대응하여 코드 업데이트 주기가 조절되는 쓰기제어코드(STEP<0:5>)를 생성하기 위한 코드생성부(440)로 구성된다.

또한, 참고적으로 본 실시예와 같이 래치 인에이블 신호(EN)에 응답하여 복 수의 입력 데이터(DATA_IN1,DATA_IN2)를 저장하기 위한 래치부(450)를 더 포함하여 구성될 수도 있다. 래치부(450)는 래치 인에이블 신호(EN)에 응답하여 복수의 입력 데이터(DATA_IN1,DATA_IN2)를 저장하고 디코딩부(410)로 출력하게 된다

디코딩부(410)는 래치부(450)에서 출력되는 복수의 입력 데이터(DATA_IN1,DATA_IN2)를 디코딩하여 제1 내지 제3 셋 데이터 신호(SET0,SET1,SET2) 및 리셋 데이터 신호(RESET)를 출력한다.

또한, 제1 신호생성부(420)는 제1 내지 제3 셋 데이터 신호(SET0,SET1,SET2) 및 셋 프로그래밍 신호(SET_EN)에 응답하여 제1 쓰기제어신호(SET_WDEN)를 생성하는데, 제1 쓰기제어신호(SET_WDEN)는 제1 내지 제3 셋 데이터 신호(SET0,SET1,SET2) 중 어느 신호가 액티브 되었는지에 따라 활성화 구간이 조절된다. 본 실시예에서는 제1 셋 데이터 신호(SET0)가 액티브 되었을 때 제1 쓰기제어신호(SET_WDEN)의 활성화 구간이 가장 짧으며, 제3 셋 데이터 신호(SET2)가 액티브 되었을 때 제1 쓰기제어신호(SET_WDEN)의 활성화 구간이 가장 길고, 제2 셋 데이터 신호(SET1)가 액티브 되었을 때는 그 중간의 활성화 구간을 가진다. 제1 셋 데이터 신호(SET0)는 입력 데이터(DATA_IN1,DATA_IN2)의 데이터 조합이 '01'일 때 액티브 되고, 제2 셋 데이터 신호(SET1)는 입력 데이터의 데이터 조합이 '10'일 때 액티브 되며, 제3 셋 데이터 신호(SET2)는 입력 데이터의 데이터 조합이 '11'일 때 액티브 된다.

또한, 제2 신호생성부(430)는 리셋 데이터 신호(RESET) 및 리셋 프로그래밍 신호(RESET_EN)에 응답하여 예정된 활성화 구간을 갖는 제2 쓰기제어신 호(RESET_WDEN)를 생성한다. 여기에서 리셋 데이터 신호(RESET)는 입력 데이터(DATA_IN1,DATA_IN2)의 데이터 조합이 '00'일 때 액티브 된다.

또한, 코드생성부(440)는 제1 내지 제3 셋 데이터 신호(SET0,SET1,SET2)에 대응하여 코드 업데이트 주기가 조절되는 쓰기제어코드(STEP<0:5>)를 생성한다. 여기에서 제1 셋 데이터 신호(SET0)가 액티브 되었을 때는 기본코드(STEPPRE<0:5>)과 동일한 업데이트 주기를 갖는 쓰기제어코드(STEP<0:5>)를 생성하고, 제2 셋 데이터 신호(SET1)가 액티브 되었을 때는 제1 셋 데이터 신호(SET0)가 액티브 되었을 때보다 업데이트 주기가 2배 더 긴 쓰기제어코드(STEP<0:5>)를 생성하고, 제3 셋 데이터 신호(SET2)가 액티브 되었을 때는 제2 셋 데이터 신호(SET1)가 액티브 되었을 때보다 업데이트 주기가 2배 더 긴 쓰기제어코드(STEP<0:5>)를 생성한다. 참고적으로 쓰기제어코드(STEP<0:5>)는 초기값으로 '111 111'를 가지며, 업데이트 주기마다 다운 카운팅되어 출력된다.

도 5는 코드생성부의 실시예에 따른 구성도이다.

도 5를 참조하면, 코드생성부는 다수의 셋 데이터 신호(SET0,SET1,SET2) 중 제1 셋 데이터 신호(SET0)에 응답하여 기본코드(STEPPRE<0:5>)를 버퍼링하여 출력하기 위한 버퍼부(510)와, 다수의 셋 데이터 신호(SET0,SET1,SET2) 중 제2, 제3 셋 데이터 신호(SET1,SET2)에 응답하여 기본코드(STEPPRE<0:5>)의 업데이트 주기를 조절하기 위한 제1 주기 조절부(520)와, 제2, 제3 셋 데이터 신호(SET1,SET2)에 응답하여 제1 주기 조절부(520)에서 출력되는 코드의 업데이트 주기를 조절하기 위한 제2 주기 조절부(530)로 구성된다. 여기에서, 제1 셋 데이터 신호(SET0)가 액티브 되면 버퍼부(510)가 활성화되어 기본코드(STEPPRE<0:5>)를 버퍼링하여 출력하게 되고, 제2 셋 데이터 신호(SET1)가 액티브 되면 제1 주기 조절부(520)에서 기본코드(STEPPRE<0:5>)의 업데이트 주기를 2배 길게 하여 출력한다. 또한, 제3 셋 데이터 신호(SET2)가 액티브 되면 제2 주기 조절부(530)에서 제1 주기 조절부(520)에서 출력되는 코드의 업데이트 주기를 2배 길게 하여 출력한다. 기본코드(STEPPRE<0:5>)는 커맨드 디코더(Command Decoder) - 도면에 미도시됨 - 에서 생성되며 예정된 코드 업데이트 주기마다 업 카운팅 또는 다운 카운팅 되는 코드이다.

도 6은 데이터 쓰기부의 실시예에 따른 구성도이다.

도 6을 참조하면, 데이터 쓰기부는 인에이블 신호(WDEN) 및 제1, 제2 쓰기제어신호(SET_WDEN,RESET_WDEN)에 응답하여 제어노드(N4)의 전압레벨을 조절하되, 제1 쓰기제어신호(SET_WDEN)의 활성화 구간동안 주기적으로 업데이트 되는 쓰기제어코드(STEP<0:5>)의 코드조합에 따라 제어노드(N4)의 전압레벨을 조절하며, 제2 쓰기제어신호(RESET_WDEN)의 활성화 구간동안 제어노드(N4)를 예정된 전압레벨로 조절하기 위한 프로그래밍 전류 조절부(610)와, 제어노드(N4)의 전압레벨에 대응하는 프로그래밍 전류(I_PRO)를 출력하기 위한 프로그래밍 전류 구동부(620)로 구성된다.

또한, 참고적으로 본 실시예와 같이 데이터 쓰기부는 프리차지신호(WDPRE)에 응답하여 제어노드(N4) 및 프로그래밍 전류의 출력단(N0)을 프리차지하기 위한 프리차지부(630A,630B)를 더 포함하여 구성될 수도 있다. 여기에서 프리차지 부(630A,630B)는 전원전압단(VPPYWD)과 제어노드(N4) 사이에 접속되어 프리차지신호(WDPRE)의 제어를 받은 PMOS 트랜지스터(MP0)와, 프리차지신호(WDPRE)를 반전시키기 위한 인버터(INV)와, 프로그래밍 전류의 출력단(N0)과 접지전압단(VSS) 사이에 접속되어 인버터(INV)에서 출력되는 신호의 제어를 받는 NMOS 트랜지스터(MN0)로 구성된다. 프리차지신호(WDPRE)는 제1 쓰기제어신호(SET_WDEN) 및 제2 쓰기제어신호(RESET_WDEN)의 활성화 구간 이후에 일정구간 펄싱하는 신호이므로, 프로그래밍 전류(I_PRO)의 공급이 종료되는 시점에 활성화 되어 제어노드(N4)를 전원전압(VPPYWD) 레벨로 상승시켜 PMOS 트랜지스터(MP8)를 턴오프(TURN OFF) 시킴으로서 출력단(N0)으로의 전류구동을 중단시키게 되고, 출력단(N0)을 접지전압(VSS) 레벨로 프리차지 시키게 된다.

프로그래밍 전류 조절부(610)는 제어노드(N4)와 제1 노드(N1) 사이에 접속되어 제1 쓰기제어신호(SET_WDEN)의 제어를 받는 NMOS 트랜지스터(MN7)와, 제1 노드(N1)와 제2 노드(N2) 사이에 접속되어 쓰기제어코드(STEP<0:5>)의 제어를 받는 가변저항부(611)와, 제어노드(N4)와 제3 노드(N3) 사이에 접속되어 접지전압(VSS)의 제어를 받는 PMOS 트랜지스터(MP9)와, 제3 노드(N3)와 제2 노드(N2) 사이에 접속되어 제2 쓰기제어신호(RESET_WDEN)의 제어를 받는 NMOS 트랜지스터(MN8)와, 제2 노드(N2)와 접지전압단(VSS) 사이에 접속되어 인에이블 신호(WDEN)의 제어를 받는 NMOS 트랜지스터(MN9)로 구성된다. 여기에서 가변저항부(611)는 제1 쓰기제어코드(STEP<0:5>) 및 접지전압(VSS)의 제어를 받으며 서로 병렬로 연결된 다수의 로드 트랜지스터 그룹(MP1·MN1, MP2·MN2, MP3·MN3, MP4·MN4, MP5·MN5, MP6·MN6)으 로 구성된다. 여기에서 다수의 로드 트랜지스터 그룹은 각각, 접지전압(VSS)의 제어를 받는 PMOS 트랜지스터와, PMOS 트랜지스터와 접속되며 제1 쓰기제어코드(STEP<0:5>) 중 해당 신호의 제어를 받는 NMOS 트랜지스터로 구성된다.

상기의 프로그래밍 전류 조절부(610)는 인에이블 신호(WDEN) 및 제1, 제2 쓰기제어신호(SET_WDEN,RESET_WDEN) 응답하여 제어노드(N4)의 전압레벨을 조절하는데, 제1 쓰기제어신호(SET_WDEN)의 활성화 구간동안 주기적으로 업데이트 되는 쓰기제어코드(STEP<0:5>)의 코드조합에 따라 턴온(TURN ON) 되는 다수의 NMOS 트랜지스터(MN1~MN6)의 수가 결정되어 제어노드(N4)의 전압레벨을 조절한다. 또한, 제2 쓰기제어신호(RESET_WDEN)의 활성화 구간동안 NMOS 트랜지스터(MN8)가 턴온(TURN ON) 되어 제어노드(N4)를 예정된 전압레벨로 조절한다.

또한, 프로그래밍 전류 구동부(620)는 전류미러를 형성하며 제어노드(N4)의 전압레벨에 대응하는 전류를 구동하기 위한 복수의 트랜지스터(MP7, MP8)로 구성된다. 즉, 전원전압단(VPPYWD)과 제어노드(N4) 사이에 접속되며 게이트단(GATE NODE)이 제어노드(N4)에 접속된 PMOS 트랜지스터(MP7)와, 전원전압단(VPPYWD)과 프로그래밍 전류의 출력단(N0) 사이에 접속되며, 게이트단(GATE NODE)이 제어노드(N4)에 접속된 PMOS 트랜지스터(MP8)로 구성된다.

상기의 프로그래밍 전류 구동부(620)는 제어노드(N4)의 전압레벨과 복수의 트랜지스터(MP7, MP8)의 채널크기에 따라 출력되는 프로그래밍 전류(I_PRO)의 크기가 결정된다.

도 7은 쓰기제어코드의 코드조합(720)에 따른 프로그래밍 전류의 형태(710) 를 나타낸 도면이다.

도 7을 참조하면, 쓰기제어코드(STEP<0:5>)는 6비트의 신호로 이루어지며, 다수의 셋 데이터 신호(SET0,SET1,SET2)에 대응하여 코드 업데이트 주기가 조절되어 다운 카운팅 되는 것을 확인할 수 있다.

우선, 제1 셋 데이터 신호(SET0)가 액티브 되었을 경우에는, 쓰기제어코드(STEP<0:5>)는 기본주기로 업데이트 되며, 이에 따른 프로그래밍 전류를 출력하게 된다.

다음으로, 제2 셋 데이터 신호(SET1)가 액티브 되었을 경우에는, 쓰기제어코드(STEP<0:5>)는 제1 셋 데이터 신호(SET0)가 액티브 되었을 때의 업데이트 주기보다 2배 길어지게 되며, 이에 따른 프로그래밍 전류를 출력하게 된다.

다음으로, 제3 셋 데이터 신호(SET2)가 액티브 되었을 경우에는, 쓰기제어코드(STEP<0:5>)는 제2 셋 데이터 신호(SET1)가 활성화 되었을 때의 업데이트 주기보다 2배 길어지게 되며, 이에 따른 프로그래밍 전류를 출력하게 된다.

즉, 제1 셋 데이터 신호(SET0)가 액티브 되었을 때는 가장 짧은 시간동안, 가장 빠른 업데이트 주기의 쓰기제어코드(STEP<0:5>)에 대응하는 프로그래밍 전류를 출력하게 되고, 제3 셋 데이터 신호(SET2)가 액티브 되었을 때 가장 긴 시간동안, 가장 느린 업데이트 주기의 쓰기제어코드(STEP<0:5>)에 대응하는 프로그래밍 전류를 출력하게 된다.

참고적으로, 쓰기제어코드(STEP<0:5>)는 2진 코드형태이므로 이에 대응하는 프로그래밍 전류는 단계적으로 감소하는 형태, 즉, 스텝(STEP) 펄스형태로 출력된 다.

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다.

특히, 상술한 실시예에서의 상변화 메모리 장치는 본 발명의 기술적 사상을 명확하게 설명하기 위해 제1 입력 데이터(DATA1_IN1) 및 제2 입력 데이터(DATA_IN2) 즉, 두 입력 데이터의 데이터 조합에 따른 4가지 형태의 프로그래밍 전류를 출력하는 방식을 설명하였으나, MLC(Multi Level Cell) 형태의 상변화 메모리 셀의 특성에 따라 조합될 수 있는 입력 데이터의 수는 변경될 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

도 1은 상변화 메모리 셀의 구성도이다.

도 2는 상변화 메모리 셀의 다른 구성도이다.

도 4는 데이터 쓰기제어부의 실시예에 따른 구성도이다.

도 5는 코드생성부의 실시예에 따른 구성도이다.

도 6은 데이터 쓰기부의 실시예에 따른 구성도이다.

도 7은 쓰기제어코드의 코드조합(720)에 따른 프로그래밍 전류의 형태(710)를 나타낸 도면이다.

*도면의 주요 부분에 대한 부호의 설명

610 : 프로그래밍 전류 조절부 620 : 프로그래밍 전류 구동부

611 : 가변저항부 630A,630B : 프리차지부

710 : 프로그래밍 전류의 형태 720 :쓰기제어코드의 코드조합

도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims

복수의 입력 데이터에 응답하여 활성화 구간이 조절되는 제1 및 제2 쓰기제어신호를 출력하고, 상기 복수의 입력 데이터에 응답하여 코드 업데이트 주기가 조절되는 쓰기제어코드를 출력하기 위한 데이터 쓰기 제어부; 및

상기 제1 및 제2 쓰기제어신호에 응답하여 프로그래밍 전류를 출력하되, 상기 제1 쓰기제어신호의 활성화 구간동안 상기 쓰기제어코드에 대응하여 상기 프로그래밍 전류를 조절하기 위한 데이터 쓰기부

를 구비하는 상변화 메모리 장치.
제1항에 있어서,

상기 데이터 쓰기 제어부는,

상기 복수의 입력 데이터를 디코딩하여 다수의 셋 데이터 신호 및 리셋 데이터 신호를 출력하기 위한 디코딩부;

상기 다수의 셋 데이터 신호 및 셋 프로그래밍 신호에 응답하여 상기 제1 쓰기제어신호를 생성하되, 상기 다수의 셋 데이터 신호에 대응하여 상기 제1 쓰기제어신호의 활성화 구간을 조절하기 위한 제1 신호생성부;

상기 리셋 데이터 신호 및 리셋 프로그래밍 신호에 응답하여 예정된 활성화 구간을 갖는 상기 제2 쓰기제어신호를 생성하기 위한 제2 신호생성부; 및

상기 다수의 셋 데이터 신호에 대응하여 코드 업데이트 주기가 조절되는 상기 쓰기제어코드를 생성하기 위한 코드생성부를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
제2항에 있어서,

상기 데이터 쓰기 제어부는,

래치 인에이블 신호에 응답하여 상기 복수의 입력 데이터를 저장하기 위한 래치부를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
제2항에 있어서,

상기 코드생성부는,

상기 다수의 셋 데이터 신호 중 제1 셋 데이터 신호에 응답하여 기본코드를 버퍼링하여 출력하기 위한 버퍼부;

상기 다수의 셋 데이터 신호 중 제2, 제3 셋 데이터 신호에 응답하여 상기 기본코드의 업데이트 주기를 조절하기 위한 제1 주기 조절부; 및

상기 제2, 제3 셋 데이터 신호에 응답하여 상기 제1 주기 조절부에서 출력되는 코드의 업데이트 주기를 조절하기 위한 제2 주기 조절부를 포함하는 것을 특징 으로 하는 상변화 메모리 장치.
제4항에 있어서,

상기 기본코드는 커맨드 디코더에서 생성되며 예정된 코드 업데이트 주기마다 업 카운팅 또는 다운 카운팅 되는 것을 특징으로 하는 상변화 메모리 장치.
제1항에 있어서,

상기 데이터 쓰기부는,

인에이블 신호 및 상기 제1, 제2 쓰기제어신호 응답하여 제어노드의 전압레벨을 조절하되, 상기 제1 쓰기제어신호의 활성화 구간동안 주기적으로 업데이트 되는 상기 쓰기제어코드의 코드조합에 따라 상기 제어노드의 전압레벨을 조절하며, 상기 제2 쓰기제어신호의 활성화 구간동안 상기 제어노드를 예정된 전압레벨로 조절하기 위한 프로그래밍 전류 조절부; 및

상기 제어노드의 전압레벨에 대응하는 상기 프로그래밍 전류를 출력하기 위한 프로그래밍 전류 구동부를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
제6항에 있어서,

상기 데이터 쓰기부는,

프리차지신호에 응답하여 상기 제어노드 및 상기 프로그래밍 전류의 출력단을 프리차지하기 위한 프리차지부를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
제1항에 있어서,

상기 쓰기제어코드의 업데이트 횟수는 상기 복수의 입력 데이터에 대응하는 상기 제1 쓰기제어신호의 활성화 구간에서 서로 동일한 것을 특징으로 하는 상변화 메모리 장치.
제6항에 있어서,

상기 프로그래밍 전류 조절부는,

상기 제어노드와 제1 노드 사이에 접속되어 상기 제1 쓰기제어신호의 제어를 받는 제1 트랜지스터;

상기 제1 노드와 제2 노드 사이에 접속되어 상기 쓰기제어코드의 제어를 받는 가변저항부;

상기 제어노드와 제3 노드 사이에 접속되어 접지전압의 제어를 받는 제2 트랜지스터;

상기 제3 노드와 상기 제2 노드 사이에 접속되어 상기 제2 쓰기제어신호의 제어를 받는 제3 트랜지스터; 및

상기 제2 노드와 접지전압단 사이에 접속되어 상기 인에이블 신호의 제어를 받는 제4 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
제9항에 있어서,

상기 가변저항부는,

상기 제1 쓰기제어코드 및 접지전압의 제어를 받으며 서로 병렬로 연결된 다수의 로드 트랜지스터 그룹을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
제10항에 있어서,

상기 다수의 로드 트랜지스터 그룹은 각각,

상기 접지전압의 제어를 받는 PMOS 트랜지스터; 및

상기 PMOS 트랜지스터와 접속되며, 상기 제1 쓰기제어코드 중 해당 신호의 제어를 받는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
제6항에 있어서,

상기 프로그래밍 전류 구동부는,

전류미러를 형성하며 상기 제어노드의 전압레벨에 대응하는 전류를 구동하기 위한 복수의 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
제6항에 있어서,

상기 프로그래밍 전류 구동부는,

전원전압단과 상기 제어노드 사이에 접속되며 게이트단이 상기 제어노드에 접속된 제1 트랜지스터; 및

상기 전원전압단과 상기 프로그래밍 전류의 출력단 사이에 접속되며, 게이트단이 상기 제어노드에 접속된 제2 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.