KR101001146B1 - 상변화 메모리 장치 - Google Patents

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Abstract

본 발명은 상변화 메모리 셀을 프로그래밍 하기 위한 셋 프로그래밍 전류 및 리셋 프로그래밍 전류를 제어하는 기술에 관한 것으로, 셋 프로그래밍 전류 및 리셋 프로그래밍 전류를 독립적으로 제어하며, 프로그래밍 전류 조절회로가 차지하는 면적을 감소시킨 상변화 메모리 장치를 제공하는 것을 그 목적으로 한다. 본 발명에서는 하나의 프로그래밍 전류 조절부를 통해서 프로그래밍 전류를 해당 상변화 메모리 셀에 공급하기 위한 다수의 프로그래밍 전류 구동부를 제어하여 종래기술에 비해 프로그래밍 전류 조절부의 개수를 감소시킬 수 있다. 따라서 전체적인 회로의 면적을 크게 감소시킬 수 있다. 또한, 셋 프로그래밍 전류를 조절하기 위한 프로그래밍 전류 조절부 및 리셋 프로그래밍 전류를 조절하기 위한 프로그래밍 전류 조절부를 따로 구비하여 각각 독립적으로 제어함으로서, 상변화 메모리 셀에 공급하는 셋 프로그래밍 전류 및 리셋 프로그래밍 전류를 각각 다양한 형태로 생성할 수 있으므로 상변화 메모리 셀의 프로그래밍 특성을 향상시킬 수 있다.
Figure R1020080126413
상변화 메모리 장치, 프로그래밍 전류, 셋 상태, 리셋 상태, 제어회로

Description

상변화 메모리 장치{PHASE CHANGE MEMORY DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 상변화 메모리 셀을 프로그래밍 하기 위한 셋 프로그래밍 전류 및 리셋 프로그래밍 전류를 제어하는 기술에 관한 것이다.
컴퓨터 주기억장치 등에 사용되는 DRAM(Dynamic Radom Access Memory)은 랜덤 액세스가 가능하고 낮은 비용으로 고집적화가 가능하지만, 휘발성 메모리(Volatile Memory)라는 단점을 가지고 있다. 또한, 캐시 메모리(Cache Memory) 등으로 사용되는 SRAM(Static Radom Access Memory)은 랜덤 액세스가 가능하고 DRAM보다 속도가 빠르지만, 휘발성 메모리이며 메모리 셀의 크기가 DRAM보다 크기 때문에 비용 측면에서 불리하다. 한편, 비휘발성 메모리(Non-Volatile Memory)인 난드 플래시 메모리(NAND Flash Memory)는 낮은 비용으로 고집적화가 가능하고 소비전력 측면에서 유리하지만 랜덤 액세스가 불가능하므로 동작속도가 느리다는 단점을 가지고 있다.
이와 같은 기존의 메모리 장치의 단점들을 극복한 다양한 메모리들이 개발되고 있는데, 특히 상변화 메모리(Phase Change Radom Access Memory, PCRAM) 장치는 비휘발성 메모리(Non-Volatile Memory)라는 특징을 가지면서도 랜덤 액세스가 가능하고 낮은 비용으로 고집적화가 가능하다. 상변화 메모리 장치(PCRAM)는 상변화 물질을 이용하여 정보를 저장하게 되는데, 온도조건에 따른 상변화 물질의 상변화(Phase Change), 즉 상변화에 따른 저항값 변화를 이용한 비휘발성 메모리 장치(Non-Volatile Memory Device)이다.
상변화 물질은 온도조건에 따라 비정질 상태(Amorphous State) 또는 결정 상태(Crystalline State)로 전환될 수 있는 물질을 이용한다. 대표적인 상변화 물질은 칼코게나이드계 합금(Chalcogenide alloy)을 들 수 있는데, 게르마늄(Germanium, Ge), 안티몬(Antimony, Sb), 텔루르(Tellurium, Te)를 이용한 Ge2Sb2Te5(GST)가 대표적이므로 일반적으로 상변화 물질을 'GST'라고 기술한다.
상변화 메모리 장치(PCRAM)는 상변화 물질(GST)에 대한 특정조건의 전류 또는 전압 인가에 의해 발생하는 주울열(Joule heating)을 이용하여 상변화 물질(GST)의 결정 상태(Crystalline State)와 비정질 상태(Amorphous State)간의 가역적인 상변화를 발생시키게 된다. 결정 상태(Crystalline State)를 회로적으로 셋 상태(Set State)라고 기술하며, 셋 상태(Set State)에서 상변화 물질(GST)은 낮은 저항값을 갖는 금속과 같은 전기적인 특징을 가지게 된다. 또한, 비정질 상태(Amorphous State)를 회로적으로 리셋 상태(Reset State)라고 기술하며, 리셋 상 태(Reset State)에서 상변화 물질(GST)은 셋 상태(Set State)보다 높은 저항값을 가지게 된다. 즉, 상변화 메모리 장치는 결정 상태(Crystalline State)와 비정질 상태(Amorphous State)간의 저항값 변화를 통해서 정보를 저장하며, 상변화 물질(GST)에 흐르는 전류 또는 전류의 변화에 따른 전압변화를 감지하여 저장된 정보를 판별하게 된다. 일반적으로 셋 상태(Set State)를 '0', 리셋 상태(Reset State)를 '1'의 논리레벨을 가진다고 정의하며, 상변화 물질(GST)은 전원이 차단되어도 그 상태를 계속해서 유지한다.
한편, 상변화 물질(GST)의 비정질 상태(Amorphous State)와 결정 상태(Crystalline State)는 프로그래밍 전류에 의해서 서로 전환될 수 있는데, 셋 전류(Set Current)는 메모리 셀의 상변화 물질(GST)을 셋 상태(Set State)로 만들기 위한 프로그래밍 전류이며, 리셋 전류(Reset Current)는 메모리 셀의 상변화 물질(GST)을 리셋 상태(Reset State)로 만들기 위한 프로그래밍 전류로 정의된다. 참고적으로 셋 전류를 셋 프로그래밍 전류, 리셋 전류를 리셋 프로그래밍 전류라고 지칭하기도 한다.
상변화 물질(GST)은 리셋 전류(Reset Current)의 공급에 의해 일정시간동안 용융 온도보다 높은 온도로 가열된 뒤 급속히 냉각되면서 비정질 상태(Amorphous State)로 전환된다. 또한, 상변화 물질(GST)은 셋 전류(Set Current)의 공급에 의해 일정시간동안 결정화 온도보다 높고 용융 온도보다 낮은 온도에서 가열된 뒤 서서히 냉각되면서 결정 상태(Crystalline State)로 전환된다. 한편, 상변화 물질(GST)의 비정질 양(Amorphous volume) 또는 결정 양(Crystalline volume)에 따라 저항값을 차등화 시킬 수 있으므로, 이를 이용하여 멀티 레벨(Multi Level) 형태의 메모리 셀을 구성할 수도 있을 것이다. 일반적으로 리셋 전류(Reset Current)는 셋 전류(Set Current)에 비해 짧은 시간동안 큰 전류를 흘려주게 되며, 셋 전류(Set Current)는 리셋 전류(Reset Current)에 비해 긴 시간동안 작은 전류를 흘려주게 된다. 즉 프로그래밍 전류의 공급으로 인해서 발생하는 특정조건의 주울열(Joule heating)에 의해서 상변화 물질(GST)의 상태를 변화시키게 된다.
도 1은 상변화 메모리 셀의 구성도이다.
도 1을 참조하면, 상변화 메모리 셀은 비트라인(BL)과 제1 노드(N0) 사이에 접속된 상변화 소자(GST), 제1 노드(N0)와 접지전압단(VSS) 사이에 접속되어 워드라인(WL)의 제어를 받는 셀 트랜지스터(MN1)를 구비한다.
상기와 같이 구성되는 상변화 메모리 셀의 동작을 설명하면 다음과 같다.
우선, 상변화 소자(GST)에 데이터를 프로그래밍 하기 위한 동작은 다음과 같이 이루어진다.
워드라인(WL)이 하이레벨로 활성화 되어 셀 트랜지스터(MN1)가 턴온(TURN ON) 되면, 비트라인(BL)에 접속된 상변화 소자(GST)와 접지전압단(VSS) 사이에 전류경로가 생기게 된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 데이터에 대응하는 프로그래밍 전류를 공급함으로서, 상변화 소자(GST)를 결정 상태(Crystalline State) 또는 비정질 상태(Amorphous State)로 변화시키게 된다. 일반적으로 프로그래밍 하기 위한 데이터가 '1'의 논리레벨을 가지면 리셋 전류(Reset Current)를 공급하여 상변화 소자(GST)를 리셋 상태(Reset State)로 전환 시키게 되고, 데이터가 '0'의 논리레벨을 가지면 셋 전류(Set Current)를 공급하여 상변화 소자(GST)를 셋 상태(Set State)로 전환시키게 된다. 비정질 상태(Amorphous State)인 리셋 상태는 결정 상태(Crystalline State)인 셋 상태보다 큰 저항값을 가진다.
또한, 상변화 소자(GST)에 프로그래밍 된 데이터를 검출하기 위한 동작은 다음과 같이 이루어진다.
워드라인(WL)이 하이레벨로 활성화 되어 셀 트랜지스터(MN1)가 턴온(TURN ON) 되면, 비트라인(BL)에 접속된 상변화 소자(GST)와 접지전압단(VSS) 사이에 전류경로가 생기게 된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 일정한 전압 또는 일정한 전류를 인가하게 되면, 상변화 소자(GST)의 저항값에 따라 흐르는 전류의 양이 다르거나, 상변화 소자(GST)의 전압강하 크기가 다르므로 이를 이용하여 상변화 소자(GST)에 저장된 데이터를 판별하게 된다. 즉, 상변화 소자(GST)의 상태를 판별하게 된다.
도 2는 상변화 메모리 셀의 다른 구성도이다.
도 1을 참조하면, 상변화 메모리 셀은 캐소드(Cathode)는 워드라인(WL)에 접속되고 애노드(Anode)는 제1 노드(N0)에 접속된 셀 다이오드(D1), 비트라인(BL)과 제1 노드(N0) 사이에 접속된 상변화 소자(GST)를 구비한다.
상기와 같이 구성되는 상변화 메모리 셀의 동작을 설명하면 다음과 같다.
우선, 상변화 소자(GST)에 데이터를 프로그래밍 하기 위한 동작은 다음과 같이 이루어진다.
워드라인(WL)이 로우레벨 - 접지전압 - 로 활성화 되고 비트라인(BL)을 통해서 일정한 전압이 인가되기 시작하면 셀 다이오드(D1)가 포워드(Forward) 바이어스 상태가 되므로 셀 다이오드(D1)의 애노드(Anode)와 캐소드(Cathode) 사이의 전압차이가 임계전압보다 커질 때부터 셀 다이오드(D1)가 턴온(TURN ON) 된다. 이때 비트라인(BL)에 접속된 상변화 소자(GST)와 워드라인(WL) 사이에 전류경로가 생기게 된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 데이터에 대응하는 프로그래밍 전류를 공급함으로서, 상변화 소자(GST)를 결정 상태(Crystalline State) 또는 비정질 상태(Amorphous State)로 변화시키게 된다. 일반적으로 프로그래밍 하기 위한 데이터가 '1'의 논리레벨을 가지면 리셋 전류(Reset Current)를 공급하여 상변화 소자(GST)를 리셋 상태(Reset State)로 전환시키게 되고, 데이터가 '0'의 논리레벨을 가지면 셋 전류(Set Current)를 공급하여 상변화 소자(GST)를 셋 상태(Set State)로 전환시키게 된다. 비정질 상태(Amorphous State)인 리셋 상태는 결정 상태(Crystalline State)인 셋 상태보다 큰 저항값을 가진다.
또한, 상변화 소자(GST)에 프로그래밍 된 데이터를 검출하기 위한 동작은 다음과 같이 이루어진다.
워드라인(WL)이 로우레벨 - 접지전압 - 로 활성화 되고 비트라인(BL)을 통해서 일정한 전압이 인가되기 시작하면 셀 다이오드(D1)가 포워드(Forward) 바이어스 상태가 되므로 셀 다이오드(D1)의 애노드(Anode)와 캐소드(Cathode) 사이의 전압차이가 임계전압보다 커질 때부터 셀 다이오드(D1)가 턴온(TURN ON) 된다. 이때 비트라인(BL)에 접속된 상변화 소자(GST)와 워드라인(WL) 사이에 전류경로가 생기게 된 다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 일정한 전압 또는 일정한 전류를 인가하게 되면, 상변화 소자(GST)의 저항값에 따라 흐르는 전류의 양이 다르거나, 상변화 소자(GST)의 전압강하 크기가 다르므로 이를 이용하여 상변화 소자(GST)에 저장된 데이터를 판별하게 된다. 즉, 상변화 소자(GST)의 상태를 판별하게 된다.
도 2와 같이 셀 트랜지스터 대신에 셀 다이오드(D1)를 사용하는 상변화 메모리 셀(Phase Change Memory Cell)의 구조는 다이오드의 특성상 프로그래밍 전류를 공급하는 특성이 우수하며 적은 면적을 차지하므로 고집적화에 유리하다. 따라서 최근에는 셀 트랜지스터 보다는 셀 다이오드를 사용하여 상변화 메모리 셀을 구성하고 있다.
도 3은 종래기술의 상변화 메모리 장치의 구성도이다.
도 3을 참조하면, 상변화 메모리 장치는 인에이블 신호(WDEN) 및 제1, 제2 쓰기제어신호(SETEN,RESETEN)에 응답하여 제어노드(N4)의 전압레벨을 조절하되, 제1 쓰기제어신호(SETEN)의 활성화 구간동안 주기적으로 업데이트 되는 쓰기제어코드(STEP<0:5>)의 코드조합에 따라 제어노드(N4)의 전압레벨을 조절하며, 제2 쓰기제어신호(RESETEN)의 활성화 구간동안 제어노드(N4)를 예정된 전압레벨로 조절하기 위한 프로그래밍 전류 조절부(310)와, 제어노드(N4)의 전압레벨에 대응하는 프로그래밍 전류(I_PRO)를 전송라인(SIO)을 통해서 상변화 메모리 셀에 공급하기 위한 프로그래밍 전류 구동부(320)로 구성된다. 여기에서 제1 쓰기제어신호(SETEN) 및 제2 쓰기제어신호(RESETEN)는 프로그래밍 하기 위한 입력 데이터에 대응하여 선택적으 로 활성화 되는 신호이다.
또한, 참고적으로 본 실시예와 같이 상변화 메모리 장치는 프리차지신호(/PCG)에 응답하여 제어노드(N4) 및 프로그래밍 전류의 출력단(N0)을 프리차지하기 위한 프리차지부(330A,330B)를 더 포함하여 구성될 수도 있다. 여기에서 프리차지부(330A,330B)는 전원전압단(VPPYWD)과 제어노드(N4) 사이에 접속되어 프리차지신호(/PCG)의 제어를 받은 PMOS 트랜지스터(MP0)와, 프리차지신호(/PCG)를 반전시키기 위한 인버터(INV)와, 프로그래밍 전류의 출력단(N0)과 접지전압단(VSS) 사이에 접속되어 인버터(INV)에서 출력되는 신호의 제어를 받는 NMOS 트랜지스터(MN0)로 구성된다. 프리차지신호(/PCG)는 제1 쓰기제어신호(SETEN) 및 제2 쓰기제어신호(RESETEN)의 활성화 구간 이후에 일정구간 펄싱하는 신호이므로, 프로그래밍 전류(I_PRO)의 공급이 종료되는 시점에 활성화 되어 제어노드(N4)를 전원전압(VPPYWD) 레벨로 상승시켜 PMOS 트랜지스터(MP8)를 턴오프(TURN OFF) 시킴으로서 출력단(N0)으로의 전류구동을 중단시키게 되고, 출력단(N0)을 접지전압(VSS) 레벨로 프리차지 시키게 된다.
프로그래밍 전류 조절부(310)는 제어노드(N4)와 제1 노드(N1) 사이에 접속되어 제1 쓰기제어신호(SETEN)의 제어를 받는 NMOS 트랜지스터(MN7)와, 제1 노드(N1)와 제2 노드(N2) 사이에 접속되어 쓰기제어코드(STEP<0:5>)의 제어를 받는 가변저항부(311)와, 제어노드(N4)와 제3 노드(N3) 사이에 접속되어 접지전압(VSS)의 제어를 받는 PMOS 트랜지스터(MP9)와, 제3 노드(N3)와 제2 노드(N2) 사이에 접속되어 제2 쓰기제어신호(RESETEN)의 제어를 받는 NMOS 트랜지스터(MN8)와, 제2 노드(N2) 와 접지전압단(VSS) 사이에 접속되어 인에이블 신호(WDEN)의 제어를 받는 NMOS 트랜지스터(MN9)로 구성된다. 여기에서 가변저항부(311)는 제1 쓰기제어코드(STEP<0:5>) 및 접지전압(VSS)의 제어를 받으며 서로 병렬로 연결된 다수의 로드 트랜지스터 그룹(MP1·MN1, MP2·MN2, MP3·MN3, MP4·MN4, MP5·MN5, MP6·MN6)으로 구성된다. 여기에서 다수의 로드 트랜지스터 그룹은 각각, 접지전압(VSS)의 제어를 받는 PMOS 트랜지스터와, PMOS 트랜지스터와 접속되며 제1 쓰기제어코드(STEP<0:5>) 중 해당 신호의 제어를 받는 NMOS 트랜지스터로 구성된다.
상기의 프로그래밍 전류 조절부(310)는 인에이블 신호(WDEN) 및 제1, 제2 쓰기제어신호(SETEN,RESETEN) 응답하여 제어노드(N4)의 전압레벨을 조절하는데, 제1 쓰기제어신호(SETEN)의 활성화 구간동안 주기적으로 업데이트 되는 쓰기제어코드(STEP<0:5>)의 코드조합에 따라 턴온(TURN ON) 되는 다수의 NMOS 트랜지스터(MN1~MN6)의 수가 결정되어 제어노드(N4)의 전압레벨을 조절한다. 또한, 제2 쓰기제어신호(RESETEN)의 활성화 구간동안 NMOS 트랜지스터(MN8)가 턴온(TURN ON) 되어 제어노드(N4)를 예정된 전압레벨로 조절한다.
또한, 프로그래밍 전류 구동부(320)는 전류미러를 형성하며 제어노드(N4)의 전압레벨에 대응하는 전류를 구동하기 위한 복수의 트랜지스터(MP7, MP8)로 구성된다. 즉, 전원전압단(VPPYWD)과 제어노드(N4) 사이에 접속되며 게이트단(GATE NODE)이 제어노드(N4)에 접속된 PMOS 트랜지스터(MP7)와, 전원전압단(VPPYWD)과 프로그래밍 전류의 출력단(N0) 사이에 접속되며, 게이트단(GATE NODE)이 제어노드(N4)에 접속된 PMOS 트랜지스터(MP8)로 구성된다. 상기의 프로그래밍 전류 구동부(320)는 제어노드(N4)의 전압레벨과 복수의 트랜지스터(MP7, MP8)의 채널크기에 따라 출력되는 프로그래밍 전류(I_PRO)의 크기가 결정된다.
한편, 상술한 바와 같이 하나의 프로그래밍 전류 조절부에서 셋 상태(Set State) 및 리셋 상태(Reset State)를 동시에 제어하여 프로그래밍 전류 구동부를 통해서 상변화 메모리 셀에 프로그래밍 전류를 공급하는 상변화 메모리 장치는 셋 상태(Set State)와 리셋 상태(Reset State)를 각각 독립적으로 제어하는데 제약사항이 많으며 하나의 프로그래밍 전류 구동부를 제어하기 위한 하나의 프로그래밍 전류 조절부가 필요하다. 따라서 종래기술의 상변화 메모리 장치는 프로그래밍 전류 구동부의 개수만큼 프로그래밍 전류 조절부가 필요하므로 전체적인 회로의 면적이 증가하게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 셋 프로그래밍 전류 및 리셋 프로그래밍 전류를 독립적으로 제어하며, 프로그래밍 전류 조절회로가 차지하는 면적을 감소시킨 상변화 메모리 장치를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 입력 데이터에 대응하는 프로그래밍 전류를 해당 상변화 메모리 셀에 공급하기 위한 다수의 프로그래밍 전류 구동부; 및 상기 다수의 프로그래밍 전류 구동부에 공통으로 연결되어 상기 프로그래밍 전류를 조절하기 위한 제어전압을 생성하는 프로그래밍 전류 조절부를 구비하는 상변화 메모리 장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 입력 데이터에 대응하는 제1, 제2 제어전압의 제어를 통해서 상변화 메모리 셀에 프로그래밍 전류를 공급하는 상변화 메모리 장치에 있어서, 전원전압을 제공받아 동작전류를 공급하기 위한 제1 전류 구동부를 포함하며, 상기 제1 제어전압을 생성하기 위한 공통 제1 프로그래밍 전류 조절부; 상기 전원전압을 제공받아 동작전류를 공급하기 위한 제2 전류 구동부를 포함하며, 상기 제2 제어전압을 생성하기 위한 공통 제2 프로그래밍 전류 조절부; 상기 제1 제어전압에 대응하는 프로그래밍 전류를 해당 상변화 메모리 셀에 공급하 기 위한 다수의 제1 프로그래밍 전류 구동부; 및 상기 제2 제어전압에 대응하는 프로그래밍 전류를 해당 상변화 메모리 셀에 공급하기 위한 다수의 제2 프로그래밍 전류 구동부를 구비하는 상변화 메모리 장치가 제공된다.
본 발명에서는 하나의 프로그래밍 전류 조절부를 통해서 프로그래밍 전류를 해당 상변화 메모리 셀에 공급하기 위한 다수의 프로그래밍 전류 구동부를 제어하여 종래기술에 비해 프로그래밍 전류 조절부의 개수를 감소시킬 수 있다. 따라서 전체적인 회로의 면적을 크게 감소시킬 수 있다. 또한, 셋 프로그래밍 전류를 조절하기 위한 프로그래밍 전류 조절부 및 리셋 프로그래밍 전류를 조절하기 위한 프로그래밍 전류 조절부를 따로 구비하여 각각 독립적으로 제어함으로서, 상변화 메모리 셀에 공급하는 셋 프로그래밍 전류 및 리셋 프로그래밍 전류를 각각 다양한 형태로 생성할 수 있으므로 상변화 메모리 셀의 프로그래밍 특성을 향상시킬 수 있다.
본 발명을 적용한 상변화 메모리 장치는 셋 프로그래밍 전류 및 리셋 프로그래밍 전류를 각각 다양한 형태로 생성하여 상변화 메모리 셀에 공급할 수 있으므로, 상변화 메모리 셀의 프로그래밍 특성을 향상시킬 수 있다. 또한, 하나의 프로그래밍 전류 조절부를 통해서 다수의 프로그래밍 전류 구동부를 제어함으로서 프로그래밍 전류 조절부가 차지하는 전체적인 면적을 크게 감소시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자를 지칭하지 않을 수도 있음에 유의하자.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다. 또한, 본 실시예에서 정의하여 기술하는 제어전압 및 바이어스 신호, 제1 제어전압 및 제1 바이어스 신호, 제2 제어전압 및 제2 바이어스 신호는 서로 동일한 신호이다.
도 4는 발명의 제1 실시예에 따른 상변화 메모리 장치의 구성도이다.
도 4를 참조하면, 상변화 메모리 장치는 입력 데이터에 대응하는 프로그래밍 전류(I_PRO)를 해당 상변화 메모리 셀에 공급하기 위한 다수의 프로그래밍 전류 구 동부(41A·41B)와, 다수의 프로그래밍 전류 구동부(41A·41B)에 공통으로 연결되어 프로그래밍 전류(I_PRO)를 조절하기 위한 제어전압(V_SET·V_RESET)을 생성하는 프로그래밍 전류 조절부(40A·40B)를 구비한다.
여기에서 프로그래밍 전류 구동부(41A·41B)는 총 32개가 구비되며 하나의 프로그래밍 전류 조절부(40A·40B)의 제어를 통해서 해당 상변화 메모리 셀에 프로그래밍 전류(I_PRO)를 공급하게 된다. 참고적으로 본 실시예와 같이 프로그래밍 전류(I_PRO)는 선택신호(SEL,/SEL)의 제어를 받는 트랜스미션 게이트(TRANSMISSION GATE,TG)를 통해서 선택된 상변화 메모리 셀로 전달될 수 있다.
프로그래밍 전류 조절부(40A·40B)는 프로그래밍 하기 위한 입력 데이터에 대응하여 제어전압(V_SET·V_RESET)의 전압레벨을 조절하게 되는데, 입력 데이터의 논리레벨에 따라 제1 제어전압(V_SET) 및 제2 제어전압(V_RESET)의 전압레벨을 예정된 전압레벨로 조절하게 된다. 다수의 프로그래밍 전류 구동부(41A·41B)는 제1 제어전압(V_SET) 및 제2 제어전압(V_RESET)의 전압레벨에 대응하는 셋 프로그래밍 전류(I_SET) 또는 리셋 프로그래밍 전류(I_RESET)를 프로그래밍 전류(I_PRO)로서 출력하게 된다.
상기와 같이 구성되는 상변화 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
프로그래밍 전류 조절부(40A·40B)는 제1 쓰기제어신호(SETEN)에 응답하여 쓰기제어코드(STEP<0:5>)에 대응하는 전압레벨의 제1 바이어스 신호(V_SET)를 출력하기 위한 제1 프로그래밍 전류 조절부(40A)와, 제2 쓰기제어신호(RESETEN)에 응답 하여 예정된 전압레벨의 제2 바이어스 신호(V_RESET)를 출력하기 위한 제2 프로그래밍 전류 조절부(40B)로 구성된다. 여기에서 제1, 제2 쓰기제어신호(SETEN,RESETEN)는 프로그래밍 하기 위한 입력 데이터에 대응하여 생성된 신호이며, 입력 데이터의 논리레벨에 따라 제1 쓰기제어신호(SETEN) 또는 제2 쓰기제어신호(RESETEN)가 활성화 된다.
상기의 제1 프로그래밍 전류 조절부(40A)는 제1 쓰기제어신호(SETEN)의 활성화 구간동안 출력단(N3)으로 동작전류를 공급하기 위한 전류 구동부(410)와, 출력단(N3)에 접속되어 쓰기제어코드의 제어를 받는 가변저항부(420)와, 가변저항부(420)에 접속되어 제1 쓰기제어신호(SETEN)에 응답하여 활성화되는 풀다운 구동부(430)로 구성된다.
또한, 참고적으로 본 실시예와 같이 제1 프로그래밍 전류 조절부(40A)는 프리차지신호(/PCG)에 응답하여 출력단(N3)을 프리차지하기 위한 프리차지부(440)를 더 포함하여 구성될 수도 있다. 프리차지부(440)는 전원전압단(VPPYWD)과 출력단(N3) 사이에 접속되어 프리차지신호(PCG)의 제어를 받는 프리차지 PMOS 트랜지스터(MP7)로 구성된다. 프리차지신호(/PCG)는 제1 쓰기제어신호(SETEN)의 활성화 구간 이후에 일정구간 펄싱하는 신호이므로, 셋 프로그래밍 전류(I_SET)의 공급이 종료되는 시점에 활성화 되어 출력단(N3)을 전원전압(VPPYWD) 레벨로 프리차지(Precharge)시키게 된다.
여기에서 전류 구동부(410)는 소오스단 및 드레인단이 전원전압단(VPPYWD)과 출력단(N3) 사이에 접속되고 게이트단이 출력단(N3)에 접속된 PMOS 트랜지스 터(MP5)로 구성되어 동작전류를 제공한다. 또한, 가변저항부(420)는 쓰기제어코드(STEP<0:5>) 및 접지전압(VSS)의 제어를 받으며 서로 병렬로 연결된 다수의 로드 트랜지스터 그룹(MP21·MN21, MP22·MN22, MP23·MN23, MP24·MN24, MP25·MN25, MP26·MN26)으로 구성되는데, 다수의 로드 트랜지스터 그룹은 각각, 접지전압(VSS)의 제어를 받는 PMOS 트랜지스터와, PMOS 트랜지스터와 접속되며 쓰기제어코드(STEP<0:5>) 중 해당 신호의 제어를 받는 NMOS 트랜지스터로 구성된다. 또한, 풀다운 구동부(430)는 가변저항부(420)와 접지전압단(VSS) 사이에 접속되어 제1 쓰기제어신호(SETEN)의 제어를 받는 풀다운 NMOS 트랜지스터(MN3)로 구성된다.
상기의 제1 프로그래밍 전류 조절부(40A)는 제1 쓰기제어신호(SETEN)의 활성화 구간동안 쓰기제어코드(STEP<0:5>)에 대응하여 출력단(N3)의 전압레벨을 조절하는데, 전류 구동부(410)는 제1 쓰기제어신호(SETEN)의 활성화 구간동안 동작전류를 제공하고, 동작전류를 공급받는 가변저항부(420)는 제1 쓰기제어신호(SETEN)의 활성화 구간동안 주기적으로 업데이트 되는 쓰기제어코드(STEP<0:5>)의 코드조합에 따라 턴온(TURN ON) 되는 다수의 NMOS 트랜지스터(MN21~MN26)의 수가 결정되므로, 턴온(TURN ON)되는 NMOS 트랜지스터의 수에 따라 출력단(N3)의 전압레벨이 조절된다. 가변저항부(420)와 연결된 풀다운 구동부(430)는 제1 쓰기제어신호(SETEN)의 활성화 구간동안 풀다운 동작을 하여 전류 구동부(410)와 가변저항부(420)를 활성화 시키게 된다. 참고적으로 전류 구동부(410)의 전류구동 능력에 따라 출력단(N3)의 초기전압레벨이 결정된다.
상기의 제2 프로그래밍 전류 조절부(40B)는 제2 쓰기제어신호(RESETEN)의 활 성화 구간동안 출력단(N4)으로 동작전류를 공급하기 위한 전류 구동부(450)와, 출력단(N4)에 접속되어 제2 쓰기제어신호(RESETEN)에 응답하여 활성화되는 풀다운 구동부(460)로 구성된다.
또한, 참고적으로 본 실시예와 같이 제2 프로그래밍 전류 조절부(40B)는 프리차지신호(/PCG)에 응답하여 출력단(N4)을 프리차지하기 위한 프리차지부(470)를 더 포함하여 구성될 수도 있다. 여기에서 프리차지부(470)는 전원전압단(VPPYWD)과 출력단(N4) 사이에 접속되어 프리차지신호(/PCG)의 제어를 받는 프리차지 PMOS 트랜지스터(MP8)로 구성된다. 프리차지신호(/PCG)는 제2 쓰기제어신호(RESETEN)의 활성화 구간 이후에 일정구간 펄싱하는 신호이므로, 리셋 프로그래밍 전류(I_RESET)의 공급이 종료되는 시점에 활성화 되어 출력단(N4)을 전원전압(VPPYWD) 레벨로 프리차지(Precharge)시키게 된다.
여기에서 전류 구동부(450)는 소오스단 및 드레인단이 전원전압단(VPPYWD)과 출력단(N4) 사이에 접속되고 게이트단이 출력단(N4)에 접속된 PMOS 트랜지스터(MP6)로 구성되어 동작전류를 제공한다. 또한, 풀다운 구동부(460)는 출력단(N4)과 제1 노드(N0) 사이에 접속되어 접지전압(VSS)의 제어를 받는 PMOS 트랜지스터(MP10)와, 제1 노드(N0)와 접지전압단(VSS) 사이에 접속되어 제2 쓰기제어신호(RESETEN)의 제어를 받는 풀다운 NMOS 트랜지스터(MN4)로 구성된다.
상기의 제2 프로그래밍 전류 조절부(40B)는 제2 쓰기제어신호(RESETEN)의 활성화 구간동안 출력단(N4)을 예정된 전압레벨로 조절하는데, 전류 구동부(450)는 제2 쓰기제어신호(RESETEN)의 활성화 구간동안 동작전류를 제공하고, 동작전류를 공급받는 풀다운 구동부(460)는 제2 쓰기제어신호(RESETEN)의 활성화 구간동안 풀다운 동작을 하여 출력단(N4)의 전압레벨을 조절하게 된다. 참고적으로 전류 구동부(450)의 전류구동 능력에 따라 출력단(N4)의 전압레벨이 결정된다.
상기의 프로그래밍 전류 구동부(41A·41B)는 제1 바이어스 신호(V_SET)의 전압레벨에 대응하는 셋 프로그래밍 전류(I_SET)를 해당 상변화 메모리 셀에 공급하기 위한 다수의 제1 프로그래밍 전류 구동부(41A)와, 제2 바이어스 신호(V_RESET)의 전압레벨에 대응하는 리셋 프로그래밍 전류(I_RESET)를 해당 상변화 메모리 셀에 공급하기 다수의 제2 프로그래밍 전류 구동부(41B)로 구성된다.
여기에서 다수의 제1 프로그래밍 전류 구동부(41A)는 각각, 전원전압단(VPPYWD)과 제1 노드(N1A) 사이에 접속되어 제1 쓰기제어신호(SETEN)의 제어를 받는 제1 PMOS 트랜지스터(MP1)와, 제1 노드(N1A)와 출력단(N1) 사이에 접속되어 제1 바이어스 신호(V_SET)의 제어를 받는 제2 PMOS 트랜지스터(MP3)로 구성되어, 제1 바이어스 신호(V_SET)의 전압레벨에 대응하는 셋 프로그래밍 전류(I_SET)를 출력한다. 또한, 참고적으로 본 실시예와 같이 출력단(N1)과 접지전압단(VSS) 사이에 접속되어 프리차지신호(PCG)의 제어를 받는 프리차지 NMOS 트랜지스터(MN1)를 더 포함하여 구성될 수도 있다. 프리차지신호(PCG)는 제1 쓰기제어신호(SETEN)의 활성화 구간 이후에 일정구간 펄싱하는 신호이므로, 셋 프로그래밍 전류(I_SET)의 공급이 종료되는 시점에 활성화 되어 출력단(N1)을 접지전압(VSS) 레벨로 프리차지(Precharge)시키게 된다.
또한, 다수의 제2 프로그래밍 전류 구동부(41B)는 각각, 전원전압단(VPPYWD) 과 제1 노드(N2A) 사이에 접속되어 제2 쓰기제어신호(RESETEN)의 제어를 받는 제1 PMOS 트랜지스터(MP2)와, 제1 노드(N2A)와 출력단(N2) 사이에 접속되어 제2 바이어스 신호(V_RESET)의 제어를 받는 제2 PMOS 트랜지스터(MP2)트랜지스터로 구성되어, 제2 바이어스 신호(V_RESET)의 전압레벨에 대응하는 리셋 프로그래밍 전류(I_RESET)를 출력한다. 또한, 참고적으로 본 실시예와 같이 출력단(N2)과 접지전압단(VSS) 사이에 접속되어 프리차지신호(PCG)의 제어를 받는 프리차지 NMOS 트랜지스터(MN2)를 더 포함하여 구성될 수도 있다. 프리차지신호(PCG)는 제2 쓰기제어신호(RESETEN)의 활성화 구간 이후에 일정구간 펄싱하는 신호이므로, 리셋 프로그래밍 전류(I_RESET)의 공급이 종료되는 시점에 활성화 되어 출력단(N2)을 접지전압(VSS) 레벨로 프리차지(Precharge)시키게 된다.
이하, 본 발명의 다른 측면에서 도 4를 참조하여 기술하면 다음과 같다.
참고적으로 도 4의 제1 실시예에 대한 설명은 이미 상세히 기술하였으므로, 본 발명의 다른 측면을 명확히 설명하기 위한 발명의 구성 및 주요한 동작만을 설명하며, 이미 상세히 기술되어 중복된 설명은 생략하기로 한다.
도 4를 참조하면, 입력 데이터에 대응하는 제1, 제2 제어전압(V_SET,V_RESET)의 제어를 통해서 상변화 메모리 셀에 프로그래밍 전류(I_PRO)를 공급하는 상변화 메모리 장치는, 전원전압(VPPYWD)을 제공받아 동작전류를 공급하기 위한 제1 전류 구동부(410)를 포함하며 제1 제어전압(V_SET)을 생성하기 위한 공통 제1 프로그래밍 전류 조절부(40A)와, 전원전압(VPPYWD)을 제공받아 동작전류 를 공급하기 위한 제2 전류 구동부(450)를 포함하며 제2 제어전압(V_RESET)을 생성하기 위한 공통 제2 프로그래밍 전류 조절부(40B)와, 제1 제어전압(V_SET)에 대응하는 셋 프로그래밍 전류(I_SET)를 해당 상변화 메모리 셀에 공급하기 위한 다수의 제1 프로그래밍 전류 구동부(41A)와, 제2 제어전압(V_RESET)에 대응하는 리셋 프로그래밍 전류(I_RESET)를 해당 상변화 메모리 셀에 공급하기 위한 다수의 제2 프로그래밍 전류 구동부(41B)를 구비한다.
상기와 같이 구성되는 상변화 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
상기의 공통 제1 프로그래밍 전류 조절부(40A)는 제1 쓰기제어신호(SETEN)의 활성화 구간동안 제1 제어전압(V_SET)의 출력단(N3)으로 동작전류를 공급하기 위한 제1 전류 구동부(410)와, 제1 제어전압(V_SET)의 출력단(N3)에 접속되어 쓰기제어코드(STEP<0:5>)의 제어를 받는 가변저항부(420)와, 가변저항부(420)에 접속되어 제1 쓰기제어신호(SETEN)에 응답하여 활성화되는 풀다운 구동부(430)로 구성된다.
또한, 공통 제2 프로그래밍 전류 조절부(40B)는 제2 쓰기제어신호(RESETEN)의 활성화 구간동안 제2 제어전압(V_RESET)의 출력단(N4)으로 동작전류를 공급하기 위한 제2 전류 구동부(450)와, 제2 제어전압(V_RESET)의 출력단(N4)에 접속되어 제2 쓰기제어신호(RESETEN)에 응답하여 활성화되는 풀다운 구동부(460)로 구성된다.
여기에서 제1, 제2 쓰기제어신호(SETEN,RESETEN)는 프로그래밍 하기 위한 입력 데이터에 대응하여 생성된 신호이며, 입력 데이터의 논리레벨에 따라 제1 쓰기제어신호(SETEN) 또는 제2 쓰기제어신호(RESETEN)가 활성화 된다.
제1 프로그래밍 전류 구동부(41A)는 총 32개가 구비되며 공통 제1 프로그래밍 전류 조절부(40A)의 제어를 통해서 해당 상변화 메모리 셀에 셋 프로그래밍 전류(I_SET)를 공급하게 된다. 또한, 제2 프로그래밍 전류 구동부(41B)는 총 32개가 구비되며 공통 제2 프로그래밍 전류 조절부(40B)의 제어를 통해서 해당 상변화 메모리 셀에 리셋 프로그래밍 전류(I_RESET)를 공급하게 된다. 참고적으로 본 실시예와 같이 프로그래밍 전류(I_PRO)는 선택신호(SEL,/SEL)의 제어를 받는 트랜스미션 게이트(TRANSMISSION GATE,TG)를 통해서 선택된 상변화 메모리 셀로 전달될 수 있다.
제1, 제2 프로그래밍 전류 조절부(40A,40B)는 프로그래밍 하기 위한 입력 데이터에 대응하여 제1 제어전압(V_SET) 및 제2 제어전압(V_RESET)의 전압레벨을 조절하게 되는데, 입력 데이터의 논리레벨에 따라 제1 제어전압(V_SET) 및 제2 제어전압(V_RESET)의 전압레벨을 예정된 전압레벨로 조절하게 된다. 다수의 제1, 제2 프로그래밍 전류 구동부(41A,41B)는 제1 제어전압(V_SET) 및 제2 제어전압(V_RESET)의 전압레벨에 대응하는 셋 프로그래밍 전류(I_SET) 또는 리셋 프로그래밍 전류(I_RESET)를 프로그래밍 전류(I_PRO)로서 출력하게 된다.
한편, 셋 프로그래밍 전류(I_SET)를 제어하기 위한 제1 프로그래밍 전류 조절부(40A) 및 리셋 프로그래밍 전류(I_RESET)를 제어하기 위한 제2 프로그래밍 전류 조절부(40B)는 각각의 전류 구동부(410, 450)에서 동작전류를 공급받아 동작하게 된다. 따라서 제1 프로그래밍 전류 조절부(40A)의 전류 구동부(410)와 제2 프로그래밍 전류 조절부(40B)의 전류 구동부(450)는 각각 독립적으로 설계 - 전류구동 능력 등을 조절함 - 될 수 있으므로 셋 프로그래밍 전류(I_SET)와 리셋 프로그래밍 전류(I_RESET)를 서로 독립적으로 제어할 수 있다. 따라서 상변화 메모리 셀을 프로그래밍 하기 위한 셋 프로그래밍 전류(I_SET) 및 리셋 프로그래밍 전류(I_RESET)를 각각 다양한 형태로 공급할 수 있어서 상변화 메모리 셀의 프로그래밍 특성을 향상시킬 수 있다.
도 5는 발명의 제2 실시예에 따른 상변화 메모리 장치의 구성도이다.
도 5를 참조하면, 상변화 메모리 장치는 입력 데이터에 대응하는 프로그래밍 전류(I_PRO)를 해당 상변화 메모리 셀에 공급하기 위한 다수의 프로그래밍 전류 구동부(51A·51B)와, 다수의 프로그래밍 전류 구동부(51A·51B)에 공통으로 연결되어 프로그래밍 전류(I_PRO)를 조절하기 위한 제어전압(V_SET·V_RESET)을 생성하는 프로그래밍 전류 조절부(50A·50B)를 구비한다.
여기에서 프로그래밍 전류 구동부(51A·51B)는 총 32개가 구비되며 하나의 프로그래밍 전류 조절부(50A·50B)의 제어를 통해서 해당 상변화 메모리 셀에 프로그래밍 전류(I_PRO)를 공급하게 된다. 참고적으로 본 실시예와 같이 프로그래밍 전류(I_PRO)는 선택신호(SEL,/SEL)의 제어를 받는 트랜스미션 게이트(TRANSMISSION GATE,TG)를 통해서 선택된 상변화 메모리 셀로 전달될 수 있다.
프로그래밍 전류 조절부(50A·50B)는 프로그래밍 하기 위한 입력 데이터에 대응하여 제어전압(V_SET·V_RESET)의 전압레벨을 조절하게 되는데, 입력 데이터에 따라 제1 제어전압(V_SET) 및 제2 제어전압(V_RESET)의 전압레벨을 예정된 전압레벨로 조절하게 된다. 다수의 프로그래밍 전류 구동부(51A·51B)는 제1 제어전 압(V_SET) 및 제2 제어전압(V_RESET)의 전압레벨에 대응하는 셋 프로그래밍 전류(I_SET) 또는 리셋 프로그래밍 전류(I_RESET)를 프로그래밍 전류(I_PRO)로서 출력하게 된다.
상기와 같이 구성되는 상변화 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
프로그래밍 전류 조절부(50A·50B)는 제1 쓰기제어신호(SETEN)에 응답하여 제1 동작전류를 공급받고 제1 제어신호(/TSET1)에 응답하여 제2 동작전류를 추가적으로 공급받아, 쓰기제어코드(STEP<0:5>,TSET1,TSET2)에 대응하는 전압레벨의 제1 바이어스 신호(V_SET)를 출력하기 위한 제1 프로그래밍 전류 조절부(50A,50B)와, 제2 쓰기제어신호(RESETEN)에 응답하여 제3 동작전류를 공급받고 제2 제어신호(/TRESET1)에 응답하여 제4 동작전류를 추가적으로 공급받아, 예정된 전압레벨의 제2 바이어스 신호(V_RESET)를 출력하기 위한 제2 프로그래밍 전류 조절부(50B)로 구성된다.
여기에서 제1, 제2 쓰기제어신호(SETEN,RESETEN)는 프로그래밍 하기 위한 입력 데이터에 대응하여 생성된 신호이며, 입력 데이터의 논리레벨에 따라 제1 쓰기제어신호(SETEN) 또는 제2 쓰기제어신호(RESETEN)가 활성화 된다. 또한, 제1, 제2 제어신호(/TSET1,/TRESET1)는 테스트 모드에서 생성된 신호이며, 동작전류를 추가적으로 공급할 수 있도록 제어한다.
상기의 제1 프로그래밍 전류 조절부(50A)는 제1 쓰기제어신호(SETEN)의 활성화 구간동안 출력단(N3)으로 제1 동작전류를 공급하기 위한 제1 전류 구동부(510) 와, 제1 쓰기제어신호(SETEN)의 활성화 구간동안 제1 제어신호(/TSET1)에 응답하여 출력단(N3)으로 제2 동작전류를 공급하기 위한 제2 전류 구동부(510A)와, 출력단(N3)에 접속되어 쓰기제어코드(STEP<0:5>)의 제어를 받는 가변저항부(520)와, 가변저항부(520)에 접속되어 제1 쓰기제어신호(SETEN) 및 제1 제어신호(TSET1)에 응답하여 활성화되는 풀다운 구동부(530)로 구성된다.
또한, 참고적으로 본 실시예와 같이 제1 프로그래밍 전류 조절부(50A)는 프리차지신호(/PCG)에 응답하여 출력단(N3)을 프리차지하기 위한 프리차지부(540)를 더 포함하여 구성될 수도 있다. 프리차지부(540)는 전원전압단(VPPYWD)과 출력단(N3) 사이에 접속되어 프리차지신호(/PCG)의 제어를 받는 프리차지 PMOS 트랜지스터(MP7)로 구성된다. 프리차지신호(/PCG)는 제1 쓰기제어신호(SETEN)의 활성화 구간 이후에 일정구간 펄싱하는 신호이므로, 셋 프로그래밍 전류(I_SET)의 공급이 종료되는 시점에 활성화 되어 출력단(N3)을 전원전압(VPPYWD) 레벨로 프리차지(Precharge)시키게 된다.
여기에서 제1 전류 구동부(510)는 소오스단 및 드레인단이 전원전압단(VPPYWD)과 출력단(N3) 사이에 접속되고 게이트단이 출력단(N3)에 접속된 제1 PMOS 트랜지스터(MP5)로 구성되어 동작전류를 제공한다.
또한, 제2 전류 구동부(510A)는 전원전압단(VPPYWD)과 제1 노드(N9) 사이에 접속되어 제1 제어신호(/TSET1)의 제어를 받는 제2 PMOS 트랜지스터(MP9)와, 소오스단 및 드레인단이 제1 노드(N9)와 출력단(N3) 사이에 접속되고 게이트단이 출력단(N3)에 접속된 제3 PMOS 트랜지스터(MP11)로 구성되어 추가적인 동작전류를 제공 한다.
또한, 가변저항부(520)는 제1 쓰기제어코드(STEP<0:5>) 및 접지전압(VSS)의 제어를 받으며 서로 병렬로 연결된 다수의 제1 트랜지스터 그룹(MP21·MN21, MP22·MN22, MP23·MN23, MP24·MN24, MP25·MN25, MP26·MN26 ,521)과, 제2 쓰기제어코드(TSET1, TSET2) 및 접지전압(VSS)의 제어를 받으며 서로 병렬로 연결된 다수의 제2 트랜지스터 그룹(MP31·MN31, MP32·MN32, 522)으로 구성된다. 여기에서 제2 쓰기제어코드(TSET1, TSET2)는 테스트 모드에서 생성된 신호이다. 제2 쓰기제어코드(TSET1, TSET2) 중 일부 신호는 제1 제어신호(TSET1)를 이용할 수도 있으며, 테스트 모드에서 특정한 펄스폭과 형태를 가진 신호를 생성하여 사용할 수 있다.
상기 다수의 제1 트랜지스터 그룹(521)은 각각, 접지전압(VSS)의 제어를 받는 PMOS 트랜지스터와, PMOS 트랜지스터와 접속되며 상기 제1 쓰기제어코드(STEP<0:5>) 중 해당 신호의 제어를 받는 NMOS 트랜지스터로 구성된다. 또한, 다수의 제2 트랜지스터 그룹(522)은 각각, 접지전압(VSS)의 제어를 받는 PMOS 트랜지스터와, PMOS 트랜지스터와 접속되며 제2 쓰기제어코드(TSET1, TSET2) 중 해당 신호의 제어를 받는 NMOS 트랜지스터로 구성된다.
또한, 풀다운 구동부(530)는 가변저항부(520)와 접지전압단(VSS) 사이에 접속되어 제1 쓰기제어신호(SETEN) 및 제1 제어신호(TSET1)에 응답하는 복수의 트랜지스터로 구성된다. 즉, 풀다운 구동부(530)는 제1 쓰기제어신호(SETEN)를 입력으로 하는 제1 인버터(INV1)와, 제1 인버터(INV1)에서 출력되는 신호와 제1 제어신호(TSET1)를 입력으로 하는 제1 부정논리합 수단(NOR1)과, 다수의 제1 트랜지스터 그룹(521)과 접지전압단(VSS) 사이에 접속되어 제1 부정논리합 수단(NOR1)에서 출력되는 신호의 제어를 받는 제1 풀다운 NMOS 트랜지스터(MN3)와, 제1 쓰기제어신호(SETEN)를 입력으로 하는 제2 인버터(INV2)와, 제1 제어신호(TSET1)를 입력으로 하는 제3 인버터(INV3)와, 제2, 제3 인버터(INV2,INV3)에서 출력되는 신호를 입력으로 하는 제2 부정논리합 수단(NOR2)과, 다수의 제2 트랜지스터 그룹(522)과 접지전압단(VSS) 사이에 접속되어 제2 부정논리합 수단(NOR2)에서 출력되는 신호의 제어를 받는 제2 풀다운 NMOS 트랜지스터(MN5)트랜지스터로 구성된다.
상기의 제1 프로그래밍 전류 조절부(50A)는 제1 쓰기제어신호(SETEN)의 활성화 구간동안 쓰기제어코드(STEP<0:5>,TSET1,TSET2)에 대응하여 출력단(N3)의 전압레벨을 조절하는데, 제1 전류 구동부(510)는 제1 쓰기제어신호(SETEN)의 활성화 구간동안 제1 동작전류를 제공하고, 제1 동작전류를 공급받는 가변저항부(520)의 다수의 제1 트랜지스터 그룹(521)은 제1 쓰기제어신호(SETEN)의 활성화 구간동안 주기적으로 업데이트 되는 제1 쓰기제어코드(STEP<0:5>)의 코드조합에 따라 턴온(TURN ON) 되는 다수의 NMOS 트랜지스터(MN21~MN26)의 수가 결정되므로, 턴온(TURN ON)되는 NMOS 트랜지스터의 수에 따라 출력단(N3)의 전압레벨이 조절된다.
한편, 제2 전류 구동부(510A)는 제1 쓰기제어신호(/SETEN)의 활성화 구간동안 제1 제어신호(TSET1)에 응답하여 추가적으로 제2 동작전류를 제공하고, 제1, 제2 동작전류를 공급받는 가변저항부(520)의 다수의 제2 트랜지스터 그룹(522)은 제1 쓰기제어신호(SETEN)의 활성화 구간동안 펄싱하는 제2 쓰기제어코드(TSET1, TSET2)의 제어에 따라 턴온(TURN ON)되는 다수의 NMOS 트랜지스터(MN31,MN32)의 수가 결 정되어 출력단(N3)의 전압레벨이 조절된다.
상술한 바와 같은 제1 프로그래밍 전류 조절부(50A)는 노멀동작모드에서는 제1 전류 구동부(510), 가변저항부(520)의 다수의 제1 트랜지스터 그룹(521), 제1 풀다운 구동부(531)가 활성화 되어 출력단(N3)의 전압레벨을 조절하게 된다. 또한, 제1 제어신호(TSET1,/TSET1), 제2 쓰기제어코드(TSET1, TSET2)는 테스트 모드에서 생성되므로 테스트 모드에서는 제1, 제2 전류 구동부(510, 510A), 가변저항부(520)의 다수의 제2 트랜지스터 그룹(522), 제2 풀다운 구동부(532)가 활성화 되어 출력단(N3)의 전압레벨을 조절하게 된다. 즉, 테스트 모드에서는 동작전류를 추가적으로 공급하여 셋 프로그래밍 전류(I_SET)의 초기 절대값을 조절할 수 있다. 또한 제2 쓰기제어코드(TSET1, TSET2)의 제어를 통해서 셋 프로그래밍 전류(I_SET)가 구형파 형태로 생성되도록 할 수 있을 것이다.
상기의 제2 프로그래밍 전류 조절부(50B)는, 제2 쓰기제어신호(RESETEN)의 활성화 구간동안 출력단(N4)으로 제3 동작전류를 공급하기 위한 제1 전류 구동부(550)와, 제2 쓰기제어신호(RESETEN)의 활성화 구간동안 제2 제어신호(/TRESET1)에 응답하여 출력단(N4)으로 제4 동작전류를 공급하기 위한 제2 전류 구동부(550A)와, 출력단(N4)에 접속되어 제2 쓰기제어신호(RESETEN) 및 제2 제어신호(TRESET1)에 응답하여 활성화되는 풀다운 구동부(560)로 구성된다.
또한, 참고적으로 본 실시예와 같이 제2 프로그래밍 전류 조절부(50B)는 프리차지신호(/PCG)에 응답하여 출력단(N4)을 프리차지하기 위한 프리차지부(570)를 더 포함하여 구성될 수도 있다. 프리차지부(570)는 전원전압단(VPPYWD)과 출력 단(N4) 사이에 접속되어 프리차지신호(/PCG)의 제어를 받는 프리차지 PMOS 트랜지스터(MP8)로 구성된다. 프리차지신호(/PCG)는 제2 쓰기제어신호(RESETEN)의 활성화 구간 이후에 일정구간 펄싱하는 신호이므로, 리셋 프로그래밍 전류(I_RESET)의 공급이 종료되는 시점에 활성화 되어 출력단(N4)을 전원전압(VPPYWD) 레벨로 프리차지(Precharge)시키게 된다.
여기에서 제1 전류 구동부(550)는 소오스단 및 드레인단이 전원전압단(VPPYWD)과 출력단(N4) 사이에 접속되고 게이트단이 출력단(N4)에 접속된 제1 PMOS 트랜지스터(MP6)로 구성되어 동작전류를 제공한다.
또한, 제2 전류 구동부(550A)는 전원전압단(VPPYWD)과 제1 노드(N8) 사이에 접속되어 제2 제어신호(/TRESET1)의 제어를 받는 제2 PMOS 트랜지스터(MP12)와, 소오스단 및 드레인단이 제1 노드(N8)와 출력단(N4) 사이에 접속되고 게이트단이 출력단(N4)에 접속된 제3 PMOS 트랜지스터(MP14)로 구성되어 추가적인 동작전류를 제공한다.
또한, 풀다운 구동부(560)는 출력단(N4)과 접지전압단(VSS) 사이에 접속되어 제2 쓰기제어신호(RESETEN) 및 제2 제어신호(TRESET1)에 응답하는 복수의 트랜지스터로 구성된다. 즉, 풀다운 구동부(560)는 출력단(N4)과 제1 노드(N6) 사이에 접속되어 접지전압(VSS)의 제어를 받는 PMOS 트랜지스터(MP10)와, 출력단(N4)과 제1 노드(N6) 사이에 접속되어 제2 제어신호(TRESET1)의 제어를 받는 NMOS 트랜지스터(MN6)와, 제1 노드(N6)와 접지전압단(VSS) 사이에 접속되어 제2 쓰기제어신호(RESETEN)의 제어를 받는 풀다운 NMOS 트랜지스터(MN4)로 구성된다.
상기의 제2 프로그래밍 전류 조절부(50B)는 제2 쓰기제어신호(RESETEN)의 활성화 구간동안 출력단(N4)을 예정된 전압레벨로 조절하는데, 제1 전류 구동부(550)는 제2 쓰기제어신호(RESETEN)의 활성화 구간동안 제3 동작전류를 제공하고, 제3 동작전류를 공급받는 풀다운 구동부(560)는 제2 쓰기제어신호(RESETEN)의 활성화 구간동안 풀다운 동작을 하여 출력단(N4)의 전압레벨을 조절하게 된다.
한편, 제2 전류 구동부(550A)는 제2 쓰기제어신호(RESETEN)의 활성화 구간동안 제2 제어신호(/TRESET1)에 응답하여 추가적으로 제4 동작전류를 제공하고, 제3, 제4 동작전류를 공급받는 풀다운 구동부(560)는 제2 쓰기제어신호(RESETEN)의 활성화 구간동안 펄싱하는 제2 제어신호(TRESET1)에 응답하여 풀다운 동작을 하여 출력단(N4)의 전압레벨을 조절하게 된다.
상술한 바와 같은 제2 프로그래밍 전류 조절부(50B)는 노멀동작모드에서는 제1 전류 구동부(550), 풀다운 구동부(560)의 PMOS 트랜지스터(MP10)가 활성화 되어 출력단(N4)의 전압레벨을 조절하게 된다. 또한, 제2 제어신호(TRESET1,/TRESET1)는 테스트 모드에서 생성되므로 테스트 모드에서는 제1, 제2 전류 구동부(550, 550A), 풀다운 구동부(560)의 PMOS 트랜지스터(MP10) 및 NMOS 트랜지스터(MN6)가 활성화 되어 출력단(N4)의 전압레벨을 조절하게 된다. 즉, 테스트 모드에서는 동작전류를 추가적으로 공급하여 리셋 프로그래밍 전류(I_RESET)의 초기 절대값을 조절할 수 있다. 또한 제2 제어신호(TRESET1,/TRESET1)의 제어를 통해서 리셋 프로그래밍 전류(I_RESET)가 생성되는 형태를 제어할 수 있다.
상기의 프로그래밍 전류 구동부(51A·51B)는 제1 바이어스 신호(V_SET)의 전 압레벨에 대응하는 셋 프로그래밍 전류(I_SET)를 해당 상변화 메모리 셀에 공급하기 위한 다수의 제1 프로그래밍 전류 구동부(51A)와, 제2 바이어스 신호(V_RESET)의 전압레벨에 대응하는 리셋 프로그래밍 전류(I_RESET)를 해당 상변화 메모리 셀에 공급하기 다수의 제2 프로그래밍 전류 구동부(51B)로 구성된다.
여기에서 다수의 제1 프로그래밍 전류 구동부(51A)는 각각, 전원전압단(VPPYWD)과 제1 노드(N1A) 사이에 접속되어 제1 쓰기제어신호(SETEN)의 제어를 받는 제1 PMOS 트랜지스터(MP1)와, 제1 노드(N1A)와 출력단(N1) 사이에 접속되어 제1 바이어스 신호(V_SET)의 제어를 받는 제2 PMOS 트랜지스터(MP3)로 구성되어, 제1 바이어스 신호(V_SET)의 전압레벨에 대응하는 셋 프로그래밍 전류(I_SET)를 출력한다. 또한, 참고적으로 본 실시예와 같이 출력단(N1)과 접지전압단(VSS) 사이에 접속되어 프리차지신호(PCG)의 제어를 받는 프리차지 NMOS 트랜지스터(MN1)를 더 포함하여 구성될 수도 있다. 프리차지신호(PCG)는 제1 쓰기제어신호(SETEN)의 활성화 구간 이후에 일정구간 펄싱하는 신호이므로, 셋 프로그래밍 전류(I_SET)의 공급이 종료되는 시점에 활성화 되어 출력단(N1)을 접지전압(VSS) 레벨로 프리차지(Precharge)시키게 된다.
또한, 다수의 제2 프로그래밍 전류 구동부(51B)는 각각, 전원전압단(VPPYWD)과 제1 노드(N2A) 사이에 접속되어 제2 쓰기제어신호(RESETEN)의 제어를 받는 제1 PMOS 트랜지스터(MP2)와, 제1 노드(N2A)와 출력단(N2) 사이에 접속되어 제2 바이어스 신호(V_RESET)의 제어를 받는 제2 PMOS 트랜지스터(MP2)트랜지스터로 구성되어, 제2 바이어스 신호(V_RESET)의 전압레벨에 대응하는 리셋 프로그래밍 전 류(I_RESET)를 출력한다. 또한, 참고적으로 본 실시예와 같이 출력단(N2)과 접지전압단(VSS) 사이에 접속되어 프리차지신호(PCG)의 제어를 받는 프리차지 NMOS 트랜지스터(MN2)를 더 포함하여 구성될 수도 있다. 프리차지신호(PCG)는 제2 쓰기제어신호(RESETEN)의 활성화 구간 이후에 일정구간 펄싱하는 신호이므로, 리셋 프로그래밍 전류(I_RESET)의 공급이 종료되는 시점에 활성화 되어 출력단(N2)을 접지전압(VSS) 레벨로 프리차지(Precharge)시키게 된다.
도 6은 발명의 제3 실시예에 따른 상변화 메모리 장치의 구성도이다.
도 6을 참조하면, 상변화 메모리 장치는 입력 데이터에 대응하는 프로그래밍 전류(I_PRO)를 해당 상변화 메모리 셀에 공급하기 위한 다수의 프로그래밍 전류 구동부(61A·61B)와, 다수의 프로그래밍 전류 구동부(61A·61B)에 공통으로 연결되어 프로그래밍 전류(I_PRO)를 조절하기 위한 제어전압(V_SET·V_RESET)을 생성하는 프로그래밍 전류 조절부(60A·60B)를 구비한다.
여기에서 프로그래밍 전류 구동부(61A·61B)는 총 32개가 구비되며 하나의 프로그래밍 전류 조절부(60A·60B)의 제어를 통해서 해당 상변화 메모리 셀에 프로그래밍 전류(I_PRO)를 공급하게 된다. 참고적으로 본 실시예와 같이 프로그래밍 전류(I_PRO)는 선택신호(SEL,/SEL)의 제어를 받는 트랜스미션 게이트(TRANSMISSION GATE,TG)를 통해서 선택된 상변화 메모리 셀로 전달될 수 있다.
프로그래밍 전류 조절부(60A·60B)는 프로그래밍 하기 위한 입력 데이터에 대응하여 제어전압(V_SET·V_RESET)의 전압레벨을 조절하게 되는데, 입력 데이터의 논리레벨에 따라 제1 제어전압(V_SET) 및 제2 제어전압(V_RESET)의 전압레벨을 예 정된 전압레벨로 조절하게 된다. 다수의 프로그래밍 전류 구동부(61A·61B)는 제1 제어전압(V_SET) 및 제2 제어전압(V_RESET)의 전압레벨에 대응하는 셋 프로그래밍 전류(I_SET) 또는 리셋 프로그래밍 전류(I_RESET)를 프로그래밍 전류(I_PRO)로서 출력하게 된다.
상기와 같이 구성되는 상변화 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
참고적으로, 도 6의 제3 실시예는 도 5의 제2 실시예와 기본적인 동작은 동일하므로, 이미 상세히 기술되어 중복된 설명은 생략하며 주요한 구성 및 동작만을 기술한다.
프로그래밍 전류 조절부(60A·60B)는 제1 쓰기제어신호(SETEN)에 응답하여 제1 동작전류를 공급받고 제1 셋 제어신호(/TSET1) 및 제2 셋 제어신호(/TSET2)에 응답하여 제2 동작전류 또는 제3 동작전류를 추가적으로 공급받아, 쓰기제어코드(STEP<0:5>,TSET1,TSET2)에 대응하는 전압레벨의 제1 바이어스 신호(V_SET)를 출력하기 위한 제1 프로그래밍 전류 조절부(60A)와, 제2 쓰기제어신호(RESETEN)에 응답하여 제4 동작전류를 공급받고 제1 리셋 제어신호(/TRESET1)에 응답하여 제5 동작전류를 추가적으로 공급받아, 예정된 전압레벨의 제2 바이어스 신호(V_RESET)를 출력하기 위한 제2 프로그래밍 전류 조절부(60B)로 구성된다.
여기에서 제1, 제2 쓰기제어신호(SETEN,RESETEN)는 프로그래밍 하기 위한 입력 데이터에 대응하여 생성된 신호이며, 입력 데이터의 논리레벨에 따라 제1 쓰기제어신호(SETEN) 또는 제2 쓰기제어신호(RESETEN)가 활성화 된다. 또한, 제1, 제2 셋 제어신호(/TSET1, /TSET2) 및 제1 리셋 제어신호(/TRESET1)는 테스트 모드에서 생성된 신호이며, 동작전류를 추가적으로 공급할 수 있도록 제어한다. 즉, 상술한 상변화 메모리 장치는 도 5의 제2 실시예와 동일한 방식으로 테스트 모드에서 동작전류를 추가적으로 공급하여 셋 프로그래밍 전류(I_SET) 및 리셋 프로그래밍 전류(I_RESET)의 초기 절대값을 조절할 수 있다. 제2 실시예와 차이점은 제1 프로그래밍 전류 조절부(60A)에 추가적인 동작전류를 공급하기 위한 전류 구동부(610A,610B)를 2개를 구비하여 테스트 모드에서 선택적으로 활성화시킬 수 있다는 점이다. 이때, 두 전류 구동부는 서로 다른 전류구동 능력을 가질 수 있도록 설계하는 것이 바람직할 것이다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기 능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다.
특히, 하나의 프로그래밍 전류 조절부가 제어하는 프로그래밍 전류 구동부의 수 및 테스트 모드에서 추가적인 동작전류를 공급하는 전류 구동부의 수는 필요에 따라 조절될 수 있다. 또한 테스트 모드를 통해서 프로그래밍 전류를 조절하고 그 결과를 바탕으로 퓨즈회로를 이용하여 프로그래밍 전류의 설정을 변경시킬 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 상변화 메모리 셀의 구성도이다.
도 2는 상변화 메모리 셀의 다른 구성도이다.
도 3은 종래기술의 상변화 메모리 장치의 구성도이다.
도 4는 발명의 제1 실시예에 따른 상변화 메모리 장치의 구성도이다.
도 5는 발명의 제2 실시예에 따른 상변화 메모리 장치의 구성도이다.
도 6은 발명의 제3 실시예에 따른 상변화 메모리 장치의 구성도이다.
*도면의 주요 부분에 대한 부호의 설명
40A·40B,50A·50B,60A·60B :프로그래밍 전류 조절부
41A·41B,51A·51B,61A·61B :프로그래밍 전류 구동부
420,520,620 : 가변저항부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (55)

  1. 삭제
  2. 입력 데이터에 대응하는 프로그래밍 전류를 해당 상변화 메모리 셀에 공급하기 위한 다수의 프로그래밍 전류 구동부; 및
    상기 다수의 프로그래밍 전류 구동부에 공통으로 연결되어 상기 프로그래밍 전류를 조절하기 위한 제어전압을 생성하는 프로그래밍 전류 조절부를 구비하되,
    상기 프로그래밍 전류 조절부는,
    제1 쓰기제어신호에 응답하여 쓰기제어코드에 대응하는 전압레벨의 제1 바이어스 신호를 출력하기 위한 제1 프로그래밍 전류 조절부; 및
    제2 쓰기제어신호에 응답하여 예정된 전압레벨의 제2 바이어스 신호를 출력하기 위한 제2 프로그래밍 전류 조절부를 포함하며,
    상기 제1, 제2 쓰기제어신호는 상기 입력 데이터에 대응하여 생성된 신호인 것을 특징으로 하는 상변화 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 프로그래밍 전류 조절부는,
    상기 제1 쓰기제어신호의 활성화 구간동안 출력단으로 동작전류를 공급하기 위한 전류 구동부;
    상기 출력단에 접속되어 상기 쓰기제어코드의 제어를 받는 가변저항부; 및
    상기 가변저항부에 접속되어 상기 제1 쓰기제어신호에 응답하여 활성화되는 풀다운 구동부를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 프로그래밍 전류 조절부는,
    프리차지신호에 응답하여 상기 출력단을 프리차지하기 위한 프리차지부를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  5. 제4항에 있어서,
    상기 프리차지부는,
    전원전압단과 상기 출력단 사이에 접속되어 상기 프리차지신호의 제어를 받는 프리차지 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  6. 제3항에 있어서,
    상기 전류 구동부는,
    소오스단 및 드레인단이 전원전압단과 상기 출력단 사이에 접속되고 게이트단이 상기 출력단에 접속된 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  7. 제3항에 있어서,
    상기 가변저항부는,
    상기 쓰기제어코드 및 접지전압의 제어를 받으며 서로 병렬로 연결된 다수의 트랜지스터 그룹을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  8. 제7항에 있어서,
    상기 다수의 트랜지스터 그룹은 각각,
    상기 접지전압의 제어를 받는 제1 트랜지스터; 및
    상기 제1 트랜지스터와 접속되며, 상기 쓰기제어코드 중 해당 신호의 제어를 받는 제2 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  9. 제3항에 있어서,
    상기 풀다운 구동부는,
    상기 가변저항부와 접지전압단 사이에 접속되어 상기 제1 쓰기제어신호의 제어를 받는 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  10. 제2항에 있어서,
    상기 제2 프로그래밍 전류 조절부는,
    상기 제2 쓰기제어신호의 활성화 구간동안 출력단으로 동작전류를 공급하기 위한 전류 구동부; 및
    상기 출력단에 접속되어 상기 제2 쓰기제어신호에 응답하여 활성화되는 풀다운 구동부를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  11. 제10항에 있어서,
    상기 제2 프로그래밍 전류 조절부는,
    프리차지신호에 응답하여 상기 출력단을 프리차지하기 위한 프리차지부를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  12. 제11항에 있어서,
    상기 프리차지부는,
    전원전압단과 상기 출력단 사이에 접속되어 상기 프리차지신호의 제어를 받는 프리차지 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  13. 제10항에 있어서,
    상기 전류 구동부는,
    소오스단 및 드레인단이 전원전압단과 상기 출력단 사이에 접속되고 게이트단이 상기 출력단에 접속된 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  14. 제10항에 있어서,
    상기 풀다운 구동부는,
    상기 출력단과 제1 노드 사이에 접속되어 접지전압의 제어를 받는 제1 트랜지스터; 및
    상기 제1 노드와 접지전압단 사이에 접속되어 상기 제2 쓰기제어신호의 제어를 받는 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  15. 입력 데이터에 대응하는 프로그래밍 전류를 해당 상변화 메모리 셀에 공급하기 위한 다수의 프로그래밍 전류 구동부; 및
    상기 다수의 프로그래밍 전류 구동부에 공통으로 연결되어 상기 프로그래밍 전류를 조절하기 위한 제어전압을 생성하는 프로그래밍 전류 조절부를 구비하되,
    상기 프로그래밍 전류 조절부는,
    제1 쓰기제어신호에 응답하여 제1 동작전류를 공급받고 제1 제어신호에 응답하여 제2 동작전류를 추가적으로 공급받아, 쓰기제어코드에 대응하는 전압레벨의 제1 바이어스 신호를 출력하기 위한 제1 프로그래밍 전류 조절부; 및
    제2 쓰기제어신호에 응답하여 제3 동작전류를 공급받고 제2 제어신호에 응답하여 제4 동작전류를 추가적으로 공급받아, 예정된 전압레벨의 제2 바이어스 신호를 출력하기 위한 제2 프로그래밍 전류 조절부를 포함하며,
    상기 제1, 제2 쓰기제어신호는 상기 입력 데이터에 대응하여 생성된 신호인 것을 특징으로 하는 상변화 메모리 장치.
  16. 제15항에 있어서,
    상기 제1, 제2 제어신호는 테스트 모드에서 생성된 신호인 것을 특징으로 하는 상변화 메모리 장치.
  17. 제15항에 있어서,
    상기 제1 프로그래밍 전류 조절부는,
    상기 제1 쓰기제어신호의 활성화 구간동안 출력단으로 상기 제1 동작전류를 공급하기 위한 제1 전류 구동부;
    상기 제1 쓰기제어신호의 활성화 구간동안 상기 제1 제어신호에 응답하여 상기 출력단으로 상기 제2 동작전류를 공급하기 위한 제2 전류 구동부;
    상기 출력단에 접속되어 상기 쓰기제어코드의 제어를 받는 가변저항부; 및
    상기 가변저항부에 접속되어 상기 제1 쓰기제어신호 및 상기 제1 제어신호에 응답하여 활성화되는 풀다운 구동부를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  18. 제17항에 있어서,
    상기 제1 프로그래밍 전류 조절부는,
    프리차지신호에 응답하여 상기 출력단을 프리차지하기 위한 프리차지부를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  19. 제18항에 있어서,
    상기 프리차지부는,
    전원전압단과 상기 출력단 사이에 접속되어 상기 프리차지신호의 제어를 받는 프리차지 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  20. 제17항에 있어서,
    상기 제1 전류 구동부는,
    소오스단 및 드레인단이 전원전압단과 상기 출력단 사이에 접속되고 게이트단이 상기 출력단에 접속된 제1 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  21. 제20항에 있어서,
    상기 제2 전류 구동부는,
    상기 전원전압단과 제1 노드 사이에 접속되어 상기 제1 제어신호의 제어를 받는 제2 트랜지스터; 및
    소오스단 및 드레인단이 상기 제1 노드와 상기 출력단 사이에 접속되고 게이트단이 상기 출력단에 접속된 제3 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  22. 제17항에 있어서,
    상기 가변저항부는,
    제1 쓰기제어코드 및 접지전압의 제어를 받으며 서로 병렬로 연결된 다수의 제1 트랜지스터 그룹; 및
    제2 쓰기제어코드 및 상기 접지전압의 제어를 받으며 서로 병렬로 연결된 다수의 제2 트랜지스터 그룹을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  23. 제22항에 있어서,
    상기 다수의 제1 트랜지스터 그룹은 각각,
    상기 접지전압의 제어를 받는 제1 트랜지스터; 및
    상기 제1 트랜지스터와 접속되며, 상기 제1 쓰기제어코드 중 해당 신호의 제어를 받는 제2 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  24. 제22항에 있어서,
    상기 다수의 제2 트랜지스터 그룹은 각각,
    상기 접지전압의 제어를 받는 제1 트랜지스터; 및
    상기 제1 트랜지스터와 접속되며, 상기 제2 쓰기제어코드 중 해당 신호의 제어를 받는 제2 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  25. 제17항에 있어서,
    상기 풀다운 구동부는,
    상기 가변저항부와 접지전압단 사이에 접속되어 상기 제1 쓰기제어신호 및 상기 제1 제어신호에 응답하는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  26. 제22항에 있어서,
    상기 풀다운 구동부는,
    상기 제1 쓰기제어신호를 입력으로 하는 제1 인버터;
    상기 제1 인버터에서 출력되는 신호와 상기 제1 제어신호를 입력으로 하는 제1 부정논리합 수단;
    상기 다수의 제1 트랜지스터 그룹과 접지전압단 사이에 접속되어 상기 제1 부정논리합 수단에서 출력되는 신호의 제어를 받는 제1 풀다운 트랜지스터;
    상기 제1 쓰기제어신호를 입력으로 하는 제2 인버터;
    상기 제1 제어신호를 입력으로 하는 제3 인버터;
    상기 제2, 제3 인버터에서 출력되는 신호를 입력으로 하는 제2 부정논리합 수단; 및
    상기 다수의 제2 트랜지스터 그룹과 상기 접지전압단 사이에 접속되어 상기 제2 부정논리합 수단에서 출력되는 신호의 제어를 받는 제2 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  27. 제15항에 있어서,
    상기 제2 프로그래밍 전류 조절부는,
    상기 제2 쓰기제어신호의 활성화 구간동안 출력단으로 상기 제3 동작전류를 공급하기 위한 제1 전류 구동부;
    상기 제2 쓰기제어신호의 활성화 구간동안 상기 제2 제어신호에 응답하여 상기 출력단으로 상기 제4 동작전류를 공급하기 위한 제2 전류 구동부; 및
    상기 출력단에 접속되어 상기 제2 쓰기제어신호 및 상기 제2 제어신호에 응답하여 활성화되는 풀다운 구동부를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  28. 제27항에 있어서,
    상기 제2 프로그래밍 전류 조절부는,
    프리차지신호에 응답하여 상기 출력단을 프리차지하기 위한 프리차지부를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  29. 제28항에 있어서,
    상기 프리차지부는,
    전원전압단과 상기 출력단 사이에 접속되어 상기 프리차지신호의 제어를 받는 프리차지 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  30. 제27항에 있어서,
    상기 제1 전류 구동부는,
    소오스단 및 드레인단이 전원전압단과 상기 출력단 사이에 접속되고 게이트단이 상기 출력단에 접속된 제1 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  31. 제30항에 있어서,
    상기 제2 전류 구동부는,
    상기 전원전압단과 제1 노드 사이에 접속되어 상기 제2 제어신호의 제어를 받는 제2 트랜지스터; 및
    소오스단 및 드레인단이 상기 제1 노드와 상기 출력단 사이에 접속되고 게이트단이 상기 출력단에 접속된 제3 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  32. 제27항에 있어서,
    상기 풀다운 구동부는,
    상기 출력단과 접지전압단 사이에 접속되어 상기 제2 쓰기제어신호 및 상기 제2 제어신호에 응답하는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  33. 제27항에 있어서,
    상기 풀다운 구동부는,
    상기 출력단과 제1 노드 사이에 접속되어 접지전압의 제어를 받는 제1 트랜지스터;
    상기 출력단과 상기 제1 노드 사이에 접속되어 상기 제2 제어신호의 제어를 받는 제2 트랜지스터; 및
    상기 제1 노드와 접지전압단 사이에 접속되어 상기 제2 쓰기제어신호의 제어를 받는 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  34. 제15항에 있어서,
    상기 다수의 프로그래밍 전류 구동부는,
    상기 제1 바이어스 신호의 전압레벨에 대응하는 프로그래밍 전류를 해당 상변화 메모리 셀에 공급하기 위한 다수의 제1 프로그래밍 전류 구동부; 및
    상기 제2 바이어스 신호의 전압레벨에 대응하는 프로그래밍 전류를 해당 상변화 메모리 셀에 공급하기 다수의 제2 프로그래밍 전류 구동부를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  35. 제34항에 있어서,
    상기 다수의 제1 프로그래밍 전류 구동부는 각각,
    전원전압단과 제1 노드 사이에 접속되어 상기 제1 쓰기제어신호의 제어를 받는 제1 트랜지스터; 및
    상기 제1 노드와 출력단 사이에 접속되어 상기 제1 바이어스 신호의 제어를 받는 제2 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  36. 제35항에 있어서,
    상기 다수의 제1 프로그래밍 전류 구동부는 각각,
    상기 출력단과 접지전압단 사이에 접속되어 프리차지신호의 제어를 받는 프리차지 트랜지스터를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  37. 제34항에 있어서,
    상기 다수의 제2 프로그래밍 전류 구동부는 각각,
    전원전압단과 제1 노드 사이에 접속되어 상기 제2 쓰기제어신호의 제어를 받는 제1 트랜지스터; 및
    상기 제1 노드와 출력단 사이에 접속되어 상기 제2 바이어스 신호의 제어를 받는 제2 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  38. 제37항에 있어서,
    상기 다수의 제2 프로그래밍 전류 구동부는 각각,
    상기 출력단과 접지전압단 사이에 접속되어 프리차지신호의 제어를 받는 프리차지 트랜지스터를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  39. 입력 데이터에 대응하는 제1, 제2 제어전압의 제어를 통해서 상변화 메모리 셀에 프로그래밍 전류를 공급하는 상변화 메모리 장치에 있어서,
    전원전압을 제공받아 동작전류를 공급하기 위한 제1 전류 구동부를 포함하며, 상기 제1 제어전압을 생성하기 위한 공통 제1 프로그래밍 전류 조절부;
    상기 전원전압을 제공받아 동작전류를 공급하기 위한 제2 전류 구동부를 포함하며, 상기 제2 제어전압을 생성하기 위한 공통 제2 프로그래밍 전류 조절부;
    상기 제1 제어전압에 대응하는 프로그래밍 전류를 해당 상변화 메모리 셀에 공급하기 위한 다수의 제1 프로그래밍 전류 구동부; 및
    상기 제2 제어전압에 대응하는 프로그래밍 전류를 해당 상변화 메모리 셀에 공급하기 위한 다수의 제2 프로그래밍 전류 구동부
    를 구비하는 상변화 메모리 장치.
  40. 제39항에 있어서,
    상기 공통 제1 프로그래밍 전류 조절부는,
    상기 제1 쓰기제어신호의 활성화 구간동안 상기 제1 제어전압의 출력단으로 동작전류를 공급하기 위한 상기 제1 전류 구동부;
    상기 제1 제어전압의 출력단에 접속되어 쓰기제어코드의 제어를 받는 가변저항부; 및
    상기 가변저항부에 접속되어 상기 제1 쓰기제어신호에 응답하여 활성화되는 풀다운 구동부를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  41. 제40항에 있어서,
    상기 공통 제1 프로그래밍 전류 조절부는,
    프리차지신호에 응답하여 상기 제1 제어전압의 출력단을 프리차지하기 위한 프리차지부를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  42. 제41항에 있어서,
    상기 프리차지부는,
    전원전압단과 상기 제1 제어전압의 출력단 사이에 접속되어 상기 프리차지신호의 제어를 받는 프리차지 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  43. 제40항에 있어서,
    상기 제1 전류 구동부는,
    소오스단 및 드레인단이 전원전압단과 상기 제1 제어전압의 출력단 사이에 접속되고 게이트단이 상기 제1 제어전압의 출력단에 접속된 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  44. 제40항에 있어서,
    상기 가변저항부는,
    상기 쓰기제어코드 및 접지전압의 제어를 받으며 서로 병렬로 연결된 다수의 트랜지스터 그룹을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  45. 제44항에 있어서,
    상기 다수의 트랜지스터 그룹은 각각,
    상기 접지전압의 제어를 받는 제1 트랜지스터; 및
    상기 제1 트랜지스터와 접속되며, 상기 쓰기제어코드 중 해당 신호의 제어를 받는 제2 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  46. 제40항에 있어서,
    상기 풀다운 구동부는,
    상기 가변저항부와 접지전압단 사이에 접속되어 상기 제1 쓰기제어신호의 제어를 받는 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  47. 제39항에 있어서,
    상기 공통 제2 프로그래밍 전류 조절부는,
    상기 제2 쓰기제어신호의 활성화 구간동안 상기 제2 제어전압의 출력단으로 동작전류를 공급하기 위한 상기 제2 전류 구동부; 및
    상기 제2 제어전압의 출력단에 접속되어 상기 제2 쓰기제어신호에 응답하여 활성화되는 풀다운 구동부를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  48. 제47항에 있어서,
    상기 공통 제2 프로그래밍 전류 조절부는,
    프리차지신호에 응답하여 상기 제2 제어전압의 출력단을 프리차지하기 위한 프리차지부를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  49. 제48항에 있어서,
    상기 프리차지부는,
    전원전압단과 상기 제2 제어전압의 출력단 사이에 접속되어 상기 프리차지신호의 제어를 받는 프리차지 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  50. 제47항에 있어서,
    상기 제2 전류 구동부는,
    소오스단 및 드레인단이 전원전압단과 상기 제2 제어전압의 출력단 사이에 접속되고 게이트단이 상기 제2 제어전압의 출력단에 접속된 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  51. 제47항에 있어서,
    상기 풀다운 구동부는,
    상기 제2 제어전압의 출력단과 제1 노드 사이에 접속되어 접지전압의 제어를 받는 제1 트랜지스터; 및
    상기 제1 노드와 접지전압단 사이에 접속되어 상기 제2 쓰기제어신호의 제어를 받는 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  52. 제39항에 있어서,
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    전원전압단과 제1 노드 사이에 접속되어 상기 제1 쓰기제어신호의 제어를 받는 제1 트랜지스터; 및
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