JP2006155700A - 半導体装置 - Google Patents
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Abstract
【解決手段】 温度により状態が変化することにより情報を記憶する記憶素子(相変化素子)を含むメモリセルと入出力回路とを有し、データを書き込む場合は、セット動作を行い(ステップS101)、その後、所望のデータの書き込み動作を行い(ステップS102)、ベリファイ動作により記憶素子の抵抗値を測定し(ステップS103)、その抵抗値が目標範囲にない場合には、再度セット動作を行ってから(ステップS104,S107)、記憶素子に印加される電圧を変えて再度の書き込み動作を行う(ステップS105,S108)手段を有する半導体装置。
【選択図】 図1
Description
図1は、本発明の一実施の形態による相変化素子への多値書き込み方式を示す図である。
次に、図2により、本実施の形態による半導体装置の構成の一例を説明する。図2は本発明の一実施の形態による半導体装置のメモリアレイ構成を示す回路図である。
次に、図4を用いて本実施の形態による半導体装置の詳細な動作を説明する。図4は、図2に示したメモリアレイの動作波形図である。本実施の形態では、データ“1”をメモリセルCELL00に書き込む場合について説明する。データ“1”とは、例えば相変化素子の抵抗値を100kΩ〜1MΩとすることである。
次に図5により、ライトアンプ回路WA及び読み出し用プリチャージ回路PCRに供給される電圧の電源回路について説明する。本実施の形態では、書き込み用電圧として、Vset,V1−Δ,V1,V1+Δ,Vresetの5種類を、読み出し用電圧として、Vrを使用する。各電圧は昇圧回路、又は降圧回路により生成される。図5には、一例として、電圧V1−Δ,V1,V1+Δ用の電源回路REGを示した。電圧V1−Δを生成する電源回路はREG0であり、電圧V1を生成する電源回路はREG1,電圧V1+Δを生成する電源回路はREG2である。各電源回路REGは同一の構成であり、例えば電源回路REG1は、基準電圧発生回路Vref(V1)、比較回路CMP1、pチャネル型MOSトランジスタMP7より構成される。比較回路CMP1は、基準電圧Vref(V1)と出力電圧V1を比較し、その結果に応じてpチャネル型MOSトランジスタMP7のゲート電極の電圧を制御し、出力電圧V1が所望の基準電圧と等価となるようにする。生成された電圧V1はメモリアレイのライトアンプ回路WAへ供給される。
次に図6により、多値の値を読み出す方式について説明する。図6は、図2の半導体装置のアンプアレイAMP_ARYを詳細にしたものである。アンプアレイAMP_ARYは、アンプ回路AMPを並べたものである。アンプ回路AMPは、センスアンプ回路SA0,SA1、デコーダ回路Decode、書き込み回路WAMPなどから構成される。書き込み回路WAMPはライトアンプ回路WAと比較回路CMPより構成される。センスアンプ回路SA0には、参照電圧Ref0が入力され、センスアンプ活性化信号SA_ENにより、参照電圧Ref0とビット線BLの電位差を増幅する。センスアンプ回路SA1には、参照電圧Ref1が入力され、センスアンプ活性化信号SA_ENにより、参照電圧Ref1とビット線BLの電位差を増幅する。センスアンプ回路SA0,SA1により読み出されたデータSO0,SO1は、デコーダ回路Decodeでデコードされ、データバスRDATA0,RDATA1へ出力される。本実施の形態では、3値の値が書き込まれる。データ“0”の時は、データバスRDATA0とRDATA1に‘L’が出力される。データ“1”の時は、データバスRDATA0に‘H’が、RDATA1に‘L’が出力される。データ“2”の時は、データバスRDATA0に‘L’が、RDATA1に‘H’が出力される。書き込み用データバスWDATA0,WDATA1も同様に使用される。データバスWDATA0,WDATA1の書き込みデータとデータバスRDATA0,RDATA1の読み出しデータは比較回路CMPで比較され、この結果により信号LG,STでライトアンプ回路WAを制御する。また、制御信号WA_CONTもライトアンプ回路WAを制御する信号である。
相変化メモリではリセットする場合に、素子の温度を上げて、溶融させてから急冷して記憶素子をアモルファス化させる。溶融した素子を、例えば1μ秒とゆっくり冷却させた場合は、素子はアモルファス化せずに結晶化する。したがって、冷却速度を変えることにより、アモルファス状態と結晶状態の混在比を変え、記憶素子の抵抗値を変えることができる。前記実施の形態では、書き込み時に相変化素子に印加する電圧を変えて抵抗値を変えたが、本実施の形態では、溶融後の冷却速度を変えることにより書き込む抵抗値を変える場合について説明する。リセット後の冷却速度を変えるには、リセットパルスの立ち下がり速度を変える。
高い抵抗値の方が、電流が流れず発熱しにくいため、抵抗値が変化しにくい。このため、多値化を行う場合は、低い抵抗値を分割するより、高い抵抗値を分割する方が、安定である。しかし、高い抵抗値を分割した場合、電流が流れにくく、その差を検出するのは困難となる。例えば、0.5Vをビット線BLに印加した場合、素子の抵抗値が10MΩでは、50nA、100MΩでは5nAしか電流が流れず、両方ともビット線BLの電位はほとんど変化しない。このため、抵抗値10MΩと100MΩを区別するのが困難となる。そこで、相変化素子の抵抗値が10MΩと100MΩを区別する方法を考案した。
ADEC/MWD デコーダ・メインワードドライバ回路
ADEC デコーダ回路
AMP アンプ回路
AMP_ARY アンプアレイ
BL ビット線
C0 容量
CELL メモリセル
CMP 比較回路
CNT,CNTL,YADD 制御回路
Decode デコーダ回路
IV1 インバータ
PCM00 記憶素子(相変化素子)
MEM_ARY メモリアレイ
MN nチャネル型MOSトランジスタ
MP pチャネル型MOSトランジスタ
MWL メインワード線
NAND ナンド回路
PCR 読み出し用プリチャージ回路
PC_ARY プリチャージ回路アレイ
RDATA,WDATA データバス
REG 電源回路
Ref 参照電圧
SA センスアンプ回路
SEL_SUB サブアレイ選択線
SWD サブワードドライバ
SWD_ARY サブワードドライバアレイ
SWL サブワード線
Treset リセット時間
Tset セット時間
Vr 読み出し用電圧
Vref 基準電圧
Vreset,Vset,V1 電源線
Vr 読み出し用電源電位線
WA ライトアンプ回路
WAMP 書き込み回路
WCONT コントロール回路
WD ワードドライバ回路
WD_ARY ワードドライバアレイ
WL ワード線
YS カラム選択回路
YS_ARY カラム選択回路アレイ
Claims (16)
- 第1の方向に延在する複数のワード線と、前記複数のワード線と交差する第2の方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置され前記複数のワード線と前記複数のビット線のそれぞれに接続される複数のメモリセルと、を含むメモリアレイと、
前記複数のワード線のそれぞれに接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路及び書き込み回路と、を有し、
前記複数のメモリセルのそれぞれは、データを記憶する記憶素子と、前記記憶素子に接続される電界効果トランジスタと、を有し、
さらに、前記記憶素子に第1の電圧を印加した後に書き込みデータに依存する第2の電圧を印加して書き込みを行い、前記記憶素子に書き込まれた値をチェックし、その値が所望の範囲内にない場合は、前記記憶素子に前記第1の電圧を印加した後に第3の電圧を印加して再度書き込みを行う手段を有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記記憶素子は相変化素子であり、前記記憶素子に書き込まれたデータは前記記憶素子の抵抗値として記憶されることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第1の電圧は前記第2の電圧よりも低く、
前記第3の電圧は、前記記憶素子の抵抗値が所望の値より低い場合は、前記第2の電圧よりも高く、前記記憶素子の抵抗値が所望の値より高い場合は、前記第2の電圧よりも低いことを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第1の電圧は前記第2の電圧よりも高く、
前記第3の電圧は、前記記憶素子の抵抗値が所望の値より低い場合は、前記第2の電圧よりも低く、前記記憶素子の抵抗値が所望の値より高い場合は、前記第2の電圧よりも高いことを特徴とする半導体装置。 - 第1の方向に延在する複数のワード線と、前記複数のワード線と交差する第2の方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置され前記複数のワード線と前記複数のビット線のそれぞれに接続される複数のメモリセルと、を含むメモリアレイと、
前記複数のワード線のそれぞれに接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路及び書き込み回路と、を有し、
前記複数のメモリセルのそれぞれは、データを記憶する記憶素子と、前記記憶素子に接続される電界効果トランジスタと、を有し、
さらに、前記記憶素子に第1の電圧を印加した後に書き込みデータに依存する第2の電圧を第1の時間印加して書き込みを行い、前記記憶素子に書き込まれた値をチェックし、その値が所望の範囲内にない場合は、前記記憶素子に前記第1の電圧を印加した後に前記第2の電圧を第2の時間印加して再度書き込みを行う手段を有することを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記記憶素子は相変化素子であり、前記記憶素子に書き込まれたデータは前記記憶素子の抵抗値として記憶されることを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記第1の電圧は前記第2の電圧よりも高く、
前記第2の時間は、前記記憶素子の抵抗値が所望の値より低い場合は、前記第1の時間よりも短く、前記記憶素子の抵抗値が所望の値より高い場合は、前記第1の時間よりも長いことを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記複数のビット線のそれぞれに、複数の増幅回路が接続されていることを特徴とする半導体装置。 - 請求項8記載の半導体装置において、
前記複数の増幅回路は、異なる参照電圧を持つことを特徴とする半導体装置。 - 第1の方向に延在する複数のワード線と、前記複数のワード線と交差する第2の方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置され前記複数のワード線と前記複数のビット線のそれぞれに接続される複数のメモリセルと、を含むメモリアレイと、
前記複数のワード線のそれぞれに接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路及び書き込み回路と、を有し、
前記複数のメモリセルのそれぞれは、データを記憶する記憶素子と、前記記憶素子に接続される電界効果トランジスタと、を有し、
さらに、前記記憶素子に第1の電圧を印加した後に第2の電圧を印加し、書き込みデータに依存する第1の時間をかけて前記第2の電圧を接地電位にして書き込みを行い、前記記憶素子に書き込まれた値をチェックし、その値が所望の範囲内にない場合は、前記記憶素子に前記第1の電圧を印加した後に前記第2の電圧を印加し、第2の時間をかけて前記第2の電圧を接地電位にして再度書き込みを行う手段を有することを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記記憶素子は相変化素子であり、前記記憶素子に書き込まれたデータは前記記憶素子の抵抗値として記憶されることを特徴とする半導体装置。 - 請求項11記載の半導体装置において、
前記第1の電圧は前記第2の電圧よりも低く、
前記第2の時間は、前記記憶素子の抵抗値が所望の値より低い場合は、前記第1の時間よりも短く、前記記憶素子の抵抗値が所望の値より高い場合は、前記第1の時間よりも長いことを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記複数のワード線は、複数の第1のサブワード線と複数の第2のサブワード線とからなり、
さらに、複数のメインワード線と、
前記複数のメインワード線と対応する前記複数の第1のサブワード線とを接続する第1の選択回路と、
前記複数のメインワード線と対応する前記複数の第2のサブワード線とを接続する第2の選択回路と、
前記複数のメインワード線に接続される第3の選択回路と、を有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記複数のメモリセルのそれぞれは、
前記記憶素子と、
ソース電極が前記記憶素子に、ドレイン電極が第1のビット線に、ゲート電極が前記ワード線にそれぞれ接続される第1の電界効果トランジスタと、
ソース電極が接地電位に、ドレイン電極が第2のビット線に、ゲート電極が前記第1の電界効果トランジスタのソース電極にそれぞれ接続される第2の電界効果トランジスタと、を有することを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記複数のメモリセルのそれぞれは、
前記記憶素子と、
ソース電極が前記記憶素子に、ドレイン電極が第1のビット線に、ゲート電極が前記ワード線にそれぞれ接続される第1の電界効果トランジスタと、
ソース電極が接地電位に、ドレイン電極が第2のビット線に、ゲート電極が前記第1の電界効果トランジスタのソース電極にそれぞれ接続される第2の電界効果トランジスタと、を有することを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記複数のメモリセルのそれぞれは、
前記記憶素子と、
ソース電極が前記記憶素子に、ドレイン電極が第1のビット線に、ゲート電極が前記ワード線にそれぞれ接続される第1の電界効果トランジスタと、
ソース電極が接地電位に、ドレイン電極が第2のビット線に、ゲート電極が前記第1の電界効果トランジスタのソース電極にそれぞれ接続される第2の電界効果トランジスタと、を有することを特徴とする半導体装置。
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