JP2006155700A - 半導体装置 - Google Patents

Abstract

【課題】 相変化メモリ等の半導体装置において、書き込み後の値のばらつきを最小に抑えて多値化を容易にすることができる技術を提供する。
【解決手段】 温度により状態が変化することにより情報を記憶する記憶素子（相変化素子）を含むメモリセルと入出力回路とを有し、データを書き込む場合は、セット動作を行い（ステップＳ１０１）、その後、所望のデータの書き込み動作を行い（ステップＳ１０２）、ベリファイ動作により記憶素子の抵抗値を測定し（ステップＳ１０３）、その抵抗値が目標範囲にない場合には、再度セット動作を行ってから（ステップＳ１０４，Ｓ１０７）、記憶素子に印加される電圧を変えて再度の書き込み動作を行う（ステップＳ１０５，Ｓ１０８）手段を有する半導体装置。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に不揮発性メモリやシステムＬＳＩ（マイクロコンピュータ等）に搭載されるオンチップメモリに関する。

本発明者が検討した技術として、例えば、不揮発性メモリやオンチップメモリにおいては、以下の技術が考えられる。

高速で高集積な不揮発性メモリを目指して、相変化メモリの開発が進められている。相変化メモリについては、特許文献１，２や非特許文献１，２，３で述べられている。例えば非特許文献１に示されるように、相変化メモリでは、カルコゲナイド材料と呼ばれる相変化材料が、状態により抵抗が異なることを利用して、情報が記憶される。相変化抵抗の書き換えは、電流を流して発熱させることにより、状態を変化させて行う。リセット（ＲＥＳＥＴ）動作とも呼ばれる高抵抗化（アモルファス（非晶質）化）は、比較的高温に保つことにより行い、セット（ＳＥＴ）動作とも呼ばれる低抵抗化（結晶化）は、比較的低温に十分な期間保つことにより行う。相変化材料の読み出し動作は、相変化抵抗の状態を変化させない範囲で電流を流して行う。

非特許文献２および特許文献１には、相変化抵抗の特性について述べられている。さらに、非特許文献３には、相変化抵抗とｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタにより構成されたメモリセルについて述べられている。特許文献２には、相変化メモリの多値化について述べられている。

これらの文献で、高速なＲＯＭ（Read-Only Memory）に留まらず、不揮発性のＲＡＭ（Random Access Memory）の可能性も述べられており、ＲＯＭとＲＡＭの機能を併せ持つ統合型メモリの実現も言及されている。相変化メモリは、相変化抵抗の電極面積が小さい方が、小さな電力で相変化抵抗を相変化させられるため、スケーリングが容易である。また、相変化抵抗は、大きく変化するため、高速な読み出し動作が実現できる。また、多値化も可能であり、高集積化を実現できる。これらの理由から、相変化メモリによる高速不揮発性メモリの実現が期待されている。
特開２００３-１０００８４号公報 米国特許第６６２５０５４号明細書 「アイ・イー・イー・イー インターナショナル・ソリッドステート・サーキッツ・コンファレンス，ダイジェスト・オブ・テクニカル・ペーパーズ（IEEE International Solid-State Circuits Conference， Digest of Technical Papers）」、（米国）、２００２年、ｐ．２０２−２０３ 「アイ・イー・イー・イー インターナショナル・エレクトロン・デバイシズ・ミーティング，テクニカル・ダイジェスト（IEEE International Electron Devices Meeting， Technical Digest）」、（米国）、２００２年、ｐ．９２３−９２６ 「ノンボラタイル・セミコンダクタ・メモリ・ワークショップ，ダイジェスト・オブ・テクニカル・ペーパーズ（Non-Volatile Semiconductor Memory Workshop， Digest of Technical Papers）」、（米国）、２００３年、ｐ．９１−９２

ところで、前記のような相変化メモリの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

本発明者は、本発明をするに当たって相変化素子の高集積化を実現するため、多値方式を検討した。相変化素子は抵抗の値によりデータを記憶する素子であるため、多値化するためには、書き込み後の抵抗値のばらつき範囲を最小に抑える必要がある。これを実現するためには、書き込み後に書いた値をチェックするベリファイ動作が重要となる。ベリファイ動作により抵抗値が目標範囲から外れた場合には、再度条件を変えて書き込む必要があるが、最初の書き込み前の抵抗値と再書き込み前の抵抗値は異なっている。書き込み動作は書き込み前の抵抗値の影響を受けるため、再度の書き込みにより所望の抵抗値を得るための書き込み条件を決定することが非常に困難であった。

そこで、本発明の目的は、相変化メモリ等の半導体装置において、書き込み後の値のばらつきを最小に抑えて多値化を容易にすることができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による半導体装置は、複数のメモリセルを含み、その複数のメモリセルのそれぞれは、データを記憶する記憶素子と、その記憶素子に接続される電界効果トランジスタとを有し、前記記憶素子に第１の電圧を印加した後に書き込みデータに依存する第２の電圧を印加して書き込みを行い、前記記憶素子に書き込まれた値をチェックし、その値が所望の範囲内にない場合は、前記記憶素子に前記第１の電圧を印加した後に第３の電圧を印加して再度書き込みを行う手段を有することを特徴とするものである。

また、本発明による半導体装置は、複数のメモリセルを含み、その複数のメモリセルのそれぞれは、データを記憶する記憶素子と、その記憶素子に接続される電界効果トランジスタとを有し、前記記憶素子に第１の電圧を印加した後に書き込みデータに依存する第２の電圧を第１の時間印加して書き込みを行い、前記記憶素子に書き込まれた値をチェックし、その値が所望の範囲内にない場合は、前記記憶素子に前記第１の電圧を印加した後に前記第２の電圧を第２の時間印加して再度書き込みを行う手段を有することを特徴とするものである。

また、本発明による半導体装置は、複数のメモリセルを含み、その複数のメモリセルのそれぞれは、データを記憶する記憶素子と、その記憶素子に接続される電界効果トランジスタとを有し、前記記憶素子に第１の電圧を印加した後に第２の電圧を印加し、書き込みデータに依存する第１の時間をかけて前記第２の電圧を接地電位にして書き込みを行い、前記記憶素子に書き込まれた値をチェックし、その値が所望の範囲内にない場合は、前記記憶素子に前記第１の電圧を印加した後に前記第２の電圧を印加し、第２の時間をかけて前記第２の電圧を接地電位にして再度書き込みを行う手段を有することを特徴とするものである。

本発明によれば、信頼性の高い半導体装置を実現することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、特に断らない限り、端子名を表す記号は同時に配線名、信号名も兼ね、電源の場合はその電圧値も兼ねるものとする。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限がないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の半導体集積回路技術によって、単結晶シリコンのような一つの半導体基板上に形成される。図面には、ＭＯＳトランジスタの基板電位の接続は特に明記しないが、ＭＯＳトランジスタが正常に動作可能な範囲であれば、その接続方法は特に限定しない。また、特に断りのない場合、信号のロウ（低）レベルを‘Ｌ’、ハイ（高）レベルを‘Ｈ’とする。

（多値書き込み方式）
図1は、本発明の一実施の形態による相変化素子への多値書き込み方式を示す図である。

多値とは、３値以上のことであり、例えば、データ“０”（セット状態）は素子の抵抗が１０ｋΩ以下、データ“１”は１００ｋΩ〜１ＭΩ（不完全リセット状態）、データ“２”は１０ＭΩ以上（完全リセット状態）であるとする。図１はデータ“１”を書き込む場合を示している。記憶素子にデータ“１”を書き込む場合は、ステップＳ１０１で記憶素子に電圧Ｖset（第１の電圧）を印加してセット動作（データ“０”書き込み）を行い、その後、ステップＳ１０２で電圧Ｖ１（第２の電圧）を素子に印加してデータ“１”を書き込む。その後、ステップＳ１０３でベリファイ動作により素子の抵抗値をチェック・測定し、抵抗値が目標範囲内の１００ｋΩ〜１ＭΩであれば、書き込みは終了する。

一方、素子の抵抗値が１００ｋΩ以下の場合は、ステップＳ１０４で素子に電圧Ｖset（第１の電圧）を印加して再度セット動作を行ってから、ステップＳ１０５で電圧Ｖ１より高いＶ１＋Δの書き込み電圧（第３の電圧）を素子に印加して再書き込みを行う。その後、ステップＳ１０６でベリファイ動作により素子の抵抗値をチェック・測定し、抵抗値が目標範囲内の１００ｋΩ〜１ＭΩであれば、書き込みは終了する。そして、素子の抵抗値がまだ１００ｋΩ以下の場合は、書き込み電圧をさらに上げて再書き込みを行うか、または書き込みエラーとする。

また、ステップＳ１０３のベリファイ動作において、抵抗値が１ＭΩ以上の場合は、ステップＳ１０７で素子に電圧Ｖset（第１の電圧）を印加して再度セット動作を行ってから、ステップＳ１０８で電圧Ｖ１より低いＶ１−Δの書き込み電圧（第３の電圧）を素子に印加して再書き込みを行う。その後、ステップＳ１０９でベリファイ動作により素子の抵抗値をチェック・測定し、抵抗値が目標範囲内の１００ｋΩ〜１ＭΩであれば、書き込みは終了する。そして、素子の抵抗値がまだ１ＭΩ以上の場合は、書き込み電圧をさらに下げて再書き込みを行う。

（メモリアレイ構成）
次に、図２により、本実施の形態による半導体装置の構成の一例を説明する。図２は本発明の一実施の形態による半導体装置のメモリアレイ構成を示す回路図である。

このメモリアレイは、マイクロコントローラにオンチップメモリとして搭載されたり、不揮発性メモリ単体に搭載されたりする。メモリアレイＭＥＭ＿ＡＲＹは、複数のワード線ＷＬと複数のビット線ＢＬと複数のメモリセルＣＥＬＬで構成されており、ワード線ＷＬとビット線ＢＬの交点にメモリセルＣＥＬＬが配置・接続されている。各メモリセルＣＥＬＬは、メモリセルＣＥＬＬ００で例示されているようにノードＮ１でワード線ＷＬと、ノードＮ２でビット線ＢＬと、ノードＮ３で接地電位と接続されている。

図３（ａ），（ｂ）に、各メモリセルＣＥＬＬの詳細を示す。それぞれのメモリセルＣＥＬＬは、ｎチャネル型ＭＯＳトランジスタＭＮ００と記憶素子であるＰＣＭ００で構成されている。

記憶素子ＰＣＭ００は、例えば相変化素子と呼ばれる素子であり、例えば、結晶状態では１０ｋΩ程度の低い抵抗で、アモルファス（非晶質）状態では１０ＭΩ以上の高い抵抗であることを特徴とする素子である。また、アモルファス状態と結晶状態を混在させることにより、１０ｋΩ〜１０ＭΩまで連続的な抵抗値を実現することが出来る。記憶素子ＰＣＭ００は、記憶素子の温度でその状態を変化させることができる。具体的には、高い温度により記憶素子を溶融させ、急冷することによりアモルファス状態となり、低い温度を比較的長時間保つことにより結晶状態となる。また、中間の温度を与えることにより、部分的にアモルファス化させることも可能である。素子の温度は、記憶素子ＰＣＭ００に流す電流値と当該電流を流す時間を変更することにより、変えることができる。

ｎチャネル型ＭＯＳトランジスタＭＮ００のゲート電極には、ノードＮ１を介してワード線ＷＬが接続され、メモリセルＣＥＬＬ００が選択されている状態ではｎチャネル型ＭＯＳトランジスタＭＮ００をオン状態に、非選択状態ではオフ状態となるように制御する。

また、本実施の形態によるメモリセルは、記憶素子ＰＣＭ００の抵抗値、言い換えれば、ビット線ＢＬとソース線（ノードＮ３に接続される線）に流れる電流値の大小により情報を読み出す。したがって、図３（ａ）に示すように相変化素子ＰＣＭ００の一方の端子がノードＮ３を介して接地電位に接続されても、図３（ｂ）に示すようにＰＣＭ００の一方の端子がノードＮ２を介してビット線ＢＬに接続されてもよい。本実施の形態では、特に言及しない限り、図３（ｂ）に示されるメモリセルを例にして説明する。

図２に示すように、ワード線ＷＬには、ワードドライバ回路ＷＤが接続されている。ワードドライバ回路ＷＤは列状に並べられ、ワードドライバアレイＷＤ＿ＡＲＹを形成する。例えば、ワードドライバ回路ＷＤ０は、ｎチャネル型ＭＯＳトランジスタＭＮ１０とｐチャネル型ＭＯＳトランジスタＭＰ１０から構成されており、デコーダ回路ＡＤＥＣにより、ひとつのワード線ＷＬを選択する。デコーダ回路ＡＤＥＣには、アドレスＸＡＤＤが入力される。

ビット線ＢＬには、読み出し用プリチャージ回路ＰＣＲが接続されている。読み出し用プリチャージ回路ＰＣＲは行状に配置され、プリチャージ回路アレイＰＣ＿ＡＲＹを構成する。具体的には、例えば、プリチャージ回路ＰＣＲ０は、ｐチャネル型ＭＯＳトランジスタＭＰ２０で構成されており、ドレイン電極にはビット線ＢＬ０が、ゲート電極には制御信号線ＰＣ０が、ソース電極には読み出し用電源電位線Ｖrがそれぞれ接続される。また、読み出し用プリチャージ回路ＰＣＲは、１つ置きに制御信号線ＰＣ０又はＰＣ１に接続される。

また、ビット線ＢＬには、カラム選択回路ＹＳが接続されている。カラム選択回路ＹＳは行状に配置され、カラム選択回路アレイＹＳ＿ＡＲＹを構成する。具体的には、例えば、カラム選択回路ＹＳ０は、ｐチャネル型ＭＯＳトランジスタＭＰ３０，ＭＰ３１で構成されており、ｐチャネル型ＭＯＳトランジスタＭＰ３０のドレイン電極にはビット線ＢＬ０が、ゲート電極には制御信号線ＹＳＲ０が、ソース電極にはセンスアンプ回路ＳＡ０がそれぞれ接続される。また、ｐチャネル型ＭＯＳトランジスタＭＰ３１のドレイン電極にはビット線ＢＬ０が、ゲート電極には制御信号線ＹＳＷ０が、ソース電極にはライトアンプ回路ＷＡ０がそれぞれ接続される。カラム選択回路ＹＳは、１つ置きに制御信号線ＹＳＲ０又はＹＳＲ１と、ＹＳＷ０又はＹＳＷ１に接続される。

したがって、並列して読み出し、又は書き込みされるビット線ＢＬは、1つ置きに制御される。すなわち、読み出し動作又は書き込み動作を行っているメモリセルに隣接するメモリセルは、必ず非選択状態となる。これにより熱を発生するメモリセルは１つ置きとなり、熱が局所的に発生することを防止でき、半導体集積回路の安定動作の向上を図ることができる。

センスアンプ回路ＳＡは活性化信号ＳＡ＿ＥＮによりデータを増幅し、データバスＲＤＡＴＡへ出力する。ライトアンプ回路ＷＡは、データバスＷＤＡＴＡと制御信号ＷＡ＿ＣＯＮＴにより、ビット線ＢＬに適切な電圧を供給するためのコントロール回路ＷＣＯＮＴと、ｐチャネル型ＭＯＳトランジスタＭＰ０，ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４から構成される。センスアンプ回路ＳＡとライトアンプ回路ＷＡは行状に並べられアンプアレイＡＭＰ＿ＡＲＹを形成する。ｐチャネル型ＭＯＳトランジスタＭＰ０のゲート電極はコントロール回路ＷＣＯＮＴで制御され、ソース電極は電源線Ｖsetに接続され、ドレイン電極はカラム選択回路ＹＳを介して選択的にビット線ＢＬに接続される。ｐチャネル型ＭＯＳトランジスタＭＰ１のゲート電極はコントロール回路ＷＣＯＮＴで制御され、ソース電極は電源線Ｖ１−Δに接続され、ドレイン電極はカラム選択回路ＹＳを介して選択的にビット線ＢＬに接続される。ｐチャネル型ＭＯＳトランジスタＭＰ２のゲート電極はコントロール回路ＷＣＯＮＴで制御され、ソース電極は電源線Ｖ１に接続され、ドレイン電極はカラム選択回路ＹＳを介して選択的にビット線ＢＬに接続される。ｐチャネル型ＭＯＳトランジスタＭＰ３のゲート電極はコントロール回路ＷＣＯＮＴで制御され、ソース電極は電源線Ｖ１＋Δに接続され、ドレイン電極はカラム選択回路ＹＳを介して選択的にビット線ＢＬに接続される。ｐチャネル型ＭＯＳトランジスタＭＰ４のゲート電極はコントロール回路ＷＣＯＮＴで制御され、ソース電極は電源線Ｖresetに接続され、ドレイン電極はカラム選択回路ＹＳを介して選択的にビット線ＢＬに接続される。

制御回路ＣＮＴＬは、メモリアレイ外部から制御信号ＳＥＴＥＮＤ，ＲＥＳＥＴＥＮＤ，ＹＡＤＤ，ＣＮＴを受け取り、制御信号ＰＣ，ＹＳＲ，ＹＳＷ，ＷＡ＿ＣＯＮＴ，ＳＡ＿ＥＮを生成し出力する。

（動作方式）
次に、図４を用いて本実施の形態による半導体装置の詳細な動作を説明する。図４は、図２に示したメモリアレイの動作波形図である。本実施の形態では、データ“１”をメモリセルＣＥＬＬ００に書き込む場合について説明する。データ“１”とは、例えば相変化素子の抵抗値を１００ｋΩ〜１ＭΩとすることである。

始めは、待機状態ＳＴＡＮＤＢＹから、書き込み動作ＷＲＩＴＥ１を行う。書き込み動作ＷＲＩＴＥ１が始まると、アドレスＡＤＤと書き込みデータＷＤＡＴＡ０が入力される。アドレスＡＤＤは、デコーダ回路ＡＤＥＣに入力されるＸ系アドレスＸＡＤＤと制御回路ＣＮＴＬに入力されるＹ系アドレスＹＡＤＤに分かれている。Ｘ系アドレスはデコーダ回路ＡＤＥＣでデコードされ、選択された１つのワード線ＷＬが、‘Ｌ’から‘Ｈ’に遷移する。本実施の形態ではワード線ＷＬ０が選択されている。Ｙ系アドレスＹＡＤＤは、制御回路ＣＮＴＬでデコードされ、カラムを選択する制御信号ＹＳＷ，ＹＳＲとなる。

書き込みデータＷＤＡＴＡ０は、制御信号ＹＳＷ０，ＹＳＷ１により、選択的にビット線ＢＬに入力される。本実施の形態では、制御信号ＹＳＷ０が活性化され（ＹＳＷ０＝‘Ｌ’）、書き込みデータＷＤＡＴＡ０に応じてビット線ＢＬ０の電圧が制御される。ビット線ＢＬ０の電位は、はじめに、電圧Ｖset（第１の電圧）が、Ｔset時間入力される（ステップＳ１０１）。電圧Ｖsetはセットを行う電圧であり、例えば１Ｖである。Ｔsetはセット時間であり、例えば１マイクロ秒である。セット終了後は、すぐにビット線ＢＬ０を電圧Ｖ１（第２の電圧）とし、Ｔreset時間保持する（ステップＳ１０２）。電圧Ｖ１は、抵抗値を１００ｋΩ〜１ＭΩとするための電圧であり、例えば２Ｖである。Ｔreset時間電圧を保持した後は、ビット線ＢＬ０の電圧を０Ｖに急激に下げることにより、メモリセルＣＥＬＬ００の相変化素子ＰＣＭ００を急冷させ、溶融した部分をアモルファス化させる。電圧Ｖ１は完全に溶融させるわけではないため、セット状態である結晶部分と、リセット状態であるアモルファス部分が共存し、抵抗値は１００ｋΩ〜１ＭΩとなる。なお、制御信号ＳＥＴＥＮＤは、セット時間Ｔsetが経過したことを知らせる信号であり、制御信号ＲＥＳＥＴＥＮＤは、リセット時間Ｔresetが経過したことを知らせる信号である。

続いて、書き込み動作が正しく行われたか否かをチェックするベリファイ動作ＶＥＲＩＦＹ１（ステップＳ１０３）について説明する。

プリチャージ制御信号ＰＣ０を‘Ｈ’から‘Ｌ’にし、ビット線ＢＬ０を読み出し用電圧Ｖrにプリチャージする。その後、制御信号ＰＣ０を‘Ｌ’から‘Ｈ’にし、ビット線ＢＬ０からメモリセルＣＥＬＬ００により電流を接地電位へ流す。ビット線の電圧は、制御信号ＹＳＲ０を活性化させることにより、センスアンプ回路ＳＡ０に伝わり、増幅されてデータバスＲＤＡＴＡ０へ送られる。抵抗値が１００ｋΩ〜１ＭΩであった場合は、問題ないので、書き込み動作は終了する。

抵抗が１００ｋΩ以下、または１ＭΩ以上であった場合は、再度書き込みを行う。本実施の形態では、抵抗が１ＭΩ以上であった場合について説明する。

再度の書き込みはサイクルＷＲＩＴＥ２で行う。ビット線ＢＬ０の電位は、再度、電圧Ｖsetが、Ｔset時間入力される（ステップＳ１０７）。セット終了後は、ビット線ＢＬ０を電圧（第３の電圧）Ｖ１−Δとし、Ｔreset時間保持する（ステップＳ１０８）。電圧Ｖ１−Δは、電圧Ｖ１より低い電圧であり、例えば１．８Ｖである。Ｔreset時間、電圧Ｖ１−Δを保持した後は、電圧を０Ｖに急激に下げることにより、メモリセルＣＥＬＬ００の相変化素子ＰＣＭ００を急冷させ、溶融した部分をアモルファス化させる。電圧Ｖ１の場合に比べて、電圧Ｖ１−Δのときは溶融される体積が小さくなるため、リセット状態であるアモルファス部分が減少し、相変化素子ＰＣＭ００の抵抗値が低下する。

続いて、書き込み動作が正しく行われたかチェックするベリファイ動作ＶＥＲＩＦＹ２を行う（ステップＳ１０９）。この動作はＶＥＲＩＦＹ１と同じ動作である。この結果、抵抗値が１００ｋΩ〜１ＭΩであった場合は、問題なく書き込みが終了する。もし、まだ抵抗が高い場合は、再度さらに低い電圧での同様の書き込み動作が必要となる。

また、ＷＲＩＴＥ１で書いた抵抗値が１００ｋΩ以下であった場合は、電圧Ｖ１＋Δを使ってＶ１より高い電圧により再書き込み動作を行う（ステップＳ１０４〜Ｓ１０６）。

以上のように、書き込みのはじめに必ずセット動作を行うことにより、実際の書き込み動作に入る時にいつも同じ抵抗値から始めることができる。書き込み動作は書き込み前の抵抗の影響を受けるので、このような方式とすることにより、ベリファイ後の条件を変えた書き込み動作による抵抗の値を所望の値とすることができる。

本実施の形態では、データ“１”を書き込む場合について説明した。データ“０”を書き込む場合は、セット動作のみを行い、相変化素子を結晶化させ低抵抗化させる。データ“２”を書き込む場合は、電圧Ｖ１より高い電圧ＶresetをＶ１の代わりに印加し、完全に相変化素子を溶融させ、完全にアモルファス化させる（完全リセット動作）ことにより、高抵抗化させる。

本実施の形態では、書き込む前に必ずセット動作を行う場合について説明したが、書き込む前にセット動作（電圧Ｖset印加）の代わりにリセット動作（電圧Ｖreset印加）を行ってもよい。この場合は、実際の書き込みはセット動作によって行う。ベリファイ動作の結果、抵抗値が所望の値より高い場合には、再度リセット動作を行った後、セット電圧を高くして書き込みを行い（第３の電圧）、結晶化する体積を増やして抵抗値を下げる。また、抵抗値が所望の値より低い場合には、再度リセット動作を行った後、セット電圧を低くして書き込みを行い（第３の電圧）、結晶化される体積を減らして抵抗値を高くする。

また、電圧を高くする代わりに電圧を印加する時間を長くしたり、電圧を低くする代わりに電圧を印加する時間を短くしてもよい。すなわち、ベリファイ動作の結果、抵抗値が所望の値より高い場合には、再度リセット動作を行った後、セット時間を長くして書き込みを行い（第２の時間）、結晶化する体積を増やして抵抗値を下げる。また、抵抗値が所望の値より低い場合には、再度リセット動作を行った後、セット時間を短くして書き込みを行い（第２の時間）、結晶化される体積を減らして抵抗値を高くする。

また、本実施の形態では、多値記憶について言及してきたが、２値記憶のメモリにも適用可能である。２値記憶の場合は、多値記憶に対して夫々の情報の抵抗値のマージンが大きいが、ベリファイ動作の結果、抵抗値が所望の値となっていない場合があり得るためである。

（電源回路方式）
次に図５により、ライトアンプ回路ＷＡ及び読み出し用プリチャージ回路ＰＣＲに供給される電圧の電源回路について説明する。本実施の形態では、書き込み用電圧として、Ｖset，Ｖ１−Δ，Ｖ１，Ｖ１＋Δ，Ｖresetの５種類を、読み出し用電圧として、Ｖrを使用する。各電圧は昇圧回路、又は降圧回路により生成される。図５には、一例として、電圧Ｖ１−Δ，Ｖ１，Ｖ１＋Δ用の電源回路ＲＥＧを示した。電圧Ｖ１−Δを生成する電源回路はＲＥＧ０であり、電圧Ｖ１を生成する電源回路はＲＥＧ１，電圧Ｖ１＋Δを生成する電源回路はＲＥＧ２である。各電源回路ＲＥＧは同一の構成であり、例えば電源回路ＲＥＧ１は、基準電圧発生回路Ｖref（Ｖ１）、比較回路ＣＭＰ１、ｐチャネル型ＭＯＳトランジスタＭＰ７より構成される。比較回路ＣＭＰ１は、基準電圧Ｖref（Ｖ１）と出力電圧Ｖ１を比較し、その結果に応じてｐチャネル型ＭＯＳトランジスタＭＰ７のゲート電極の電圧を制御し、出力電圧Ｖ１が所望の基準電圧と等価となるようにする。生成された電圧Ｖ１はメモリアレイのライトアンプ回路ＷＡへ供給される。

（多値読み出し方式）
次に図６により、多値の値を読み出す方式について説明する。図６は、図２の半導体装置のアンプアレイＡＭＰ＿ＡＲＹを詳細にしたものである。アンプアレイＡＭＰ＿ＡＲＹは、アンプ回路ＡＭＰを並べたものである。アンプ回路ＡＭＰは、センスアンプ回路ＳＡ０，ＳＡ１、デコーダ回路Ｄｅｃｏｄｅ、書き込み回路ＷＡＭＰなどから構成される。書き込み回路ＷＡＭＰはライトアンプ回路ＷＡと比較回路ＣＭＰより構成される。センスアンプ回路ＳＡ０には、参照電圧Ｒｅｆ０が入力され、センスアンプ活性化信号ＳＡ＿ＥＮにより、参照電圧Ｒｅｆ０とビット線ＢＬの電位差を増幅する。センスアンプ回路ＳＡ１には、参照電圧Ｒｅｆ１が入力され、センスアンプ活性化信号ＳＡ＿ＥＮにより、参照電圧Ｒｅｆ１とビット線ＢＬの電位差を増幅する。センスアンプ回路ＳＡ０，ＳＡ１により読み出されたデータＳＯ０，ＳＯ１は、デコーダ回路Ｄｅｃｏｄｅでデコードされ、データバスＲＤＡＴＡ０，ＲＤＡＴＡ１へ出力される。本実施の形態では、３値の値が書き込まれる。データ“０”の時は、データバスＲＤＡＴＡ０とＲＤＡＴＡ１に‘Ｌ’が出力される。データ“１”の時は、データバスＲＤＡＴＡ０に‘Ｈ’が、ＲＤＡＴＡ１に‘Ｌ’が出力される。データ“２”の時は、データバスＲＤＡＴＡ０に‘Ｌ’が、ＲＤＡＴＡ１に‘Ｈ’が出力される。書き込み用データバスＷＤＡＴＡ０，ＷＤＡＴＡ１も同様に使用される。データバスＷＤＡＴＡ０，ＷＤＡＴＡ１の書き込みデータとデータバスＲＤＡＴＡ０，ＲＤＡＴＡ１の読み出しデータは比較回路ＣＭＰで比較され、この結果により信号ＬＧ，ＳＴでライトアンプ回路ＷＡを制御する。また、制御信号ＷＡ＿ＣＯＮＴもライトアンプ回路ＷＡを制御する信号である。

次に図７を用いて動作を詳細に説明する。図７は、図６に示した半導体装置の動作を示す波形図である。図７の波形図は図４に対応しているが、ビット線ＢＬ０の電圧のみ見やすいように拡大している。書き込みデータは“１”であり、データバスＷＤＡＴＡ０に‘Ｈ’が、ＷＤＡＴＡ１に‘Ｌ’が入力される。書き込み動作ＷＲＩＴＥ１は、図４で説明した動作と同一である。ベリファイ動作ＶＥＲＩＦＹ１は、プリチャージ制御信号ＰＣ０を‘Ｈ’から‘Ｌ’にし、ビット線ＢＬを読み出し用電圧Ｖrにプリチャージする。その後、制御信号ＰＣ０を‘Ｌ’から‘Ｈ’にして不活性化し、ビット線ＢＬ０からメモリセルＣＥＬＬ００により電流を接地電位へ流す。ビット線の電圧は、制御信号ＹＳＲ０を活性化させることにより、センスアンプ回路ＳＡ０，ＳＡ１に伝わる。センスアンプ回路ＳＡ０では、参照電圧Ｒｅｆ０とビット線ＢＬ０の電圧を比較する。参照電圧Ｒｅｆ０よりもビット線ＢＬ０の電圧の方が高い場合は信号ＳＯ０に‘Ｈ’を、低い場合は‘Ｌ’を出力する。センスアンプ回路ＳＡ１では、参照電圧Ｒｅｆ１とビット線ＢＬ０の電圧を比較する。参照電圧Ｒｅｆ１よりもビット線ＢＬ０の電圧のほうが高い場合は信号ＳＯ１に‘Ｈ’を、低い場合は‘Ｌ’を出力する。本実施の形態では、例えばＶrは０．５Ｖであり、Ｒｅｆ０は０．１５Ｖ、Ｒｅｆ１は０．３５Ｖである。図７ではＶＥＲＩＦＹ１において、相変化素子の抵抗値が高く、ビット線ＢＬ０の電位はあまり低下しない。したがって、ＳＯ０及びＳＯ１共に‘Ｈ’となる。この場合は、データバスＲＤＡＴＡ０に‘Ｌ’が、ＲＤＡＴＡ1に‘Ｈ’が出力される。

データバスＷＤＡＴＡ０に‘Ｈ’が、ＷＤＡＴＡ１に‘Ｌ’が入力され、データバスＲＤＡＴＡ０に‘Ｌ’が、ＲＤＡＴＡ１に‘Ｈ’が出力されており、このデータを比較回路ＣＭＰで比較する。比較の結果、書き込まれている抵抗値は目標より高いため、再度書き込み動作ＷＲＩＴＥ２を行う。抵抗値が目標より高かったため、制御信号ＳＴが‘Ｈ’となる。ＷＲＩＴＥ１のときより低い電圧Ｖ１−Δがビット線ＢＬ０に印加されて再書き込みが行われる。抵抗値が目標より低かった場合は、制御信号ＬＧが‘Ｈ’となり、ＷＲＩＴＥ１より高い電圧Ｖ１＋Δがビット線ＢＬ０に印加されて再書き込みが行なわれる。

ベリファイ動作ＶＥＲＩＦＹ２では、ＶＥＲＩＦＹ１と同様に、プリチャージ制御信号ＰＣ０を‘Ｈ’から‘Ｌ’にし、ビット線ＢＬを読み出し用電圧Ｖrにプリチャージする。その後、制御信号ＰＣ０を‘Ｌ’から‘Ｈ’に不活性化し、ビット線ＢＬ０からメモリセルＣＥＬＬ００により電流を接地電位へ流す。ビット線ＢＬ０の電圧は、制御信号ＹＳＲ０を活性化させることにより、センスアンプ回路ＳＡ０，ＳＡ１に伝わる。図７ではＶＥＲＩＦＹ２において、相変化素子の抵抗値が先ほどよりは低く、ビット線ＢＬ０の電位がＲｅｆ１より低下する。このときセンスアンプ回路ＳＡ０，ＳＡ１を活性化すると、ＳＯ０が‘Ｈ’に、ＳＯ１が‘Ｌ’になる。この場合、データバスＲＤＡＴＡ０に‘Ｈ’が，ＲＤＡＴＡ１に‘Ｌ’が出力される。

データバスＷＤＡＴＡ０に‘Ｈ’が，ＷＤＡＴＡ１に‘Ｌ’が入力され、データバスＲＤＡＴＡ０に‘Ｈ’が、ＲＤＡＴＡ１に‘Ｌ’が出力されており、このデータを比較回路ＣＭＰで比較する。比較の結果、書き込まれた値と書き込む値が一致しているので書き込み動作が終了する。

（パルスの立ち下がり速度を変える多値書き込み方式）
相変化メモリではリセットする場合に、素子の温度を上げて、溶融させてから急冷して記憶素子をアモルファス化させる。溶融した素子を、例えば１μ秒とゆっくり冷却させた場合は、素子はアモルファス化せずに結晶化する。したがって、冷却速度を変えることにより、アモルファス状態と結晶状態の混在比を変え、記憶素子の抵抗値を変えることができる。前記実施の形態では、書き込み時に相変化素子に印加する電圧を変えて抵抗値を変えたが、本実施の形態では、溶融後の冷却速度を変えることにより書き込む抵抗値を変える場合について説明する。リセット後の冷却速度を変えるには、リセットパルスの立ち下がり速度を変える。

図８に、本実施の形態による半導体装置の回路図を示す。以下において、図６と異なる部分のみ説明する。図８に示す構成では、ワード線がメインワード線ＭＷＬとサブワード線ＳＷＬに階層化されている。

デコーダ・メインワードドライバ回路ＡＤＥＣ／ＭＷＤは、アドレスＸＡＤＤを受け、メインワード線ＭＷＬを選択する。サブワードドライバアレイＳＷＤ＿ＡＲＹとメモリアレイＭＥＭ＿ＡＲＹが交互に行状に並べられている。図８では、サブワードドライバアレイＳＷＤ＿ＡＲＹ０とメモリアレイＭＥＭ＿ＡＲＹ０のみが図示されている。サブワードドライバアレイＳＷＤ＿ＡＲＹ０は、サブワードドライバＳＷＤが行状に並べられて構成される。サブワードドライバＳＷＤ０は、ｐチャネル型ＭＯＳトランジスタＭＰ１０とｎチャネル型ＭＯＳトランジスタＭＮ１０とナンド回路ＮＡＮＤ０で構成される。サブワードドライバＳＷＤ０は、メインワード線ＭＷＬ０とサブアレイ選択信号ＳＥＬ＿ＳＵＢ０によって選択され、サブワード線ＳＷＬ０を活性化させる。サブワードドライバＳＷＤのｐチャネル型ＭＯＳトランジスタＭＰのソース電極は、書き込み回路ＷＡＭＰからの信号線ＣＰＬＳに接続されている。またビット線ＢＬはカラム選択回路ＹＳを介してリセット用電源線Ｖresetに接続されている。

図９は、信号ＣＰＬＳを生成する回路の詳細図を示している。本回路は書き込み回路ＷＡＭＰの中にあり、ワード線の立ち下がり速度を制御する回路である。この回路は、ｎチャネル型ＭＯＳトランジスタＭＮ２，ＭＮ１，ＭＮ０と比較回路ＣＭＰ５、容量Ｃ０、プリチャージ用ｐチャネル型ＭＯＳトランジスタＭＰ９から構成されている。容量Ｃ０はノードＮ５に接続されており、ｐチャネル型ＭＯＳトランジスタＭＰ９は、ノードＮ５を制御信号ＣＰＣによりプリチャージするための回路である。また。ｎチャネル型ＭＯＳトランジスタＭＮ２，ＭＮ１，ＭＮ０のドレインはノードＮ５に接続されており、それぞれゲートに接続された信号ＣＯ０，ＣＯ１，ＣＯ２により制御される。

続いて図１０を用いて、図８に示した回路の動作について説明する。基本的な動作はこれまで図４や、図７で述べてきた方法と同一であるので異なる部分のみ説明する。図１０において、書き込み動作ＷＲＩＴＥ１で、セット動作後にビット線ＢＬ０の電位をリセット電圧Ｖresetとし、Ｔreset時間経過後、サブワード線ＳＷＬをＴf0時間（第１の時間）かけてオフさせる。この結果ビット線ＢＬ０の電位もＴf0時間で接地電位となる。このＴf0という時間は、相変化素子が溶融して、固化するときに、アモルファス状態と結晶状態が混在し所望の抵抗になるようにあらかじめ設定された時間である。この時間Ｔf0が短いと結晶化する時間がないため抵抗が高くなる。一方、時間Ｔf0が長いと結晶化され抵抗が低くなる。本実施の形態では、データ“１”（１００ｋΩ〜１ＭΩ）を書き込むため、例えば時間Ｔf0は１００ｎｓ程度となる。サブワード線ＳＷＬの立ち下がり時間を制御するためには、図９の回路を使う。

図９の回路において、サブワード線ＳＷＬを‘Ｈ’にする前に、信号ＣＰＣを‘Ｌ’とし、ノードＮ５をプリチャージする。これによって、サブワードドライバＳＷＤの電源であるＣＰＬＳは電源電位となる。その後、ＣＯを‘Ｌ’から‘Ｈ’にすることにより、Ｎ５のチャージを引き抜く。ｎチャネル型ＭＯＳトランジスタＭＮ０，ＭＮ１，ＭＮ２のゲート幅は大きさが異なっており、どのトランジスタを選択するかにより電流量が変わり、容量Ｃ０との関係からノードＮ５の立ち下がり時間を変えることができる。このノードＮ５の電位は比較回路ＣＭＰ５によってＣＰＬＳへ伝えられ、サブワード線ＳＷＬの立ち下がり時間を制御する。

次に、ベリファイ動作ＶＥＲＩＦＹ１により読み出し動作を行い、記憶素子に書き込まれた抵抗が目標より高い場合は、書き込み動作ＷＲＩＴＥ２で、再度書き込みを行う。セット後にビット線ＢＬ０の電位をリセット電圧Ｖresetとし、Ｔreset時間経過後、サブワード線ＳＷＬ０をＴf1時間（第２の時間）かけてオフさせる。この結果、記憶素子の電位もＴf1時間で接地電位となる。時間Ｔf1は時間Ｔf0より長い時間であり、この結果、相変化素子が溶融して、固化するときに、書き込み動作ＷＲＩＴＥ１の時より結晶の割合が増加し、記憶素子の抵抗値が低下する。

記憶素子の抵抗値が目標より低い場合は、立ち下がり時間Ｔfを短くして、再度書き込みを行う。また、本実施の形態では、ワード線の立ち下がり時間を制御したが直接ビット線ＢＬの立ち下がり時間を制御してもよい。また、書き込み電圧を変えて多値化を行う方法と組み合わせることによりさらに多値化が容易になる。

また、図８に示した回路の場合、信号ＣＰＬＳ１がｐチャネル型ＭＯＳトランジスタＭＰ１０，ＭＰ１１を介してサブワード線ＳＷＬ０，ＳＷＬ１の電位を下げることになるので、サブワード線ＳＷＬ０，ＳＷＬ１が完全に０Ｖにならない可能性がある。そこで、図１１に示すように、ｎチャネル型ＭＯＳトランジスタＭＮ２０，ＭＮ２１とインバータＩＶ１を追加して、トランジスタＭＮ２０，ＭＮ２１をサブワード線ＳＷＬ０，ＳＷＬ１に接続する。このようにすることにより、サブワード線ＳＷＬが立ち下がり始めてからある時間が経過すると、インバータＩＶ１の出力が反転し、ｎチャネル型ＭＯＳトランジスタＭＮ２０，ＭＮ２１によりサブワード線ＳＷＬの電位を一気に下げることができるので、サブワード線ＳＷＬを完全に０Ｖまで下げることが可能となる。

（読み出し方式）
高い抵抗値の方が、電流が流れず発熱しにくいため、抵抗値が変化しにくい。このため、多値化を行う場合は、低い抵抗値を分割するより、高い抵抗値を分割する方が、安定である。しかし、高い抵抗値を分割した場合、電流が流れにくく、その差を検出するのは困難となる。例えば、０．５Ｖをビット線ＢＬに印加した場合、素子の抵抗値が１０ＭΩでは、５０ｎＡ、１００ＭΩでは５ｎＡしか電流が流れず、両方ともビット線ＢＬの電位はほとんど変化しない。このため、抵抗値１０ＭΩと１００ＭΩを区別するのが困難となる。そこで、相変化素子の抵抗値が１０ＭΩと１００ＭΩを区別する方法を考案した。

図１２に本実施の形態によるメモリセルアレイの構成図を、図１３にその動作図を示す。このメモリセルアレイは、複数のワード線ＷＬと複数のビット線対ＢＬａ，ＢＬｂより構成されており、ワード線ＷＬとビット線対ＢＬａ，ＢＬｂの交点にメモリセルＣＥＬＬａが接続されている。各メモリセルＣＥＬＬａは、メモリセルＣＥＬＬ００ａで例示されているように、ｎチャネル型ＭＯＳトランジスタＭＮ００ａとｎチャネル型ＭＯＳトランジスタＭＮ００ｂ、記憶素子であるＰＣＭ００で構成されている。記憶素子ＰＣＭ００は、例えば、相変化素子と呼ばれる素子である。ｎチャネル型ＭＯＳトランジスタＭＮ００ａのゲート電極はワード線ＷＬ０に、ドレイン電極はビット線ＢＬ０ａに、ソース電極はノードＮ７に接続されている。ｎチャネル型ＭＯＳトランジスタＭＮ００ｂのゲート電極はノードＮ７に、ドレイン電極はビット線ＢＬ０ｂに、ソース電極は接地電位に接続されている。記憶素子（相変化素子）ＰＣＭ００は、ノードＮ７と接地電位の間に接続されている。図示していないが、ワード線ＷＬにはワードドライバが、ビット線ＢＬａには、書き込み回路と読み出し回路が、ビット線ＢＬｂには、読み出し回路がそれぞれ接続されている。書き込みはビット線ＢＬａを用いて、これまで述べてきた方法と同様の方法で行う。

図１３を用いて、読み出し動作を説明する。

図１３において、読み出し動作ＲＥＡＤ１は１００ＭΩ程度の素子抵抗を、読み出し動作ＲＥＡＤ２は１０ＭΩ程度の素子抵抗を、読み出す場合である。ビット線ＢＬａ，ＢＬｂをプリチャージし、ワード線ＷＬ０を活性化させ、ビット線ＢＬａのみフローティングとする。両方（約１００ＭΩと約１０ＭΩ）の素子抵抗とも非常に高いため、ＲＥＡＤ１とＲＥＡＤ２で、ビット線ＢＬ０ａの電位はほとんど変わらない。しかし、ノードＮ７の電位は異なっている。ノードＮ７の電位が安定したところで、ビット線ＢＬｂをフローティングにする。ＲＥＡＤ１（約１００ＭΩ）でのノードＮ７の電位は、ＲＥＡＤ２（約１０ＭΩ）でのＮ７の電位より高い。このため、ＢＬ０ｂの値は、ＲＥＡＤ１の方がすばやくディスチャージされる。ある程度電位差が生じたところでセンスアンプＳＡ＿ＥＮを活性化させる。このようにして、ビット線ＢＬ０ａとビット線ＢＬ０ｂの増幅結果の組み合わせにより記憶素子ＰＣＭ００の抵抗値を知ることができる。抵抗値が低い場合はビット線ＢＬ０ａの電位も異なるので検知は簡単である。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態における各電位は、それぞれの電位の大小関係を満たす限り、任意の電位をとることが可能である。

本発明は、不揮発性メモリや、システムＬＳＩに搭載されるオンチップメモリなどに適用可能である。

本発明の一実施の形態による半導体装置の書き込み方式を示す図である。 本発明の一実施の形態による半導体装置の構成を示す回路図である。 図２のメモリアレイに用いられるメモリセルの構成を示す回路図である。 図２に示す半導体装置の動作を示す波形図である。 図２に示す半導体装置で使用される電源回路の構成を示す回路図である。 図２に示す半導体装置の他の実施形態を示す回路図である。 図６に示す半導体装置の動作を示す波形図である。 図２に示す半導体装置の他の実施形態を示す回路図である。 図８に示す半導体装置で使用される回路の構成を示す回路図である。 図８に示す半導体装置の動作を示す波形図である。 図８に示す半導体装置の他の実施形態を示す回路図である。 図２に示すメモリアレイの他の実施形態を示す回路図である。 図１２に示すメモリアレイの動作を示す波形図である。

符号の説明

ＡＤＤ，ＸＡＤＤ，ＹＡＤＤ アドレス
ＡＤＥＣ／ＭＷＤ デコーダ・メインワードドライバ回路
ＡＤＥＣ デコーダ回路
ＡＭＰ アンプ回路
ＡＭＰ＿ＡＲＹ アンプアレイ
ＢＬ ビット線
Ｃ０ 容量
ＣＥＬＬ メモリセル
ＣＭＰ 比較回路
ＣＮＴ，ＣＮＴＬ，ＹＡＤＤ 制御回路
Ｄｅｃｏｄｅ デコーダ回路
ＩＶ１ インバータ
ＰＣＭ００ 記憶素子（相変化素子）
ＭＥＭ＿ＡＲＹ メモリアレイ
ＭＮ ｎチャネル型ＭＯＳトランジスタ
ＭＰ ｐチャネル型ＭＯＳトランジスタ
ＭＷＬ メインワード線
ＮＡＮＤ ナンド回路
ＰＣＲ 読み出し用プリチャージ回路
ＰＣ＿ＡＲＹ プリチャージ回路アレイ
ＲＤＡＴＡ，ＷＤＡＴＡ データバス
ＲＥＧ 電源回路
Ｒｅｆ 参照電圧
ＳＡ センスアンプ回路
ＳＥＬ＿ＳＵＢ サブアレイ選択線
ＳＷＤ サブワードドライバ
ＳＷＤ＿ＡＲＹ サブワードドライバアレイ
ＳＷＬ サブワード線
Ｔreset リセット時間
Ｔset セット時間
Ｖr 読み出し用電圧
Ｖref 基準電圧
Ｖreset，Ｖset，Ｖ１ 電源線
Ｖr 読み出し用電源電位線
ＷＡ ライトアンプ回路
ＷＡＭＰ 書き込み回路
ＷＣＯＮＴ コントロール回路
ＷＤ ワードドライバ回路
ＷＤ＿ＡＲＹ ワードドライバアレイ
ＷＬ ワード線
ＹＳ カラム選択回路
ＹＳ＿ＡＲＹ カラム選択回路アレイ

Claims (16)

1. 第１の方向に延在する複数のワード線と、前記複数のワード線と交差する第２の方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置され前記複数のワード線と前記複数のビット線のそれぞれに接続される複数のメモリセルと、を含むメモリアレイと、
   前記複数のワード線のそれぞれに接続される複数のワードドライバ回路と、
   前記複数のビット線に接続される複数の読み出し回路及び書き込み回路と、を有し、
   前記複数のメモリセルのそれぞれは、データを記憶する記憶素子と、前記記憶素子に接続される電界効果トランジスタと、を有し、
   さらに、前記記憶素子に第１の電圧を印加した後に書き込みデータに依存する第２の電圧を印加して書き込みを行い、前記記憶素子に書き込まれた値をチェックし、その値が所望の範囲内にない場合は、前記記憶素子に前記第１の電圧を印加した後に第３の電圧を印加して再度書き込みを行う手段を有することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記記憶素子は相変化素子であり、前記記憶素子に書き込まれたデータは前記記憶素子の抵抗値として記憶されることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記第１の電圧は前記第２の電圧よりも低く、
   前記第３の電圧は、前記記憶素子の抵抗値が所望の値より低い場合は、前記第２の電圧よりも高く、前記記憶素子の抵抗値が所望の値より高い場合は、前記第２の電圧よりも低いことを特徴とする半導体装置。
4. 請求項２記載の半導体装置において、
   前記第１の電圧は前記第２の電圧よりも高く、
   前記第３の電圧は、前記記憶素子の抵抗値が所望の値より低い場合は、前記第２の電圧よりも低く、前記記憶素子の抵抗値が所望の値より高い場合は、前記第２の電圧よりも高いことを特徴とする半導体装置。
5. 第１の方向に延在する複数のワード線と、前記複数のワード線と交差する第２の方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置され前記複数のワード線と前記複数のビット線のそれぞれに接続される複数のメモリセルと、を含むメモリアレイと、
   前記複数のワード線のそれぞれに接続される複数のワードドライバ回路と、
   前記複数のビット線に接続される複数の読み出し回路及び書き込み回路と、を有し、
   前記複数のメモリセルのそれぞれは、データを記憶する記憶素子と、前記記憶素子に接続される電界効果トランジスタと、を有し、
   さらに、前記記憶素子に第１の電圧を印加した後に書き込みデータに依存する第２の電圧を第１の時間印加して書き込みを行い、前記記憶素子に書き込まれた値をチェックし、その値が所望の範囲内にない場合は、前記記憶素子に前記第１の電圧を印加した後に前記第２の電圧を第２の時間印加して再度書き込みを行う手段を有することを特徴とする半導体装置。
6. 請求項５記載の半導体装置において、
   前記記憶素子は相変化素子であり、前記記憶素子に書き込まれたデータは前記記憶素子の抵抗値として記憶されることを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記第１の電圧は前記第２の電圧よりも高く、
   前記第２の時間は、前記記憶素子の抵抗値が所望の値より低い場合は、前記第１の時間よりも短く、前記記憶素子の抵抗値が所望の値より高い場合は、前記第１の時間よりも長いことを特徴とする半導体装置。
8. 請求項５記載の半導体装置において、
   前記複数のビット線のそれぞれに、複数の増幅回路が接続されていることを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、
   前記複数の増幅回路は、異なる参照電圧を持つことを特徴とする半導体装置。
10. 第１の方向に延在する複数のワード線と、前記複数のワード線と交差する第２の方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置され前記複数のワード線と前記複数のビット線のそれぞれに接続される複数のメモリセルと、を含むメモリアレイと、
    前記複数のワード線のそれぞれに接続される複数のワードドライバ回路と、
    前記複数のビット線に接続される複数の読み出し回路及び書き込み回路と、を有し、
    前記複数のメモリセルのそれぞれは、データを記憶する記憶素子と、前記記憶素子に接続される電界効果トランジスタと、を有し、
    さらに、前記記憶素子に第１の電圧を印加した後に第２の電圧を印加し、書き込みデータに依存する第１の時間をかけて前記第２の電圧を接地電位にして書き込みを行い、前記記憶素子に書き込まれた値をチェックし、その値が所望の範囲内にない場合は、前記記憶素子に前記第１の電圧を印加した後に前記第２の電圧を印加し、第２の時間をかけて前記第２の電圧を接地電位にして再度書き込みを行う手段を有することを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、
    前記記憶素子は相変化素子であり、前記記憶素子に書き込まれたデータは前記記憶素子の抵抗値として記憶されることを特徴とする半導体装置。
12. 請求項１１記載の半導体装置において、
    前記第１の電圧は前記第２の電圧よりも低く、
    前記第２の時間は、前記記憶素子の抵抗値が所望の値より低い場合は、前記第１の時間よりも短く、前記記憶素子の抵抗値が所望の値より高い場合は、前記第１の時間よりも長いことを特徴とする半導体装置。
13. 請求項１０記載の半導体装置において、
    前記複数のワード線は、複数の第１のサブワード線と複数の第２のサブワード線とからなり、
    さらに、複数のメインワード線と、
    前記複数のメインワード線と対応する前記複数の第１のサブワード線とを接続する第１の選択回路と、
    前記複数のメインワード線と対応する前記複数の第２のサブワード線とを接続する第２の選択回路と、
    前記複数のメインワード線に接続される第３の選択回路と、を有することを特徴とする半導体装置。
14. 請求項１記載の半導体装置において、
    前記複数のメモリセルのそれぞれは、
    前記記憶素子と、
    ソース電極が前記記憶素子に、ドレイン電極が第１のビット線に、ゲート電極が前記ワード線にそれぞれ接続される第１の電界効果トランジスタと、
    ソース電極が接地電位に、ドレイン電極が第２のビット線に、ゲート電極が前記第１の電界効果トランジスタのソース電極にそれぞれ接続される第２の電界効果トランジスタと、を有することを特徴とする半導体装置。
15. 請求項５記載の半導体装置において、
    前記複数のメモリセルのそれぞれは、
    前記記憶素子と、
    ソース電極が前記記憶素子に、ドレイン電極が第１のビット線に、ゲート電極が前記ワード線にそれぞれ接続される第１の電界効果トランジスタと、
    ソース電極が接地電位に、ドレイン電極が第２のビット線に、ゲート電極が前記第１の電界効果トランジスタのソース電極にそれぞれ接続される第２の電界効果トランジスタと、を有することを特徴とする半導体装置。
16. 請求項１０記載の半導体装置において、
    前記複数のメモリセルのそれぞれは、
    前記記憶素子と、
    ソース電極が前記記憶素子に、ドレイン電極が第１のビット線に、ゲート電極が前記ワード線にそれぞれ接続される第１の電界効果トランジスタと、
    ソース電極が接地電位に、ドレイン電極が第２のビット線に、ゲート電極が前記第１の電界効果トランジスタのソース電極にそれぞれ接続される第２の電界効果トランジスタと、を有することを特徴とする半導体装置。

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