JP2006155700A5 - - Google Patents
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- 第1の方向に延在する複数のワード線と、前記複数のワード線と交差する第2の方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置され前記複数のワード線と前記複数のビット線のそれぞれに接続される複数のメモリセルと、を含むメモリアレイと、
前記複数のワード線のそれぞれに接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路及び書き込み回路と、を有し、
前記複数のメモリセルのそれぞれは、データを記憶する記憶素子を有し、
さらに、前記記憶素子に第1の電圧を印加した後に書き込みデータに依存する第2の電圧を印加して書き込みを行い、前記記憶素子に書き込まれた値をチェックし、その値が所望の範囲内にない場合は、前記記憶素子に前記第1の電圧を印加した後に第3の電圧を印加して再度書き込みを行う手段を有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記記憶素子は相変化素子であり、前記記憶素子に書き込まれたデータは前記記憶素子の抵抗値として記憶されることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第1の電圧は前記第2の電圧よりも低く、
前記第3の電圧は、前記記憶素子の抵抗値が所望の値より低い場合は、前記第2の電圧よりも高く、前記記憶素子の抵抗値が所望の値より高い場合は、前記第2の電圧よりも低いことを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第1の電圧は前記第2の電圧よりも高く、
前記第3の電圧は、前記記憶素子の抵抗値が所望の値より低い場合は、前記第2の電圧よりも低く、前記記憶素子の抵抗値が所望の値より高い場合は、前記第2の電圧よりも高いことを特徴とする半導体装置。 - 第1の方向に延在する複数のワード線と、前記複数のワード線と交差する第2の方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置され前記複数のワード線と前記複数のビット線のそれぞれに接続される複数のメモリセルと、を含むメモリアレイと、
前記複数のワード線のそれぞれに接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路及び書き込み回路と、を有し、
前記複数のメモリセルのそれぞれは、データを記憶する記憶素子を有し、
さらに、前記記憶素子に第1の電圧を印加した後に書き込みデータに依存する第2の電圧を第1の時間印加して書き込みを行い、前記記憶素子に書き込まれた値をチェックし、その値が所望の範囲内にない場合は、前記記憶素子に前記第1の電圧を印加した後に前記第2の電圧を第2の時間印加して再度書き込みを行う手段を有することを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記記憶素子は相変化素子であり、前記記憶素子に書き込まれたデータは前記記憶素子の抵抗値として記憶されることを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記第1の電圧は前記第2の電圧よりも高く、
前記第2の時間は、前記記憶素子の抵抗値が所望の値より低い場合は、前記第1の時間よりも短く、前記記憶素子の抵抗値が所望の値より高い場合は、前記第1の時間よりも長いことを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記複数のビット線のそれぞれに、複数の増幅回路が接続されていることを特徴とする半導体装置。 - 請求項8記載の半導体装置において、
前記複数の増幅回路は、異なる参照電圧を持つことを特徴とする半導体装置。 - 第1の方向に延在する複数のワード線と、前記複数のワード線と交差する第2の方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置され前記複数のワード線と前記複数のビット線のそれぞれに接続される複数のメモリセルと、を含むメモリアレイと、
前記複数のワード線のそれぞれに接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路及び書き込み回路と、を有し、
前記複数のメモリセルのそれぞれは、データを記憶する記憶素子を有し、
さらに、前記記憶素子に第1の電圧を印加した後に第2の電圧を印加し、書き込みデータに依存する第1の時間をかけて前記第2の電圧を接地電位にして書き込みを行い、前記記憶素子に書き込まれた値をチェックし、その値が所望の範囲内にない場合は、前記記憶素子に前記第1の電圧を印加した後に前記第2の電圧を印加し、第2の時間をかけて前記第2の電圧を接地電位にして再度書き込みを行う手段を有することを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記記憶素子は相変化素子であり、前記記憶素子に書き込まれたデータは前記記憶素子の抵抗値として記憶されることを特徴とする半導体装置。 - 請求項11記載の半導体装置において、
前記第1の電圧は前記第2の電圧よりも低く、
前記第2の時間は、前記記憶素子の抵抗値が所望の値より低い場合は、前記第1の時間よりも短く、前記記憶素子の抵抗値が所望の値より高い場合は、前記第1の時間よりも長いことを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記複数のワード線は、複数の第1のサブワード線と複数の第2のサブワード線とからなり、
さらに、複数のメインワード線と、
前記複数のメインワード線と対応する前記複数の第1のサブワード線とを接続する第1の選択回路と、
前記複数のメインワード線と対応する前記複数の第2のサブワード線とを接続する第2の選択回路と、
前記複数のメインワード線に接続される第3の選択回路と、を有することを特徴とする半導体装置。 - 請求項1から13のいずれか一つに記載の半導体装置において、
前記複数のメモリセルのそれぞれは、前記記憶素子に接続される電界効果トランジスタをさらに有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記複数のメモリセルのそれぞれは、
前記記憶素子と、
ソース電極が前記記憶素子に、ドレイン電極が第1のビット線に、ゲート電極が前記ワード線にそれぞれ接続される第1の電界効果トランジスタと、
ソース電極が接地電位に、ドレイン電極が第2のビット線に、ゲート電極が前記第1の電界効果トランジスタのソース電極にそれぞれ接続される第2の電界効果トランジスタと、を有することを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記複数のメモリセルのそれぞれは、
前記記憶素子と、
ソース電極が前記記憶素子に、ドレイン電極が第1のビット線に、ゲート電極が前記ワード線にそれぞれ接続される第1の電界効果トランジスタと、
ソース電極が接地電位に、ドレイン電極が第2のビット線に、ゲート電極が前記第1の電界効果トランジスタのソース電極にそれぞれ接続される第2の電界効果トランジスタと、を有することを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記複数のメモリセルのそれぞれは、
前記記憶素子と、
ソース電極が前記記憶素子に、ドレイン電極が第1のビット線に、ゲート電極が前記ワード線にそれぞれ接続される第1の電界効果トランジスタと、
ソース電極が接地電位に、ドレイン電極が第2のビット線に、ゲート電極が前記第1の電界効果トランジスタのソース電極にそれぞれ接続される第2の電界効果トランジスタと、を有することを特徴とする半導体装置。
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