JP2006179158A5 - - Google Patents
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- 複数のワード線と、
前記複数のワード線と交差する第1ビット線と、
前記複数のワード線と前記第1ビット線との任意の交点に配置される複数の第1メモリセルと、
前記複数の第1メモリセルからの情報を増幅するセンスアンプと、
前記センスアンプに接続される第2ビット線と、
前記第1ビット線に第1電位を与える第1スイッチと、
前記第2ビット線に第2電位を与える第2スイッチと、
前記第1ビット線と前記第2ビット線とを接続する第3スイッチとを有し、
前記第1スイッチにより前記第1ビット線に前記第1電位が与えられ、前記第2スイッチにより前記第2ビット線に前記第2電位が与えられた状態で、前記第1スイッチ及び第2スイッチが非活性化された後、前記複数のワード線のいずれか1つが活性化され、その後前記第3スイッチが活性化されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1電位は、前記第2電位よりも低いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体装置は、更に、前記第1ビット線に第6スイッチを介して接続される第6ビット線を有し、
前記センスアンプは、読み出し時に信号を増幅して出力するアンプ回路と書き込み時に書き込み対象となる前記第1メモリセルに必要な電流を供給するライトドライバとを有し、
前記アンプ回路は、前記第2ビット線に接続され、
前記ライトドライバは、前記第6ビット線に接続されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体装置は、更に、前記センスアンプに接続される第3ビット線を有し、
前記第3ビット線には、第3電位が与えられ、
前記第3電位は、前記第2電位よりも低いことを特徴とする半導体装置。 - 請求項4記載の半導体装置において、
前記第3電位は、電源回路によって生成されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体装置は、更に、
前記センスアンプに接続される第3ビット線と、
前記複数のワード線と交差する第4ビット線と、
前記複数のワード線と前記第4ビット線との任意の交点に配置される複数の第2メモリセルと、
前記第3ビット線に前記第2電位を与える第7スイッチと、
前記第4ビット線に第4電位を与える第4スイッチと、
前記第3ビット線と前記第4ビット線とを接続する第5スイッチとを有し、
前記第2電位は、前記第1電位よりも高く、
前記第4電位は、前記第1電位よりも低く、
前記第1スイッチにより前記第1ビット線に前記第1電位が与えられ、前記第2及び第7スイッチにより前記第2及び第3ビット線に前記第2電位が与えられ、前記第4スイッチにより前記第4ビット線に前記第4電位が与えられた状態で、前記第1、第2、第4及び第7スイッチが全て非活性化された後、前記複数のワード線のいずれか一つが活性化され、その後前記第3及び第5スイッチが活性化されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体装置は、共通ソース線を更に有し、
前記複数の第1メモリセルのそれぞれは、第1MISFETと、可変抵抗素子とを有し、
前記可変抵抗素子の一端は、前記第1ビット線に接続され、
前記可変抵抗素子の他端は、前記第1MISFETのソース又はドレインの一方に接続され、
前記第1MISFETのゲートは、前記複数のワード線のいずれか一つに接続され、
前記第1MISFETのソース又はドレインの他方は、前記共通ソース線に接続されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体装置は、共通ソース線を更に有し、
前記複数の第1メモリセルのそれぞれは、第1MISFETと、可変抵抗素子とを有し、
前記可変抵抗素子の一端は、前記共通ソース線に接続され、
前記可変抵抗素子の他端は、前記第1MISFETのソース又はドレインの一方に接続され、
前記第1MISFETのゲートは、前記複数のワード線のいずれか一つに接続され、
前記第1MISFETのソース又はドレインの他方は、前記第1ビット線に接続されていることを特徴とする半導体装置。 - 請求項7又は8記載の半導体装置において、
前記第1ビット線には、第4電位を与える第8スイッチが配置され、
前記共通ソース線には、前記第4電位が供給され、
前記第4電位は、前記第1及び第2電位よりも低いことを特徴とする半導体装置。 - 複数のワード線と、
前記複数のワード線と交差する第1及び第2ビット線と、
前記複数のワード線と前記第1及び第2ビット線の任意の交点に配置される複数の第1メモリセルと、
前記複数の第1メモリセルからの情報を増幅するセンスアンプと、
前記センスアンプに接続される第3ビット線及び第4ビット線と、
前記第1ビット線に第1電位を与える第1スイッチと、
前記第2ビット線に第2電位を与える第2スイッチと、
前記第3ビット線に第3電位を与える第3スイッチと、
前記第4ビット線に前記第3電位を与える第4スイッチと、
前記第1ビット線と前記第3ビット線を接続するための第5スイッチと、
前記第2ビット線と前記第4ビット線を接続するための第6スイッチとを有し、
前記第2スイッチにより前記第2ビット線に前記第2電位が、前記第3スイッチにより前記第3ビット線に前記第3電位が、前記第4スイッチにより前記第4ビット線に前記第3電位が与えられた状態で、前記第1スイッチが活性化され、第1の期間を経過した後、前記第1スイッチの非活性化及び前記複数のワード線のいずれか一つの活性化が行われ、第2の期間を経過した後、前記第5及び第6スイッチが第3の期間活性化されることを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記第1ビット線には、前記第2電位を与える第7スイッチが接続され、
前記第3の期間を経過後、前記第5及び第6スイッチが非活性化され、前記センスアンプが活性化され、前記第2及び第7スイッチが活性化されることを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記第1電位は、前記第2電位よりも高く、
前記第3電位は、前記第1電位よりも高いことを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記半導体装置は、更に、前記第1ビット線に第13スイッチを介して接続される第6ビット線を有し、
前記センスアンプは、読み出し時に信号を増幅して出力するアンプ回路と書き込み時に書き込み対象となる前記第1メモリセルに必要な電流を供給するライトドライバとを有し、
前記アンプ回路は、前記第3及び第4ビット線に接続され、
前記ライトドライバは、前記第6ビット線に接続されることを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記半導体装置は、共通ソース線を更に有し、
前記複数の第1メモリセルのそれぞれは、可変抵抗素子と、第1MISFETとを有し、
前記可変抵抗素子の一端は、前記第1ビット線に接続され、
前記可変抵抗素子の他端は、前記第1MISFETのソース又はドレインの一方に接続され、
前記第1MISFETのゲートは、前記複数のワード線のいずれか一つに接続され、
前記第1MISFETのソース又はドレインの他方は、前記共通ソース線に接続されていることを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記半導体装置は、共通ソース線を更に有し、
前記複数の第1メモリセルのそれぞれは、可変抵抗素子と、第1MISFETとを有し、
前記可変抵抗素子の一端は、前記共通ソース線に接続され、
前記可変抵抗素子の他端は、前記第1MISFETのソース又はドレインの一方に接続され、
前記第1MISFETのゲートは、前記複数のワード線のいずれか一つに接続され、
前記第1MISFETのソース又はドレインの他方は、前記第1ビット線に接続されていることを特徴とする半導体装置。 - 請求項14又は15記載の半導体装置において、
前記共通ソース線には、前記第2電位が与えられることを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記半導体装置は、更に、
前記第1ビット線に前記第2電位を与える第7スイッチと、
前記第2ビット線に前記第1電位を与える第8スイッチと、
前記第2ビット線と前記第3ビット線を接続する第9スイッチと、
前記第1ビット線と前記第4ビット線を接続する第10スイッチとを有することを特徴とする半導体装置。 - 請求項17記載の半導体装置において、
前記半導体装置は、更に、
前記複数のワード線と交差する第5ビット線と、
前記第5ビット線と前記第3ビット線を接続する第11スイッチとを有することを特徴とする半導体装置。 - 請求項18記載の半導体装置において、
前記半導体装置は、更に、前記第5ビット線に前記第1電位を与える第12スイッチを有することを特徴とする半導体装置。 - 請求項11記載の半導体装置において、
前記半導体装置は、待機時に、前記第2及び第7スイッチが活性化されることを特徴とする半導体装置。 - 複数のワード線と、
前記複数のワード線と交差する第1ビット線と、
前記複数のワード線と前記第1ビット線との任意の交点に配置される複数の第1メモリセルと、
前記複数の第1メモリセルからの情報を増幅するセンスアンプと、
前記第1ビット線に第1電位を与える第1スイッチと、
前記第1ビット線に第2電位を与える第2スイッチと、
前記第2電位が供給される共通ソース線とを有し、
前記センスアンプは、前記第1ビット線と接続され、
前記複数の第1メモリセルのそれぞれは、第1MISFETと、可変抵抗素子とを有し、
前記可変抵抗素子の一端は、前記第1ビット線に接続され、
前記可変抵抗素子の他端は、前記第1MISFETのソース又はドレインの一方に接続され、
前記第1MISFETのゲートは、前記複数のワード線のいずれか一つに接続され、
前記第1MISFETのソース又はドレインの他方は、前記共通ソース線に接続され、
前記第1ビット線の非選択時において、前記第1スイッチが非活性化され、前記第2スイッチが活性化されることを特徴とする半導体装置。 - 複数のワード線と、
前記複数のワード線と交差する第1ビット線と、
前記複数のワード線と前記第1ビット線との任意の交点に配置される複数の第1メモリセルと、
前記複数の第1メモリセルからの情報を増幅するセンスアンプと、
前記第1ビット線に第1電位を与える第1スイッチと、
前記第1ビット線に第2電位を与える第2スイッチと、
前記第2電位が供給される共通ソース線とを有し、
前記センスアンプは、前記第1ビット線と接続され、
前記複数の第1メモリセルのそれぞれは、第1MISFETと、可変抵抗素子とを有し、
前記可変抵抗素子の一端は、前記共通ソース線に接続され、
前記可変抵抗素子の他端は、前記第1MISFETのソース又はドレインの一方に接続され、
前記第1MISFETのゲートは、前記複数のワード線のいずれか一つに接続され、
前記第1MISFETのソース又はドレインの他方は、前記第1ビット線に接続され、
前記第1ビット線の非選択時において、前記第1スイッチが非活性化され、前記第2スイッチが活性化されることを特徴とする半導体装置。 - 請求項21又は22記載の半導体装置において、
前記第1電位は、前記第2電位よりも高いことを特徴とする半導体装置。 - 請求項21又は22記載の半導体装置において、
前記半導体装置は、更に、前記第1ビット線と第3スイッチを介して接続される第2ビット線を有し、
前記センスアンプは、読み出し時に信号を増幅して出力するアンプ回路と書き込み時に書き込み対象となる前記第1メモリセルに必要な電流を供給するライトドライバとを有し、
前記アンプ回路は、前記第1ビット線と接続され、
前記ライトドライバは、前記第2ビット線と接続されていることを特徴とする半導体装置。 - 請求項7、8、14、15、21、22のいずれか1項に記載の半導体装置において、
前記可変抵抗素子は、カルコゲナイド材料を含むことを特徴とする半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004374314A JP4606869B2 (ja) | 2004-12-24 | 2004-12-24 | 半導体装置 |
US11/313,833 US7239562B2 (en) | 2004-12-24 | 2005-12-22 | Semiconductor device |
US11/797,843 US7336544B2 (en) | 2004-12-24 | 2007-05-08 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004374314A JP4606869B2 (ja) | 2004-12-24 | 2004-12-24 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2006179158A JP2006179158A (ja) | 2006-07-06 |
JP2006179158A5 true JP2006179158A5 (ja) | 2007-07-19 |
JP4606869B2 JP4606869B2 (ja) | 2011-01-05 |
Family
ID=36683702
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004374314A Expired - Fee Related JP4606869B2 (ja) | 2004-12-24 | 2004-12-24 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7239562B2 (ja) |
JP (1) | JP4606869B2 (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4210942B2 (ja) * | 2005-02-23 | 2009-01-21 | 株式会社デンソー | 車両用衝突物体判別装置 |
US7391639B2 (en) * | 2006-02-14 | 2008-06-24 | Infineon Technologies Ag | Memory device and method for reading data |
US7436708B2 (en) * | 2006-03-01 | 2008-10-14 | Micron Technology, Inc. | NAND memory device column charging |
JP4195715B2 (ja) | 2006-07-31 | 2008-12-10 | シャープ株式会社 | 半導体記憶装置 |
JP4958244B2 (ja) | 2006-09-15 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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JP4524684B2 (ja) * | 2006-11-21 | 2010-08-18 | エルピーダメモリ株式会社 | メモリ読み出し回路及び方式 |
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JP5159224B2 (ja) * | 2007-09-21 | 2013-03-06 | 株式会社東芝 | 抵抗変化メモリ装置 |
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JP2009117003A (ja) * | 2007-11-09 | 2009-05-28 | Toshiba Corp | 不揮発性メモリ装置のデータ読み出し方法 |
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KR20100013645A (ko) | 2008-07-31 | 2010-02-10 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그것의 쓰기 방법 |
JP2010044827A (ja) | 2008-08-13 | 2010-02-25 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP5178448B2 (ja) | 2008-10-17 | 2013-04-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR101001144B1 (ko) * | 2009-05-12 | 2010-12-17 | 주식회사 하이닉스반도체 | 상변환 메모리 장치 |
US8050109B2 (en) * | 2009-08-10 | 2011-11-01 | Sandisk 3D Llc | Semiconductor memory with improved memory block switching |
JP5603480B2 (ja) * | 2010-04-13 | 2014-10-08 | コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッド | 二重書込みドライバを有する相変化メモリ |
CN102859602A (zh) * | 2010-04-13 | 2013-01-02 | 莫塞德技术公司 | 具有双写入驱动器的相变存储器 |
KR20110118874A (ko) * | 2010-04-26 | 2011-11-02 | 삼성전자주식회사 | 반도체 장치, 이를 포함하는 반도체 시스템, 및 상기 반도체 장치의 동작 방법 |
JP2011258288A (ja) * | 2010-06-10 | 2011-12-22 | Toshiba Corp | 半導体記憶装置 |
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US8582380B2 (en) * | 2011-12-21 | 2013-11-12 | Micron Technology, Inc. | Systems, circuits, and methods for charge sharing |
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JP5450846B2 (ja) * | 2013-01-16 | 2014-03-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US9001559B2 (en) | 2013-03-22 | 2015-04-07 | Masahiro Takahashi | Resistance change memory |
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TWI618074B (zh) * | 2017-03-06 | 2018-03-11 | 力旺電子股份有限公司 | 一次編程非揮發性記憶體及其讀取感測方法 |
KR102671481B1 (ko) | 2019-07-19 | 2024-06-03 | 삼성전자주식회사 | 메모리 셀의 멀티-턴 온을 방지하기 위한 메모리 장치 및 그것의 동작 방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW299448B (ja) * | 1995-07-20 | 1997-03-01 | Matsushita Electric Ind Co Ltd | |
JP3592887B2 (ja) * | 1997-04-30 | 2004-11-24 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP3633354B2 (ja) * | 1999-03-29 | 2005-03-30 | 株式会社日立製作所 | 半導体装置 |
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-
2004
- 2004-12-24 JP JP2004374314A patent/JP4606869B2/ja not_active Expired - Fee Related
-
2005
- 2005-12-22 US US11/313,833 patent/US7239562B2/en active Active
-
2007
- 2007-05-08 US US11/797,843 patent/US7336544B2/en not_active Expired - Fee Related
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