JP5252233B2 - 極性が反転可能なワード線およびビット線デコーダを組込んだ受動素子メモリアレイのための方法および装置 - Google Patents

Description

技術分野
本発明はプログラミング可能なメモリアレイに関し、特に受動素子メモリセルを組込んだ半導体集積回路メモリアレイに関し、さらに特定的には、そのようなメモリセルを組込んだ三次元メモリアレイに関する。

背景技術
一部の受動素子メモリセルは、書換え可能な特性を有する。たとえば、一部のメモリセルでは、プログラミングは約６〜８Ｖの電圧でメモリセルを（たとえばその内部のダイオードの極性に関して）順方向バイアスすることによって行なわれ、消去は約１０〜１４Ｖの電圧でメモリセルを逆方向バイアスすることによって行なわれ得る。これらの高い電圧は、ワード線デコーダおよびビット線デコーダにおける特殊な高電圧ＣＭＯＳトランジスタの使用を必要とする。これらの高電圧トランジスタは、メモリセルのワード線およびビット線ピッチが減少すると、十分に増減しない。これは、三次元メモリ技術について特に問題であり、アレイを出てワード線およびビット線ドライバに接続されるべきワード線およびビット線の全体の密度によって、デコーダおよびＩ／Ｏ回路と、特により一層小さいアレイ線ピッチに適合しつつ選択されたメモリセルの両端に十分な高電圧を印加することが可能なワード線ドライバ回路およびビット線ドライバ回路とを供給できるということが、より一層重要となる。

発明の開示
概して、本発明は、極性が反転可能なワード線デコーダおよびビット線デコーダを組込んだ受動素子メモリアレイと、極性が反転可能なワード線デコーダおよびビット線デコーダを組込んだ受動素子メモリアレイを使用するための方法とに向けられる。しかし本発明は、添付の請求項によって規定され、本項は請求項を限定するとは見なすべきではない。

一局面において、本発明は、第１のビット線層上に複数のビット線を有し、第１のワード線層上に複数のワード線を有するメモリアレイを含む集積回路を提供する。メモリアレイは受動素子メモリセルの交点アレイも含み、各メモリセルは、関連付けられたワード線と関連付けられたビット線との間に結合される。当該集積回路は、１本以上のワード線を選択するためのワード線デコーダ回路も含み、ワード線デコーダ回路は、２つの動作モード間で反転可能な極性を有する。ワード線デコーダ回路は、２つの動作モードのうち一方においては選択受動素子メモリセルを介して電流を供給し、２つの動作モードのうち他方においては選択受動素子メモリセルを介して電流を下げる。当該集積回路は、１本以上のビット線を選択するためのビット線デコーダ回路も含み得る。ビット線デコーダ回路は、２つの動作モード間で反転可能な極性を有する。

別の局面において、本発明は、第１のビット線層上に複数のビット線を有し、第１のワード線層上に複数のワード線を有するメモリアレイを含む集積回路を提供する。メモリアレイは受動素子メモリセルの交点アレイも含み、各メモリセルは、関連付けられたワード線と関連付けられたビット線との間に結合される。当該集積回路は、第１の動作モードにおいては選択ワード線を非選択ワード線よりも低い電圧にバイアスし、かつ選択ビット線を非選択ビット線よりも高い電圧にバイアスし、第２の動作モードにおいては選択ワード
線を非選択ワード線よりも高い電圧にバイアスし、かつ選択ビット線を非選択ビット線よりも低い電圧にバイアスするための手段も含む。

別の局面において、本発明は、集積回路メモリアレイを動作させるための方法を提供する。メモリアレイは受動素子メモリセルの交点アレイを含み、各々は関連付けられたワード線と関連付けられたビット線との間に結合される。当該方法は、第１の動作モードにおいて、選択ワード線を非選択ワード線より低い電圧にバイアスし、選択ビット線を非選択ビット線より高い電圧にバイアスするステップと、第２の動作モードにおいて、選択ワード線を非選択ワード線より高い電圧にバイアスし、選択ビット線を非選択ビット線より低い電圧にバイアスするステップとを含む。

別の局面において、本発明は、第１のビット線層上に複数のビット線を有し、第１のワード線層上に複数のワード線を有する集積回路メモリアレイを動作させるための方法を提供する。メモリアレイは受動素子メモリセルの交点アレイを含み、各メモリセルは、関連付けられたワード線と関連付けられたビット線との間に結合される。当該方法は、２つの動作モード間で反転可能な極性を有するワード線デコーダ回路を用いて１本以上のワード線を選択するステップを含む。ワード線デコーダ回路は、２つの動作モードのうち一方においては選択受動素子メモリセルを介して電流を供給し、２つの動作モードのうち他方においては選択受動素子メモリセルを介して電流を下げる。

さらに別の局面において、本発明は、メモリ製品を作製するための方法を提供する。当該方法は、第１のビット線層上に複数のビット線を有し、第１のワード線層上に複数のワード線を有するメモリアレイを形成するステップを含み、メモリアレイは受動素子メモリセルの交点アレイを含み、各メモリセルは、関連付けられたワード線と関連付けられたビット線との間に結合される。当該方法は、１本以上のワード線を選択するためのワード線デコーダ回路を形成するステップも含み、ワード線デコーダ回路は、２つの動作モード間で反転可能な極性を有する。ワード線デコーダ回路は、２つの動作モードのうち一方においては選択受動素子メモリセルを介して電流を供給し、２つの動作モードのうち他方においては選択受動素子メモリセルを介して電流を下げる。

いくつかの局面における発明は、メモリアレイを有する集積回路、そのような集積回路とメモリアレイとを動作させるための方法、そのようなアレイを組み込んだメモリ製品を作製するための方法、およびそのような集積回路、製品またはメモリアレイのコンピュータ読取可能媒体の符号化に適切であり、すべてはここに詳細に説明され、添付の請求項に記載されているとおりである。説明される技術、構造および方法は、単独でも互いに組み合わせても使用され得る。

上記は要約であり、したがって詳細の簡略化、普遍化および省略を必要に応じて含む。したがって、上記の要約は例示に過ぎず、本発明を限定するものではないことを当業者は理解するであろう。本発明の請求項においてのみ規定される他の局面、発明の特徴および利点は、以下に記載する詳細な説明から明らかとなるであろう。

図面の簡単な説明
本発明は、添付の図面を参照することによって、よりよく理解され、その多くの目的、特徴および利点が当業者にとって明らかとなる。

異なる図面における同じ参照符号の使用は、類似または同一の項目を示す。
選択および非選択ワード線およびビット線と順方向バイアス動作モードにおける例示的なバイアス条件とを示す、メモリアレイの概略図である。 逆方向バイアス動作モードにおける例示的なバイアス条件を示す、図１に図示したメモリアレイの概略図である。 順方向バイアス動作モードにおける例示的な条件を含む、ワード線デコーダ回路の概略図である。 逆方向バイアス動作モードにおける例示的な条件を含む、ワード線デコーダ回路の概略図である。 順方向バイアス動作モードにおける例示的な条件を含む、ビット線デコーダ回路の概略図である。 逆方向バイアス動作モードにおける例示的な条件を含む、ビット線デコーダ回路の概略図である。 一部の他の実施形態についての逆方向バイアス動作モードにおける例示的な条件を含む、ワード線デコーダ回路の概略図である。 一部の他の実施形態についての逆方向バイアス動作モードにおける例示的な条件を含む、ビット線デコーダ回路の概略図である。 リセットプログラミングに有用な逆方向バイアス動作モードにおける例示的な条件を含む、デュアル復号化ソース選択バスを有するワード線デコーダ回路の概略図である。 リセットプログラミングに有用な逆方向バイアス動作モードにおける例示的な条件を含む、デュアルデータ依存型ソース選択バスを有するビット線デコーダ回路の概略図である。 三次元メモリアレイを含み、アレイの一方側においてグローバル行デコーダと、アレイの上部および底部において１対の列デコーダとを含む、例示的な集積回路を図示するブロック図である。 本発明の一部の実施形態に係る三次元メモリアレイのワード線層およびビット線層を表わし、２：１でインターリーブされたワード線セグメントを示し、あるブロックへのワード線セグメントの半分に対する垂直接続がブロックの左側にあり、当該ブロックへのワード線セグメントの他方の半分に対する垂直接続がブロックの右側にあり、２個の隣接ブロックからのワード線セグメントが各垂直接続を共有する上面図である。 図１２に示したアレイの一部の実施形態と一致する三次元メモリアレイの一部分を図示し、２個の隣接アレイブロックの各々においてそれぞれのワード線セグメントに垂直接続によって結合され、かつ２つ以上のワード線層の各々上にあるワード線ドライバ回路を図示する三次元図である。 各々が２個（またはそれ以上）のメモリベイを有する２つのメモリストライプを図示し、各ベイが複数のメモリアレイブロックを含み、２個のアレイブロックが同時に選択されるものとして示され、各々がそのビット線をメモリベイに関連付けられた２本のデータバスのそれぞれ一方に結合させる、メモリアレイのブロック図である。 ２個のアレイブロックが同時に選択されるものとして示された別の配置を図示し、各々がそのそれぞれのビット線をメモリベイに関連付けられた２本のデータバスのそれぞれ一方に結合させる、メモリベイのブロック図である。 ２個のアレイブロックが同時に選択されるものとして示された別の配置を図示し、各々がそのそれぞれのビット線をメモリベイに関連付けられた２本のデータバスのそれぞれ一方に結合させる、メモリベイのブロック図である。 ２個のアレイブロックが同時に選択されるものとして示された別の配置を図示し、各々がそのそれぞれのビット線をメモリベイに関連付けられた２本のデータバスのそれぞれ一方に結合させ、バスがメモリアレイブロックの同じ側に配置される、メモリベイのブロック図である。 ２個の非隣接アレイブロックが同時に選択されるものとして示された別の配置を図示し、各々がそのそれぞれのビット線をメモリベイに関連付けられた２本のデータバスのそれぞれ一方に結合させる、メモリベイのブロック図である。 ソース選択バス上の適切な条件を選択アレイブロックおよび非選択アレイブロックに与えるための例示的な階層型復号化配置を図示する、メモリベイの一部分のブロック図である。 ソース選択バス上の適切な条件を選択アレイブロックおよび非選択アレイブロックに与えるための別の例示的な階層型復号化配置を図示する、メモリベイの一部分のブロック図である。 ソース選択バス上の適切な条件を選択アレイブロックおよび非選択アレイブロックに与えるための別の例示的な階層型復号化配置を図示する、メモリベイの一部分のブロック図である。 ソース選択バス上の適切な条件を選択アレイブロックおよび非選択アレイブロックに与えるための別の例示的な階層型復号化配置を図示する、メモリベイの一部分のブロック図である。 ここに記載されるさまざまな実施形態に有用な読出センスアンプ、セットドライバおよびリセットドライバを含むデータ回路のブロック図である。 選択メモリセルを介するリセット経路とワード線およびビット線選択経路との図示を含む、例示的なリセット回路のブロック図である。

発明を実施するための形態
図１は、例示的な受動素子メモリアレイ１００の概略図である。２本のワード線１０２、１０４および２本のビット線１０６、１０８が示されている。ワード線１０２は選択ワード線（ＳＷＬ）と想定され、ワード線１０４は非選択ワード線（ＵＷＬ）と想定される。同様に、ビット線１０６は選択ビット線（ＳＢＬ）と想定され、ビット線１０８は非選択ビット線（ＵＢＬ）と想定される。４個の受動素子メモリセル１０１、１０３、１０５、１０７が示され、各々が、関連付けられたワード線と関連付けられたビット線との間に結合される。

メモリセル１０１は、選択ワード線１０２と選択ビット線１０６とに関連付けられ、「Ｓ」セル（すなわち「選択」セル）と見なされ得る。メモリセル１０３は、非選択ワード線１０４と選択ビット線１０６とに関連付けられ、「Ｆ」セル（すなわち「オフ」セル）と見なされ得る。メモリセル１０５は、選択ワード線１０２と非選択ビット線１０８とに関連付けられ、「Ｈ」セル（すなわち「半選択」セル）と見なされ得る。最後にメモリセル１０７は、非選択ワード線１０４と非選択ビット線１０８とに関連付けられ、「Ｕ」セル（すなわち「非選択」セル）と見なされ得る。

図１には、順方向バイアス動作モードについての例示的なバイアス条件も図示されている。以下に述べるように、このような順方向バイアスモードは、プログラミングモード、ブロック消去モードおよび読出モードについて使用され得る（通常は、このような異なるモードについては異なる電圧レベルまたは条件が使用される）。示されているとおり、バイアス条件は、選択アレイブロックについてのプログラミング動作モードに適切であると見なすことができ、そのように説明される。

選択ワード線１０２はＶＳＸ電圧（たとえば接地）にバイアスされ、選択ビット線１０６はＶＳＢ電圧（たとえば＋８ボルト）にバイアスされ、非選択ワード線１０４はＶＵＸ電圧（たとえば＋７．３ボルト）にバイアスされ、非選択ビット線１０８はＶＵＢ電圧（たとえば＋０．７ボルト）にバイアスされる。（選択ワード線は接地にバイアスされているため）このほぼ全電圧が選択メモリセル１０１の両端に印加されると、バスおよびアレイ線自体における明白な抵抗低下は少なくなるため、選択ビット線バイアス電圧ＶＳＢはプログラミング電圧ＶＰＰと見なすことができる。非選択ビット線バイアス電圧ＶＵＢも、好ましくは各メモリセルの順方向バイアス方向における見掛けの「しきい値電圧」に相当する値に設定され、したがって非選択ビット線１０８上に印加される電圧ＶＴとして示
される。同様に、非選択ワード線バイアス電圧ＶＵＸも、好ましくはＶＰＰ−ＶＴの値に設定される。

このようなバイアス条件下では、Ｓセル１０１はＶＰＰに等しい順方向バイアス電圧（たとえば＋８ボルト）を受け、Ｆセル１０３はＶＴに等しい順方向バイアス電圧（たとえば＋０．７ボルト）を受け、Ｈセル１０５はＶＴに等しい順方向バイアス電圧（たとえば＋０．７ボルト）を受け、Ｕセル１０７はＶＰＰ−２ＶＴに等しい逆方向バイアス電圧（たとえば−６．６ボルト）を受ける。いくつかの例示的なメモリセル技術があり、これらの条件下でバイアスされると、選択セルは抵抗値がより低く変化し、一方Ｆ、ＨおよびＵセルは抵抗はそれほど変化しない。例示的なセルについて以下で説明する。

図２を参照し、逆方向バイアス動作モードについて例示的なバイアス条件２００を示す。ここで述べるように、このような逆方向バイアスモードは、プログラミングモードまたはブロック消去モードについて使用され得る（通常は、このような異なるモードについては異なる条件が使用される）。示されているとおり、バイアス条件は、選択アレイブロックについてのプログラミングモードまたは消去動作モードのいずれかと適宜見なされ、そのようなものとして説明される。

バイアス条件ＶＳＸ、ＶＵＸ、ＶＳＢおよびＶＵＢの各々は、現在の動作モードに適切な値に再定義される。選択ワード線１０２はＶＲＲ／２であるＶＳＸ電圧（たとえば＋５ボルト）にバイアスされ、選択ビット線１０６は−ＶＲＲ／２であるＶＳＢ電圧（たとえば−５ボルト）にバイアスされる。非選択ワード線電圧ＶＵＸおよび非選択ビット線電圧ＶＵＢは、両方とも接地される。

これらのバイアス条件下では、Ｓセル１０１はＶＲＲに大きさが等しい逆方向バイアス電圧（たとえば−１０ボルト）を受け、Ｆセル１０３はＶＲＲ／２に等しい逆方向バイアス電圧（たとえば−５ボルト）を受け、Ｈセル１０５はＶＲＲ／２に等しい逆方向バイアス電圧（たとえば−５ボルト）を受ける。但しＵセル１０７は、セルの両端にバイアスを受けない。

いくつかの例示的なメモリセル技術（下記参照）があり、これらの条件下でバイアスされると、選択セルはより低い抵抗値からより高い抵抗値に変化し、一方Ｆ、ＨおよびＵセルは抵抗はそれほど変化しない。選択されていれば、セルの両端が数ボルトでバイアスされると相当な量のリーク電流に対応し得るが、非選択Ｕメモリセルはバイアスを有さず、したがってリーク電流を有さないことにも注意すべきである。以下にさらに詳細に述べるように、多くの有用なメモリアレイの実施形態は、ＨセルまたはＦセルよりも遥かに多数のＵセルを含み、このようなアレイは、アレイの非選択メモリセルにおけるリーク電流が著しく少なく、したがって他のバイアス法よりも電力損失が非常に少ない。

この逆方向モードにおいてＶＲＲ電圧を「分割」し、ＳＢＬをプログラミング電圧の２分の１に等しい負電圧にバイアスし、ＳＷＬをプログラミング電圧の２分の１に等しい正電圧にバイアスすることによって、ビット線デコーダおよびワード線デコーダの両方の電圧要件が著しく緩和される。したがって、アレイ線（たとえばワード線およびビット線）の小さいピッチと一致して、アレイ線ドライバ回路における高電圧トランジスタの占有面積が減少する。なぜなら、それらは比較的低い「分割」電圧用に設計され得るためである。

他のメモリ技術は、メモリセルピッチと同じレートで増減しないプログラミング電圧および消去電圧（ならびにこのような高電圧トランジスタに必要な領域）に関して同様の問題に直面してきた。たとえば、ＦＬＡＳＨメモリにおけるこの問題の影響は、典型的なＦ
ＬＡＳＨベースのメモリアレイの、より大きなファンアウトのために若干減少する。高電圧トランジスタについての、より大きな空間を消費する設計規則は、一部の新しい技術においては、メモリブロックサイズを増大させることによって償却することができる。しかし、ダイオードベースの受動素子メモリアレイでは、選択アレイに属する非選択メモリセルを介するリークの増大と引き換えにブロックサイズが増大する。このような非選択メモリセルを図２に示すようにバイアスすることによって、このリーク成分をほぼゼロに減少させることができ、不利な電圧損失がより少ない状態で、より大きなブロックサイズが実現される。

図３を参照し、例示的なワード線デコーダ回路を示し、（図１に示した）順方向バイアス動作モードに適切なバイアス条件の表示も含む。行デコーダ回路をページの左側に示し、２つの復号化出力１５８、１６２を示す。復号化出力１５８は選択復号化出力に対応し、復号化出力１６２は非選択復号化出力に対応する。行デコーダ１５２は、多様な周知の技術のいずれかを用いて実現され得、出力１５５、１５９などの複数の復号化出力を生成し、マルチプレクサ１５７、１６１およびインバータ１５６、１６０によって条件付きで反転される。反転バッファがＮＡＮＤゲートの後ろに組込まれ、ノード１５８上の大きな容量性負荷によってノード１５５を駆動する（すなわち、ここではマルチプレクサ１５７がノード１５５を出力１５８に向ける場合）。行デコーダ１５２は、この動作モードにおいて、電源ノード１５３に結合されたＶＰＰに等しい上側供給電圧と、電源ノード１５４に結合された接地の下側供給電圧とによって作動される。この動作モードでは、行デコーダは「アクティブハイ」デコーダであり、復号化出力ノード１５８などの選択出力が２つの有効電圧状態のうち高い方、この場合はＶＰＰに駆動されることを意味する。復号化出力ノード１６２などの非選択復号化出力は、２つの有効電圧状態のうち低い方、この場合は接地に駆動される。以下の説明は、１個のこのような復号化出力ノードのみが１度に選択される（たとえば「ハイ」）とまず想定する。

各復号化出力は、１個以上のワード線ドライバ回路に結合される。たとえば、復号化出力ノード１５８は、ＰＭＯＳトランジスタ１７１とＮＭＯＳトランジスタ１７２とを含むワード線ドライバ回路に結合される。トランジスタ１７１、１７２のそれぞれのドレイン端子は、この場合選択ワード線１０２を表わすワード線に両方とも結合される。本発明の一部の実施形態はマルチヘッドデコーダ以外のデコーダを意図しているが、図３は、同じく復号化出力ノード１５８に結合された第２のワード線ドライバ回路を図示し、この特定の復号化出力ノード１５８に関連付けられた１個以上の残りのワード線ドライバ回路を表わす。この第２のワード線ドライバ回路は、ＰＭＯＳトランジスタ１７３とＮＭＯＳトランジスタ１７４とを含み、その出力は、１本以上の半選択ワード線を表わすワード線１８１を駆動する。

これらのワード線ドライバ回路の各々におけるＮＭＯＳトランジスタのそれぞれのソース端子は、ソース選択バスＸＳＥＬのそれぞれのバス線に結合される。この動作モードでは、アドレス情報に基づいてソース選択バスが復号化され、それによって１本のこのようなバス線は、この動作モードについてワード線に適切なアクティブ状態にバイアスされ、残りのバス線は、この動作モードについてワード線に適切な非アクティブ状態にバイアスされる。一部の実施形態では、２本以上のこのようなソース選択バス線がアクティブとなり得るが、ここではバス線１６７がアクティブであり、かつ接地にバイアスされ、バス線１６８によって表わされる１本以上の残りのバス線が非アクティブであり、かつ非選択ワード線電圧ＶＵＸ（ＶＰＰ−ＶＴとして示す）に駆動されると想定する。

復号化出力ノード１５８上の電圧（ＶＰＰ）はバス線１６７、１６８の電圧よりも高いため、ＮＭＯＳトランジスタ１７２、１７４の両方がオンとなり、したがって選択ワード線１０２を接地に駆動し、半選択ワード線１８１をＶＰＰ−ＶＴに駆動する。これらの２
本の伝導経路は、白抜き矢印線によって示される。

これらのワード線ドライバ回路の各々におけるＰＭＯＳトランジスタのそれぞれのソース端子は、ノード１６４とも表記する非選択バイアス線ＵＸＬに結合される。この動作モードにおいて、ＵＸＬバイアス線は非選択ワード線電圧ＶＵＸを伝える。復号化出力ノード１５８上の電圧（ＶＰＰ）はＵＸＬバイアス線の電圧よりも高いため、ＰＭＯＳトランジスタ１７１、１７３の両方がオフとなる。

復号化出力ノード１６２は、ＰＭＯＳトランジスタ１７５とＮＭＯＳトランジスタ１７６とを含むワード線ドライバ回路に結合される。トランジスタ１７５、１７６のそれぞれのドレイン端子は、この場合非選択ワード線１０４を表わすワード線に両方とも結合される。同じく復号化出力ノード１６２に結合された第２のワード線ドライバ回路は、復号化出力ノード１６２に関連付けられた１個以上の残りのワード線ドライバ回路を表わし、ＰＭＯＳトランジスタ１７７とＮＭＯＳトランジスタ１７８とを含み、その出力が非選択ワード線１８３を駆動する。

前述のように、これらのワード線ドライバ回路の各々におけるＮＭＯＳトランジスタのそれぞれのソース端子は、ソース選択バスＸＳＥＬのそれぞれのバス線に結合される。復号化出力ノード１６２上の電圧（接地）はバス線１６７，１６８の電圧以下であるため、ＮＭＯＳトランジスタ１７６、１７８の両方がオフとなる。これらのワード線ドライバ回路の各々におけるＰＭＯＳトランジスタのそれぞれのソース端子は、非選択バイアス線ＵＸＬノード１６４に結合される。復号化出力ノード１６２上の電圧（接地）は、ＵＸＬバイアス線１６４の電圧よりも（ＰＭＯＳしきい値電圧を上回る分だけ）低いため、ＰＭＯＳトランジスタ１７５、１７７の両方がオンとなり、したがって非選択ワード線１０４，１８３をＶＵＸ（たとえばＶＰＰ−ＶＴ）に駆動する。これらの２本の伝導経路は、白抜き矢印線によって示される。

図４を参照し、（図２に示した）逆方向バイアス動作モードに適切なバイアス条件を含む、同じ例示的なワード線デコーダ回路を示す。行デコーダ回路の復号化出力１５８は依然として選択復号化出力に対応しており、復号化出力１６２は非選択復号化出力に対応する。行デコーダ１５２は、この動作モードにおいて、電源ノード１５３に結合されたＶＲＲ／２に等しい上側供給電圧と、電源ノード１５４に結合された接地の下側供給電圧とによって動作される。この動作モードでは、行デコーダは「アクティブロー」デコーダであり、アクティブ（選択）復号化出力１５８は、インバータ１５６およびマルチプレクサ１５７を用いて、２つの有効電圧状態のうち低い方、この場合はＧＮＤ（接地）に駆動される。復号化出力ノード１６２などの非選択復号化出力は、インバータ１６０およびマルチプレクサ１６１を用いて、２つの有効電圧状態のうち高い方、この場合はＶＲＲ／２に駆動される。

この動作モードにおいて、上記の例示的な実施形態については、ソース選択バスＸＳＥＬの個々のバス線すべてが、接地である同じバイアス条件に駆動され、「非選択」バス線ＵＸＬはＶＲＲ／２に等しいバイアス電圧（たとえば＋５ボルト）を伝える。この逆方向動作モードでは、バイアス線ＵＸＬは、非アクティブまたは非選択バイアス条件ではなく、実際にはワード線に適切なアクティブ条件を伝える。復号化出力ノード１５８上の電圧（ＧＮＤ）は、バイアス線ＵＸＬの電圧よりもかなり（すなわちＰＭＯＳしきい値電圧を上回る分だけ）低く、ＰＭＯＳトランジスタ１７１、１７３の両方がオンとなり、したがって選択ワード線１０２をＶＲＲ／２に駆動し、半選択ワード線（ここでは選択ワード線１８１として示す）であったものもＶＲＲ／２に駆動する。これらの２本の伝導経路は、白抜き矢印線によって示される。

この動作モードではソース選択バスＸＳＥＬは復号化されず、このような各バス線は、ワード線に適切な非アクティブ状態（たとえば接地）にバイアスされる。復号化出力ノード１５８上の電圧（接地）はバス線１６７，１６８の電圧より高くないため、ＮＭＯＳトランジスタ１７２，１７４の両方がオフとなる。

復号化出力ノード１６２は、非選択出力であり、インバータ１６０およびマルチプレクサ１６１によってＶＲＲ／２に駆動される。復号化出力ノード１６２上の電圧はバス線１６７，１６８の電圧より高いため、ＮＭＯＳトランジスタ１７６、１７８の両方がオンとなり、したがって非選択ワード線１０４，１８３を接地に駆動する。これらの２本の伝導経路は、白抜き矢印線によって示される。復号化出力ノード１６２上の電圧はＵＸＬバイアス線１６４に沿って伝えられる電圧と同じであるため、ＰＭＯＳトランジスタ１７５，１７７の両方がオフとなる。

図５を参照し、例示的なビット線デコーダ回路を示し、（図１に示した）順方向バイアス動作モードに適切なバイアス条件の表示も含む。列デコーダ回路をページの左側に示し、２つの復号化出力２０８、２１２を示す。復号化出力２０８は選択復号化出力に対応し、復号化出力２１２は非選択復号化出力に対応する。列デコーダ２０２は、多様な周知の技術のいずれかを用いて実現され得、出力２０５、２０９などの複数の復号化出力を生成し、マルチプレクサ２０７、２１１およびインバータ２０６、２１０によって条件付きで反転される。行デコーダとは異なり、ノード２０５を駆動するための反転バッファがＮＡＮＤゲートの後ろにない。なぜなら、ノード２０８上の容量性負荷が行デコーダの出力よりも非常に低いためである。列デコーダ２０２は、この動作モードにおいて、電源ノード２０３に結合されたＶＰＰに等しい上側供給電圧と、電源ノード２０４に結合された接地の下側供給電圧とによって動作される。この動作モードでは、列デコーダは「アクティブロー」デコーダである。復号化出力ノード２１２などの非選択復号化出力は、２つの有効電圧状態のうち高い方、この場合はＶＰＰに駆動される。以下の説明は、１個のこのような復号化出力ノード２０８のみが１度に選択される（たとえば「ロー」）とまず想定する。

復号化出力の各々は、１個以上のビット線ドライバ回路に結合される。たとえば、復号化出力ノード２０８は、ＰＭＯＳトランジスタ２２１とＮＭＯＳトランジスタ２２２とを含むビット線ドライバ回路に結合される。トランジスタ２２１、２２２のそれぞれのドレイン端子は、この場合選択ビット線１０６に相当するビット線に両方とも結合される。本発明の一部の実施形態はマルチヘッドデコーダ以外のデコーダを意図しているが、図５は、同じく復号化出力ノード２０８に結合された第２のビット線ドライバ回路を図示し、この特定の復号化出力ノード２０８に関連付けられた１個以上の残りのビット線ドライバ回路を表わす。この第２のビット線ドライバ回路は、ＰＭＯＳトランジスタ２２３とＮＭＯＳトランジスタ２２４とを含み、その出力は、１本以上の半選択ビット線を表わすビット線２３１を駆動する。ワード線デコーダと対照的に、このような半選択ビット線は、非アクティブ状態に維持されている選択ビット線を表わし得る。

これらのビット線ドライバ回路の各々におけるＰＭＯＳトランジスタのそれぞれのソース端子は、ソース選択バスＳＥＬＢのそれぞれのバス線に結合される。この動作モードでは、ソース選択バスＳＥＬＢはデータ依存型であり、アドレス情報に基づいてさらに復号化され得、それによって１本以上のこのようなバス線は、この動作モードのビット線に適切なアクティブ状態にバイアスされ、残りのバス線は、この動作モードのビット線に適切な非アクティブ状態にバイアスされる。一部の実施形態では、２本以上のこのようなソース選択バス線がアクティブとなり得るが、ここではバス線２１７がアクティブであって、かつＶＰＰにバイアスされるが、バス線２１８によって表わされる１本以上の残りのバス線は非アクティブ状態であり、かつ非選択ビット線電圧ＶＵＢ（ＶＴとして示す）に駆動
されると想定する。

復号化出力ノード２０８上の電圧（接地）はバス線２１７、２１８の電圧よりも低いため、ＰＭＯＳトランジスタ２２１、２２３の両方がオンとなり、したがって選択ビット線１０６をＶＰＰに駆動し、半選択ビット線２３１をＶＴに駆動する。これらの２本の伝導経路は、白抜き矢印線によって示される。

これらのビット線ドライバ回路の各々におけるＮＭＯＳトランジスタのそれぞれのソース端子は、ノード２１４とも表記する非選択バイアス線ＵＹＬに結合される。この動作モードにおいて、ＵＹＬバイアス線は非選択ビット線電圧ＶＵＢを伝える。復号化出力ノード２０８上の電圧（接地）はＵＹＬバイアス線の電圧よりも低いため、ＮＭＯＳトランジスタ２２２、２２４の両方がオフとなる。

復号化出力ノード２１２は、ＰＭＯＳトランジスタ２２５とＮＭＯＳトランジスタ２２６とを含むビット線ドライバ回路に結合される。トランジスタ２２５、２２６のそれぞれのドレイン端子は、この場合非選択ワード線１０８に相当するビット線に両方とも結合される。同じく復号化出力ノード２１２に結合された第２のビット線ドライバ回路は、復号化出力ノード２１２に関連付けられた１個以上の残りのビット線ドライバ回路を表わし、ＰＭＯＳトランジスタ２２７とＮＭＯＳトランジスタ２２８とを含み、その出力が非選択ビット線２３３を駆動する。

前述のように、これらのビット線ドライバ回路の各々におけるＰＭＯＳトランジスタのそれぞれのソース端子は、ソース選択バスＳＥＬＢのそれぞれのバス線に結合される。復号化出力ノード２１２上の電圧（ＶＰＰ）はバス線２１７、２１８の電圧以上であるため、ＰＭＯＳトランジスタ２２５、２２７の両方がオフとなる。これらのビット線ドライバ回路の各々におけるＮＭＯＳトランジスタのそれぞれのソース端子は、非選択バイアス線ＵＹＬノード２１４に結合される。復号化出力ノード２１２上の電圧はＶＰＰであるため、ＮＭＯＳトランジスタ２２６、２２８の両方がオンとなり、したがって非選択ビット線１０８，２３３をＶＵＢ（たとえばＶＴ）に駆動する。これらの２本の伝導経路は、白抜き矢印線によって示される。

図６を参照し、（図２に示した）逆方向バイアス動作モードに適切なバイアス条件を含めて、ビット線デコーダ回路を示す。列デコーダ回路の復号化出力２０８は依然として選択復号化出力に対応しており、復号化出力２１２は非選択復号化出力に対応する。列デコーダ２０２は、この動作モードにおいて、電源ノード２０３に結合されたＧＮＤに等しい上側供給電圧と、電源ノード２０４に結合された−ＶＲＲ／２である下側供給電圧とによって動作される。この動作モードでは、列デコーダは「アクティブハイ」デコーダであり、アクティブ（選択）復号化出力２０８は、インバータ２０６およびマルチプレクサ２０７によって、２つの有効電圧状態のうち高い方、この場合はＧＮＤ（接地）に駆動される。復号化出力ノード２１２などの非選択復号化出力は、インバータ２１０およびマルチプレクサ２１１によって、２つの有効電圧状態のうち低い方、この場合は−ＶＲＲ／２に駆動される。

この動作モードにおいて、上記の例示的な実施形態については、ソース選択バスＳＥＬＢの個々のバス線すべてが接地である同じバイアス条件に駆動され、「非選択」バイアス線ＵＹＬは−ＶＲＲ／２に等しいバイアス電圧（たとえば−５ボルト）を伝える。この逆方向動作モードでは、バイアス線ＵＹＬは、非アクティブまたは非選択バイアス条件ではなく、実際にはビット線に適切なアクティブ状態を伝える。復号化出力ノード２０８上の電圧（接地）は、バイアス線ＵＹＬの電圧よりもかなり（すなわちＮＭＯＳしきい値電圧を上回る分だけ）高く、ＮＭＯＳトランジスタ２２２、２２４の両方がオンとなり、した
がって選択ビット線１０６を−ＶＲＲ／２に駆動し、半選択ビット線（ここでは選択ビット線２３１として示す）であったものも−ＶＲＲ／２に駆動する。これらの２本の伝導経路は、白抜き矢印線によって示される。

この動作モードでは、ソース選択バスＳＥＬＢは（少なくとも所与のブロックにおいて）データ依存型でもなく復号化もされず、このような各バス線は、ビット線に適切な非アクティブ状態（たとえば接地）にバイアスされる。ＰＭＯＳトランジスタ２２１、２２３の両方がオフとなる。

復号化出力ノード２１２は非選択出力であり、かつ−ＶＲＲ／２に駆動される。ＰＭＯＳトランジスタ２２５、２２７の両方がオンとなり、したがって非選択ビット線１０８、２３３を接地に駆動する。これらの２本の伝導経路は、白抜き矢印線によって示される。ＮＭＯＳトランジスタ２２６、２２８の両方がオフとなる。

順方向モードでは、列デコーダがアクティブローであり、ビット線がアクティブハイであることに注意すべきである。しかし逆方向モードでは、列デコーダはその極性を反転させてアクティブハイとなり、ビット線自身も極性を反転させてアクティブローとなる。逆に、順方向モードでは、行デコーダがアクティブハイであり、ワード線がアクティブローである。しかし逆方向モードでは、行デコーダはその極性を反転させてアクティブローとなり、ワード線自身も極性を反転させてアクティブハイとなる。列デコーダ出力レベルは、順方向モード（すなわちＧＮＤからＶＰＰ）と逆方向モード（すなわち−ＶＲＲ／２からＧＮＤ）との間で平均電圧がシフトすることにも注意すべきである。

非マルチヘッドデコーダと見なすと（図３、図４、図５および図６においては、点線ではないアレイ線ドライバ回路のみ）、デコーダ回路の動作は極めて単純に説明され得る。逆方向モードでは、ワード線デコーダはその極性を反転させ、１本の選択ワード線をハイ（５Ｖまで）にし、他のすべてを接地に保つ。ビット線選択側では逆のことが生じ、１本のビット線が選択されて−５Ｖとなり、他のすべては接地される。最終結果は、選択メモリセルの両端における１０ボルトの逆方向バイアスとなり、残りのセルの両端ではゼロとなる。ワード線およびビット線ドライバ回路におけるトランジスタは、全電圧ではなく、５Ｖまたは最大電圧の半分のみに対して耐性を有していればよい。

マルチヘッドデコーダ（図３、図４、図５および図６においては、点線で描かれたアレイ線ドライバ回路を含む）を使用する意味について考慮すると、上述した回路は順方向において復号化ソース選択バスを利用し、アレイ線のグループのうち１つを選択させる（残りの半選択アレイ線は非選択バイアス条件に駆動される）ことに注意すべきである。しかし逆方向モードでは、行および列デコーダからの選択復号化出力は、各アレイ線を１本の非選択バイアス線、たとえばＵＸＬおよびＵＹＬに結合させる。逆方向モードにおいて半選択アレイ線を実現することは、１本のバイアス線では不可能である。その結果、上記の回路および技術は、逆方向モード、たとえば「ブロック消去」においてアレイ線のブロックを選択するように配置されると、非常に有用である。図４および図６に見られるように、別個に構成可能な半選択アレイ線なしに、選択ワード線のブロックと選択ビット線のブロックとが逆方向モードにおいて同時に選択される。このようなブロック動作により、半選択線の必要性が完全に回避される。復号化の示唆は、Roy E. Scheuerleinに付与された“Word Line Arrangement Having Multi-Layer Word Line Segments for Three-Dimensional Memory Array”と題された米国特許第６，８７９，５０５号に開示されているものと非常に似ている可能性があり、その開示全体をここに引用によって援用する。このようなブロック動作が構成され得るかどうか（またはどれくらい大きなブロックが構成され得るか）は、セルリセット電流の大きさと、そのようなリセット電流を同時に通すセルの数と、ワード線ドライバ回路およびビット線ドライバ回路内のＰＭＯＳトランジスタおよびＮ
ＭＯＳトランジスタが、このような電流に許容可能な電圧降下によって対応することができるかどうかとに主として基づく。

半選択アレイ線は、他の技術を用いることによって（順方向モードにおいて既に供給されたものに加えて）逆方向モードにおいて供給され得る。そのような第１の技術では、行デコーダおよび列デコーダは過電圧によって作動され得、それによって復号化出力ノードはＰＭＯＳソース電圧よりも高くなり、ＮＭＯＳソース電圧よりも低くなる。こうすることによって、選択ワード線はＮＭＯＳトランジスタを介して＋ＶＲＲ／２電圧まで駆動され、選択ビット線はＰＭＯＳトランジスタを介して−ＶＲＲ／２まで駆動され得る。これは、選択ワード線およびビット線を駆動するのに順方向モード中と同じトランジスタを利用する。

このような技術は図７および図８に示される。まず図７を参照し、過度に駆動された（ｏｖｅｒｄｒｉｖｅｎ）復号化出力を利用してアレイ線ドライバを駆動するワード線デコーダ回路を示し、そのソースは上記のバイアス条件に維持される。この行デコーダ回路では、行デコーダ１５２は８ボルトの上側供給電圧と−１ボルトの下側供給電圧とによって作動される。復号化出力ノード１５８、１６２の極性は図４に示した極性に対して反転し、アクティブハイデコーダとなり、選択出力１５８を＋８ボルトで供給し、非選択復号化出力ノード１６２を−１ボルトで供給する。ソース選択バスＸＳＥＬは復号化バスのままである。その個々のバス線のうち１本（以上）が選択され、＋５ボルトに駆動されるが、非選択バス線は接地に駆動される。ＮＭＯＳトランジスタ１７２がオンとなり、選択ワード線１０２を関連付けられたＸＳＥＬバス線電圧（＋５ボルト）に導通させる。ＮＭＯＳトランジスタ１７４もオンとなり、半選択ワード線１８１を接地に導通させる。非選択復号化出力ノード１６２が−１ボルトである状態で、ＰＭＯＳトランジスタ１７５、１７７が両方ともオンとなり、非選択ワード線１０４、１８３を接地に導通させる。この技術を利用する一部の実施形態では、条件付き出力インバータ１５６、１６０およびマルチプレクサ１５７、１６１（ここでは「点線」で示される）は使用されない。

図８を参照し、同じく過度に駆動された復号化出力を利用してアレイ線ドライバを駆動するビット線デコーダ回路を示す。この列デコーダ回路では、列デコーダ２０２は＋１ボルトの上側供給電圧と−８ボルトの下側供給電圧とによって作動される。復号化出力ノード２０８、２１２の極性は図６の極性に対して反転し、アクティブローデコーダとなり、選択出力２０８を−８ボルトで供給し、非選択復号化出力ノード２１２を＋１ボルトで供給する。個々のＳＥＬＢバス線２１７のうち１本（以上）が選択されて、−５ボルトに駆動され、非選択ＳＥＬＢバス線２１８は接地に駆動される。ＰＭＯＳトランジスタ２２１がオンとなり、選択ビット線１０６を関連付けられたＳＥＬＢバス線電圧（−５ボルト）に導通させる。ＰＭＯＳトランジスタ２２３もオンとなり、半選択ビット線２３１も接地に導通させる。非選択復号化出力ノード２１２が＋１ボルトにある状態で、ＮＭＯＳトランジスタ２２６、２２８が両方ともオンとなり、非選択ビット線１０８、２３３を接地に導通させる。この技術を利用する一部の実施形態では、条件付き出力インバータ２０６、２１０およびマルチプレクサ２０７、２１１は使用されない。

別の技術では、１本の非選択バイアス線ＵＸＬおよびＵＹＬの代わりにそれぞれの逆方向ソース選択バスを組込むことによって、逆方向モードにおいて半選択ワード線およびビット線が供給され得る。図９を参照し、デュアル復号化ソース選択バスを利用するワード線デコーダ回路を示す。ワード線ドライバ回路のＰＭＯＳトランジスタへの逆方向ソース選択バスＸＳＥＬＰが、図４に示した非選択バイアス線ＵＸＬの代わりに組込まれている。このワード線デコーダ回路の残りは上記のように動作する。

逆方向モードでは、選択復号化出力ノード１５８はアクティブローであり、接地に駆動
される。逆方向ソース選択バスＸＳＥＬＰの個々のバス線のうちの選択された１本は、ワード線の逆方向動作モードに適切なアクティブバイアス条件にバイアスされる。この場合、ＸＳＥＬＰバスの選択バス線２４３はＶＲＲ／２に駆動され、ＸＳＥＬＰバスの非選択バイアス線２４４は、ワード線についてこの動作モードに適切な非アクティブバイアス条件に駆動され、この場合は接地に駆動される。ＰＭＯＳトランジスタ１７１は、そのゲートに結合された低電圧によってオンとなり、選択ワード線１０２をＶＲＲ／２電位に駆動する。しかし、半選択ワード線ドライバ回路内のＰＭＯＳトランジスタ１７３はオフのままである。なぜなら、ゲートおよびソースが両方とも接地にあるため、ゲート上の電圧はソースに対して十分低くないためである。

ＮＭＯＳトランジスタ１７４もオフとなるため、半選択ワード線ドライバ回路内のどのトランジスタもオンとはならない。したがって、半選択ワード線は接地電位またはその付近において浮動（ｆｌｏａｔ）する。これは、この例示的な回路の場合のように、ＮＭＯＳプルダウントランジスタ１７４がＰＭＯＳプルアップトランジスタ１７３よりも大きければ生じる。大きいほうのトランジスタは、小さいほうのトランジスタよりもその基板ウェルに対するリーク量が多い。したがって、トランジスタ１７４の基板が接地に連結されているため、接地へのリーク電流は、ＰＭＯＳトランジスタ１７３から生じるＶＲＲ／２への基板リーク電流を支配し、この最終電流は半選択ワード線１８１を接地電位またはその付近に維持する傾向がある。非選択復号化出力ノード１６２に関連付けられたワード線ドライバ回路は上記のように動作し、ＮＭＯＳトランジスタ１７６、１７８がオンとなり、非選択ワード線１０４、１８３を接地に導通させる。

代替的な実施形態では、復号化出力ノード１５８、１６２の低いレベルは、−ＶＴＰに等しい（またはそれ未満の）下側電源１５４を用いて行デコーダ１５２、インバータ１５６、１６０およびマルチプレクサ１５７、１６１を動作させることによって、接地未満に（たとえば接地未満のＰＭＯＳしきい値電圧以下の電圧、すなわち−ＶＴＰに）駆動され得る。その結果、ＰＭＯＳプルアップトランジスタ１７３がオンとなり、半選択ワード線１８１を接地にアクティブに駆動する。

デュアルデータ依存型ソース選択バスを組込んだ列デコーダ回路において、同様の状況が生じる。図１０を参照し、デュアル復号化（この場合はデータ依存型）ソース選択バスを利用するビット線デコーダ回路を示す。ビット線ドライバ回路のＮＭＯＳトランジスタへの逆方向ソース選択バスＳＥＬＮが、図６に示した非選択バイアス線ＵＹＬの代わりに組込まれている。このビット線デコーダ回路の残りは上記のように動作する。

逆方向モードでは、選択復号化出力ノード２０８はアクティブハイであり、接地に駆動される。逆方向ソース選択バスＳＥＬＮの個々のバス線のうちの選択された１本は、ビット線の逆方向動作モードに適切なアクティブバイアス条件にバイアスされる。この場合、ＳＥＬＮバスの選択バス線２４７は−ＶＲＲ／２に駆動され、ＳＥＬＮバスの非選択バイアス線２４８は、この動作モードについてビット線に適切な非アクティブバイアス条件に駆動され、この場合は接地に駆動される。ＮＭＯＳトランジスタ２２２は、そのゲートに結合された高電圧によってオンとなり、選択ビット線１０６を−ＶＲＲ／２電位に駆動する。しかし、半選択ビット線ドライバ回路内のＮＭＯＳトランジスタ２２４はオフのままである。なぜなら、ゲートおよびソースが両方とも接地にあるため、ゲート上の電圧はソースに対して十分高くないためである。

ＰＭＯＳトランジスタ２２３もオフとなるため、半選択ビット線ドライバ回路内のどのトランジスタもオンとはならない。したがって、半選択ビット線は接地電位またはその付近において浮動する。これは、この例示的な回路の場合のように、ＰＭＯＳプルアップトランジスタ２２３がＮＭＯＳプルダウントランジスタ２２４よりも大きければ生じる。大
きいほうのトランジスタは、小さいほうのトランジスタよりもその基板ウェルに対するリーク量が多い。したがって、トランジスタ２２３の基板が接地に連結されているため、接地へのリーク電流は、ＮＭＯＳトランジスタ２２４から生じる−ＶＲＲ／２への基板リーク電流を支配し、この最終電流は半選択ビット線２３１を接地電位またはその付近に維持する傾向がある。非選択復号化出力ノード２１２に関連付けられたビット線ドライバ回路は上記のように動作し、ＰＭＯＳトランジスタ２２５、２２７がオンとなり、非選択ビット線１０８、２３３を接地に導通させる。

両方のデコーダ回路について、順方向モードにおける動作は、ほぼ図３および図５において示したように進行する。行デコーダの場合を考えると、順方向モードではソース選択バスが復号化され、すべての非選択ワード線が非選択バイアス線ＵＸＬに駆動される。デュアル復号化行デコーダ回路を用いた順方向モードでは、逆方向ソース選択バスは復号化されず、すべての個々のバス線がＵＸＬバス線と同じ電圧に駆動される。したがって、ワード線ドライバ回路は図３に対して変化せずに動作する。むしろ、１本のバイアス線ＵＸＬが複数の「バイアス線」によって置換され、各々が以前のＵＸＬバイアス線と同じ電圧に駆動され、それに対して各非選択ワード線が駆動される。

列デコーダの場合、順方向モードではソース選択バスＳＥＬＢが復号化され、すべての非選択ビット線が非選択バイアス線ＵＹＬに駆動される。デュアル復号化列デコーダ回路を用いた順方向モードでは、逆方向ソース選択バスが復号化されず、そのすべての個々のバス線はＵＹＬバス線と同じ電圧に駆動される。したがって、ビット線ドライバ回路は図５に対して変化せずに動作する。むしろ、１本のバイアス線ＵＹＬが複数の「バイアス線」によって置換され、各々が以前のＵＹＬバイアス線と同じ電圧に駆動され、それに対して各非選択ビット線が駆動される。

上述のデコーダ回路は、メモリセルが反転可能なレジスタおよびダイオードを含むメモリアレイを実現するのに有用である。このようなメモリセルは、セルの両端に印加される逆方向バイアスを用いてリセットすることができ、半選択ワード線およびビット線を提供することによって、個々のワード線およびビット線をリセットバイアス条件におくことが可能となり、したがってブロック全体をリセットすることなく、個々のメモリセルをリセットする能力が与えられる。

行および列デコーダは過電圧によって作動されるため、このようなデコーダ回路に対する電圧要件はより高いものの、図７および図８に示される技術は、復号化ソース選択バスが１本だけであるという利点を有する。図９および図１０に示される技術は、追加的な復号化（および／またはデータ依存型）逆方向ソース選択バスと引換えに２個のデコーダ回路を作動させる過電圧を利用しないことによって電圧要件を低下させ、２本の復号化ソース選択バスを用いたアレイ線ドライバを組み込むために増大する可能性がある面積を減少させる。ビット線選択回路は２倍のバス線を有し、配線が制限され得る。ワード線選択回路も若干大きくなってもよく、配線は制限される（すなわちワード線ドライバ回路は、６ヘッドデコーダについて６本の追加的な復号化線を含み、ＰＭＯＳ装置は先の回路よりも若干大きい）。しかし、いずれの技術も特定の実施形態について他方に対して有用であり得る。

選択ビット線に印加される電圧がＶＰＰであるプログラミング条件との関連において、順方向モードを上述した。順方向モードは、選択ビット線が読出電圧ＶＲＤに駆動され、選択ワード線が再び接地に駆動される読出モードにも適用可能である。このような読出電圧は、プログラミング電圧ＶＰＰよりも遥かに低い電圧であり得、非選択ワード線バイアス電圧ＶＵＸおよび非選択ビット線バイアス電圧ＶＵＢは、それに応じてプログラミングモードについてのそれらの値を上回って減少した。

一部のメモリセルは、順方向バイアスモードを用いて「プログラミング」され、逆方向モードを用いてブロック消去され得る。他のセルは、当初の順方向バイアスプログラミング技術を用いて（製造中などに）事前設定され得るが、その後逆方向モードを用いて「プログラミング」され、順方向モードを用いて「消去」される。プログラミング可能な技術における過去の使用法との混乱を避けるため、かつ上述したデコーダ回路での使用が意図される種々のメモリ技術を理解するためには、３つの異なる動作モード：読出、セットおよびリセットについて説明するのが有用である。読出モードでは、読出電圧ＶＲＤが選択メモリセルの両端に印加される。セットモードでは、セット電圧ＶＰＰが選択メモリセルの両端に印加される。上述した例示的な実施形態では、読出電圧ＶＲＤおよびセット電圧ＶＰＰは両方とも正電圧であり、このようなモードは順方向デコーダ動作モードを用いて実行される。リセットモードでは、リセット電圧ＶＲＲが選択メモリセルの両端に印加される。上述の例示的な実施形態では、リセット電圧ＶＲＲが逆方向バイアス電圧として印加され、逆方向デコーダ動作モードを用いて実行される。

上記のリセットモードは、分割電圧技術を用いてデコーダ回路の電圧要件を制限し、選択ビット線を負電圧に駆動する（すなわち三重ウェル半導体構造を用いる）。代替的に、リセットモードは、全体的に非負電圧で実行され得る。このような場合、リセット電圧ＶＲＲは選択ワード線に伝えられ、接地が選択ビット線に伝えられる。ＶＵＸおよびＶＵＢ電圧は、好ましくは約ＶＲＲ／２に設定される。

多くの種類のメモリセル（下記）は、リセットモードを用いてプログラミングすることができる。これらのメモリセル技術の一部では、各メモリセル内のアンチヒューズが最初に順方向に入る。次に各メモリセルの抵抗が逆バイアス方向に「調整」され、プログラミングを実行する。これは１回プログラミング可能セルの場合である。書換え可能セルについては、セルは順方向を用いて消去される。これはさまざまなサイズのブロックにおいて実行することができ、次に逆方向モードを用いてプログラミングされる。

逆方向バイアスは、選択メモリセルをリセットするのに用いられる。プログラミング電流はダイオード降伏（ｂｒｅａｋｄｏｗｎ）によって供給される。また、このようなプログラミングに関連付けられたバイアス条件は、選択ワード線および／またはビット線の電圧傾斜の制御を含めて、慎重に制御され得る。有用なプログラミング技術への追加的な洞察は、以下で参照される米国特許第６，９５２，０３０号において見出され得る。下記で参照される０２３−００４９および０２３−００５５出願に記載されているように、また下記で参照されるＭＡ−１６３−１出願により詳細に述べられているように、複数のプログラミング動作を使用してさまざまな抵抗状態をプログラミングし得る。傾斜したプログラミングパルスの使用は、下記で参照されるＳＡＮＤ−０１１１４ＵＳ０およびＳＡＮＤ−０１１１４ＵＳ１出願において記載されており、複数セルの抵抗をトリミングするための技術は、下記で参照されるＳＡＮＤ−０１１１７ＵＳ０およびＳＡＮＤ−０１１１７ＵＳ１出願に記載されている。

特にデュアル復号化ソース選択線との関連において、トリミング可能な抵抗素子を組込んだ受動素子メモリセルをプログラミングするために上述のようにリセットプログラミングを使用することは、より大きいアレイブロックサイズを可能とするための大きな柔軟性をもたらす点で特に有用である。選択アレイブロックでも、（上記のすべての記載が想定したように）リセットモードでは非選択メモリセルの両端にはバイアスがなく、したがって無駄な電力損失がない。セルを介する逆方向電流（Ｉｒｅｖ）は、ブロックサイズについては問題ではない。したがって、多くのブロックを選択して書込帯域幅を増大させ得る。また、各半選択メモリセルの両端電圧はプログラミング電圧のわずか２分の１であり、これらのセルにとっては安全である。

上記の説明では、リセットモードは、選択および半選択ワード線およびビット線について述べていることに注意すべきである。たとえば行選択との関連においては、このような半選択ワード線は、実際には所与のアドレスによって「選択されない」場合があり、このような用語は、マルチヘッドワード線ドライバ構造の人工産物である。しかし、ビット線との関連においては、このような半選択ビット線は、列アドレスに関する限りにおいて実際に選択され得るが、ビット線についてはアクティブ状態ではなく非アクティブ状態にバイアスされ得る。なぜなら、そのビット線の特定のデータはセルを「プログラミング」する必要がないため、またはビット線はプログラミングされるのを「待機中」であるためである。これは、ビット線デコーダヘッドよりも少ない数が同時にプログラミングされると生じる。しかし、プログラミング帯域幅の問題は、できるだけ多くのビット線を同時にプログラミングできるようにメモリアレイを構成することを示唆していることに注意すべきである。

三重ウェル処理によって、選択ビット線が負電圧となり、選択ワード線は正電圧となる。リセットプログラミング（すなわち逆方向モード）では、すべての非選択アレイ線（ビット線およびワード線）の基準レベルが接地され、ワード線およびビット線両方の迅速な復号化および選択が可能となる。（２個のドライバトランジスタのうち大きいほうのウェル電位へのリーク電流によって）接地にて浮動している半選択ワード線およびビット線の説明に戻ると、メモリセルの抵抗性によって、このような半選択アレイ線と非選択アレイ線との間に追加的なリーク電流が生じ、非選択バイアスレベルにアクティブに保持される。これはさらに、非選択アレイ線が非選択バイアス電位またはその付近に浮動したままになるように促す。

２次元メモリアレイが意図されるが、デコーダ配置は、複数のメモリ面を有する３次元メモリアレイに特に有用であると考えられる。一部の好ましい実施形態では、下記のように、各ワード線が２つ以上のメモリ面の各々上にワード線セグメントを含む状態にメモリアレイが構成される。

図１１は、例示的なメモリアレイ３００のブロック図である。デュアル行デコーダ３０２、３０４はアレイの行選択線を生成し、各々は、ここに説明するようにアレイ３００を横断する。この実施形態では、ワード線ドライバ回路（図示せず）はメモリアレイの下に空間的に配置され、個々のメモリアレイブロック（そのうち２個が３０６、３０８と表記される）の交互側において垂直接続（そのうち１つを３１０として示す）によってワード線に接続する。図示のメモリアレイは２個のメモリ「ストライプ」３１８、３２０を含み、さらに４個の列デコーダおよびビット線回路ブロック３１２、３１４、３１５、３１６をそれぞれアレイの上部、上側中央、下側中央、および底部に含む。以下に説明するように追加的なストライプを組込んでもよく、各ストライプは１個以上のメモリベイを含み得る。各ブロック内のビット線は２：１にインターリーブされ、列関連回路のピッチ要件を緩和する。例として、ビット線３２２は上側列回路ブロック３１２に関連付けられ（すなわち上側列回路ブロック３１２によって駆動され、かつ検知され）、ビット線３２４は底部列回路ブロック３１４に関連付けられる。

例示的な実施形態では、メモリアレイ３００は、４つのメモリ面の各々上に形成された受動素子メモリセルの３次元メモリアレイである。このようなメモリセルは、ここに説明するようにトリミング可能な抵抗素子を組込むことが好ましく、アンチヒューズも含み得る。各論理ワード線は、４つのワード線層の各々上のワード線セグメントに接続される（各々はそれぞれのメモリ面に関連付けられる）。

メモリアレイ３００の各ストライプは、より多数のブロック、たとえばブロック３０８
に分割される。ここに記載される一部の例示的な実施形態では、各メモリベイは１６個のアレイブロックを含むが、他の数のブロックも実現され得る。図示される例示的な実施形態では、各ブロックは、４つのメモリ面それぞれについて４つのビット線層の各々上に２８８本のビット線を、したがってブロックごとに合計１１５２本のビット線を含む。これらのビット線は２：１にインターリーブされ、それによってアレイブロックの上部および底部の列デコーダおよびデータＩ／Ｏ回路の各々は５７６本のビット線と相互接続する。より大きな数を含む他の数および配置のこのようなビット線およびアレイブロックも意図される。

選択メモリアレイブロックでは、これらのソース選択バス線ＸＳＥＬＮ（または逆方向ソース選択バスＸＳＥＬＰ）のうち１本が復号化され、行バイアス回路によってアクティブバイアス条件に駆動され、残りのバス線（「バイアス線」とも称する）は非アクティブ条件（すなわち非選択ワード線に適切な電圧）に駆動される。したがって、１本の選択ＲＳＥＬ線（すなわち図３の復号化出力ノード１５８に対応する行選択線）が選択メモリブロックにおいて１本のワード線をローに駆動し、選択ブロックの他のＮ−１ワード線を非選択バイアスレベルに駆動する。他の非選択メモリブロックでは、ソースおよび逆方向ソース選択バスの個々のバス線はどれもアクティブに駆動されず、したがってアクティブなＲＳＥＬ線によってワード線は選択されない。代替的に、非選択アレイブロックのソースおよび逆方向ソース選択バスは、特に順方向モードでは、浮動したままであり得る。

各行選択線は、メモリストライプ全体においてすべてのメモリブロックを横断し、ストライプのブロックの各対の「間に」配置されるそれぞれの４ヘッドワード線ドライバを駆動する（さらに２個が、各々第１のブロックおよび最後のブロックの「外側に」それぞれ配置される）。ＲＳＥＬ線は「グローバル行線」としても知られ、ここで言及される行デコーダ出力ノードにも対応し得る。例示的な回路、動作、バイアス条件、浮動条件、読出モードとプログラミングモードとを含む動作モードなどの追加的な詳細は、上記の米国特許第６，８７９，５０５号にさらに記載されており、またChristopher J.Petti他に付与された“Transistor Layout Configuration for Tight-Pitched Memory Array Lines”と題された米国特許第７，０５４，２１９号に記載されており、その開示全体をここに引用によって援用し、さらにRoy E. Scheuerlein他による“Decoding Circuit for Non-Binary Groups of Memory Line Drivers”と題された２００５年６月７日出願の米国出願番号第１１／１４６，９５２号であって２００６年１０月５日公開の米国特許出願公開第２００６−０２２１７０２号に記載されており、その開示全体をここに引用によって援用する。

グローバル行線の選択時間を高速化するには、これらのＲＳＥＬ線は、その両端において２個の階層型行選択デコーダ３０２、３０４（「グローバル行デコーダ３０２、３０４」としても知られる）によって駆動される。各々はそれぞれアレイストライプの左側および右側においてアレイの外側に配置される。階層型デコーダ構造を用いることによって、グローバル行デコーダ３０２が小型化され、したがってアレイの効率が向上する。また、逆方向復号化モードは、Kenneth K. So他による２００４年１２月３０日出願の米国出願番号第１１／０２６，４９３号であって２００６年７月６日公開の米国特許出願公開第２００６−０１４５１９３号である“Dual-Mode Decoder Circuit, Integrated Circuit Memory Array Incorporating Same, and Related Methods of Operation”にさらに記載されており、その開示全体を引用によって援用する。このような階層型デコーダの例示的な回路は、Luca G. Fasoli他による米国特許出願公開第２００６−０１４６６３９Ａ１号の“Apparatus and Method for Hierarchical Decoding of Dense Memory Arrays Using Multiple Levels of Multiple-Headed Decoders”に見出すことができ、その開示全体をここに援用によって引用する。

ここに包含される一部の構成において、例示的な４ヘッドデコーダ回路は、４本の「選択」バイアス線と１本の非選択バイアス線とを含む。このような名前の根拠は、所与のデコーダヘッドへの入力が選択される（すなわちアクティブレベルに駆動される）と、デコーダヘッドがその出力を「選択」バイアス線に結合させるためである。しかしこれは、図示のヘッドの４個すべてが、それぞれの出力を、選択される出力を反映するレベルに駆動するということを示唆するものではない。なぜなら、選択バイアス線のうち典型的に１本のみが、選択された出力に適切な条件において実際にバイアスされ、残りの３本の選択バイアス線は非選択出力に適切な条件においてバイアスされるためである。マルチヘッドデコーダのこれらの「選択」バイアス線はここでは「ソース選択バス」として説明されるが、注記しない限り同様に動作する。一部の実施形態は、１本の非選択バイアス線ではなく、「逆方向ソース選択バス」である第２のこのようなバスも含む。

逆に、マルチヘッドデコーダの入力ノードが非アクティブまたは非選択であれば、このようなヘッドすべては、それぞれの出力を、関連付けられた「非選択」バイアス線（または逆方向ソース選択バスのそれぞれのバイアス線）に駆動する。多くの有用な実施形態について、このような非選択バイアス線は、マルチヘッドデコーダのすべてのヘッドによって共有される１本のバイアス線に組合わされ得る。

このような復号化の追加的な階層型レベルと、復号化バス（たとえばＸＳＥＬＮおよびＸＳＥＬＰ）のためのバイアス回路組織と、関連する支持回路とを含む同様のまたは関連するワード線デコーダ構造および技術は、Roy E. ScheuerleinおよびMatthew P. Crowleyによる“Multi-Headed Decoder Structure Utilizing Memory Array Line Driver with Dual Purpose Driver Device”と題された米国特許第６，８５６，５７２号にさらに記載されており、その開示全体をここに引用によって援用し、Roy E. ScheuerleinおよびMatthew P. Crowleyによる“Tree Decoder Structure Particularly Well-Suited to Interfacing Array Lines Having Extremely Small Layout Pitch”と題された米国特許第６，８５９，４１０号に記載されており、その開示全体を引用によってここに援用する。

図１２は、本発明の一部の実施形態に係る３次元メモリアレイのワード線層およびビット線層を表わす上面図である。他のワード線層およびビット線層は図示されているものによって実現することができ、一部の実施形態では、同じ垂直接続を共有する。複数のビット線３３３、３３５をそれぞれ含み、かつ２：１にインターリーブされたワード線セグメントを有するメモリブロック３３２、３３４が示される。あるブロックのワード線セグメントの半分に対する垂直接続がブロックの左側にあり（たとえばワード線セグメント３３７および垂直接続３３９）、当該ブロックのワード線セグメントの他方の半分に対する垂直接続がブロックの右側にある（たとえばワード線セグメント３３６および垂直接続３４０）。また、各垂直接続は、２個の隣接ブロックの各々におけるワード線セグメントとして機能する。たとえば、垂直接続３４０はアレイブロック３３２のワード線セグメント３３６に接続し、メモリブロック３３４のワード線セグメント３３８に接続する。換言すると、各垂直接続（垂直接続３４０など）は、２個の隣接ブロックの各々におけるワード線セグメントによって共有される。しかし予期されるように、第１のアレイブロックおよび最後のアレイブロックのそれぞれの「外側」垂直接続は、第１のアレイブロックおよび最後のアレイブロックにおける唯一のワード線セグメントとして機能し得る。たとえば、ブロック３３４がメモリアレイ（またはメモリベイ）を構成する複数のブロックのうちの最後のブロックである場合、その外側垂直接続（たとえば垂直接続３４４）は、ブロック３３４内でワード線セグメント３４２としてのみ機能し得、したがって、アレイの残りに亘って２個のワード線セグメントによって共有されない。

ワード線セグメントを図示のようにインターリーブすることによって、垂直接続のピッチは、個々のワード線セグメント自身のピッチの２倍となる。多くの受動素子メモリセル
アレイについて実現可能なワード線ピッチは、垂直接続を形成するのに採用され得る多くのビア構造について実現可能なものよりも著しく小さいため、これは特に有利である。さらに、これにより、メモリアレイの下の半導体基板に実装されるワード線ドライバ回路の複雑度も低下し得る。

次に図１３を参照し、本発明の一部の実施形態に係るセグメント化されたワード線配置を有する３次元メモリアレイを表わす概略図を示す。各ワード線は、メモリアレイのうち少なくとも１つ、有利には２つ以上のワード線層上の１個以上のワード線セグメントによって構成される。たとえば、第１のワード線は、メモリアレイの１つのワード線層上に配置されたワード線セグメント３６０と、別のワード線層上に配置されたワード線セグメント３６２とによって構成される。ワード線セグメント３６０、３６２は垂直接続３５８によって接続され、第１のワード線を構成する。垂直接続３５８は、別の層に（たとえば半導体基板内に）配置されたドライバ装置１７１、１７２への伝導経路ももたらす。行デコーダ（図示せず）からの復号化出力３５２は、ワード線セグメント３６０、３６２に対してほぼ平行に横断し、ワード線セグメント３６０、３６２を、あるときには装置１７２を介して、ワード線セグメントに対してほぼ垂直に横断する復号化バイアス線１６７（たとえばソース選択バスＸＳＥＬＮ）に結合させ、他のときにはワード線セグメント３６０、３６２を、装置１７１を介して、復号化バイアス線２０３（たとえば図９に示した逆方向ソース選択バスＸＳＥＬＰ）に結合させる。

垂直接続３５９によって接続されて第２のワード線を構成し、かつワード線ドライバ回路１７５、１７６への伝導経路をもたらすワード線セグメント３６１、３６３も示されている。行デコーダからの別の復号化出力３５３は、これらのワード線セグメント３６１、３６３を、あるときには装置１７６を介して、復号化ソース選択線（すなわち「バイアス線」）１６７に結合させ、ワード線セグメント３６１、３６３を、他のときには装置１７５を介して、復号化バイアス線２０３に結合させる。この図は例示的なアレイ構造を概念的に導入しているが、図示の構造に対する変形を含み、さらに、一部の実施形態には適切であるが、すべての実施形態について必ずしもそうとは限らない詳細を含む多くの実施形態が以下で説明される。

一部の好ましい実施形態では、６ヘッドワード線ドライバが利用される。このような６ヘッドワード線ドライバ回路に関連付けられた６本のワード線は、上記の米国特許第７，０５４，２１９号に記載されているように、２個の隣接メモリブロックに共通する。換言すれば、所与の６ヘッドワード線ドライバは、２個の隣接ブロックの各々において６本のワード線を復号化し、かつ駆動する。図によって示唆されるように、これらの隣接ブロックは、関連付けられたワード線ドライバの左側と右側とにそれぞれあるものと見なされ得る。しかし、好ましい実施形態では、このようなマルチヘッドワード線ドライバはアレイブロックのほぼ下に配置され、ワード線への垂直接続のみがブロックの間に設けられる。

一部の実施形態は、ミラーリングされていないアレイ（たとえば１つのビット線層だけに関連付けられたワード線層）を有することを意図し、たとえばLuca G. Fasoli他による
“Method and Apparatus for Incorporating Block Redundancy in a Memory Array”と題された２００５年３月３１日出願の米国出願番号第１１／０９５，９０７号であって、米国特許第７，１４２，４７１号に記載されており、その開示全体をここに援用によって引用する。特に、図１５はアレイブロックの上部側および底部側の両方において、４つのビット線層、１６ヘッド列デコーダを示す。この図は、（記載では、１６本の選択ビット線の２つのグループが同じアレイブロック内に配置されているものの）１個の１６ヘッド列デコーダによって上部データバスに結合される４つのビット線層（４つのＩ／Ｏ層を示す）の各々上の４本のビット線と、１個の１６ヘッド列デコーダによって底部データバスに結合される同じ４つのビット線層の各々上の同様な４本のビット線とを示す。２つのビ
ット線層で１つのワード線層を共有して２つのメモリ面を構成するような、別のハーフミラーリングされた実施形態が意図される。

次のいくつかの図面において、リセットプログラミング（すなわち逆方向バイアスプログラミング）を利用するさまざまな実施形態を説明する。したがって、いくつかの定義は開示のこの部分のためのものである。「セット」という用語は、１個の（またはグループの）メモリセルを順方向バイアスし、各メモリセルを介してより低い抵抗を生じさせることであると見なすべきである。「消去」という用語は、メモリセルのブロックを順方向バイアスし、各メモリセルを介してより低い抵抗を生じさせることであると見なすべきである。最後に、「リセット」という用語は、メモリセルを逆方向バイアスし、各セルを介してより高い抵抗を生じさせることであると見なすべきである。（ここに記載される他の実施形態については、このような定義が当てはまらない場合がある。特に「消去」という用語は、セルの抵抗を増大させるためのメモリセルの両端の逆方向バイアス条件を指す場合もある。）
次に図１４を参照し、メモリアレイ３７０は、第１のストライプ３７１と第２のストライプ３７２とを含む。第１のストライプ３７１はＳＴＲＩＰＥ ０とも表記され、第２のストライプ３７２はＳＴＲＩＰＥ １とも表記される。ストライプ３７１は、２個のメモリベイＢＡＹ＿００およびＢＡＹ＿０１を含む。このような各メモリベイは、複数のアレイブロック（たとえば１６個のこのようなメモリアレイブロック）を含む。この例示的なメモリアレイ３７０は２個のメモリストライプを含み、各々が２個のメモリベイを有するように示されるが、他の数のストライプおよびベイも意図される。

第１のメモリベイＢＡＹ＿００は、他のメモリベイを代表する。合計１６個のメモリアレイブロックが表され、そのうち２個は３７４および３７５と表記され、各々がメモリアレイの下に配置されたセンスアンプを有する（一方、たとえば半導体基板層においては、基板層上に形成された絶縁層の上に１つ以上のメモリ面が形成され得る）。上部列デコーダ回路３８０、上部データバス３７３、および上部ビット線選択ブロック３８１は、このベイの１６個のアレイブロックに亘って及び、各アレイブロックの上部側から出るビット線に関連付けられる。底部列デコーダ回路３７９、底部データバス３７８、および底部ビット線選択ブロック３８２は、このベイの１６個のアレイブロックに亘って及び、各アレイブロックの底部側から出るビット線に関連付けられる。

上部列デコーダ回路３８０はアレイブロックの「上方に」あり、底部列デコーダ回路３７９はアレイブロックの「下方に」あるものとして説明され得ると理解されるべきである。この用語は、概略図に図示するような回路ブロックの配向を視覚的に反映する。このような配置は、（この回路が上に実装される集積回路用の水平基板を明らかに示唆しているものの）アレイブロックの「一方側」および「他方側」としても説明され得る。また、「北」および「南」という方向を示す用語は、さまざまな回路ブロックの位置関係を説明するのに好都合な用語である。

これに対し、一部の実施形態では、メモリアレイは基板の「上方に」形成してもよく、さまざまな回路ブロックはメモリアレイの「下方に」あるものとして説明される。ここで使用される限りにおいて、概ね平坦な特性を有する実際の物理的構造である基板またはメモリアレイブロックの「上方に」または「下方に」あるということは、このような基板またはメモリ面の表面の法線方向に対する。

図１４では、底部列デコーダはアレイブロックの「下方に」あるものと示され得るが、このような列デコーダは、必ずしもメモリアレイの下に（すなわち基板に近い方に）あるとは限らない。これに対し、アレイブロックの範囲内に図示されるセンスアンプブロックＳＡはアレイブロックの「下方に」または「下に」あるものとして示されるが、このよう
な物理的配置および構造的関係を伝えると想定され得る。説明およびさまざまな図面との関連にて、「上方に」および「下方に」の使用法は明確でなければならない。

一部の例示的な実施形態では、ビット線デコーダは１６ヘッドデコーダであり、選択メモリアレイブロックの上部側の１６本のビット線を同時に選択する。この「選択」は列復号化に関するものであり、必ずしも１６本のビット線すべてが実際に同時にプログラミングされるとは示唆していない。１６本の選択ビット線は、４つのビット線層の各々において、上部（または他のデコーダでは底部）においてアレイから出る４本の隣接するビット線として配置されることが好ましい。

上部データバス３７３の１６本のＩ／Ｏ線は、１６個のブロックすべてに亘って水平方向に横断する。このようなバスは上述のＳＥＬＢバスに対応する。このデータバス３７３の個々のバス線の各々は、図示の１６個のブロック間で分散される１６個のセンスアンプ回路のそれぞれ１個に結合される。１６本のデータバス線の各々は、関連付けられたバイアス回路（すなわちリセット回路）にも結合され得、特定の動作モード中に使用して、１６本の「選択」ビット線のそれぞれのビット線を適切にバイアスし得る。

たとえば、リセットプログラミング動作モードについて、このようなリセット回路は、１６本のビット線の各々に対するデータビットに従って、かつ同時にプログラミングすることができるビット線の数にも従って、１６本の「選択」ビット線内でプログラミングされるビット線とプログラミングされないビット線とを適切にバイアスする（もちろん、特定のビット線に結合されたプログラミングされるセルを意味する）。選択ビット線がデータバス３７３（すなわち上記のＳＥＬＢバス）によってそれぞれのセンスアンプに結合される読出動作モード中には、これらのバイアス回路はディスエーブルとなり、高出力インピーダンスを示し得る。

底部データバス３７８の１６本のＩ／Ｏ線は、１６個のブロックすべてに亘って水平方向に横断する。このようなバスは上記の別のＳＥＬＢバスに対応するが、ここではアレイの底部から出るビット線（ビット線は２：１にインターリ−ブされている）に関する。上記のとおり、このデータバス３７８の個々のバス線の各々は、図示の１６個のブロック間で分散される１６個のセンスアンプ回路のそれぞれ１個に結合される。１６個のブロックの各グループ（すなわちベイ）には、３２本の選択ビット線に接続する３２個のセンスアンプが存在する。読出モードでは、ここに説明されるように、すべての選択ビット線が１６個のブロックのうちの１個に収まるように配置され得る、または別の方法で配置され得る。センスアンプは、メモリアレイブロックの下に好都合に実装され得るが、データバス線３７３、３７８、１６ヘッド列選択デコーダ（すなわちビット線選択ブロック３８１、３８２）および列デコーダ３７９、３８０の小部分は、アレイブロックの外側に実装されることが好ましい。有用な列デコーダ配置の追加的な詳細は、上記の米国出願番号第１１／０９５，９０７号（米国特許第７，１４２，４７１号）、および上記の米国特許出願公開第２００６−０１４６６３９Ａ１号に見出され得る。

プログラミングモードでは、合計プログラミング電流の大きさが、同時にプログラミングされるメモリセルの数を制限し得る。また、１本の選択ビット線またはワード線に沿って流れるプログラミング電流の大きさも、確実に同時にプログラミングされ得るメモリセルの数を制限し得る。図示の例示的なアーキテクチャでは、両方の列デコーダが同じアレイブロックのビット線を選択した場合、１個のアレイブロックとともに選択される合計ビット線は３２本となる。各デコーダが４つのビット線層の各々から４本のビット線（すなわち各それぞれのメモリ面から４本のビット線）を選択すると想定すると、各メモリ面上の選択ワード線セグメントは、合計８個の選択メモリセルへのプログラミング電流に対応しなければならない（個々のワード線セグメントを層ごとに示す図１３参照）。これらの
選択メモリセルのうち４個は北に出るビット線に関連付けられ、他の４個の選択メモリセルは南に出るビット線に関連付けられる。３２個の選択メモリセルすべてが同じワード線ドライバ回路によって駆動されるが、選択メモリセルの各々は、それ自身のビット線ドライバ回路によって駆動される。

上で示唆したように、３２個のセルへの合計プログラミング電流を集積回路によって供給することができたとしても、８個の選択メモリセルへのプログラミング電流によって、各層上の選択ワード線セグメントに沿って許容できない電圧降下が生じ得る。また、選択ワード線ドライバ回路は、許容可能な電圧降下によってこのような電流を駆動することができない場合がある。

リセットプログラミングモードにおいては、各選択受動素子セルに逆方向バイアスが印加され、それによって、変更可能な抵抗材料が高抵抗状態にリセットされ、ユーザデータをプログラミングする。ブロック中の１本以上のビット線が同時プログラミングに選択され得、ビットのうちの何本かがより高い抵抗状態にリセットされるにつれて、選択ビット線から選択ワード線に流れる電流が著しく減少し、低下するワード線ＩＲ降下によって残りのビットの電圧が若干高くなる。その結果、より簡単にプログラミングされるビットが最初に状態を変え、より「強固な」ビットの電圧が若干高くなり、このようなビットをプログラミングするのを助けることができる。

しかし、３２個の選択メモリセルすべてを同じアレイブロックに存在させることは、上記の理由のいずれかにより許容可能ではない場合もある。したがって、２本のデータバスのうちそれぞれ一本を各々が用いる２個の異なるアレイブロックがプログラミングに選択され得る。図において、リセットプログラミングに関する選択を表わすために、アレイブロック３７４がクロスハッチングされている。ブロック３７４への上部列デコーダ３８０の出力の１つがアクティブであり、したがって１６本の選択ビット線を上部データバス３７３に結合させる（アレイブロック３７４からデータバス３７３への矢印によって示される）。また、リセットプログラミングに関する選択を表わすために、アレイブロック３７５がクロスハッチングされている。ブロック３７５への底部列デコーダ３７９の出力の１つもアクティブであり、したがって１６本の選択ビット線を底部データバス３７８に結合させる（アレイブロック３７５からデータバス３７８への矢印によって示される）。

１本の行３７７は、メモリアレイ（図示せず）のいずれかの側のグローバル行デコーダによって選択され、ストライプ３７１全体に亘ってグローバル行選択線を駆動する。このようなグローバル行選択線は、図９に示した行デコーダ回路の復号化出力１５８に対応する。マルチヘッドワード線ドライバ回路は、（ソース選択バスおよび逆方向ソース選択バス上の適切なバイアス条件によって）イネーブルとなり、ブロック３７４の選択ワード線３７６とブロック３７５の選択ワード線とを駆動する。この例示的な実施形態のワード線は共有されているため、このような１個の選択ワード線ドライバ回路は、両方のブロック３７４、３７５においてワード線を駆動する。全プログラミング電流は、依然としてこの１個の選択ワード線ドライバ回路を介して供給されているが、各ワード線セグメントはここでは４個の選択メモリセルのみに対応しているため、各選択ワード線セグメントに沿った電流は半減する。ブロック３７４および３７５における次に高いまたは低いワード線は、２個の別個のワード線ドライバ装置によって駆動され、ワード線ドライバ装置のいずれかにおけるピーク電流は約半分となることに注意されたい。データのページを、奇数または偶数ワード線に対応する一層複雑なブロック配置に設けるように選択することによって、共有ワード線ドライバを完全に回避することができる。たとえば、偶数ワード線は所与のアレイブロックの左側から駆動され、奇数ワード線は所与のアレイブロックの右側から駆動されると想定する。偶数ワード線が所与のアレイブロックにおいて選択されると、その左側のブロックが同時に選択され得る。奇数ワード線が所与のアレイブロックにおいて
選択されると、その右側のブロックが同時に選択され得る。このような場合、非選択アレイブロックにおいては選択ワード線は出現しない。代替的な実施形態では、書込まれるデータのページは、共有ワード線ドライバを回避するように配置され得る。

上記のデュアルデータバスの例では、各メモリブロックは両方のデータバス３７３、３７８に関連付けられる。異なるメモリサイクルでは、アレイブロック３７４に関連付けられた他のビット線が底部データバス３７８に結合され、アレイブロック３７５に関連付けられた他のビット線が上部データバス３７３に結合される。この実施形態および他の実施形態では、性能を最適化するため、所与のベイにおいて読出に選択されるブロックは、リセットに選択されるブロックとは異なる。読出には１度に１個のブロックが選択されるが、リセットには２個のブロックが選択される。上述のリセットアクセスとは異なり、読出には２本のデータバスが両方ともアクティブであるが、１個のブロックにアクセスする。

同様の利点をもたらす多様な他のデュアルデータバス配置がある。図１５は、奇数メモリブロックが第１のデータバスのみに関連付けられ、偶数メモリブロックは、第２のデータバスのみに関連付けられるメモリベイ４００を示す。奇数アレイブロック４０６は、第１のデータバス４０２に関連付けられ、ビット線選択ブロック４０８によって表される偶数アレイブロック４０７は、第２のデータバス４０４に関連付けられる。２個のメモリアレイブロック（たとえばアレイブロック４０６、４０７）が同時に選択され、各々はその選択ビット線をデータバスの一方に結合させる（それぞれ太字の矢印４１０、４１２によって表わされる）。

図１６は、各メモリブロックが第１のデータバス４２２および第２のデータバス４２４の両方に関連付けられるメモリベイ４２０を示す。図示の１つのメモリサイクルでは、第１のアレイブロック４２６が選択され、その選択ビット線を第１のデータバス４２２に結合させる（太字の矢印４３０）一方、第２のアレイブロック４２７が同時に選択され、その選択ビット線を第２のデータバス４２４に結合させる（太字の矢印４３２）。別のメモリサイクルでは第１のアレイブロック４２６が選択され、その選択ビット線を第２のデータバス４２４に結合させる一方、第２のアレイブロック４２７が同時に選択され、その選択ビット線を第１のデータバス４２２に結合させる。

図１７は、両方ともアレイブロックの同じ側に配置された第１のデータバス４４２および第２のデータバス４４４の両方に、各メモリブロックが関連付けられるメモリベイ４４０を示す。第１のアレイブロック４４６は、第１のビット線選択ブロック４４９によって第１のデータバス４４２に関連付けられ、第２のビット線選択ブロック４４８によって第２のデータバス４４４にも関連付けられる。図示の例示的なメモリサイクルでは、２個のメモリアレイブロック（たとえばアレイブロック４４７、４４６）が同時に選択され、各々はその選択ビット線を第１のデータバス４４２および第２のデータバス４４４に結合させる（それぞれ太字の矢印４５０、４５４によって表わされる）。

図１８を参照し、上で示したメモリベイＢＡＹ＿００と同様のメモリベイ４６０を図示する。但し、本実施形態では、２個の同時選択アレイブロック４６２、４６４は隣接していない。図示の１つのメモリサイクルでは、アレイブロック４６２が選択され、その選択ビット線を上側データバス４６６に結合させる（すなわち太字の矢印）一方、アレイブロック４６４が同時に選択され、その選択ビット線を下側データバス４６８に結合させる。この機構は、隣接するメモリアレイブロック間でワード線が共有されていない場合は特に有用であるが、このようなワード線が共有されていない場合でも使用することができる。このような場合、選択ブロックにおける選択ワード線は、隣接するメモリブロックにも張り出す。

これらの図示した実施形態の各々において、２個以上のブロックがリセットプログラミングに選択される。選択アレイブロック（すなわち選択「サブアレイ」）における受動素子セルに逆方向バイアスが印加され、それによって、変更可能な抵抗材料が高抵抗状態にリセットされ、ユーザデータをアレイにおいてプログラミングする。これは、少なくともいくつかの理由によって高い帯域幅で実現され得る。まず、２個以上のブロックをプログラミングに選択することにより、所与のワード線セグメントによって、またはさらに所与のワード線ドライバ回路によって課される制約を超えて、同時にプログラミングされるメモリセル数を増加させることができる。データバスがそのような各ブロックに到達する限り、３個以上の選択アレイブロックを選択することができる。また、プログラミングの方向は、より多数のセルをプログラミングできるようにするのを補助する。換言すれば、プログラミングされたビットの一部がより高抵抗状態にリセットされると、ビット線からワード線に流れる電流の大きさが著しく低下し、減少するワード線ＩＲ降下によって残りのビットの電圧は若干高くなる。所与の最大プログラミング電流については、高抵抗から低抵抗よりも、低抵抗から高抵抗への方が、より多くのビットを確実にプログラミングすることが可能と考えられる。同じく高帯域幅プログラミングに寄与するのは、多数の非選択ワード線およびビット線のすべてにおけるバイアス条件である。これらはすべて接地に維持されているため、アレイブロックが選択および選択解除されるにつれて非選択アレイ線をバイアスアップするのに関連付けられる大きな遅延はなく、このようなアレイブロックをバイアスアップおよびバイアスダウンするのに対応しなければならない大きな電流過渡電流もない。このリセットプログラミング配置では、選択メモリブロックの非選択ワード線およびビット線でさえも接地にバイアスされる（すなわち、一部の例示的なデコーダ構造を用いる場合は浮動したままである）。

例示的な実施形態では、各ベイが、それ自身の読出書込回路の組と読出／書込回路をビット線選択回路に接続する少なくとも１本のデータバスとを有するように、メモリチップが組織され得る。このバスはベイの幅に亘って延在する、または換言すればブロックのグループに「及ぶ」。データバスが２本存在するように、ブロックの上部側には列デコーダが存在し、ブロックの底部側には第２の列デコーダが存在し得る。一部の実施形態では、各それぞれのデータバスに関連付けられた２組の読出書込回路が存在し得る。データの特定のページは、最も高い帯域幅についてはすべてのベイに広がることが好ましい。これは、図１４に示した例示的な実施形態において、各メモリベイ内の１対の選択アレイブロックによって図示される。

選択ビットは、好ましくはあるベイの２個のブロックの上に設けられる。一方のブロックは、列デコーダの一方によって選択され、かつデータバスの一方に関連付けられたビット線を有し、第２のブロックは、ベイごとに帯域幅が２倍になるように他方の列デコーダおよびデータバスによって選択されるが、いずれのワード線セグメントに流れる電流も変化しない。また、選択された列位置における１本または多数のビット線がリセットプログラミングに同時に選択される。同時にプログラミングされる数は、１ブロック中の選択ビット線から共通ワード線に流れる電流によって制限され得る。しかし、ビットの一部がより高い抵抗状態にリセットするにつれて、「既にリセットされた」セルを介する電流が減少し、共通のワード線セグメントに沿ったＩＲ降下が減少し、残りのビットがより多くの電圧を得てそれらのリセットを促す方法においては、上記の制限は緩和される。

各選択ブロックの選択ワード線は、好ましくはすべて同じ行にあり、なぜなら復号化の影響が緩和されるグローバル行デコーダ回路は、これに対応するための変更を必要としないためである。特にワード線が隣接ブロック間で共有されている場合は、同時に選択されるブロックは隣接していることが好ましい。２個の隣接ブロック間で共有されるいずれかの選択ワード線について、これらの２個の隣接アレイブロックが同時選択アレイブロックとなるように構成され得るように、復号化が取り決められ得る。たとえば、第１のブロッ
クと第２のブロックとの間に配置された所与のワード線ドライバは、両方とも選択されている第１のブロックおよび第２のブロックの共有ワード線を駆動する。次のワード線（アレイブロックの左側および右側から２：１にインターリーブされているものとする）は、同じく選択アレイブロックであり得る第２のアレイブロックと第３のアレイブロックとの間のアレイ線ドライバから駆動される。これにより、隣接する非選択アレイブロックに張り出す選択ワード線に対処することが回避される。

リセットプログラミングを用いる場合、各メモリセルは、「セット」動作モードによって低抵抗状態に戻され、順方向バイアスを一度に１ビット、または１ページのデータにおける多数ビット、または消去ブロックに印加することで新たなデータを書換える、またはビットのグループを消去するのに使用され得る。高性能消去は、１ブロックにおいて複数のビット線および／または複数のワード線を選択し、セルを低抵抗に設定することによって行われ得る。ビット線ドライバ経路における電流制限回路は、共通ワード線に流れる合計電流を制限する。選択されるメモリセル技術と、セット電流およびリセット電流の相対的な大きさと、Ｕセルリーク電流の大きさとに依存して、リセット（すなわちプログラミング）の場合よりも少ないブロックがセットまたは消去動作に選択され得る。

抵抗材料の１つの選択肢は、ダイオードを構成するポリシリコン材料である。アンチヒューズ（「ＡＦ」）はポリシリコンダイオードと直列にすることができ、アンチヒューズは、製造中の初期化ステップにおけるプログラミングイベントの前に投入される。アンチヒューズは、セット時にセルが通す最大電流を制限するように機能する。

上述のように、メモリアレイは好ましくは（図１２および図１３に図示されるような）セグメント化されたワード線アーキテクチャを含み、好ましくは３次元アレイを含む。一部の実施形態では、所与のワード線層上のワード線は、１つのビット線層上のビット線に関連付けられるが、一部の実施形態では所与のワード線層上のワード線は、いわゆる「ハーフミラーリングされた」配置における２つのビット線層（すなわち２つのメモリ面を規定する１つのワード線層および２つのビット線層）の間で共有される。このようなメモリアレイ構造は、上記の米国特許第６，８７９，５０５号にさらに記載されている。

上記のさまざまなデコーダ回路の記載は、１個のアレイブロックを説明することに主として焦点を当てた。各デコーダについては、ソース選択バスと、一部の実施形態では反転ソース選択バスとの関連において説明した。ワード線デコーダ階層は、比較的真直ぐであると見なされ得る。ソース選択バスおよび非選択バイアス線、または代替的に逆方向ソース選択バスは、アドレス情報に基づいて復号化され、どのアレイブロックがアクティブであるかに従って駆動される。同様の行デコーダ回路が、すでにここにおいて参照されている。非選択アレイブロックに関連付けられたワード線へのそれぞれのソース選択バスおよび／または非選択バイアス線は浮動したままであり得る。

列デコーダ配置については、階層型バス配置を採用して、読出／書込データの効率的な経路指定と、選択アレイブロックおよび非選択アレイブロック内でのビット線の効率的なバイアスとが行われ得る。有用な階層型バス配置は、図９および図１０に図示したデュアルソース選択バスデコーダとの関連において説明されるが、これらは他のデコーダ実施形態に適合し得る。

順方向動作（読出およびセット）において、例示的な階層型バス配置は、選択アレイブロックへのＳＥＬＮバス上に適切なバイアスを供給し、非選択アレイブロックへのＳＥＬＮバスを浮動させたままにする。これは、選択アレイブロックに隣接するアレイブロックにおける望ましくない電力損失を減少させるのに有益である。選択アレイブロックにおける非選択ワード線は、かなり高い電圧ＶＵＸ（たとえばＶＰＰ−ＶＴ）にバイアスされ、
共有ワード線アーキテクチャによって、これらの非選択ワード線は隣接する非選択アレイブロックにも延在する（すなわち、非選択アレイブロック内のワード線の半分は、選択アレイブロックによって共有される）。隣接アレイブロックにおける非選択ビット線は、非選択ビット線電圧ＶＵＢ（たとえばＶＴ）にバイアスされることが好ましい。これは、非選択メモリセルを介するリーク電流による電力を消費する。隣接する非選択アレイブロックにおけるワード線の他方の半分は浮動しており、したがってＶＵＢ電圧までリークし、非選択セルの半分についてはリーク電力が最小化される。

例示的な階層型バス配置は、リセット動作モードにおいて、多数のブロックに及び、アレイブロックの下に配置されるリセットデータドライバに到達する長いＳＥＬＮ経路ももたらす。

４つの例示的な階層型バス配置を次の４つの図に示す。図１９を参照し、バス配置５００が図示され、３個のメモリアレイブロック５０２、５０４、５０６を含み、あるベイ中の全アレイブロックを表わす。３個のアレイブロックのみが示されているが、いずれかの数のアレイブロックに拡張できるため、当該配置の増分性は明らかである。各それぞれのアレイブロックへのそれぞれのＳＥＬＮバスセグメントが示される。ここで用いられる限りにおいて、バスセグメントは、他のこのようなバスよりも単に短いバスであり、他の実施形態（下記）では、複数のバスセグメントが互いに結合され、１本のより長いバスを構成し得る。

セットモードでは、結合回路５０８によって、選択アレイブロックへのＳＥＬＮバスセグメントが、メモリベイ全体に及ぶより長いＧＳＥＬＮバスに結合される。この結合回路５０８はトランジスタ１６個と簡単なものであり得、各々はそれぞれのＳＥＬＮバス線をそれぞれのＧＳＥＬＮバス線に結合させる。この結合回路５０８は、セットモードまたはリセットモード（下記）にあるとき選択アレイブロックについてアクティブである制御信号ＥＮ＿ＧＳＥＬＮによってイネーブルとなる。セットモード中、このＧＳＥＬＮバスは非選択ビット線電圧ＶＵＢに結合される（すなわち、ＧＳＥＬＮバスの各バス線がこの電圧に結合される）。非選択アレイブロックへのそれぞれのＥＮ＿ＧＳＥＬＮ制御信号は非アクティブであり、それぞれの結合回路５０８はオフとなり、したがって所望のとおり、それぞれのＳＥＬＮバスセグメントは浮動したままである。

リセットモードでは、すべてのアレイブロックへのそれぞれのＥＮ＿ＧＳＥＬＮ制御信号がアクティブであり、それぞれの結合回路５０８がオンとなり、それぞれのＳＥＬＮバスセグメントをＧＳＥＬＮバスに結合させる。これにより、どれが選択されているかに関わらず、すべてのアレイブロックに書込データが供給される。ＳＥＬＢバスはＶＵＸ電圧（たとえば接地）に駆動され、非選択ビット線バイアス条件がリセットプログラミングに与えられる。

これは、追加的な１６本のグローバル線（ＧＳＥＬＮ）およびアレイブロックごとに１６個の予備のトランジスタ（結合回路５０８）のみを必要とする比較的簡単な回路配置である。（少なくとも下記の他の実施形態に関する）欠点は、ＳＥＬＢバスおよびＳＥＬＮバスの両方における比較的高いキャパシタンスを含む。ＳＥＬＢバス上のキャパシタンスは常時存在するが、読出サイクル中だけは不利益であるのに対し、すべてのＳＥＬＮバスセグメントがグローバルバスＧＳＥＬＮに結合されるリセットモード中は、ＳＥＬＮバス上の高いキャパシタンスが存在し、この期間中は、組合されたバスがリセットデータ情報を伝える。

一部の他の実施形態では、リセット電圧ＶＲＲを−ＶＲＲ／２および＋ＶＲＲ／２に分割するのではなく、全体的に非負電圧によってリセットモードが構成され得る。このよう
な場合、非選択ワード線およびビット線は中間点にバイアスされ、ここではＶＲＲ／２である。したがって、リセットモードから出るとき、放電時の過剰な電流サージを回避するためこれらの線の放電速度を制御するように注意を払わなければならない。

図２０を参照し、それぞれのＳＥＬＮバスセグメントが互いに結合され、メモリベイ全体に及ぶ１本のより長いバスを構成する別の実施形態を図示する。セットモードでは、選択アレイブロックへのＳＥＬＮバスセグメントは、結合回路５３２によってメモリベイ全体に及ぶ１本のバイアス線ＶＵＢに結合される。この結合回路５３２は、トランジスタ１６個と簡単なものであり得、各々がそれぞれのＳＥＬＮバス線をＶＵＢバイアス線（図示のように、適切なバイアス回路に結合される）に結合させる。この結合回路５３２は制御信号ＢＬＡＴＶＵＢによってイネーブルとなり、セットモードにあるときは選択アレイブロックについてアクティブである。非選択アレイブロックについては、それぞれのＢＬＡＴＶＵＢ制御信号は非アクティブであり、それぞれの結合回路５３２はオフとなり、したがってそれぞれのＳＥＬＮバスセグメントは、所望のとおり浮動したままである。

リセットモードでは、ＳＥＬＢバスがＶＵＸ電圧（たとえば接地）に駆動され、リセットプログラミングに非選択ビット線バイアス条件を与える。また、それぞれのＳＥＬＮバスセグメントは結合回路５３３によって互いに結合され、メモリベイ全体に及ぶ１本のバスを構成し、リセット回路に結合され、組合されたバスにリセットデータ情報を供給する。ＳＥＬＮバスセグメントのうち１本は、バス５３６によってリセット回路に結合され得る。一部の実施形態では、結合回路５３５を利用して、リセットモードにおいてリセットブロックへの接続を行い得る。

これは、１本の追加的なバイアス線（ＶＵＢ）およびアレイブロックごとに３２個の予備のトランジスタ（結合回路５３２、５３３）のみを必要とする比較的簡単な回路配置である。先の実施形態と同様に、ＳＥＬＢバスおよびＳＥＬＮバスの両方には比較的高いキャパシタンスが依然として存在する。

図２１を参照し、先の両方の実施形態の特徴を組込んだバス配置５５０が図示される。セットモードでは、選択アレイブロックへのＳＥＬＮバスセグメントは、結合回路５５４によってメモリベイ全体に及ぶＶＵＢバイアス線に結合され、制御信号ＢＬＡＴＶＵＢによってイネーブルとなる。非選択アレイブロックへのそれぞれのＢＬＡＴＶＵＢ制御信号は非アクティブであり、それぞれの結合回路５５４はオフとなり、したがって（セットモードではＥＮ＿ＧＳＥＬＮ信号も非アクティブであるため）所望のとおり、それぞれのＳＥＬＮバスセグメントは浮動したままである。

リセットモードでは、選択アレイブロックへのそれぞれのＥＮ＿ＧＳＥＬＮ制御信号がアクティブであり、それぞれの結合回路５５２がオンとなり、それぞれのＳＥＬＮバスセグメントをＧＳＥＬＮバスに結合させる。非選択アレイブロックへのＥＮ＿ＧＳＥＬＮ制御信号は非アクティブであり、それぞれの結合回路５５２がオフとなり、それぞれのＳＥＬＮバスセグメントは浮動したままである。この構成は、選択アレイブロックにのみ書込データを供給し、合計キャパシタンスを著しく低下させる。ＳＥＬＢバスはＶＵＸ電圧（たとえば接地）に駆動され、リセットプログラミングに非選択ビット線バイアス条件を与える。

この回路配置は、１７本の追加的な線（ＶＵＢバスおよびＧＳＥＬＮバス）およびアレイブロックごとに３２個の予備のトランジスタ（結合回路５５２、５５４）を必要とする。先の実施形態とは異なり、非選択アレイブロックへのそれぞれのＳＥＬＮバスセグメントはＧＳＥＬＮバスに結合されていないため、この配置はＳＥＬＮバス上に著しく低下したキャパシタンスをもたらす。ＳＥＬＢバス上にはかなり高いキャパシタンスが残存する
。

図２２は、さらに別の階層型バス配置を示し、ここではメモリベイに及ぶ１本のグローバル選択バスＧＳＥＬのみを利用し、ＳＥＬＢバスを各アレイブロックへのそれぞれのＳＥＬＢバスセグメントに分割する。選択アレイブロックについては、それぞれのＳＥＬＢバスまたはそれぞれのＳＥＬＮバスセグメントのいずれかがこのＧＳＥＬバスに結合される。セットモード中は、選択ブロックＳＥＬＢバスセグメントがＧＳＥＬバスに結合され、選択ブロックＳＥＬＮバスセグメントがＶＤＳＥＬバイアス線（セット中は、表示のように、適切なバイアス回路によって生成された非選択ビット線バイアス条件ＶＵＢを伝える）に結合される。非選択ブロックＳＥＬＮバスは浮動したままである。

リセットモード中は、選択ブロックＳＥＬＮバスセグメントがＧＳＥＬバスに結合され、選択ブロックＳＥＬＢバスセグメントがＶＤＳＥＬバイアス線（リセット中は、非選択ワード線バイアス条件ＶＵＸを伝える）に結合される。非選択ブロックＳＥＬＮバスは再び浮動したままである。

この配置は記載した中では最も複雑であり、１７本のグローバル線（すなわちメモリベイに及ぶ）およびアレイブロックごとに６４個の余分なトランジスタを必要とし、一部の実施形態ではより大きなレイアウト領域を必要とし得る。しかし、ＳＥＬＢバスおよびＳＥＬＮバス上に低いキャパシタンスも供給し、したがって性能をより向上させることができ、まさしくモジュラーブロック設計をもたらす。さらに、ＳＥＬＢバスおよびＳＥＬＮバス上のキャパシタンスを著しく増大させることなく、より大きなメモリベイが実現され得る。

別の実施形態では、列デコーダ回路を修正して、ビット線ドライバ回路のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタに別個の列復号化出力を与え、ビット線セレクタを高インピーダンス状態にすることができる。しかしこの配置は、ビット線セレクタおよび列デコーダ自体の領域を著しく増大させる。

図２３を参照し、セットモード、リセットモードおよび読出モードについて別個のブロックを含むデータ回路を図示する。逆方向バイアスモード（すなわちリセットモード）では、選択ビット線はそれぞれのＳＥＬＮバス線（すなわち逆方向ソース選択バス）に結合される。ここで、ＳＥＬＮバス６１７（採用され得る４つの階層型バス配置のいずれかのためのＳＥＬＮバスへの経路を表わす）に結合されたリセットドライバ６１５が見出される。本質的に、これは選択アレイブロックへのＳＥＬＮバスセグメントに最終的に結合される経路を表わす。書込まれるデータ情報はＩ／Ｏロジック６０１に受取られ、バス６０２に沿って書込ラッチブロック６０４に伝えられ、バス６０７に沿って制御ロジック６０８に伝えられ、その後、制御線６１２によってリセットドライバ６１５を制御する。

順方向モードでは、選択ビット線はそれぞれのＳＥＬＢバス線に結合される。セットモードおよび読出モードの両方は順方向バイアスモードを利用するので、セットドライバ６１４および読出センスアンプ６１３の両方がＳＥＬＢバス６１６（上記の４つの階層型バス配置のいずれかまたは採用され得るいずれかの他の配置についてのＳＥＬＢバスへの経路を表わす）に結合される。検知されたデータはバス６０９によって読出ラッチ６０５に送られ、バス６０３によってＩ／Ｏロジック６０１に伝えられる。さまざまなバス６０６、６１０および６１１は、スマート書込（ｓｍａｒｔ ｗｒｉｔｅ）と称されることもあるプログラミング制御ループを供給し、ビットが上手く入れられるまたはセットされると、プログラミング電流を遮断することができる。バスは、たとえば、次のプログラミング動作中に保存されるべきいずれかの先にプログラミングされた状態（たとえばＬＳＢデータビット）を決定する機能を書込の前に読出に与える。このような機能は、下記の０２３
−００４９および０２３−００５５出願にさらに記載されている。

簡略化された例示的なリセットドライバ６１５を図２４に図示し、選択メモリセル６３８へのワード線およびビット線選択経路をともに表わす。ワード線選択経路６３９は、ワード線ドライバ回路（すなわちデコーダヘッド）を介し、かつ復号化ソース選択バスＸＳＥＬＮを生成するための回路に至る経路を表わす。ビット線選択経路６３６は、ビット線ドライバ回路を介し、かつさまざまな階層型バス配置の実施形態において記載したようないずれかのバス結合回路を介し、個々のＳＥＬＮバス線６３５に至る経路を表わす。好ましいリセット方法および関連付けられるリセットドライバは、下記のＳＡＮＤ−０１１１４ＵＳ０およびＳＡＮＤ−０１１１４ＵＳ１出願、特にその図１３に関して記載されている。

ビット線選択経路のキャパシタンスは、新たにアドレス指定された選択ビット線のプログラミングを試みる前にプリチャージされる。これは、選択メモリセルを実際にリセットするのに望ましい電流よりも大きな電流を用いて実行され得るが、適切に時間を合わせれば、このようなより大きなプリチャージは、メモリセルに悪影響を及ぼすことなくプリチャージ時間を高速化させることができる。このプリチャージは、制御信号６３７によってビット線選択経路６３６に伝えられるプリチャージ列信号ＰＣＨＧＣＯＬによって制御される。ビット線プリチャージ（ＢＬＰ）電流制限回路６３３およびリセット制限回路６３４は、両方ともそれぞれのビット線プリチャージ電流およびリセット電流の上限の大きさを制御するために設けられる。リセット動作が必要ではないデータであれば、両方とも信号１３２によってディスエーブルとなり、ＳＥＬＮバス線６３５が浮動する。

逆に、メモリセルがリセットされるデータであれば、ディスエーブル線６３２が非アクティブとなり、ＢＬＰ電流制限回路６３３が短い間（たとえば２００〜５００ｎｓ）イネーブルとなって、より高いレベルの制御電流をこのようなプリチャージに与え、その後（図示されない制御信号によって）ディスエーブルとなり、より小さい電流をリセット電流制限回路６３４によって供給させ、選択メモリセルをリセットする。メモリセルをリセットすると、より低い抵抗状態からより高い抵抗状態に変化するため、リセット動作の完了を検知し、リセット制限６３４をディスエーブルとする必要はほとんどない。これは、リセット状態に達するとすぐに、セルがそれ自身でオフとなるためである。

上記のさまざまな実施形態について、多くの種類のメモリセルを逆方向バイアスを用いてプログラミングすることができる（たとえば上記のリセットモード）。このようなセルは、金属酸化物（たとえば遷移金属酸化物）とダイオードとを有する受動素子セルを含む。他の適切なセルは、ダイオードマトリックスにおいて抵抗材料を有するものを含む。プログラミング可能な金属被覆（ｍｅｔａｌｌｉｚａｔｉｏｎ）接続、ＧＳＴ材料などの位相変化レジスタ、有機材料可変レジスタ、複合金属酸化物、カーボンポリマー膜、ドーピングされたカルコゲナイドガラス、および可動原子を含むショットキーバリアダイオードが例に含まれ、抵抗を変化させる。選択される抵抗材料は、１回プログラミング可能（ＯＴＰ）メモリセルまたは多数回書込型メモリセルをもたらし得る。また、逆方向バイアス応力によって変更された伝導を有するポリシリコンダイオードを採用することができる。

逆方向リセット動作に有用なメモリセルが、Brad Herner他に付与された“High-Density Three-Dimensional Memory Cell”と題された米国特許第６，９５２，０３０号、およびTanmay Kumarによる“Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance”と題された２００５年９月２８日出願の米国出願番号第１１／２３７，１６７号であって、２００７年４月２６日公開の米国特許出願公開第２００７−００９０４２５号に記載されている。適切な金属酸化物メモリセルは、S. Brad Hernerによる“Multilevel Nonvolatile Memory Cell Comprising
a Resistivity-Swicthing Oxide or Nitride and an Antifuse”と題された２００６年３月３１日出願の米国出願番号第１１／３９４，９０３号に示されている。複数の抵抗状態をもたらし得る、位相変化材料を用いた適切なメモリセルが、Roy E. Scheuerlein他による“Non-Volatile Memory Cell Comprising a Dielectric Layer and a Phase Change Material in Series”と題された米国特許出願公開第２００５−０１５８９５０号に示されている。これらの上記の開示の各々の全体をここに引用によって援用する。遷移金属酸化物（たとえばコバルトを有するものを含む）を有する他の例示的なメモリセルおよび操向素子自身のポリシリコン材料が切換可能な抵抗材料を含む例示的なセルが、下記のＭＡ−１６３−１出願に記載されている。

また、S. Brad Herner他による“Rewritable Memory Cell Comprising a Diode and a Resistance Switching Material”と題された２００５年５月９日出願の米国出願番号第１１／１２５，９３９号であって、２００６年９月９日公開の米国特許出願公開第２００６−０２５０８３６号は、酸化ニッケルなどの酸化物と直列にダイオードを組込んだ有用な書換え可能メモリセルを開示しており、メモリセルの抵抗は、低抵抗状態から高抵抗状態に、かつ高抵抗状態から低抵抗状態に、繰返し切換えられ得る。S. Brad Herner他による“Nonvolatile Memory Cell Comprising a Diode and a Resistance Switching Material”と題された２００６年３月３１日出願の米国出願番号第１１／３９５，９９５号であって、２００６年１１月９日公開の米国特許出願公開第２００６−０２５０８３７号は、順方向バイアスを用いて設定され、逆方向バイアスを用いてリセットされるＯＴＰマルチレベルメモリセルを開示している。これらの上記の開示の各々の全体をここに引用によって援用する。

ここに記載した実施形態のうちの多くにおいては、データ経路における各それぞれのバス線上に与えられる正確なバイアス条件は個別に制御可能である。セットドライバおよびリセットドライバの各々についての具体的な電圧および電流設定は、データ経路の各ビットについて調整することができる。その結果、３つ以上の状態を有する特定のメモリセル（すなわち「マルチレベル」メモリセル）が、ここに記載される構造の多くで使用されることを意図する。例示的なマルチレベルメモリセルが上記の米国出願番号第１１／２３７，１６７号および下記のＭＡ−１６３−１出願に記載されている。

本発明を実施する際に有用であり得る例示的な受動素子メモリセルおよび関連する不揮発性メモリ構造が以下の文献に記載されており、各々のその全体をここに引用によって援用する。

Mark G. Johnson他に付与された“Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication”と題された米国特許第６，０３４，８８２号；
N. Johan Knall他に付与された“Three Dimensional Memory Array and Method of Fabrication”と題された米国特許第６，４２０，２１５号；
Mark Johnson他に付与された“Vertically-Stacked, Field Programmable, Nonvolatile Memory and Method of Fabrication”と題された米国特許第６，５２５，９５３号；
Michael Vyvoda他に付与された“Digital Memory Method and System for Storing Multiple-Bit Digital Data”と題された米国特許第６，４９０，２１８号；
Michael Vyvoda他に付与された“Electrically Isolated Pillars in Active Devices”と題された米国特許第６，９５２，０４３号；および
S. Brad Hernere他による“Nonvolatile Memory Cell Without a Dielectric Antifuse
Having High-and Low-Impedance States”と題された米国特許出願公開第ＵＳ２００５−００５２９１５号。

各々が２００６年７月３１日に出願された以下の出願は、本発明を実施する際に有用で
あり得るメモリセル構造、回路、システムおよび方法を記載しており、各々の全体をここに引用によって援用する。

Roy ScheuerleinおよびTanmay Kumarによる“Multi-Use Memory Cell and Memory Array”と題された米国出願番号第１１／４９６，９８５号（“１０５１９−１４１”出願）；
Roy ScheuerleinおよびTanmay Kumarによる“Method for Using a Multi-Use Memory Cell and Memory Array”と題された米国出願番号第１１／４９６，９８４号（“１０５１９−１５０”出願）；
Roy Scheuerleinによる“Mixed-Use Memory Array”と題された米国出願番号第１１／４９６，８７４号（“１０５１９−１４２”出願）；
Roy Scheuerleinによる“Method for Using a Mixed-Use Memory Array”と題された米国出願番号第１１／４９６，９８３号（“１０５１９−１５１”出願）；
Roy ScheuerleinおよびChristopher Pettiによる“Mixed-Use Memory Array With Different Data States”と題された米国出願番号第１１／４９６，８７０号（“１０５１９−１４９”出願）；
Roy ScheuerleinおよびChristopher Pettiによる“Method for Using a Mixed-Use Memory Array With Different Data States”と題された米国出願番号第１１／４９７，０２１号（“１０５１９−１５２”出願）；
Roy Scheuerleinによる“Systems for Controlled Pulse Operations in Non-Volatile
Memory”と題された米国出願番号第１１／４６１，３９３号（“ＳＡＮＤ−０１１１４ＵＳ０”出願）；
Roy Scheuerleinによる“Controlled Pulse Operations in Non-Volatile Memory”と題された米国出願番号第１１／４６１，３９９号（“ＳＡＮＤ−０１１１４ＵＳ１”出願）；
Roy ScheuerleinおよびChristopher J. Pettiによる“High Bandwidth One-Time Field-Programmable Memory”と題された米国出願番号第１１／４６１，４１０号（“ＳＡＮＤ−０１１１５ＵＳ０”出願）；
Roy ScheuerleinおよびChristopher J. Pettiによる“Systems for High Bandwidth One-Time Field-Programmable Memory”と題された米国出願番号第１１／４６１，４１９号（“ＳＡＮＤ−０１１１５ＵＳ１”出願）；
Roy ScheuerleinおよびTanmay Kumarによる“Reverse Bias Trim Operations in Non-Volatile Memory”と題された米国出願番号第１１／４６１，４２４号（“ＳＡＮＤ−０１１１７ＵＳ０”出願）；
Roy ScheuerleinおよびTanmay Kumarによる“Systems for Reverse Bias Trim Operations in Non-Volatile Memory”と題された米国出願番号第１１／４６１，４３１号（“ＳＡＮＤ−０１１１７ＵＳ１”出願）；
Tanmay Kumar, S. Brad Herner, Roy E. ScheuerleinおよびChristopher J. Pettiによる“Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance”と題された米国出願番号第１１／４９６，９８６号（“ＭＡ−１６３−１”出願）；
Luca G. Fasoli, Christopher J. PettiおよびRoy E. Scheuerleinによる“Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders”と題された米国出願番号第１１／４６１，３３９号（“０２３−００４８”出願）；
Luca G. Fasoli, Christopher J. PettiおよびRoy E. Scheuerleinによる“Method for
Using a Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders”と題された米国出願番号第１１／４６１，３６４号（“０２３−００５４”出願）；
Roy E. Scheuerlein, Tyler ThorpおよびLuca G. Fasoliによる“Apparatus for Readi
ng a Multi-Level Passive Element Memory Cell Array”と題された米国出願番号第１１／４６１，３４３号（“０２３−００４９”出願）；
Roy E. Scheuerlein, Tyler ThorpおよびLuca G. Fasoliによる“Method for Reading a Multi-Level Passive Element Memory Cell Array”と題された米国出願番号第１１／４６１，３６７号（“０２３−００５５”出願）；
Roy E. ScheuerleinおよびLuca G. Fasoliによる“Dual Date-Dependent Busses for Coupling Read/Write Circuits to a Memory Array”と題された米国出願番号第１１／４６１，３５２号（“０２３−００５１”出願）；
Roy E. ScheuerleinおよびLuca G. Fasoliによる“Method for Using Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array”と題された米国出願番号第１１／４６１，３６９号（“０２３−００５６”出願）；
Roy E. Scheuerlein, Luca G. FasoliおよびChristopher J. Pettiによる“Memory Array Incorporating Two Data Busses for Memory Array Block Selection”と題された米国出願番号第１１／４６１，３５９号（“０２３−００５２”出願）；
Roy E. Scheuerlein, Luca G. FasoliおよびChristopher J. Pettiによる“Method for
Using Two Data Busses for Memory Array Block Selection”と題された米国出願番号第１１／４６１，３７２号（“０２３−００５７”出願）；
Roy E. ScheuerleinおよびLuca G. Fasoliによる“Hierarchical Bit Line Bias Bus for Block Selecttable Memory Array”と題された米国出願番号第１１／４６１，３６２号（“０２３−００５３”出願）；および
Roy E. ScheuerleinおよびLuca G. Fasoliによる“Method for Using a Hierarchical Bit Line Bias Bus for Block Selectable Memory Array”と題された米国出願番号第１１／４６１，３７６号（“０２３−００５８”出願）。

理解されるであろうが、ここに示した具体的な例示的な実施形態は、具体的な数値例、たとえば復号化出力の数、デコーダヘッドの数、バス線の数、データバスの数、メモリベイ内のアレイブロックの数、およびメモリストライプの数との関連において記載した。この開示の教示を用いて、他の設計目的に合致する他の変形が実現され得る。明確にするために、ここに記載した実施例の慣行的な特徴のすべては図示および説明していない。

大部分のメモリアレイは、比較的高い度合いの均一性を有するように設計される。たとえば、通常はどのビット線も同数のメモリセルを含む。別の例として、復号化回路の簡単および効率のため、ビット線、ワード線、アレイブロックおよびメモリ面の数は数字の２の整数累乗（すなわち２^N）であることが多い。しかし、本発明の実施形態のいずれかについては、このような規則性または一貫性は必ずしも必要ではない。たとえば、異なる層上のワード線セグメントは異なる数のメモリセルを含んでもよく、メモリアレイは３つのメモリ面を含んでもよく、第１のアレイブロックおよび最後のアレイブロック内のワード線セグメントはメモリセルの数またはビット線構造が異なってもよく、メモリアレイ設計の通常の一貫性に、多くの他の不規則な変形のいずれかを加えてもよい。このような通常の規則性は、たとえここに記載した実施形態に示していても、請求項に明白に記載していない限りは、いずれの請求項の趣旨にも含まれない。

上部、左、底部、および右という呼称は、メモリアレイの四方について好都合に説明するための用語に過ぎないと解釈すべきである。あるブロックへのワード線セグメントは、水平に配向されたワード線セグメントの互いに噛合わされた２つのグループとして実現され、あるブロックへのビット線は、垂直に配向されたビット線の互いに噛合わされた２つのグループとして実現され得る。ワード線またはビット線の各それぞれのグループは、アレイの四辺のうちの１つにおけるそれぞれのデコーダ／ドライバ回路およびそれぞれの検知回路によって機能され得る。

ここで用いられる限りにおいて、行は（ストライプ全体には亘らないにせよ）メモリベイ全体に亘って延在し、多くのワード線を含む。ここで用いられる限りにおいて、「概ね複数のアレイブロックに及ぶ」バスまたは線は、ほぼすべてのアレイブロックに及ぶ、たとえば、最後のブロック（たとえば所与のバスが結合されていない最後のブロック）を除くすべてのブロックに及ぶ。このようなバスもしくは線は、アレイブロックの側面に配置されるか、またはこのようなメモリアレイブロックの上方もしくは下方に（すなわち半導体基板の法線方向に）配置され得る。

ここで用いられる限りにおいて、「選択ビット線を第１のバスに結合させる」とは、このような各選択ビット線を第１のバスの対応バス線にそれぞれ結合させることを意味する。ここで用いられる限りにおいて、ワード線（たとえばワード線セグメントを含む）およびビット線は、通常は直交するアレイ線を表わし、少なくとも読出動作中にワード線が駆動され、かつビット線が検知されるという当該分野における通常の推定に概ね従う。さらに、ここで用いられる限りにおいて、「グローバル線」（たとえばグローバル選択線）は、２個以上のメモリブロックに及ぶアレイ線であるが、このようなグローバル線がメモリアレイ全体に亘って、または集積回路全体にほぼ亘って横断しなければならないことを示唆する特定の結論は出すべきではない。

ここで用いられる限りにおいて、読出／書込回路（たとえばセットおよび読出回路）は１つ以上のデータビットについてためのものであり得、したがって１本のワイヤに結合され得るか、または各別個のデータビットへのデータバスの各バス線に結合された別個のこのような読出／書込回路を含み得る。

ここで用いられる限りにおいて、「データバス」またはデータバス「セグメント」は、データ依存型情報を少なくともあるときには伝えるが、常時伝える必要はない。たとえば、このようなデータバスは、特定の動作モードについてこのようなデータバスの各バス線に沿って同一のバイアス情報を伝え得る。ここで用いられる限りにおいて、「グローバル」バスは複数のアレイブロックに亘って横断し得るが、メモリアレイ全体に亘って横断する（または「及ぶ」）必要はない。たとえば、このようなグローバルバスはメモリベイに亘って横断し得るが、必ずしもメモリストライプ全体に亘るとは限らない。「データ回路」は、読出／書込回路、セット回路、リセット回路、読出回路もしくはプログラミング回路のうち１つ以上またはいずれかの組合せを適宜含み得る。

ここで用いられる限りにおいて、「選択」線、たとえばアレイブロック内の選択ビット線は、マルチヘッドデコーダ回路によって同時に選択されるこのようなビット線に対応し、各々が対応バス線に結合される。このようなビット線は、所与の読出、プログラミング、セット、リセットまたは消去動作を実際に行なうためにデータまたはＩ／Ｏ回路によって選択されても選択されなくてもよい。たとえば、１６ヘッド列デコーダが１６本のビット線を同時に「選択」し、所与のバス（たとえばＳＥＬＮバス）に結合させる場合、この１６本のビット線のグループのうちの０本のビット線、１本のビット線、２本以上のビット線、またはすべてのビット線が所与の動作モードに適切な選択バイアス条件を実際に受取り、残りのビット線は非選択バイアス状態を受取り得ると意図される。このようなバスは「データ依存型」バスであると説明され得る。他の実施形態では、所与のバスに沿って伝えられるこのような「選択」バイアス条件は、たとえば２個の同時選択メモリセルが異なるデータ状態にプログラミングされる場合のように２つ以上存在し得る。

ここで用いられる限りにおいて、受動素子メモリアレイは複数の２端子メモリセルを含み、各々は関連付けられたＸ線（たとえばワード線）と関連付けられたＹ線（たとえばビット線）との間に接続される。このようなメモリアレイは二次元（平面）アレイであり得るか、またはメモリセルの２つ以上の面を有する三次元アレイであり得る。このような各
メモリセルは、逆方向（すなわちカソードからアノード）における電流が順方向における電流よりも小さいという非直線伝導性を有する。受動素子メモリアレイは、１回プログラミング可能（すなわち１回書込型）メモリアレイ、または読出／書込（すなわち複数回書込型）メモリアレイであり得る。このような受動素子メモリセルは、電流をある方向に向ける電流操向素子と、その状態を変化させることができる他の構成要素（たとえばヒューズ、アンチヒューズ、キャパシタ、抵抗素子等）とを有するものと一般に見なされ得る。メモリ素子のプログラミング状態は、メモリ素子が選択されたときに電流または電圧降下を検知することによって読出すことができる。

さまざまな図におけるさまざまなアレイ線の方向性は、アレイにおける交線の２つのグループの説明を簡単にするために好都合であるに過ぎない。ここで用いられる限りにおいて、集積回路メモリアレイは、共に、またはごく近接して実装された２個以上の集積回路装置ではなく、モノリシック集積回路構造である。

ここにおけるブロック図は、ブロック同士を接続する１個のノードの用語を用いて説明され得る。しかし文脈によって必要であれば、このような「ノード」は、実際には差分信号を伝えるための１対のノードを表わし得る、またはいくつかの関連信号を搬送するための、もしくはデジタルワードを構成する複数の信号もしくは他のマルチビット信号を搬送するための複数の別個の配線（たとえばバス）を表わし得る。

回路および物理的構造を大まかに仮定したが、現代の半導体設計および製造においては、物理的構造および回路は、その後の設計、テストまたは製造段階での使用に適切なコンピュータ読取可能な記述形態と、その結果得られる製造された半導体集積回路とにおいて具現化され得る。したがって、従来の回路または構造に向けられた請求項は、媒体に包含されるにせよ、対応する回路および／または構造の製造、テストまたは設計の改善を可能にするべく適切な読取機能と組合せられるにせよ、その固有の文言と一致して、コンピュータ読取可能な符号化およびその図示に基づいて解釈され得る。発明は、回路、そのような回路を含むパッケージングされたモジュール、そのような回路および／またはモジュールおよび／または他のメモリデバイスを利用したシステム、関連する動作方法、そのような回路を作製するための関連方法、そのような回路および方法のコンピュータ読取可能媒体の符号化を含むものと意図され、すべてここに記載され、かつ添付の請求項に規定される。ここで用いられる限りにおいて、コンピュータ読取可能媒体は、少なくともディスク、テープ、もしくは他の磁気、光学、半導体（たとえばフラッシュメモリカード、ＲＯＭ）もしくは電子媒体およびネットワーク、ワイヤライン、ワイヤレスまたは他の通信媒体を含む。回路の符号化は、回路概略情報、物理的レイアウト情報、行動シミュレーション情報を含み、および／または回路が表わされ得るもしくは通信され得るいずれかの他の符号化を含み得る。

上記の詳細な説明は、本発明の多くの可能な実施例のほんのいくつかについて記載した。このため、この詳細な説明は例示を目的とし、限定的なものではない。発明の範囲および精神から逸脱することなく、ここに記載された説明に基づいて、ここに開示された実施形態の変形および変更が行なわれ得る。本発明の範囲を規定すると意図されるのは、すべての均等物を含む添付の請求項のみである。さらに、上述の実施形態は、単独で、かつさまざまな組合せによって使用されることを明白に意図している。したがって、ここに記載されていない他の実施形態、変形例および改良は、発明の範囲から必ずしも除外されない。

Claims (15)

1. 集積回路であって、
   第１のビット線層上に複数のビット線を有し、第１のワード線層上に複数のワード線を有するメモリアレイを備え、前記メモリアレイは受動素子メモリセルの交点アレイを含み、各メモリセルは、関連付けられたワード線と関連付けられたビット線との間に結合され、さらに、
   １本以上のワード線を選択するためのワード線デコーダ回路を備え、前記ワード線デコーダ回路は、２つの動作モード間で反転可能な極性を有し、さらに、
   １本以上のビット線を選択するためのビット線デコーダ回路を備え、前記ビット線デコーダ回路は、２つの動作モード間で反転可能な極性を有し、
   前記ワード線デコーダ回路は、２つの動作モードのうち一方においては選択受動素子メモリセルを介して電流を供給し、２つの動作モードのうち他方においては前記選択受動素子メモリセルを介して電流を引き込み、
   前記ビット線デコーダ回路は、複数のビット線デコーダ出力ノードを含み、各々がそれぞれのマルチヘッドビット線ドライバ回路に関連付けられ、
   各マルチヘッドビット線ドライバ回路は、データ依存型の第１のソース選択バスと第１のソースバイアス線とに関連付けられ、
   各マルチヘッドビット線ドライバ回路は、それぞれの複数の個別のビット線ドライバ回路を含み、各マルチヘッドビット線ドライバ回路の各それぞれの個別のビット線ドライバ回路は、関連付けられたビット線デコーダ出力ノードの第１の状態に応答して、それぞれのビット線を前記第１のソース選択バスのそれぞれのバス線に結合させ、前記関連付けられたビット線デコーダ出力ノードの第２の状態に応答して、それぞれのビット線を前記第１のソースバイアス線に結合させる、集積回路。
2. 前記メモリアレイは、第２のビット線層上にビット線を有する三次元メモリアレイを含み、
   各マルチヘッドビット線ドライバ回路は、前記第１のビット線層上のビット線と前記第２のビット線層上のビット線とに関連付けられる、請求項１に記載の集積回路。
3. 各メモリセルは、反転可能な抵抗素子を含む、請求項１に記載の集積回路。
4. 各マルチヘッドビット線ドライバ回路の各個別のビット線ドライバ回路はそれぞれ、
   前記第１のソース選択バスのそれぞれのバス線に結合されたソース端子、関連付けられたビット線デコーダノードに結合されたゲート端子、およびそれぞれのビット線に結合されたドレイン端子を有するＰＭＯＳ装置と、
   前記第１のソースバイアス線に結合されたソース端子、関連付けられたビット線デコーダノードに結合されたゲート端子、およびそれぞれのビット線に結合されたドレイン端子を有するＮＭＯＳ装置とからなり、
   各個別のビット線ドライバ回路内のＮＭＯＳ装置は、三重ウェル半導体構造内に配置される、請求項１に記載の集積回路。
5. 第１の動作モードにおいて、前記第１のソース選択バスはデータ依存型であり、このようなバス線は、前記第１の動作モードに対応するデータビットに従って、前記第１の動作モードに適切なアクティブまたは非アクティブビット線バイアス条件に規定され、前記第１のソースバイアス線は、前記第１の動作モードに適切な非アクティブビット線バイアス条件に規定され、
   第２の動作モードにおいて、前記第１のソースバイアス線は、前記第２の動作モードに適切なアクティブビット線バイアス条件に規定され、前記第１のソース選択バスのバス線の各々は、前記第２の動作モードに適切な非アクティブビット線バイアス条件に規定される、請求項１に記載の集積回路。
6. 前記第１の動作モードに適切なアクティブおよび非アクティブビット線バイアス条件は、それぞれ第１のモード選択ビット線電圧と第１のモード非選択ビット線電圧とを含み、
   前記第２の動作モードに適切なアクティブおよび非アクティブビット線バイアス条件は、それぞれ第２のモード選択ビット線電圧と第２のモード非選択ビット線電圧とを含み、
   前記第１のモード選択ビット線電圧および前記第２のモード選択ビット線電圧は、接地基準電圧に対して極性が反対であり、
   前記ビット線デコーダ回路の極性は、前記第１の動作モードおよび前記第２の動作モードのうち一方においてはアクティブハイであり、前記第１の動作モードおよび前記第２の動作モードのうち他方においてはアクティブローである、請求項５に記載の集積回路。
7. 前記ワード線デコーダ回路は、複数のワード線デコーダ出力ノードを含み、各々はそれぞれのマルチヘッドワード線ドライバ回路に関連付けられ、
   各マルチヘッドワード線ドライバ回路は、復号化された第２のソース選択バスおよび第２のソースバイアス線に関連付けられるとともに、それぞれの複数の個別のワード線ドライバ回路を含み、
   前記第１の動作モードにおいて、前記第２のソース選択バスのバス線のうち選択された１本は、対応アドレス情報に従って、前記第１の動作モードに適切なアクティブワード線バイアス条件に規定され、前記第２のソース選択バスの残りの非選択バス線および前記第２のソースバイアス線は、前記第１の動作モードに適切な非アクティブワード線バイアス条件に規定され、
   前記第２の動作モードにおいて、前記第２のソースバイアス線は、前記第２の動作モードに適切なアクティブワード線バイアス条件に規定され、前記第２のソース選択バスのバス線は、前記第２の動作モードに適切な非アクティブワード線バイアス条件に規定される、請求項６に記載の集積回路。
8. 前記第１の動作モードに適切なアクティブおよび非アクティブワード線バイアス条件はそれぞれ、第１のモード選択ワード線電圧と第１のモード非選択ワード線電圧とを含み、
   前記第２の動作モードに適切なアクティブおよび非アクティブワード線バイアス条件は
   それぞれ、第２のモード選択ワード線電圧と第２のモード非選択ワード線電圧とを含み、
   前記第２のモード選択ワード線電圧および前記第２のモード選択ビット線電圧は、接地基準電圧に対して極性が反対であり、
   前記ワード線デコーダ回路の極性は、前記第１の動作モードおよび前記第２の動作モードのうち一方においてはアクティブハイであり、前記第１の動作モードおよび前記第２のうち動作モードの他方においてはアクティブローである、請求項７に記載の集積回路。
9. 前記第２のモード非選択ワード線電圧および前記第２のモード非選択ビット線電圧は、ほぼ同じ電圧である、請求項８に記載の集積回路。
10. 集積回路メモリアレイを動作させるための方法であって、前記メモリアレイは受動素子メモリセルの交点アレイを含み、各々は関連付けられたワード線と関連付けられたビット線との間に結合され、前記方法は、
    第１の動作モードにおいて、選択ワード線を非選択ワード線より低い電圧にバイアスし、選択ビット線を非選択ビット線より高い電圧にバイアスするステップと、
    第２の動作モードにおいて、選択ワード線を非選択ワード線より高い電圧にバイアスし、選択ビット線を非選択ビット線より低い電圧にバイアスするステップと、
    前記第１および第２の動作モード間で反転可能な極性を有するビット線デコーダ回路を用いて１つまたはより多くのビット線を選択するステップとを含み、
    前記ビット線デコーダ回路は、複数のビット線デコーダ出力ノードを含み、各々がそれぞれのマルチヘッドビット線ドライバ回路に関連付けられ、
    各マルチヘッドビット線ドライバ回路は、データ依存型の第１のソース選択バスおよび第１のソースバイアス線に関連付けられ、
    各マルチヘッドビット線ドライバ回路は、それぞれの複数の個別のビット線ドライバ回路を含み、各マルチヘッドビット線ドライバ回路の各それぞれの個別のビット線ドライバ回路は、関連付けられたビット線デコーダ出力ノードの第１の状態に応答して、それぞれのビット線を前記第１のソース選択バスのそれぞれのバス線に結合させ、前記関連付けられたビット線デコーダ出力ノードの第２の状態に応答して、それぞれのビット線を前記第１のソースバイアス線に結合させ、
    前記第１の動作モードにおける選択ワード線電圧は、前記第２の動作モードにおける選択ワード線電圧と極性が反対であり、
    前記第１の動作モードにおける選択ビット線電圧は、前記第２の動作モードにおける選択ビット線電圧と極性が反対である、方法。
11. 前記第２の動作モードにおいて、１本以上の選択ビット線を負電圧にバイアスすることによって、かつ１本以上の選択ワード線を正電圧にバイアスすることによって、１個以上の選択メモリセルが逆方向バイアスされる、請求項１０に記載の方法。
12. 前記第１の動作モードにおいて、１本以上の選択ビット線を正電圧にバイアスすることによって、かつ１本以上の選択ワード線を非負電圧にバイアスすることによって、１個以上の選択メモリセルが順方向バイアスされる、請求項１１に記載の方法。
13. 前記第１の動作モードにおいて、１本以上の選択ワード線は接地電位にバイアスされる、請求項１２に記載の方法。
14. 前記第２の動作モードにおいて、非選択ワード線および非選択ビット線をほぼ同じ電圧にバイアスし、それによって非選択メモリセルに最終バイアスが印加されない、請求項１１に記載の方法。
15. 前記第２の動作モードにおいて、非選択ワード線および非選択ビット線を接地電位にバイアスするステップをさらに含む、請求項１４に記載の方法。

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