JP2013539152A - メモリアレイの動作に順方向モードおよび逆方向モードをもたらすデコーダ回路、ならびにこれにバイアスを加える方法 - Google Patents

Abstract

プログラム可能な例示的なメモリアレイ、および一部の実施形態における書換可能な受動素子メモリセルをデコードするための回路および方法が開示され、これらは２つ以上のメモリ面を有する密度が極限に高い三次元メモリアレイに特に有用なである。加えて、このようなメモリアレイの１つ以上のアレイブロックを選択し、選択アレイブロック内の１つ以上のワード線およびビット線を選択し、選択アレイブロック内の選択メモリセルに対してデータ情報の入出力を行い、非選択アレイブロックに対して非選択バイアス条件をもたらす回路および方法が記載される。デコーダ回路は、出力が安定するまで比較的低い電圧で動作する。動作電圧は増大し、アレイ線駆動部のバス線にパルスが加えられる。

Description

本発明は、プログラム可能なメモリアレイに関し、特定的には受動素子メモリセルが組み込まれた半導体集積回路メモリアレイに関し、より特定的にはこのようなメモリセルが組み込まれた三次元メモリアレイに関する。

特定の受動素子メモリセルは、書換可能特性を有する。たとえば、特定のメモリセルにおいては、約６〜８Ｖの電圧を使用してメモリセルに対して（たとえば、ダイオードの極性を参照して）順方向バイアスを加えることによってプログラミングが実現され得て、約１０〜１４Ｖの電圧を使用してメモリセルに対して逆方向バイアスを加えることによって消去が実現され得る。これらの高い電圧には、ワード線デコーダおよびビット線デコーダ内において特殊な高電圧ＣＭＯＳトランジスタの使用が必要となる。これらの高電圧トランジスタは、メモリセルのワード線およびビット線のピッチの減少に伴って上手くスケーリングされない。これは、三次元メモリ技術においては特に問題であり、より小さいアレイ線のピッチに適合し、さらに選択メモリセルにわたって十分に高い電圧を加えることのできる、特にワード線駆動回路およびビット線駆動回路であるデコーダ回路を提供する能力は、アレイの外でワード線駆動部およびビット線駆動部と接触するワード線およびビット線の線密度によって重要性が高まっている。

発明の開示
ある局面において、本発明は、以下を含む集積回路を提供する。集積回路は、メモリセルのメモリアレイを含み、各メモリセルは、第１のタイプの関連付するアレイ線と第２のタイプの関連するアレイ線との間に結合される。集積回路はさらに、第１のアレイ線選択回路を含む。第１のアレイ線選択回路は、第１の複数のデコード出力ノードを生成するように構成された第１のデコーダ回路を有する。各出力ノードは、マルチヘッド型の第１のタイプのアレイ線駆動回路にそれぞれ結合される。各マルチヘッド型の第１のタイプのアレイ線駆動回路は、それぞれ複数の第１のアレイ線駆動回路を有する。各第１のアレイ線駆動回路は、それぞれ第１のタイプのアレイ線に結合される。集積回路はさらに、第２のアレイ線選択回路を含む。第２のアレイ線選択回路は、第２の複数のデコード出力ノードを生成するように構成された第２のデコーダ回路を有する。各出力ノードは、マルチヘッド型の第２のタイプのアレイ線駆動回路にそれぞれ結合される。各マルチヘッド型の第２タイプのアレイ線駆動回路は、それぞれ複数の第２のアレイ線駆動回路を有する。各第２のアレイ線駆動回路は、それぞれ第２のタイプのアレイ線に結合される。第１のデコーダ回路は、第１の動作モードおよび第２の動作モードの両方において、同じ極性および動作電圧を維持する。第２のデコーダ回路は、第１の動作モードおよび第２の動作モードにおいて、同じ極性を維持する。マルチヘッド型の第１タイプのアレイ線駆動回路は、第２の動作モードにおいて第１の動作モードとは逆の極性を有する。マルチヘッド型の第２タイプのアレイ線駆動回路は、第２の動作モードにおいて第１の動作モードとはの極性を有する。第１および第２のアレイ線選択回路は、第１の動作モードにおいて、第２の動作モードにおいて加えられるバイアス電圧とは反対の極性を有するバイアス電圧を選択メモリセルにわたって加える。

ある局面において、本発明は、メモリアレイをデコードする方法を提供する。方法は、第１のデコーダ回路に対し、全てのデコード出力が安定し、選択デコード出力と非選択デコード出力との間に第１の電圧差が確立されるまで、第１の大きさの動作電圧を付与するステップを含む。各デコード出力は、複数のアレイ線駆動回路にそれぞれ結合される。方法はさらに、ソース選択バスの各バス線に対して第１の非アクティブ電圧レベルを付与するステップを含む。上記ソース選択バスは、複数のアレイ線駆動回路の各々に結合され、所与の複数のアレイ線駆動回路の各アレイ線駆動回路は、所与の複数のアレイ線駆動回路に結合される第１のデコーダ回路のデコード出力に応答して、第１のタイプのアレイ線のそれぞれに対し、ソース選択バスのそれぞれのバス線を結合する。方法はさらに、選択デコード出力と非選択デコード出力との間の差動電圧を第１の差動電圧より大きい第２の差動電圧に増大させるために、第１のデコーダ回路の動作電圧を第１の大きさより大きい第２の大きさに増大させるステップを含む。方法はさらに、第１のデコーダ回路の選択デコード出力に対応する第１のタイプの第１のアレイ線にパルスを加えるために、第１のアクティブ電圧レベルに達した後に第１の非アクティブ電圧レベルに戻るようにソース選択バスの第１のバス線にパルスを加えるステップを含む。方法はさらに、デコード出力の状態を変化させる前に、第１のデコーダの動作電圧を第１の大きさに減少させるステップを含む。

本発明のいくつかの局面は、全てがここに詳細に記載され、添付の請求項に規定されるように、メモリアレイを有する集積回路、このような集積回路およびメモリアレイを動作させる方法、およびこのようなアレイが組み込まれたメモリ製品を製造する方法に適している。記載される技術、構造、および方法は、単独で使用してもよく、互いに組み合わせて使用してもよい。

上記は要約であることから、簡素化、抽象化、および詳細の省略が必然的になされている。このため、当業者は、上記の要約が例示のみであって、添付の請求項に規定される本発明を何らかの形で限定することを意図したものではないことを理解するであろう。請求項のみによって規定される本発明の他の局面、発明的特徴、および利点は、以下に記載の詳細な説明から明らかとなり得る。

本発明は、より良好に理解され得て、その目的、特徴、および利点の多くは、添付の図面を参照することによって当業者にとってより明らかなものとなる。

選択および非選択のワード線およびビット線、ならびに順方向バイアス動作モードにおける例示的なバイアス条件を例示する、メモリアレイを示す概略図である。 逆方向バイアス動作モードにおける例示的なバイアス条件を例示する、図１に示されるメモリアレイを示す概略図である。 順方向バイアス動作モードにおける例示的な条件を含む、例示的な行デコーダおよびワード線駆動回路を示す概略図である。 順方向バイアス動作モードにおける例示的な条件を含む、例示的な列デコーダおよびビット線駆動回路を示す概略図である。 逆方向バイアス動作モードにおける例示的な条件を含む、例示的な行デコーダおよびワード線駆動回路を示す概略図である。 逆方向バイアス動作モードにおける例示的な条件を含む、例示的な列デコーダおよびビット線駆動回路を示す概略図である。 行デコーダおよび列デコーダならびにワード線駆動回路およびビット線駆動回路のバイアス回路のための例示的な高電圧生成回路およびスイッチ回路を示すブロック図である。 順方向バイアス動作モードにおける例示的な行デコーダの動作を示すタイミング図である。 順方向バイアス動作モードにおける例示的な列デコーダの動作を示すタイミング図である。 逆方向バイアス動作モードにおける例示的な行デコーダの動作を示すタイミング図である。 逆方向バイアス動作モードにおける例示的な列デコーダの動作を示すタイミング図である。 行デコーダの逆方向バイアス動作モードへの例示的な変移を示すタイミング図である。 列デコーダの逆方向バイアス動作モードへの例示的な変移を示すタイミング図である。 各々が非選択バイアス線およびソース選択バスのそれぞれの線に結合されたマルチヘッド型のワード線駆動部に対するグローバル行デコーダの配置を示すブロック／概略図である。 複数のアレイブロックの各々のマルチヘッド型のワード線駆動部を行選択線が駆動するグローバル行デコーダの配置を示すブロック図である。 図１４および図１５に例示される特定の実施形態と一致する三次元メモリアレイの部分を示し、２つの隣接するアレイブロックの各々および２つ以上のワード線層の各々において縦接続によってそれぞれのワード線分に結合されたワード線駆動回路を例示する立体図である。 ２：１でワード線分が交互配置された三次元メモリアレイのワード線層およびビット線層を示し、ブロックのワード線分の半分への縦接続がブロックの左側にあり、ブロックのワード線分の残り半分への縦接続が右側にあり、加えて２つの隣接するブロックからのワード線分が各縦接続を共有する、上面図である。 三次元メモリアレイを含む例示的な集積回路を示し、集積回路が、各アレイの両側にそれぞれグローバル行デコーダを含み、各アレイの上部および底部の両方にそれぞれ列デコーダを含む、ブロック図である。 ディープｎウェル半導体構造が組み込まれたトリプルウェル構造を示す断面図である。 融合ディープｎウェル半導体構造が組み込まれたトリプルウェル構造を示す断面図である。

異なる図面で同じ参照符号が使用される場合は、類似または同一の事項を示す。
図１は、例示的な受動素子メモリアレイ１００の概略図である。２本のワード線１０２，１０４、および２本のビット線１０６，１０８が示される。ワード線１０２は選択ワード線（ＳＷＬ）と仮定され、ワード線１０４は非選択ワード線（ＵＷＬ）と仮定される。同様に、ビット線１０６は選択ビット線（ＳＢＬ）と仮定され、ビット線１０８は非選択ビット線（ＵＢＬ）と仮定される。４つの受動素子メモリセル１０１，１０３，１０５，１０７が示され、各々は関連するワード線と関連するビット線との間に結合される。

メモリセル１０１は、選択ワード線１０２および選択ビット線１０６と関連し、「Ｓ」セル（すなわち、「選択（selected）」セル）とみなしてもよい。メモリセル１０３は、非選択ワード線１０４および選択ビット線１０６と関連し、「Ｆ」セル（すなわち、「オフ（off）」セル）とみなしてもよい。メモリセル１０５は、選択ワード線１０２および非選択ビット線１０８と関連付けられ、「Ｈ」セル（すなわち、「半選択（half-selected）」セル）とみなしてもよい。最後に、メモリセル１０７は、非選択ワード線１０４および非選択ビット線１０８と関連し、「Ｕ」セル（すなわち、「非選択（unselected）」セル）とみなしてもよい。

図１には、順方向バイアス動作モードについての例示的なバイアス条件も示される。このような順方向バイアスモードは、プログラミングモード、消去モード、ブロック消去モード、および／または読み取りモードに使用してもよい（このような異なるモードにおいて、通常は異なる電圧レベルまたは条件を伴う）。示されるように、バイアス条件は、選択アレイブロックのためのプログラミング動作モードに適切であるとみなされてもよく、そのようなものとして記載される。

選択ワード線１０２は、ＶＳＸ電圧（たとえば、接地）でバイアスが加えられ、選択ビット線１０６は、ＶＳＢ電圧（たとえば、＋１１ボルト）でバイアスが加えられ、非選択 ワード線１０４は、ＶＵＸ電圧（たとえば、＋１０．３ボルト）でバイアスが加えられ、非選択ビット線１０８は、ＶＵＢ電圧(たとえば、＋０．７ボルト）でバイアスが加えられる。選択ビット線バイアス電圧ＶＳＢは、プログラミング電圧ＶＰＰとみなされてもよく、この全体的な電圧が実質的に選択メモリセル１０１にわたって加えられるにつれ（選択ワード線に対して接地でバイアスが加えられるため）、バスおよびアレイ線自体における抵抗降下が不確かなものとなる。非選択ビット線バイアス電圧ＶＵＢは、各メモリセルの順方向バイアスの方向において明らかな「閾値電圧」に対応する値に設定されるのが好ましく、非選択ビット線１０８に加えられる電圧ＶＴとして示される。同様に、非選択ワード線バイアス電圧ＶＵＸは、ＶＰＰ−ＶＴの値に設定されるのが好ましい。

これらのバイアス条件において、Ｓセル１０１はＶＰＰ（たとえば、＋１１ボルト）と等しい順方向バイアス電圧を受け、Ｆセル１０３はＶＴ（たとえば、＋０．７ボルト）と等しい順方向バイアス電圧を受け、Ｈセル１０５はＶＴ（たとえば、＋０．７ボルト）と等しい順方向バイアス電圧を受け、Ｕセル１０７はＶＰＰ−２ＶＴ（たとえば、−９．６ボルト）と等しい逆方向バイアス電圧を受ける。これらの条件においてバイアスが加えられた場合に選択セルが低い抵抗値に変化する一方でＦセル、Ｈセル、およびＵセルの抵抗が大きく変化しない例示的なメモリセル技術がいくつかある。例示的なセル技術は、以下に記載される。

図２を参照すると、逆方向バイアス動作モードにおける例示的なバイアス条件２００が示される。このような逆方向バイアスモードは、プログラミングモード、消去モード、および／または消去ブロックモードに使用してもよく（このような異なるモードにおいて、通常は異なる条件を伴う）、これらのうちの１つ以上は、第２の「書き込み」動作モードとして特徴付けられる。示されるように、バイアス条件は、選択アレイブロックのためのプログラミングモードまたは消去動作モードのいずれかに適切であるとみなされてもよく、そのようなものとして記載される。

バイアス条件ＶＳＸ、ＶＵＸ、ＶＳＢ、およびＶＵＢの各々について、現動作モードにおいて適切な値が再設定される。選択ワード線１０２はＶＷＬ（たとえば、＋６ボルト）のＶＳＸ電圧でバイアスが加えられ、選択ビット線１０６は−ＶＢＬ（たとえば、−６ボルト）のＶＳＢ電圧でバイアスが加えられる。非選択ワード線電圧ＶＵＸおよび非選択ビット線電圧ＶＵＢは両方とも接地である。

これらのバイアス条件において、Ｓセル１０１はＶＷＬ−（−ＶＢＬ）（たとえば、−１２ボルト）と等しい大きさの逆方向バイアス電圧（ＶＲＲという場合もある）を受け、Ｆセル１０３はＶＢＬ（たとえば、−６ボルト）と等しい逆方向バイアス電圧を受け、Ｈセル１０５はＶＷＬ（たとえば、−６ボルト）と等しい逆方向バイアス電圧を受ける。注目すべきは、Ｕセル１０７はセル全体にわたってバイアスを受けないことである。

これらの条件でバイアスが加えられた場合に選択セルが低い抵抗値から高い抵抗値に変化する一方でＦセル、Ｈセル、およびＵセルの抵抗が大きく変化しない例示的なメモリセル技術がいくつかある（以下を参照）。これらの逆方向モードの条件でバイアスが加えられた場合に選択セルが高い抵抗から低い抵抗に変化するメモリセル技術も関心を引くものである。たとえば、特に関心を引く材料は、金属酸化物メモリ装置であり、電極の選択などによる金属酸化物の積層構造における一部の非対称性によって、セットとリセットとの対比における優先フィールド方向がもたらされる。このような材料は、以下に十分に記載されるように、逆方向バイアスセットに使用してもよい。非選択Ｕメモリセルは、このようなセルの全体にわたって数ボルトでバイアスが加えられた場合に相当量のリーク電流を支持し得るが、バイアスは加えられず、リーク電流もない。さらに詳細に記載されるように、多くの有用なメモリアレイの実施形態は、ＨセルまたはＦセルよりもはるかに多くのＵセルを含み、このようなアレイでは、他のバイアス手法と比して、アレイの非選択メモリセルにおけるリーク電流が非常に小さく、電力の損失も小さい。

この逆方向モードにおいてＶＲＲ電圧を「分割」し、プログラミング電圧（すなわち、−ＶＢＬ）の半分と等しい負の電圧でＳＢＬにバイアスを加え、プログラミング電圧（すなわち、ＶＷＬ）の半分と等しい正の電圧でＳＷＬにバイアスを加えることにより、ビット線デコーダおよびワード線デコーダの両方についての電圧の要件が大きく緩和される。このため、アレイ線（たとえば、ワード線およびビット線）の小さいピッチと一致して、アレイ線駆動回路における高電圧トランジスタの占める面積が小さくなる。なぜなら、これらは比較的低い「分割」電圧用に設計されているためである。

他のメモリ技術は、メモリセルのピッチと同じレートでスケーリングされないプログラミング電圧および消去電圧（およびこのような高電圧トランジスタに必要とされる面積）に関する同様の問題に直面した。たとえば、標準的なＦＬＡＳＨ系のメモリアレイはファンアウトが大きいことから、ＦＬＡＳＨメモリにおけるこの問題の影響はいくぶん小さくなった。高電圧トランジスタにおいてより空間を消費する設計ルールは、メモリブロックのサイズを増大させるいくつかの新しい技術によって償却される。しかしながら、ダイオード系の受動素子メモリアレイにおいては、ブロックサイズを大きくすると、選択アレイ内において非選択メモリセルを介してリークが増大するという損失になる。図２に記載のようにこのような非選択メモリセルにバイアスを加えることによって、このリーク成分をほぼゼロとすることができ、有害な電力損失が小さい状態で大きなブロックサイズを実現することができる。それでもなお、特定の実施形態においては、逆方向バイアス動作モードは、全体的に負でない電圧（すなわち、正の電圧および接地のみ）または全体的に正でない電圧のみ（すなわち、負の電圧および接地のみ）、または正および負の電圧の他の組み合わせを利用してもよい。

図３を参照すると、（図１に記載するような）順方向バイアス動作モードに適した例示的なバイアス条件の表示を含む例示的なワード線デコーダ回路１５０が示される。行デコーダ回路１５２は、図の左側に示され、行選択（すなわち、ＲＯＷＳＥＬ）出力とも呼ばれる２つのデコード出力１５８，１６２が示される。デコード出力１５８は選択デコード出力に対応し、デコード出力１６２は非選択デコード出力に対応する。行デコーダ１５２は、様々なよく知られた技術のいずれかを使用して実施してもよい。たとえば、このようなデコーダは、より早い段階での行デコード回路（図示せず）によって生成される前デコードアドレス信号に応答してもよく、アドレス信号自体に応答してもよい。この記載を目的として、行デコーダ１５２は、行アドレス情報をデコードしてデコード行選択信号を生成するように協働する１つ以上の回路ブロックを含むとみなされてもよい。このようなデコーダ回路１５２は、前デコードアドレス信号に応答するＮＡＮＤゲートと、続いてこのような行選択ノードの各々に対する容量性負荷により各行選択ノードを駆動する変換バッファを含んでもよい。行デコーダ１５２は、電源ノード１５３に結合されたＶＰＰと等しい上位供給電圧ＶＨＩ（ここでは、行デコーダ１５２の「ＶＤＤノード」または「ＶＨＩノード」ともいう）、および電源ノード１５４に結合された接地の下位供給電圧ＶＬＯ（ここでは、行デコーダ１５２の「ＶＳＳノード」または「ＶＬＯノード」ともいう）を伴い、この動作モードで動作する。この行デコーダ１５２は、「アクティブハイ」デコーダであり、行選択ノード１５８などの選択出力（または複数の出力）が、２つの現存する電圧状態のうちの高い方、この場合ではＶＰＰに駆動されることを意味する。デコード出力ノード１６２などの非選択行選択出力は、２つの現存する電圧状態のうちの低い方、この場合では接地に駆動されることを意味する。以下の記載においては、このようなデコード出力ノードは一度に１つのみが選択される（たとえば、「ハイ」）と最初に仮定している。

各デコード出力は、１つ以上のワード線駆動回路に結合される。たとえば、デコード出力ノード１５８は、ＰＭＯＳトランジスタ１７１とＮＭＯＳトランジスタ１７２とを含むワード線駆動回路１７０に結合される。トランジスタ１７１，１７２のそれぞれのドレイン端子の両方は、この場合において選択ワード線１０２を表わすワード線に結合される。特定の実施形態においてはマルチヘッド型のデコーダ以外のデコーダが考えられる一方、図３は、デコード出力ノード１５８にも結合された第２のワード線駆動回路を示し、この特定のデコード出力ノード１５８に関連する１つ以上の残りのワード線駆動回路を表わす。この第２のワード線駆動回路は、ＰＭＯＳトランジスタ１７３とＮＭＯＳトランジスタ１７４とを含み、この出力によって、１つ以上の半選択ワード線を集合的に表わすワード線１８１が駆動される。このような半選択ワード線は、選択ワード線と同じアレイブロックに設けられてもよく、および／または選択されていない他のアレイブロックに設けられてもよい。

これらのワード線駆動回路の各々のＮＭＯＳトランジスタのそれぞれのソース端子は、ＷＬソース選択バスＸＳＥＬのそれぞれのバス線に結合される。この動作モードにおいて、ソース選択バスはアドレス情報に基づいてデコードされる。これにより、この動作モードにおいてワード線に適したアクティブ状態でこのようなＸＳＥＬバス線の１つにバイアスが加えられる一方、残りのＸＳＥＬバス線には、この動作モードにおいてワード線に適した非アクティブ状態でバイアスが加えられる。特定の実施形態においては、２つ以上のこのような選択バス線がアクティブであってもよいが、ここではバス線１６７がアクティブであって接地でバイアスが加えられる一方、集合的にＸＳＥＬバス線１６８によって表わされる１本以上の残りのＸＳＥＬバス線が非アクティブであって非選択ワード線電圧ＶＵＸ（ＶＰＰ−ＶＴとして示される）に駆動されると仮定する。

デコード出力ノード１５８（ＶＰＰ）の電圧は、バス線１６７，１６８の電圧より高いため、ＮＭＯＳトランジスタ１７２，１７４の両方がオン状態となり、選択ワード線１０２は接地に駆動され、半選択ワード線１８１はＶＰＰ−ＶＴに駆動される。これら２つの伝導経路は、白抜き矢印で示される。

これらワード線駆動回路の各々におけるＰＭＯＳトランジスタのそれぞれソース端子は、非選択ＷＬバイアス線ＵＸＬに結合され、ノード１６４として示される。この動作モードにおいて、ＵＸＬバイアス線１６４は、非選択ワード線電圧ＶＵＸを運ぶ。デコード出力ノード１５８に対する電圧（ＶＰＰ）はＵＸＬバイアス線の電圧（ＶＰＰ−ＶＴ）より高いため、ＰＭＯＳトランジスタ１７１，１７３の両方がオフ状態となる。

図面の下部を参照すると、デコード出力ノード１６２は、ＰＭＯＳトランジスタ１７５とＮＭＯＳトランジスタ１７６とを含むワード線駆動回路に結合される。トランジスタ１７５，１７６のそれぞれのドレイン端子の両方は、この場合において非選択ワード線１０４を示すワード線に結合される。デコード出力ノード１６２に結合される第２のワード線駆動回路は、デコード出力ノード１６２と関連する１つ以上の残りのワード線駆動回路を表わし、ＰＭＯＳトランジスタ１７７とＮＭＯＳトランジスタ１７８とを含み、これらの出力が非選択ワード線１８３を駆動する。

前述のように、ワード線駆動回路の各々におけるＮＭＯＳトランジスタのそれぞれのソース端子は、ＷＬソース選択バスＸＳＥＬのそれぞれのバス線に結合される。非選択デコード出力ノード１６２に対する電圧（接地）は、ＸＳＥＬバス線１６７，１６８の電圧以下であるため、ＮＭＯＳトランジスタ１７６，１７８の両方がオフ状態となる。ワード線駆動回路の各々におけるＰＭＯＳトランジスタのそれぞれのソース端子は、非選択ＷＬバイアス線ＵＸＬノード１６４に結合される。非選択デコード出力ノード１６２に対する電圧（接地）はＵＸＬバイアス線１６４の電圧よりも低いため（ＰＭＯＳ閾値電圧分よりも大きく下回る）、ＰＭＯＳトランジスタ１７５，１７７の両方がオン状態となり、非選択ワード線１０４，１８３がＶＵＸまで駆動される（たとえば、ＶＰＰ−ＶＴ）。これら２つの伝導経路は、白抜き矢印によって示される。

図４を参照すると、例示的なビット線デコーダ回路２００が示され、順方向バイアス動作モードに適した例示的なバイアス条件も含まれる（たとえば、図１に示される）。列デコーダ回路２０２は図の左側に示され、２つのデコード出力２０８，２１２が示される。デコード出力２０８は、選択デコード出力に対応する一方、デコード出力２１２は、非選択デコード出力に対応する。列デコーダ２０２は、様々な公知の技術を使用して実施してもよく、列選択ノード２０８，２１２と同じノード（この特定の実施形態について）である出力２０５，２０９などの複数のデコード出力を生成する。示される例示的な実施形態において、例示的な行デコーダ１５２とは異なり、ノード２０８（すなわち、ＣＯＬＳＥＬｉ出力）の容量性負荷が行デコーダ（すなわち、ＲＯＷＳＥＬｉ）出力よりもかなり小さいことから、デコード出力ノードを駆動するための変換バッファはＮＡＮＤゲートの後に設けられない。列デコーダ２０２は、電源ノード２０３に結合されるＶＰＰと等しい上位供給電圧ＶＨＩ、および電源ノード２０４に結合される接地の下位供給電圧ＶＬＯを伴い、この動作モードで動作する。列デコーダ２０２は、「アクティブロー」デコーダである。デコード出力ノード２１２などの非選択デコード出力は、２つの現存する電圧状態のうちの高い方、この場合ではＶＰＰに駆動される。以下の記載においては、このようなデコード出力ノード２０８は一度に１つのみが選択される（たとえば、「ロー」）と最初に仮定している。

デコード出力の各々（すなわち、ＣＯＬＳＥＬｉ出力）は、１つ以上のビット線駆動回路に結合される。たとえば、デコード出力ノード２０８は、ＰＭＯＳトランジスタ２２１とＮＭＯＳトランジスタ２２２とを含むビット線駆動回路２２０に結合される。トランジスタ２２１，２２２のそれぞれのドレイン端子の両方は、この場合において選択ビット線１０６を表わすビット線に結合される。特定の実施形態においてはマルチヘッド型のデコーダ以外のデコーダが考えられる一方、図４は、デコード出力ノード２０８にも結合された第２のビット線駆動回路を示し、この特定の列選択ノード２０８に関連する１つ以上の残りのビット線駆動回路を表わす。この第２のビット線駆動回路は、ＰＭＯＳトランジスタ２２３とＮＭＯＳトランジスタ２２４とを含み、この出力によって、１つ以上の半選択ビット線を表わすビット線２３１が駆動される。ワード線デコーダとは対照的に、このような半選択ビット線は、プログラミングされるデータごとにプログラミングバイアスを加える必要のないビット線、または選択されたグループの他のビット線がプログラミングされている間にプログラミングされるのを待つ、選択されたビット線のグループのビット線など、以下においてさらに記載される、非アクティブ状態で維持される選択ビット線を表わしてもよい。

これらのビット線駆動回路の各々におけるＰＭＯＳトランジスタのそれぞれのソース端子は、ＢＬソース選択バスＳＥＬＢのそれぞれのバス線に結合される。この動作モードにおいて、ソース選択バスＳＥＬＢはデータに依存しており、アドレス情報に基づいてさらにデコードされてもよく、これによって１つ以上のこのようなＳＥＬＢバス線に対してはこの動作モードにおけるビット線に適したアクティブ状態でバイアスが加えられ、残りのＳＥＬＢバス線には、この動作モードにおけるビット線に適した非アクティブ状態でバイアスが加えられる。特定の実施形態において、２つ以上のこのようなソース選択バス線はアクティブであってもよいが、ここでは、バス線２１７はアクティブであってＶＰＰでバイアスが加えられ、ＳＥＬＢバス線２１８によって集合的に表わされる１つ以上の残りのＳＥＬＢバス線は非アクティブであって接地に駆動されると仮定する。特定の実施形態において、このような非アクティブＳＥＬＢバス線２１８は、非選択ビット線電圧ＶＵＢ（この動作モードにおいては、ＶＴ）に駆動され得て、このような半選択ビット線は非選択ビット線電圧ＶＵＢに対してアクティブに結合され得る。この点については、Scheuerleinらによって２００６年７月３１日に出願された米国特許出願第１１／４６１，３５２号であって現在の米国特許第７，４８６，５８７号に十分に記載されており、この開示は引用によりここに援用される。

デコード出力ノード２０８の電圧（接地）は、バス線２１７の電圧よりも低く、ＰＭＯＳトランジスタ２２１がオン状態となり、これによって選択ビット線１０６がＶＰＰに駆動される。この伝導経路は、実線の白抜き矢印によって示される。対照的に、ソースおよびゲートの両方は接地でバイアスが加えられるため、ＰＭＯＳトランジスタ２２３はオフ状態となる。

これらのビット線駆動回路の各々におけるＮＭＯＳトランジスタのそれぞれのソース端子は、ノード２１４としても表わされる非選択ＢＬバイアス線ＵＹＬに結合される。この動作モードにおいて、ＵＹＬバイアス線は非選択ビット線電圧ＶＵＢ（たとえば、ＶＴに等しい）を運ぶ。デコード出力ノード２０８に対する電圧（接地）はＵＹＬバイアス線２１４の電圧よりも低いため、ＮＭＯＳトランジスタ２２２，２２４の両方がオフ状態となる。しかしながら、非選択の場合に全てのビット線がアクティブにこの非選択ビット線電圧ＶＵＢ（たとえば、ＶＴに等しい）に駆動されることから（以下に記載される）、半選択ビット線２３１は、トランジスタ２２４を介したリークにより、およそＶＴの電圧で浮遊したままとなる。この伝導経路は、点線の白抜き矢印によって示される。

非選択デコード出力ノード２１２は、ＰＭＯＳトランジスタ２２５とＮＭＯＳトランジスタ２２６とを含むビット線駆動回路に結合される。トランジスタ２２５，２２６のそれぞれのドレイン端子の両方は、この場合に非選択ビット線１０８を表わすビット線に結合される。デコード出力ノード２１２に結合された第２のビット線駆動回路は、デコード出力ノード２１２と関連付けられた１つ以上の残りのビット線駆動回路を表わし、ＰＭＯＳトランジスタ２２７とＮＭＯＳトランジスタ２２８とを含み、これらの出力によって非選択ビット線２３３が駆動される。

前述のとおり、これらのビット線駆動回路の各々におけるＰＭＯＳトランジスタのそれぞれのソース端子は、ソース選択バスＳＥＬＢのそれぞれのバス線に結合される。デコード出力ノード２１２の電圧（ＶＰＰ）は、バス線２１７，２１８のそれぞれの電圧以上であるため、ＰＭＯＳトランジスタ２２５，２２７の両方がオフ状態となる。これらのビット線駆動回路の各々におけるＮＭＯＳトランジスタのソース端子は、非選択ＢＬバイアス線ＵＹＬノード２１４に結合される。非選択（すなわち、非アクティブ）デコード出力ノード２１２に対する電圧がＶＰＰであるため、ＮＭＯＳトランジスタ２２６，２２８の両方がオン状態となり、非選択ビット線１０８，２３３がＶＵＢ（たとえば、ＶＴ）に駆動される。これらの２つの伝導経路は、白抜き矢印によって示される。

逆方向バイアス動作モードに適した例示的なバイアス条件について記載する。図５を参照すると、例示的なワード線デコーダ回路１５０が示され、逆方向バイアス動作モードに適した例示的なバイアス条件が含まれる（たとえば、図２に記載）。行デコーダ１５２のデコード出力１５８は、選択デコード出力に対応し、デコード出力１６２は、非選択デコード出力に対応する。行デコーダ１５２は、この動作モードで動作し、たとえば、電源ノード１５３に結合されたＶＷＬ＋ＶＯＤ（たとえば、（＋６Ｖ）＋（＋５Ｖ）＝＋１１Ｖ）と等しい上位供給電圧ＶＨＩと、電源ノード１５４に結合された接地の下位供給電圧ＶＬＯとを伴う。電圧ＶＯＤは、「オーバードライブ」電圧を表わし、以下の記載で明らかとなる。この動作モードにおいては、上記の順方向バイアスの場合と同様に、行デコーダ１５２は「アクティブハイ」のデコーダであり、アクティブ（選択）デコード出力１５８は、２つの現存する電圧状態のうちの高い方（たとえば、＋１１Ｖ）に駆動される。デコード出力ノード１６２などの非選択デコード出力は、２つの現存する電圧状態のうちの低い方（たとえば、接地）に駆動される。すなわち、行デコーダの極性は、順方向および逆方向の動作モードの両方において同じである。これに加え、動作電圧の大きさ（たとえば、（ＶＨＩ−ＶＬＯ）＝＋１１ボルト）は、順方向および逆方向の動作モードの両方において同じであり、実際のＶＨＩおよびＶＬＯ供給電圧自体は、順方向および逆方向の動作モードにおいて変化しない。

この逆方向動作モードにおいては、順方向モードについて前述したように、ソース選択バスＸＳＥＬがアドレス情報に基づいてデコードされ、１つのこのようなＸＳＥＬバス線にはこの動作モードでのワード線に適したアクティブ状態でバイアスが加えられ、残りのＸＳＥＬバス線には、この動作モードのワード線に適した非アクティブ状態でバイアスが加えられる。特定の実施形態においては、２つ以上のこのようなソース選択バス線がアクティブであってもよいが、ここでは、ＸＳＥＬバス線１６７がアクティブであってＶＷＬ（たとえば、＋６Ｖ）でバイアスが加えられ、ＸＳＥＬバス線１６８によって集合的に表わされる１つ以上の残りのＸＳＥＬバス線１６８が非アクティブであって非選択ワード線電圧ＶＵＸ（たとえば、接地）に駆動されると仮定する。

デコード出力ノード１５８の電圧（たとえば、＋１１Ｖ）がＸＳＥＬバス線１６７，１６８の電圧よりも高いため、ＮＭＯＳトランジスタ１７２，１７４の両方がオン状態となり、選択ワード線１０２がＶＷＬ（たとえば、＋６Ｖ）に駆動され、半選択ワード線１８１が接地に駆動される。これら２つの伝導経路は、白抜き矢印によって示される。ＮＭＯＳトランジスタには、選択ワード線を引き下げるよりも、引き上げるようにバイアスが加えられる。

これらのワード線駆動回路の各々におけるＰＭＯＳトランジスタのそれぞれのソース端子は、非選択ＷＬバイアス線ＵＸＬおよびノード１６４に結合される。この動作モードにおいて、ＵＸＬバイアス線は、たとえば接地（他の電圧を使用してもよい）などの非選択ワード線電圧ＶＵＸを運ぶ。デコード出力ノード１５８の電圧（たとえば、＋１１Ｖ）は、ＵＸＬバイアス線の電圧（たとえば、接地）よりも高いため、ＰＭＯＳトランジスタ１７１，１７３の両方がオフ状態となる。

図面の下部を参照すると、非選択デコード出力ノード１６２の電圧（たとえば、接地）は、ＸＳＥＬバス線１６７，１６８の電圧以下であるため、ＮＭＯＳトランジスタ１７６，１７８の両方がオフ状態となる。同様に、非選択デコード出力ノード１６２の電圧（たとえば、接地）がＵＸＬバイアス線１６４の電圧と同じであることから、ＰＭＯＳトランジスタ１７５，１７７の両方もオフ状態となり、非選択ワード線１０４，１８３が浮遊状態とされたままとなる。これらの非選択ワード線駆動部におけるリーク電流（すなわち、トランジスタ１７５、１７７、および１７８を介したドレインからソースへのリーク、およびトランジスタ１７６，１７８におけるワード線から基板へのリーク）は、非選択ワード線を接地に維持する（すなわち、「接地で浮遊させる」）役割を果たす。示される例示的な回路において、ＮＭＯＳプルダウントランジスタ１７６，１７８は、ＰＭＯＳプルアップトランジスタ１７５，１７７よりも大きい。この大きい方のトランジスタは、基板ウェルへの（たとえば、ＧＮＤにつながる）リークの量が、小さい方のトランジスタよりも大きい。このため、接地へのリーク電流は、ＰＭＯＳトランジスタ１７５，１７７によるＶＷＬへの基板リーク電流より優位となり、この電流の合計は、接地電位以上で非選択ワード線１０４，１８３を維持する傾向がある。

他の電圧値は、十分なオーバードライブ電圧ＶＯＤが付与される限りにおいて、上位供給電圧ＶＨＩおよび下位供給電圧ＶＬＯに用いてもよい。たとえば、下位供給電圧ＶＬＯは、ＰＭＯＳトランジスタ１７５，１７７ がオン状態となって非選択ワード線を接地に駆動するように、負の電圧であってもよい（すなわち、少なくともＰＭＯＳ閾値電圧分だけ非選択ワード線電圧ＶＵＸを下回る電圧）。このような実施形態において、大きな数の非選択行選択線１６２が接地よりもＶＬＯ電圧に駆動される。ＶＬＯ＝−１Ｖを示すこのような実施形態は、上記の米国特許第７，４８６，５８７号に開示される。

一部の実施形態において、ＸＳＥＬバス線１６７，１６８のうちの１つのみを「選択」することによって、順方向または逆方向バイアス動作モードのいずれかにおいて個別のワード線が選択されてもよい（すなわち、１つのこのようなバス線をデコードして所与の動作モードに適した選択ワード線電圧に駆動し、所与の動作モードに適した非選択ワード線電圧に残りのバス線を維持する）。一部の実施形態においては、ＶＷＬ（たとえば、＋６Ｖ）の選択電圧に駆動されるワード線の隣接ブロックにおいてリセットブロックに有用となり得るマルチヘッド型のワード線駆動回路と関連する２つ以上のＸＳＥＬバス線を選択することによって、２つ以上のワード線を同時に選択してもよい。

図６を参照すると、例示的なビット線デコーダ回路２００が示され、逆方向バイアス動作モードに適したバイアス条件が含まれる（たとえば、図２に記載される）。列デコーダ２０２のデコード出力２０８は、選択デコード出力に対応し、デコード出力２１２は、非選択デコード出力に対応する。列デコーダ２０２は、たとえば、電源ノード２０３に結合されるＧＮＤと等しい上位供給電圧ＶＨＩと、電源ノード２０４に結合される−ＶＢＬ−ＶＯＤ（たとえば、（−６Ｖ）−（＋５Ｖ）＝−１１Ｖ）の下位供給電圧ＶＬＯとを伴う「グラウンドダウン（ground down）」の動作モードで動作する。電圧ＶＯＤは、以下の記載から明らかなように、「オーバーライド」電圧を表わす。この動作モードにおいては、上記の順方向バイアスの場合と同様に、列デコーダは「アクティブロー」デコーダのままであり、アクティブ（選択）デコード出力２０８は、２つの現存する状態のうちの低い方（たとえば、−１１Ｖ)に駆動される。デコード出力ノード２１２などの非選択のデコード出力は、２つの現存する電圧状態の高い方（たとえば、接地）に駆動される。すなわち、列デコーダ２０２の極性は、順方向（たとえば、「グラウンドアップ（ground up）」）および逆方向（たとえば、「グラウンドダウン」）動作モードの両方において同じである。

この動作モードにおいて、順方向モードと同様に、ソース選択バスＳＥＬＢはデータに依存し、アドレス情報に基づいてさらにデコードしてもよく、これにより、１つ以上のこのようなバス線に対してこの動作モードのビット線に適したアクティブ状態でバイアスが加えられ、残りのバス線に対しては、この動作モードのビット線に適した非アクティブ状態でバイアスが加えられる。特定の実施形態においては、２つ以上のこのようなソース選択バス線がアクティブであってもよいが、ＳＥＬＢバス線２１７がアクティブであり、−ＶＢＬ（たとえば、−６Ｖ）でバイアスが加えられ、ＳＥＬＢバス線２１８によって表わされる１つ以上の残りのＳＥＬＢバス線が非アクティブであって接地に駆動されると仮定する。

デコード出力ノード２０８の電圧（たとえば、−１１Ｖ）は、バス線２１７の電圧よりも低いため、ＰＭＯＳトランジスタ２２１がオン状態となり、選択ビット線１０６が−ＶＢＬに駆動される。この伝導経路は、実践の白抜き矢印で示される。ＰＭＯＳトランジスタ２２１には、（非選択電圧に対して）選択ビット線の電圧を引き上げるよりも、このような選択ビット線を引き下げるようにバイアスが加えられる。加えて、ＰＭＯＳトランジスタ２２３もオン状態となり、半選択ビット線２３１がＧＮＤに駆動される。この動作モードにおいて、ＵＹＬバイアス線２１４は、非選択ビット線電圧ＶＵＢ（たとえば、ＧＮＤ）を運ぶ。デコード出力ノード２０８の電圧はＵＹＬバイアス線の電圧よりも低いため、ＮＭＯＳトランジスタ２２２，２２４の両方がオフ状態となる。

非選択列デコーダ出力ノードに関しては、デコード出力ノード２１２に対する電圧（ＧＮＤ）がＳＥＬＢバス線２１７，２１８のそれぞれの電圧以上であるため、ＰＭＯＳトランジスタ２２５，２２７の両方がオフ状態となる。加えて、ＮＭＯＳトランジスタ２２６，２２８の両方もオフ状態となり、非選択ビット線１０８，２３３が浮遊状態のままとなる。これらの非選択ビット線駆動部におけるリーク電流（すなわち、トランジスタ２２６，２２７，２２８を介したドレインからソースへのリーク、およびトランジスタ２２５，２２７におけるビット線から基板へのリーク）は、非選択ビット線を接地に維持する役割を果たす。示される例示的な回路において、ＰＭＯＳトランジスタ２２５，２２７は、ＮＭＯＳトランジスタ２２６，２２８よりも大きい。大きい方のＰＭＯＳトランジスタは、小さい方のＮＭＯＳトランジスタよりも基板ウェルへのリークの量（ＧＮＤに関係する）が大きくなる。このため、大きい方のトランジスタ２２５が接地につながる基板を有するため、接地への基板のリーク電流は、ＮＭＯＳトランジスタ２２６による−ＶＢＬへの基板のリーク電流よりも優位となり、この合計電流は、接地電位あたりで非選択ビット線１０８，２３３を維持する傾向にある。

他の電圧値は、十分なオーバーライド電圧ＶＯＤが供給される限りにおいて、下位供給電圧ＶＬＯおよび上位供給電圧ＶＨＩに使用してもよい。たとえば、上位供給電圧ＶＨＩは、小さい正の電圧（すなわち、少なくともＮＭＯＳ閾値電圧の分だけ非選択ビット線バイアス電圧ＶＵＢよりも高い電圧）であってもよく、ＮＭＯＳトランジスタ２２６，２２８が非選択ビット線をオン状態として接地に駆動する。このような実施形態においては、大きな数の非選択列選択線２１２が接地よりもＶＨＩ電圧に駆動される。ＶＨＩ＝＋１Ｖを示すこのような実施形態は、上記の米国特許第７，４８６，５８７号に記載される。

この実施形態においては、順方向モードにおいて、列デコーダがアクティブローとなり、ビット線がアクティブハイとなる。逆方向モードにおいて、列デコーダは極性を維持する（電圧は下方向に遷移するが）が、ビット線自体は逆の極性となり、アクティブローとなる。逆に、順方向モードにおいては、行デコーダがアクティブハイとなり、ワード線がアクティブローとなる。逆方向モードにおいて、行デコーダは極性を維持するが、ワード線自体は逆の極性となり、アクティブハイとなる。列デコーダの出力レベルは、「グラウンドアップ」順方向モード（たとえば、ＧＮＰからＶＰＰ）と「グラウンドダウン」逆方向モード（すなわち、−ＶＢＬ−ＶＯＤからＧＮＤ）との間の平均電圧に遷移する。

非マルチヘッド型のデコーダとみなした場合（図３、４、５および６において、デコード出力ごとに単一のアレイ線駆動回路のみ）、デコーダ回路の動作は、非常に簡易に記載され得る。逆方向モードにおいて、ワード線デコーダは、極性を逆転させ、１つの選択ワード線を高め（約６Ｖ）、他の全てを接地に維持する。１つのビット線が選択されて−６Ｖとなり、他の全てが接地となるビット線選択側において逆転が起こる。最終的な結果として、選択メモリセルに渡る逆方向バイアスが１２Ｖとなり、他の全てにわたっては０ボルトとなる。ワード線およびビット線駆動回路におけるトランジスタは、全電圧よりも、６Ｖまたは最大電圧の半分に耐えればよい。

たとえば米国特許第７，４８６，５８７号に記載されるような、ここに引用により援用される特定の材料においては、逆方向動作モードは、ＶＲＲ電位を選択メモリセルにわたって印加するものとして記載され、選択ワード線は＋ＶＲＲ／２に駆動され、選択ビット線は−ＶＲＲ／２に駆動される。ここでの記載において、逆方向動作モードは同様に記載されるが、選択ワード線が＋ＶＷＬ（＋ＶＲＲ／２に対応）に駆動され、選択ビット線が−ＶＢＬ（−ＶＲＲ／２に対応）に駆動されるとの注記が用いられる。この＋ＶＷＬおよび−ＶＢＬの注記は、正の選択ワード線電圧が負の選択ビット線電圧と同じ大きさを持たなければならないという示唆を排除するものである。

マルチヘッド型のデコーダを使用することを考えた場合（図３、４、５および６に示される）、これまでに説明した回路は、順方向においてデコードソース選択バスを用いて、アレイ線（すなわち、ワード線、ビット線）のグループのうちの単一の線のみが選択され、残りの半選択アレイ線は、非選択バイアス条件（またはその近く）に駆動される。逆方向モードにおいて、半選択アレイ線は、「過電圧」によって行および列デコーダに電力を供給することでそれぞれの非アクティブ電圧にアクティブに駆動され、デコード出力ノードは、ワード線駆動回路におけるＮＭＯＳソース電圧よりも高くなり、ビット線駆動回路におけるＰＭＯＳソース電圧よりも低くなる。こうすることにより、選択ワード線は、ＮＭＯＳトランジスタを介して＋ＶＷＬ電圧に駆動されて得て、選択ビット線は、ＰＭＯＳトランジスタを介して−ＶＢＬ電圧に駆動され得る。これにより、順方向モードおよび逆方向モードの両方において選択ワード線およびビット線を駆動するように同じトランジスタが利用される。たとえば、ＰＭＯＳトランジスタ１７１よりも、ＮＭＯＳトランジスタ１７２が順方向および逆方向モードの両方で選択ワード線を駆動する。これにより、プログラミング電流または消去電流を支持する必要がないため、トランジスタ１７１を非常に小さくすることができる。同様に、ＮＭＯＳトランジスタ２２２よりも、ＰＭＯＳトランジスタ２２１が選択ビット線を順方向および逆方向モードの両方で駆動する。これにより、プログラミング電流または消去電流を支持する必要がないため、トランジスタ２２２を非常に小さくすることができる。加えて、ソース選択バスの第２のセット（すなわち、いわゆる逆方向ソース選択バス）は必要ではなく、このようなバスが必要とするレイアウト領域も省略され得る。

図７は、行および列デコーダならびにワード線およびビット線駆動回路のバイアス回路のための高電圧生成回路および高電圧スイッチ回路の例示的な配置３００を示すブロック図である。この図は、いくつかの異なる高電圧生成回路（たとえば、チャージポンプ回路）の使用を示し、各々の回路は異なる動作モードにおいて異なる電圧を生成する。これらの電圧は、以下に記載するように、様々なデコーダ回路に結合される。

４つのチャージポンプ回路３１０，３１２，３１４，３１６は、それぞれ４つの出力電圧をそれぞれの出力ノード３１１，３１３，３１５，３１７に対して生成し、モード制御信号３０２、ノード３０６への基準電圧ＶＲＥＦ、およびクロック信号３０４に応答する。列デコーダチャージポンプ３１０は、出力ノード３１１に対して−４Ｖまたは−１１Ｖの出力電圧を選択的に生成する。ＢＬ選択チャージポンプ３１２は、出力ノード３１３に対して−４Ｖまたは−６Ｖの出力電圧を選択的に生成する。行／列デコーダチャージポンプ３１４は、出力ノード３１５に対して＋４Ｖまたは＋１１Ｖの出力電圧を生成する。最後に、ＷＬ選択チャージポンプ３１６は、出力ノード３１７に対して＋４Ｖ、＋６Ｖ、または＋１０．３Ｖの出力電圧を選択的に生成する。モード制御信号３０２は、どの電圧を生成させるかについて各チャージポンプ回路と通信し、以下でより詳細に記載されるように、順方向または逆方向動作モードの選択および所与の動作モード内でのタイミング順列に依存する。例示的なチャージポンプ回路は、Ali K. Al-ShammaおよびRoy E. Scheuerleinによる「多極性チャージポンプ回路を使用する方法（Method for Using a Multiple Polarity Charge Pump Circuit）」と題された米国特許第７，４９５，５００号に記載されており、この開示はその全体が引用によりここに援用される。

高電圧スイッチ回路３２０，３２２は、列デコーダ２０２のための適切なＶＨＩ電圧およびＶＬＯ電圧を選択し、高電圧スイッチ回路３２４，３２６は、ビット線選択制御３３０のための適切なＶＨＩおよびＶＬО電圧を選択し、各々はモード制御３１９信号に応答する。スイッチ回路３２０は、ノード３１５で受けた正の電圧（たとえば、＋１１Ｖ）、３．３Ｖの電圧、または０Ｖの電圧（すなわち、接地）の出力ノード３２１に結合する。スイッチ回路３２２は、ノード３１１で受けた負の電圧または接地電圧の出力ノード３２３に結合する。スイッチ回路３２４は、ノード３１５で受けた正の電圧または接地電圧の出力ノード３２５に結合される。最後に、スイッチ回路３２６は、ノード３１３で受けた負の電圧または接地電圧の出力ノード３２７に結合される（スイッチ回路３２６は、図４に関連して記載されるように、非選択ＳＥＬＢバス線が接地ではなくＶＴに駆動される実施形態にＶＴ入力を利用してもよい）。

列デコーダ２０２は、アドレス情報３３２を受け取り、ＶＬＯ入力に結合されるノード３２３に運ばれるＣＯＬＤＥＣＶＬＯ電圧に選択された列選択線が駆動されるように、およびＶＨＩ入力に結合されるノード３２１に運ばれるＣＯＬＤＥＣＶＨＩ電圧に非選択の列選択線が駆動されるように列選択線２１０をデコードする。図４および図６に示されるように、選択された列選択線は、ＣＯＬＳＥＬ２０８に対応し、非選択の列選択線は、ＣＯＬＳＥＬ２１２に対応する。順方向動作モードにおいて、ＣＯＬＤＥＣＶＨＩ電圧は、チャージポンプ３１４によって生成される二重電圧配列に応答して（以下に記載のように）＋３．３Ｖと＋１１Ｖとの間で配列され、ＣＯＬＤＥＣＶＬＯ電圧は接地である。逆方向動作モードにおいて、ＣＯＬＤＥＣＶＨＩ電圧は接地であり、ＣＯＬＤＥＣＶＬＯ電圧は、チャージポンプ３１０によって生成する二重電圧配列に応答して（以下に記載のように）−４Ｖと−１１Ｖとの間で配列される。上記の図面において説明したように、列選択線２１０は、順方向および逆方向動作モードの両方において「Ｎのうち１がアクティブロー」の選択線である。このため、順方向動作モードと逆方向動作モードとの間で切り替えるために列デコーダ２０２内の内部回路を再構成する必要がない。代わりに、列デコーダ２０２の動作は、ＶＨＩ電圧およびＶＬＯ電圧を変えることによって、順方向モードにおける「グラウンドアップ」動作から逆方向モードにおける「グラウンドダウン」動作に変わる。

ビット線選択制御回路３３０は、ＤＡＴＡ＿ＩＮバス３３６上のデータ状態情報を受け取り、ビット線ソース選択ＳＥＬＢバス線２１６を駆動する。順方向動作モードにおいて、ＳＥＬＢバス２１６は、「Ｎのうち１（以上）がアクティブハイ」のバスである。このため、１つ以上の選択ＳＥＬＢバス線は、ＶＨＩ入力に結合されるノード３２５に運ばれるＢＬＳＥＬＶＨＩ電圧に駆動され、非選択ＳＥＬＢバス線は、ＶＬＯ入力に結合されるノード３２７に運ばれるＢＬＳＥＬＶＬＯ電圧に駆動される。たとえば、選択ＳＥＬＢバス線には、図４および図６において２１７の符号が付され、非選択ＳＥＬＢバス線は、図４および図６において２１８の符号が付されたバス線によって表わされる。順方向動作モードにおいて、ＢＬＳＥＬＶＨＩ電圧は＋１１Ｖであり、ＢＬＳＥＬＶＬＯ電圧は接地である。逆方向動作モードにおいて、ＳＥＬＢバス２１６は、「Ｎのうち１（以上）がアクティブロー」のバスである。このため、１つ以上の選択ＳＥＬＢバス線がＢＬＳＥＬＶＬＯ電圧に駆動され、非選択ＳＥＬＢバス線がＢＬＳＥＬＶＨＩ電圧に駆動される。ＢＬＳＥＬＶＨＩ電圧は接地であり、ＢＬＳＥＬＶＬＯ電圧は、チャージポンプ３１２によって生成される二重電圧配列に応答し、（以下に記載されるように）−４Ｖと−６Ｖとの間で配列される。ビット線選択制御回路３３０は、この極性の逆転を実現するためにモード制御３３８信号に応答する。

例示的なビット線選択制御回路３３０は、タイミングパルス制御信号３４２を受け取り、以下により詳細に記載されるように、所望の長さの時間にわたって１つ以上の「アクティブな」ＳＥＬＢ線（すなわち、選択ＳＥＬＢバス線の両方であり、メモリセルに対する書き込み／消去を行うのに適切なデータ状態を有する）を適切な電圧（逆方向モードにおける−ＶＢＬ、順方向モードにおけるＶＰＰ）に駆動させる。いくつかのＤＡＴＡ＿ＩＮ３３６バス線（たとえば、１からＮ）は、所望のデータ状態および制御論理（図示せず）によって規定されるようにアクティブ状態に駆動され、順方向または逆方向プログラミング動作の際に関連するビット線ソース選択バス線（ＳＥＬＢ）を対応するアクティブ状態 （たとえば、順方向ではハイ、逆方向モードではロー）に制御する。一部の実施形態において、ＳＥＬＢバス線切り替え（たとえば、図９に示されるＳＥＬＢバス切り替え４０８、図１１に示されるＳＥＬＢバス切り替え４８８）は、固定の高電圧（たとえば、ＢＬＳＥＬＶＨＩ＝ＶＰＰ）がＢＬ選択線３３０回路に加えられ、ＤＡＴＡ＿ＩＮバス線３３６のデータ状態の変化によって制御される際に起こる。ＢＬ選択制御３３０はアレイ線ピッチに適用される必要はなく、デコーダおよび駆動回路と比較して数が相対的に少ないため、デコーダおよび駆動部に使用される回路よりも密度の低い回路を使用することができる。高電圧トランジスタ、チャネル長さの長いトランジスタ、およびスナップバックを回避するための一連の装置など、いくつかの既知の回路のいずれかをＢＬ選択制御３３０回路に使用して電圧を安全にＶＰＰに切り替えてもよい。

行デコーダ１５２は、アドレス情報３４４を受け取り、その行選択線１６０をデコードし、選択された選択線は、ＶＨＩ入力に結合されるノード３１５に運ばれるＲＯＷＤＥＣＶＨＩ電圧に駆動され、非選択の行選択線は、接地であるＶＬＯ入力に結合されるＲＯＷＤＥＣＶＬＯ電圧に駆動される。図３および図５に示されるように、選択された行選択線はＲＯＷＳＥＬ１５８に対応し、非選択の行選択線はＲＯＷＳＥＬ１６２に対応する。上記の図面で説明したように、行選択線１６０は、順方向および逆方向動作モードの両方において、「Ｎのうち１がアクティブハイ」の選択線である。両方の動作モードにおいて、ＲＯＷＤＥＣＶＨＩ電圧は、（以下に記載されるように）チャージポンプ３１４によって生成する二重電圧配列に応答して＋４Ｖと＋１１Ｖとの間で配列され、ＲＯＷＤＥＣＶＬＯ電圧は接地される。

ワード線選択制御回路６０２は、アドレス情報３４８を受け取り、ワード線ソース選択ＸＳＥＬバス線１６６をデコードする。順方向動作モードにおいて、ＸＳＥＬバス１６６は、「Ｎのうち１がアクティブロー」のバスである。このため、選択ＸＳＥＬバス線は、ＷＬＳＥＬＶＬＯ電圧（すなわち、接地）に駆動され、非選択ＸＳＥＬバス線は、（以下に示されるように）チャージポンプ３１６によって生成する二重電圧配列に応答して＋４Ｖと＋１０．３Ｖとの間で配列されるＷＬＳＥＬＶＨＩ電圧に駆動される。たとえば、選択ＸＳＥＬバス線には図３および図５において１６７の符号が付され、非選択ＸＳＥＬバス線は、図３および図５において１６８の符号が付されたバス線によって表わされる。逆方向動作モードにおいて、ＸＳＥＬバス１６６は、「Ｎのうち１がアクティブハイ」のバスである。このため、選択ＸＳＥＬバス線は、ＢＬＳＥＬＶＨＩ電圧に駆動され、非選択ＸＳＥＬバス線は、ＢＬＳＥＬＶＬＯ電圧、すなわち接地に駆動される。ワード線選択制御回路６０２は、モード制御３５０信号に応答してこの極性の逆転を実現する。

アドレス情報３３２，３４４，３４８の各々は、実際のアドレス信号を表わし得る（たとえば、各アドレスビットについて、真のアドレス信号および補足のアドレス信号）。このようなアドレス情報３３２，３４４，３４８の各々は、従来技術においてよく知られるように、上流デコーダまたは前デコーダ回路によって生成される前デコードアドレス情報を表わし得る。

図８は、順方向バイアス動作モードにおける例示的な行回路の動作を示すタイミング図である。行パワーアップインターバル３６２の間、行回路は、待機状態からパワーアップ状態に遷移する。行アドレス入力の全ては、行選択線１６０およびＸＳＥＬバス線１６６のいずれかの「選択」を抑止するために非アクティブであることが好ましい。行／列デコーダチャージポンプ３１４は、＋４Ｖの出力電圧を生成することが可能であり、ＷＬ選択チャージポンプ３１６は、同様に＋４Ｖの出力電圧を生成することが可能である。これに応答して、全ての行選択線１６０は非選択であって接地に駆動され、全てのＸＳＥＬバス線１６６は非選択であって＋４Ｖに駆動され、全てのワード線は非選択であって＋４Ｖに駆動される。

行ＤＥＣ切り替えインターバル３６４の間、行デコーダ回路と関連するアドレス入力が可能となり、所望の行アドレスが提示される。行選択線およびＸＳＥＬバス線は、必要に応じて、この行アドレスに応答して切り替えを行い、最終的に安定して行アドレスに関連する行選択線およびＸＳＥＬバス線をデコードする。このとき、選択された行選択線１５８は＋４Ｖに駆動され、非選択の行選択線１６２は接地に駆動され（または接地を維持し）、選択ＸＳＥＬバス線１６７は接地に駆動され、非選択ＸＳＥＬバス線１６８は＋４Ｖに駆動される（または＋４Ｖを維持する）。このため、選択ワード線１０２は接地に駆動され、非選択ワード線は、（図３において符号１７０が付された）ワード線駆動回路によって＋４Ｖ（または＋４Ｖ−ＶＴ）に駆動される。

行ＨＶオンインターバル３６６において、行／列デコーダチャージポンプ３１４は、生成した電圧を１１Ｖ（ＶＰＰ）に増大させることが可能であり、ＷＬ選択チャージポンプ３１６は、生成した出力電圧を＋１０．３Ｖ（ＶＰＰ−ＶＴ）に増大させることが可能である。アドレス入力は、状態を変化させない。結果として、選択された行選択線１５８は、ＲＯＷＤＥＣＶＨＩ電圧の＋１１Ｖへの増大を追従し、非選択のＸＳＥＬバス線１６８は、ＷＬＳＥＬＶＨＩ電圧の＋１０．３への増大を追従する。非選択の行選択線１６２は接地を維持し、選択されたＸＳＥＬバス線１６７も同様に接地を維持する。

インターバル３６８において、行回路の全てのデコードノードは安定した状態を維持し、順方向動作モードに適した電圧で様々なノードにバイアスが加えられる。行選択線１６０またはＸＳＥＬバス線１６６のいずれも切り替えられない。選択された行選択線１５８には、ＶＰＰ（たとえば、＋１１Ｖ）でバイアスが加えられ、非選択の行選択線１６２には、接地でバイアスが加えられる。選択されたＸＳＥＬバス線１６７には、接地でバイアスが加えられ、非選択のＸＳＥＬバス線１６８には、ＶＰＰ−ＶＴ（たとえば、＋１０．３Ｖ）でバイアスが加えられる。このような例示的なバイアス条件は、図１および図３に示される条件と一致する。このインターバル３６８においては、以下に記載するように、列回路の出力を上げ、続いて書き込みのために異なるメモリセルを選択し、出力を下げるのが好ましい。

行ＨＶオフインターバル３７０において、行／列デコーダチャージポンプ３１４の出力電圧は＋４Ｖに下げ戻され、ＷＬ選択チャージポンプ３１６の出力電圧は＋４Ｖに下げ戻される。アドレス入力は、状態の変化が抑止される。結果として、選択された行選択線１５８は、＋４Ｖに下げ戻されるＲＯＷＤＥＣＶＨＩ電圧を追従し、非選択ＸＳＥＬバス線１６８は、＋４Ｖに下げ戻されるＷＬＳＥＬＶＨＩ電圧を追従する。非選択の行選択線１６２は接地を維持し、選択されたＸＳＥＬバス線１６７も同様に接地を維持する。

行ＤＥＣ切り替えインターバル３７２においては、新しい行アドレスが表わされ、必要に応じて、この行アドレスに応答して行選択線およびＸＳＥＬバス線が切り替えられ、最終的に新しい行アドレスに関連する行選択線およびＸＳＥＬバス線をデコードするために安定化される。上記のインターバル３６４の最後のように、選択された行選択線１５８は＋４Ｖに駆動され、非選択の行選択線１６２は接地に駆動され、選択されたＸＳＥＬバス線１６７は接地に駆動され、非選択のＸＳＥＬバス線１６８は＋４Ｖに駆動される。このため、新たに選択されたワード線１０２は接地に駆動され、非選択のワード線はワード線駆動回路によって＋４Ｖ（または＋４−ＶＴ）に駆動される。

インターバル３７４、３７６、および３７８において、行回路は、対応するインターバル３６６，３６８，３７０と同様に動作する。この動作モードにおいて新しい行アドレスが提示されるたびに、行高電圧がまずオフ状態となり（すなわち、行ＨＶオフインターバル３７０）、行アドレスが切り替えられ（すなわち、行ＤＥＣ切り替えインターバル３７２）、行高電圧がオン状態に戻される（すなわち、行ＨＶオンインターバル３７４）。全ての行アドレスに対するプログラミングが完了すると、行パワーダウンインターバル３８０に示されるように、行回路は出力が下げられ、この間、行／列デコーダチャージポンプ３１４およびＷＬ選択チャージポンプ３１６の両方が動作しなくなる、またはオフ状態となり、それぞれの出力電圧が接地に戻る。

図９は、順方向バイアス動作モードにおける例示的な列回路の動作を示すタイミング図である。動作の配列の全体は、インターバル３６８（図８に示される）または対応するインターバル３７６などの安定した高電圧の行インターバルにおいて行われるのが好ましい。

列パワーアップインターバル４０２において、列回路は、待機状態からパワーアップ状態に変移する。列アドレスの入力は、列選択線２１０およびＳＥＬＢバス線２１６のいずれかの「選択」を抑止するために非アクティブであるのが好ましい。電圧調整部３０８は、非選択のＢＬバイアス線２１４（たとえば、図４参照）に運ばれるノード３０９に係る＋ＶＴ出力電圧（たとえば、０．７Ｖ）を生成することが可能となる。高電圧スイッチ３２０は、その３．３Ｖの入力をＣＯＬＤＥＣＶＨＩ電圧に結合し、高電圧スイッチ３２２は、そのＧＮＤ入力をＣＯＬＤＥＣＶＬＯ電圧に結合し、これによって全ての列選択線２１０が非選択となり、３．３Ｖに駆動される。高電圧スイッチ３２４は、そのＶＰＯＳ入力をＢＬＳＥＬＶＨＩ電圧に結合し、高電圧スイッチ３２６は、そのＧＮＤ入力をＢＬＳＥＬＶＬＯ電圧に結合する。ＢＬ選択制御回路３３０に対するパルス制御信号３４２は、ＤＡＴＡ＿ＩＮバス線３３６を無効化し、全てのＳＥＬＢバス線２１６は非アクティブであり、接地でバイアスが加えられる。全ての列選択線２１０が非選択であって３．３Ｖでバイアスが加えられるため、非選択のビット線バイアス線２１４はＶＴでバイアスが加えられ、全てのビット線は非選択であり、ＶＴに駆動される。

列デコーダ切り替えインターバル４０４において、列デコーダ回路に関連するアドレス入力は、所望の列アドレス３３２を表わすことが可能である。列選択線２１０は、必要に応じて、この列アドレスに応答して切り替わり、最終的に安定して列アドレスに関連する列選択線をデコードする。このため、選択された列選択線２０８は接地に駆動され、非選択の列選択線２１２は＋３．３Ｖに駆動される。全てのＳＥＬＢバス線２１６は、接地において非アクティブ状態を維持し、全てのビット線は非選択であってビット線駆動回路によってＶＴで保持される。

列ＨＶオンインターバル４０６において、高電圧スイッチ３２０は、そのＶＰＯＳ入力を選択してＶＰＰ電圧をＣＯＬＤＥＣＶＨＩ電圧に運ぶ（行／列デコーダチャージポンプ３１４は＋１．１Ｖ（ＶＰＰ）の出力電圧を生成することが事前に可能となり、インターバル３６８においてそのまま維持される）。高電圧スイッチ３２４は、ＶＰＯＳ入力を選択し、ＶＰＰ電圧をＢＬＳＥＬＶＨＩ電圧に運ぶ。列アドレスの入力は、状態を変化させないのが好ましい。結果として、選択された列選択線２０８は接地を維持するが、多くの非選択の列選択線２１２は＋１．１ＶへのＣＯＬＤＥＣＶＨＩ電圧の増大を追従する。全てのＳＥＬＢバス線２１６はＧＮＤにおいて非アクティブを維持し、全てのビット線は非選択であってＶＴに保持される。

ＳＥＬＢ切り替えインターバル４０８において、列選択線２１０は変化せず、選択された列選択線２０８は接地でバイアスが加えられ、非選択の列選択線２１２はＶＰＰ（たとえば、＋１１Ｖ）でバイアスが加えられる。しかしながら、モード制御３３８、パルス制御信号３４２、およびＤＡＴＡ＿ＩＮバス線３３６に応答して、ＳＥＬＢバス線２１６は、プログラミングされるデータ状態に基づいてアクティブ電圧ＶＰＰに連続的に駆動され、非アクティブＧＮＤ電圧に戻る。結果として、プログラミングされる選択ビット線１０６はＶＰＰにパルスが加えられ（すなわち、所定時間駆動され）、非選択のビット線バイアス電圧ＶＴに戻る。データ状態が原因でプログラミングの必要がない選択ビット線はＶＴを維持する。このような例示的なバイアス条件は、図１および図４に示される条件と一致する。

列ＨＶオフインターバル４１０において、高電圧スイッチ３２０は再度３．３Ｖ入力を選択してＣＯＬＤＥＣＶＨＩ電圧を＋３．３Ｖに切り替える。アドレス入力は、状態を変化させない。モード制御信号３３８およびパルス制御信号３４２は、ＢＬＳＥＬＶＨＩ電圧がＶＰＰ電圧に結合されたとしても、ＤＡＴＡ＿ＩＮバス線３３６に関係なく、全てのＳＥＬＢバス線が非アクティブであって接地に保持される事を確実とする。結果として、選択された列選択線２０８は接地を維持し、非選択の列選択線２１２は、ＣＯＬＤＥＣＶＨＩ電圧の＋３．３Ｖへの下げ戻しを追従する。全てのビット線は、ＶＴ電圧において非選択のままとなる。

列デコーダ切り替えインターバル４１２において、新しい列アドレスが表わされ、列選択線はこの列アドレスに応答して切り替わり、最終的に安定して新しい列アドレスに関連する列選択線をデコードする。上記のインターバル４０４の最後と同様に、選択された列選択線２０８は接地に駆動され、非選択の列選択線２１２は＋３．３Ｖに駆動される。全てのＳＥＬＢバス線２１６は接地で非アクティブ状態を維持し、全てのビット線は非選択であり、ビット線駆動回路によってＶＴで保持される。

インターバル４１４，４１６，４１８において、列回路は、対応するインターバル４０６，４０８，４１０と同様の方法で動作する。この動作モードにおいて「列選択」アドレスが表わされるたびに（すなわち、選択されている異なる列選択線２１０に対応するアドレス）、列高電圧がまずオフ状態となり（すなわち、列ＨＶオフインターバル４１０）、列選択アドレスが切り替えられ（すなわち、列ＤＥＣ切り替えインターバル４１２）、列高電圧がオン状態に戻される（すなわち、列ＨＶオンインターバル４１４）。

全ての列アドレスについて完了すると、高電圧スイッチ３２０がＧＮＤ入力を選択する列パワーダウンインターバル４２０において列回路の出力を落としてもよく、これによってノード３２１へのＣＯＬＤＥＣＶＨＩ出力電圧が接地に戻る。電圧調整部３０８は、動作せずに出力を接地に戻してもよい。

図１０は、逆方向バイアス動作モードにおける例示的な行回路の動作を示すタイミング図である。行パワーアップインターバル４４２において、行回路は、待機状態からパワーアップ状態に変移する。行選択線１６０およびＸＳＥＬバス線１６６のいずれかの「選択」を抑止するために、行アドレス入力は全て非アクティブであるのが好ましい。行／列デコーダチャージポンプ３１４は、＋４Ｖの出力電圧を生成することが可能となり、ＷＬ選択チャージポンプ３１６も同様に＋４Ｖの出力電圧を生成することが可能となる。これに応じて、全ての行選択線１６０は非選択であって接地に駆動され、全てのＸＳＥＬバス線１６６は非選択であり、接地に駆動され、非選択のＷＬバイアス線１６４は接地でバイアスが加えられ、全てのワード線は非選択であり、接地より高いＰＭＯＳ閾値電圧より高い電圧には駆動されない。上記のように、非選択のワード線は、ＰＭＯＳ駆動部トランジスタにおけるドレインからソースへのリーク、ＮＭＯＳ駆動部トランジスタにおける基板リーク、および非選択メモリセルを通じたリークにより、接地付近で浮遊する。

行ＤＥＣ切り替えインターバル４４４において、行デコーダ回路と関連付けられたアドレス入力が可能となり、所望の行アドレスが表わされる。行選択線およびＸＳＥＬバス線は、必要に応じて、行アドレスに応答して切り替わり、最終的に安定して行アドレスに関連する行選択線およびＸＳＥＬバス線をデコードする。このようなとき、選択された行選択線１５８は＋４Ｖに駆動され、非選択の行選択線１６２は接地に駆動され（または接地を維持する）、選択ＸＳＥＬバス線１６７は＋４Ｖに駆動され、非選択のＸＳＥＬバス線１６８は接地に駆動される（または接地を維持する）。このため、選択ワード線１０２は、ワード線駆動回路によって、＋４Ｖに駆動され、非選択のワード線は接地に駆動され（半選択ワード線）、または＋ＶＴＰほど高くない電圧に駆動される（非選択のワード線）（その後、接地に向かってリークする）。

行ＨＶオンインターバル４４６において、行／列デコーダチャージポンプ３１４は、生成した出力電圧を＋１１Ｖ（ＶＷＬ＋ＶＯＤ）に増大させることが可能となり、ＷＬ選択チャージポンプ３１６は、生成した出力電圧を＋６Ｖ（ＶＷＬ）に増大させることが可能となる。アドレス入力は、状態を変化させない。結果として、選択された行選択線１５８は、ＲＯＷＤＥＣＶＨＩ電圧の＋１１Ｖへの増大を追従し、選択ＸＳＥＬバス線１６７は、ＷＬＳＥＬＶＨＩ電圧の＋６Ｖへの増大を追従する。非選択の行選択線１６２は、接地を維持し、非選択のＸＳＥＬバス線１６８は同様に接地を維持する。

インターバル４４８において、行回路における全てのデコードノードは、安定した状態を維持し、逆方向動作モードに適した電圧で様々なノードにバイアスが加えられる。行選択線１６０またはＸＳＥＬバス線１６６のいずれも切り替えが許容されない。選択された行選択線１５８はＶＰＰ（たとえば、＋１１Ｖ）でバイアスが加えられ、非選択の行選択線１６２は接地でバイアスが加えられる。選択ＸＳＥＬバス線１６７はＶＷＬ（＋６Ｖ）でバイアスが加えられ、非選択のＸＳＥＬバス線１６８は接地でバイアスが加えられる。このような例示的なバイアス条件は、図２および図５に示される条件と一致する。このインターバル４４８においては、上記のように、列回路の出力が上げられ、続けて書き込みのための異なるメモリセルを選択し、出力を下げられることが好ましい。

行ＨＶオフインターバル４５０において、行／列デコーダチャージポンプ３１４の出力電圧は＋４Ｖに下げ戻され、ＷＬ選択チャージポンプ３１６の出力電圧は＋４Ｖに下げ戻される。アドレス入力は、状態を変化させない。結果として、選択された行選択線１５８は、ＲＤＥＣＶＨＩ電圧の＋４Ｖへの下げ戻しを追従し、選択されたＸＳＥＬバス線１６７は、ＷＬＳＥＬＶＨＩ電圧の＋４Ｖへの下げ戻しを追従する。非選択の行選択線１６２は接地を維持し、非選択のＸＳＥＬバス線１６８も同様に接地を維持する。

行ＤＥＣ切り替えインターバル４５２において、新たな行アドレスが提示され、必要に応じて、行アドレスに応答して行選択線およびＸＳＥＬバス線が切り替わり、最終的に安定して新たな行アドレスと関連する行選択線およびＸＳＥＬバス線がデコードされる。上記のインターバル４４４の最後と同様に、選択された行選択線１５８は＋４Ｖに駆動され、非選択の行選択線１６２は接地に駆動され、選択されたＸＳＥＬバス線１６７は＋４Ｖに駆動され、非選択のＸＳＥＬバス線１６８は接地に駆動される。このため、新たに選択されたワード線１０２は＋４Ｖに駆動され、非選択のワード線は、ワード線駆動回路によって、接地に駆動され（半選択ワード線）、または＋ＶＴＰほど高くない電圧に駆動される（非選択ワード線）（続けて、接地に向けてリークし、接地でバイアスが加えられる）。

インターバル４５４、４５６、および４５８において、行回路は対応する回路４４６，４４８，４５０と同様の方法で動作する。この動作モードにおいて新たな行アドレスが提示されるたびに、行高電圧がまずオフ状態となり（すなわち、行ＨＶオフインターバル４５０）、行アドレスが切り替えられ（すなわち、行ＤＥＣ切り替えインターバル４５２）、行高電圧がオン状態となる（すなわち、行ＨＶオンインターバル４５４）。プログラミングされる全ての行アドレスについて完了すると、行／列デコーダチャージポンプ３１４およびＷＬ選択チャージポンプ３１６の両方が機能しなくなってオフ状態となり、それぞれの出力電圧が接地に戻る行パワーダウンインターバル４６０に示されるように、行回路の出力は下げられ得る。

図１１は、逆方向バイアス動作モードにおける例示的な列回路の動作を示すタイミング図である。動作全体のシーケンスは、インターバル４４８（図１０に示される）または対応するインターバル４５６などの安定した高電圧行インターバルにおいて実行されるのが好ましい。

列パワーアップインターバル４８２において、列回路は、待機状態からパワーアップ状態に変移する。列アドレス入力は、列選択線２１０およびＳＥＬＢバス線２１６のいずれかの「選択」を抑止するために、全てが非アクティブであるのが好ましい。特定の実施形態において、列デコーダ２０２およびＢＬ選択制御３３０への制御入力は、順方向モードまたは逆方向モードの動作に関し、それぞれグラウンドアップまたはグラウンドダウン信号を提供するレベル変更回路によって提供される。電圧調整部３０８は、ノード３０９へのＧＮＤ出力電圧を生成することができ、この電圧は非選択ＢＬバイアス線２１４に運ばれる（たとえば、図６参照）。列デコーダチャージポンプ３１０は、−４Ｖの出力電圧を生成することができる。高電圧スイッチ３２０は、ＧＮＤ入力をＣＯＬＤＥＣＶＨＩ電圧に結合し、高電圧スイッチ３２２は、ＶＮＥＧ入力をＣＯＬＤＥＣＶＬＯ電圧に結合し、これによって全ての列選択線２１０が非選択となり、ＧＮＤに駆動される。

ＢＬ選択チャージポンプ３１２は、同様にイネーブルされて−４Ｖの出力電圧を生成する。高電圧スイッチ３２４は、ＧＮＤ入力をＢＬＳＥＬＶＨＩ電圧に結合し、高電圧スイッチ３２６は、ＶＮＥＧ入力をＢＬＳＥＬＶＬＯ電圧に結合する。ＢＬ選択制御回路３３０へのパルス制御信号３４２は、ＤＡＴＡ＿ＩＮバス線３３６をオーバーライドし、全ての ＳＥＬＢバス線２１６は非アクティブであり、接地でバイアスが加えられる。全ての列選択線２１０は非選択であり、ＧＮＤでバイアスが加えられ、非選択のビット線バイアス線２１４はＧＮＤでバイアスが加えられるため、全てのビット線は非選択であり、接地のＶＴの範囲内の電圧に駆動される（すなわち、接地を下回るＮＭＯＳ閾値電圧よりも低くなく、接地を上回るＰＭＯＳ閾値より高くない)。ビット線駆動回路内のリーク電流は、各非選択のビット線を接地させる傾向がある。

列ＤＥＣ切り替えインターバル４８４において、列デコーダ回路と関連するアドレス入力は、（もしまだなら）イネーブルされた列アドレスを表わす。列選択線２１０は、必要に応じて、この列アドレスに応答して切り替わり、最終的に安定して列アドレスと関連する列選択線をデコードする。これにより、選択された列選択線２０８は、−４ＶであるＣＯＬＤＥＣＶＬＯ電圧に駆動され、非選択列選択線２１２は、ＧＮＤであるＣＯＬＤＥＣＶＨＩ電圧に駆動される。全てのＳＥＬＢバス線２１６は接地で非アクティブを維持し、ビット線は、半選択であって選択ＣＯＬＳＥＬ線２０８に応答するビット線駆動回路によってＧＮＤに保持される、または非選択であって非選択ＣＯＬＳＥＬ線２１２に応答するビット線駆動回路において伝導および／またはリーク電流によって接地付近に維持される。

列ＨＶオンインターバル４８６において、列ＤＥＣチャージポンプ３１０は、生成した出力電圧の大きさを−１１Ｖ（−ＶＢＬ−ＶＯＤ）に増大させることができ、ＢＬ選択チャージポンプ３１２は、生成した出力電圧の大きさを−６Ｖ（すなわち、−ＶＢＬ）に増大させることができる。結果として、ＣＯＬＤＥＣＶＬＯ電圧は−１１Ｖに駆動され、ＢＬＳＥＬＶＬＯ電圧は−６Ｖに駆動される。列アドレス入力は、状態を変化させないのが好ましい。結果として、選択された列選択行２０８は、ＣＯＬＤＥＣＶＬＯ電圧の−１１Ｖへの変化を追従するが、多くの非選択の列選択線２１２はＧＮＤを維持する。全てのＳＥＬＢバス線２１６はＧＮＤで非アクティブであり、ビット線は、半選択であって選択ＣＯＬＳＥＬ線２０８に応答するビット線駆動回路によってＧＮＤに維持される、または非選択であって、非選択ＣＯＬＳＥＬ線２１２に応答するビット線駆動回路において伝導および／またはリーク電流によって接地付近に維持される。

ＳＥＬＢ切り替えインターバル４８８において、列選択線２１０は変化せず、選択された列選択線２０８に−ＶＢＬ−ＶＯＤ（たとえば、−１１Ｖ）でバイアスが加えられ、非選択の列選択線２１２にはＧＮＤでバイアスが加えられる。しかしながら、モード制御３３８、パルス制御信号３４２、およびＤＡＴＡ＿ＩＮバス線３３６に応答し、ＳＥＬＢバス線２１６は、プログラミングされるデータ状態に基づいて続けてアクティブ電圧−ＶＢＬ（たとえば、−６Ｖ）に駆動され、非アクティブＧＮＤ電圧に戻される。結果として、プログラミングされる選択ビット線１０６は−ＶＢＬにパルスが加えられ（すなわち、所定時間駆動され）、非選択ビット線バイアス電圧ＧＮＤに戻される。データ状態が原因でプログラミングの必要がない選択ビット線は、ＧＮＤを維持する。このような例示的なバイアス条件は、図２および図６に示される条件と一致する。

列ＨＶオフインターバル４９０において、アドレス入力は状態を変化させない。モード制御信号３３８およびパルス制御信号３４２は併せて、ＤＡＴＡ＿ＩＮバス線３３６に関係なく全てのＳＥＬＢバス線が非アクティブであって接地に保持されることを確実とする。列ＤＥＣチャージポンプ３１０は、生成した出力電圧の大きさを−４Ｖに下げることができ、ＢＬ選択チャージポンプ３１２は、生成した出力電圧の大きさを−４Ｖに下げることができる。結果として、ＣＯＬＤＥＣＶＬＯ電圧は−４Ｖに駆動され、ＢＬＳＥＬＶＬＯ電圧は−４Ｖに駆動される。結果として、選択された列選択行２０８は、−４ＶのＣＯＬＤＥＣＶＬＯ電圧を追従し、非選択の列選択線２１２はＧＮＤを維持する。全てのビット線は、上述のように、ビット線駆動回路によって、ＧＮＤ（またはその近く）に維持する。

列ＤＥＣ切り替えインターバル４９２において、新たな列アドレスが提示され、列選択線は、この列アドレスに応答して切り替わり、最終的に安定して新たな列アドレスに基づいて列選択線をデコードする。上述のインターバル４８４の最後と同様に、選択された列選択線２０８は−４Ｖに駆動され、非選択の列選択線２１２はＧＮＤに駆動される。全てのＳＥＬＢバス線２１６は接地で非アクティブを維持し、全てのビット線は非選択であって、ビット線駆動回路によってＧＮＤ付近に保持される。

インターバル４９４、４９６、および４９８において、列回路は対応するインターバル４８６，４８８，４９０と同様の方法で動作する。新たな「列選択」アドレスがこの動作モードにおいて表わされるたびに（すなわち、選択されている異なる列選択線２１０に対応するアドレス）、列高電圧はまずオフ状態となり（すなわち、列ＨＶオフインターバル４９０）、列選択アドレスが切り替えられ（すなわち、列ＤＥＣ切り替えインターバル４９２）、列高電圧がオン状態に戻される（すなわち、列ＨＶオンインターバル４９４）。列デコーダ２０２を、低い電圧（たとえば、４Ｖの動作電圧）で電力が供給される場合のみに切り替え、高い電圧（たとえば、−１１Ｖの動作電圧）で電力が供給される場合には切り替えないことにより、列デコーダの電圧マージンが向上する。しかしながら、電圧マージンが列デコーダ２０２の高電圧切り替えを許容する場合、列アドレスが変わるたびに全ての非選択ＣＯＬＳＥＬ線を放電および充電するのに必要な電力（たとえば、−１１Ｖから−４Ｖ、およびその逆）を抑えることができる。

全ての列アドレスについて完了すると、高電圧スイッチ３２２がＧＮＤ入力を選択し得る列パワーダウンインターバル５００に示されるように列回路の電力が下がり得て、ノード３２３へのＣＯＬＤＥＣＶＬＯ出力電圧が接地に戻る。代替的に、高電圧スイッチ３２２は変化しないままとなり得て、列ＤＥＣチャージポンプ３１０は、機能停止して出力がＧＮＤに戻り得て、これによってノード３２３へのＣＯＬＤＥＣＶＬＯ出力電圧は、接地に戻る。

これに加え、高電圧スイッチ３２６は、ＧＮＤ入力を選択し得て、これによってノード３２７へのＢＬＳＥＬＶＬＯ出力電圧が接地に戻る。代替的に、高電圧スイッチ３２６は、変化しないままとなり得て、ＢＬＳＥＬチャージポンプ３１２は機能停止してその出力がＧＮＤに戻り得て、これにより、ノード３２７に対するＢＬＳＥＬＶＬＯ出力電圧は接地に戻る。

上記からわかるように、行回路は、逆方向バイアス動作モードと同じ制御シーケンスを順方向バイアス動作モードにおいて使用する。行ソース選択バスは、高電圧の場合には切り替わらず、電圧が低い状態で電力が供給された場合にのみ切り替えられる。行デコーダの極性は、順方向モードと逆方向モードとの間で変化せず（たとえば、アクティブハイ）、動作電圧も変化しない（たとえば、＋１１Ｖ）。しかしながら、ソース選択バスＸＳＥＬ制御論理は、順方向モードにおいてＮのうち１がアクティブローとする（および逆方向モードにおいてＮのうち１がアクティブハイとする）。これにより、ワード線は順方向バイアスモードにおいてアクティブローとなり、逆方向モードにおいてアクティブハイとなる。

上記から分かるように、列デコーダ出力（すなわち、ＣＯＬＳＥＬ線２１０）は、約４Ｖの低い電圧で切り替わり、スナップバックの危険はない。列ソース選択バス（すなわち、ＳＥＬＢ）は、高い電圧で切り替わり（たとえば、順方向モードにおいて−１１Ｖ、逆方向モードにおいて６Ｖ）、ＳＥＬＢ制御回路は、スナップバックを避けるために、積層装置および既知のＤ−Ｓ電圧限定技術を用いるのが好ましい。ソース選択バスＳＥＬＢ制御論理３３０は、１つ以上の選択 ビット線に対して同時に適切なデータ状態を提供する（たとえば、順方向モードにおいてアクティブハイ、逆方向モードにおいてアクティブロー）。

この図は、ＳＥＬＢ線が高電圧で切り替わり、「待機中」のビット線の全てにプログラミングを施すことを示す。一部の実施形態においては、所与の列アドレスについての全てのビット線は、同じパルス時間においてプログラミングされてもよく、待機中のビット線がなく、１つのみのＳＥＬＢパルスが必要となる（すなわち、書き込まれる対応のデータに基づいてパルスが加えられる全てのＳＥＬＢバス線は、同時にパルスが加えられる）。

図８〜図１１に示されるタイミング図についての上の記載は、幾つかの機徴をより良く理解するための背景、および順方向モードと逆方向モードとの間の変移の際の有用な配置を提供する。

図１２は、行デコーダ回路の逆方向バイアス動作モードへの例示的な変移を示すタイミング図である。インターバル５２２において、全ての行デコーダ出力（すなわち、行選択線１６０）は非選択状態とされ、接地に駆動される。結果として、全てのワード線は非選択となり、ＵＸＬバイアス線１６４に運ばれるＶＵＸ電圧に駆動される（たとえば、このインターバルにおいて＋４Ｖ）。インターバル５２４において、ＵＸＬバイアス線１６４は接地に放電される。全ての行デコーダ出力が非選択となり（すなわち、接地）、ＵＸＬバイアス線１６４が接地となり、各ワード線駆動回路におけるＰＭＯＳトランジスタは、各ワード線をＰＭＯＳトランジスタが切られるＰＭＯＳ閾値電圧（すなわち、ＶＴＰ）にまで放電する。Ｕメモリセル（図２を参照）を通り、非選択のワード線駆動回路（図５を参照）内に存在するリーク電流は、ワード線を接地に向けて放電し続ける。このため、全てのワード線はＶＴＰに放電され、Ｕセルおよびウェル接合（上記のとおり）を通って接地にリークする。非選択のワード線は逆方向バイアス動作において接地付近で浮遊を維持する。

残りのインターバル４４２、４４４、４４６、４４８、４５０、および４６０は、図１０に記載のインターバルと同一であり、ここで再度記載する必要はない。全ての動作モードおよび待機状態において、行デコーダ１５２の非選択の出力（すなわち、非選択ＲＯＷＳＥＬｊ線１６２）は接地である。非選択のＷＬ（ＵＸＬ）バイアス線１６４は、時間インターバル５２４に見られるように、待機状態において接地に放電される。

図１３は、列デコーダ回路の逆方向バイアス動作モードへの例示的な変移を示すタイミング図である。インターバル５４２において、「非選択のビット線バイアス」ＵＢＬ線２１４は、通常のＶＵＢバイアスレベル（たとえば、ＶＴ）から接地に設定される。これにより、非選択のビット線バイアス線２１４に接続されるビット線駆動回路の各々におけるＮＭＯＳトランジスタ２２６，２２８を通って全ての非選択のビット線が放電される。インターバル５４４において、全ての残りの列デコーダ出力（すなわち、列選択線２１０）が非選択となり、高く駆動される。結果として、インターバル５４６において、全ての残りのビット線が非選択となり、この時点ではＧＮＤであるＶＵＢ電圧に駆動される。この方法により、逆方向バイアス動作モードの開始前に全てのビット線が放電される。この記載は「ワード線第１」タイミング（すなわち、ビット線パルスがワード線バイアスの範囲内に事前に確立される）についてであるが、逆も考えられ、所与の列における全てのビット線についてのＳＥＬＢ電圧およびビット線電圧が、選択ワード線にパルスが加えられる前に所望のバイアスで確立される。この場合、インターバル４４４，４４６，４４８，４５０の行シーケンスは、単一の列高電圧インターバル４８８内で起こる。所与の列についての２つ以上の行に同じデータが書き込まれる場合（たとえば、背景パターンをメモリアレイに書き込む）、インターバル４４４，４４６，４４８，４５０，４５２，４５４，４５６，４５８の行シーケンスは、単一の列高電圧インターバル４８８において起こり得る。

次に、インターバル５４８において、列デコーダ２０２のＶＨＩおよびＶＬＯは、両方が下方向に傾斜し「グラウンドダウン」構成となる（すなわち、ＧＮＤに等しい上位供給電圧および負の下位供給電圧で動作する）。具体的には、列デコーダ２０２のＶＨＩ、およびソース選択バスＳＥＬＢ制御回路のＶＨＩは、Ｖ３３から接地に傾斜する。列デコーダ２０２のＶＬＯ、およびソース選択バスＳＥＬＢ制御回路のＶＬＯは、ＧＮＤから、たとえば約−４Ｖの負の低電圧に傾斜する。

インターバル５５０において、列デコーダ２０２は、非選択ＣＯＬＳＥＬｊ線２１２をＧＮＤに維持しながら、選択ＣＯＬＳＥＬ線２０８をデコードしてＶＬＯ電圧（たとえば、−ＡＹ）に駆動することができる。次の３つのインターバル４８６、４８８、および４９０は、図１１に記載のインターバルと同一であり、ここに再度記載する必要はない。

逆方向バイアス動作モードの最後において、列デコーダは機能停止され、全てのＣＯＬＳＥＬ線２１０がインターバル５５２において非選択となる。インターバル５４４において、列デコーダ回路のＶＨＩおよびＶＬＯの両方は、上方向に傾斜し、「グラウンドアップ」構成となる。列デコーダ２０２のＶＨＩおよびソース選択バスＳＥＬＢ制御回路のＶＨＩは、グラウンドアップからＶ３３に傾斜し、列デコーダ２０２のＶＬＯおよびソース選択バスＳＥＬＢ制御回路のＶＬＯは、負の低電圧から接地に傾斜する。

上記の例示的なデコーダ回路は、単一のデコードソース選択バスのみを有利に使用する。ワード線およびビット線の両方のアレイ線駆動部において、同じ装置が順方向動作モードおよび逆方向動作モードの両方においてプログラミング電流をもたらす。結果として、アレイ線駆動回路内の１つの装置のみの大きさを十分に大きくする必要があり、アレイ線駆動回路を小さくする。

上記の例示的なデコーダ回路は、メモリセルが可逆レジスタとダイオードとを含むメモリアレイを実施するのに有用である。このようなメモリセルは、セルにわたって加えられる逆方向バイアスを用いてリセットしてもよく、半選択ワード線およびビット線を設けることによって、個別のワード線およびビット線がリセットバイアス条件とすることができ、ブロック全体をリセットする必要をなくして個別のメモリセルをリセットする性能を備えることができる。

順方向モードは、選択ビット線に加えられる電圧がＶＰＰであるプログラミング条件との関係において記載された。順方向モードは、選択ビット線が読み取り電圧ＶＲＤに駆動される読み取りモードに適用することもでき、選択ワード線は再度接地に駆動される。このような読み取り電圧は、プログラミング電圧ＶＰＰよりもかなり低い電圧であってもよく、非選択ワード線バイアス電圧ＶＵＸおよび非選択ビット線バイアス電圧ＶＵＢは、プログラミングモードにおいて値が減少する。一部の実施形態においては、このような読み取りモードは、順方向のみのモードであってもよく、メモリへのプログラミングには逆方向モードが使用されてもよい。

特定のメモリセルは、順方向バイアスモードを使用して「プログラミング」され、逆方向モードを使用してブロックを消去してもよい。他のセルは、最初の順方向バイアスプログラミング技術を使用して（製造中などに）前調整してもよいが、逆方向モードを使用して「プログラミング」され、順方向モードを使用して「消去」される。過去に用いられたプログラミング技術との混同を避け、これまで記載したデコーダ回路と併せて使用することが考えられる異なるメモリ技術を理解するために、読み取り、セット、およびリセットの３つの異なる動作モードについて説明するのが有用である。読み取りモードにおいて、読み取り電圧ＶＲＤは選択メモリセルにわたって加えられる。セットモードにおいて、セット電圧ＶＰＰが選択メモリセルにわたって加えられる。これまで記載した例示的な実施形態において、読み取り電圧ＶＲＤおよびセット電圧ＶＰＰの両方は正の電圧であり、このようなモードは、デコーダ動作の順方向モードを使用して実行される。リセットモードにおいて、リセット電圧ＶＲＲは選択メモリセルにわたって加えられる。これまで記載した例示的な実施形態において、リセット電圧ＶＲＲは、逆方向バイアス電圧として加えられ、デコーダ動作の逆方向モードを使用して実行される。上に示されるように、逆方向セット動作および順方向リセット動作も考えられる一方で、前提条件の設定および読み取りモードは順方向バイアス動作である。前提条件の設定は、中間抵抗状態を実現するための順方向バイアスステップと、その後の逆方向セット動作の２つのステップであってもよい。

上記のリセットモードは、デコーダ回路の電圧要件を制限するために分割電圧技術を使用し、選択ビット線を負の電圧に駆動する（すなわち、トリプルウェル半導体構造を使用する）。

多くのタイプのメモリセル（以下に記載）は、リセットモードを使用してプログラミングすることができる。特定のこれらのメモリセル技術において、各メモリセル内のアンチヒューズは、最初は順方向に現れる。その後、各メモリセルの抵抗は、逆バイアス方向に「調整」され、プログラミングが実現する。これは、一度のプログラミングが可能なセルの場合である。書換可能なセルについては、セルは順方向を使用して消去され、これは様々な大きさのブロックにおいて行うことができ、逆方向モードを使用してプログラミングされる。

選択メモリセルをリセットするために逆方向バイアスを使用してもよい。プログラミング電流は、ダイオード降伏によって供給される。加えて、このようなプログラミングと関連するバイアス条件は、慎重に制御され、選択ワード線および／またはビット線の電圧傾斜を含む。有用なプログラミング技術に関する付加的な見識は、以下で参照される米国特許第６，９５２，０３０号に見ることができる。複数のプログラミング動作を使用して、以下に参照される０２３−００４９出願および０２３−００５５出願に記載のように、および以下に参照されるＭＡ−１６３−１により詳細に記載されるように、様々な抵抗状態をプログラミングしてもよい。傾斜したプログラミングパルスの使用については、以下に参照されるＳＡＮＤ−０１１１４ＵＳ０出願およびＳＡＮＤ−０１１１４ＵＳ１出願に記載され、複数のセルの抵抗をトリミングする技術は、以下に参照されるＳＡＮＤ−０１１１７ＵＳ０出願およびＳＡＮＤ−０１１１７ＵＳ１出願に記載される。

トリミング可能な抵抗要素が組み込まれた受動素子メモリセルをプログラミングするための上記のリセットプログラミングの使用は、大きなアレイブロックの大きさに対して大きな柔軟性をもたらすのに特に有用である。選択アレイブロックにおいても（全ての記載が推定される）、リセットモードにおいて非選択メモリセルにわたるバイアスはなく、無駄な電力損失もない。セルを通じた逆方向電流（Ｉｒｅｖ）は、ブロックの大きさに関して問題ではない。このため、書き込み帯幅を増大させるために多くのブロックを選択してもよい。加えて、各半選択メモリセルにわたる電圧は、プログラミング電圧の半分のみであり、これらのセルに対して安全である。

上記においては、リセットモードは、選択および半選択のワード線およびビット線を表わす。行選択と関連し、たとえば、このような半選択ワード線は、実際には所与のアドレスによって「選択されていない」ものであり、このような用語はマルチヘッドワード線駆動部構造のアーチファクトである。しかし、ビット線との関係において、このような半選択ビット線は、列アドレスの範囲までは実際に選択されてもよいが、ビット線のアクティブ状態ではなく非アクティブ状態にバイアスを加えてもよい。なぜなら、そのビット線の特定のデータはセルを「プログラミング」することを必要とせず、ビット線がプログラミングされるのを「待つ」ためである。これは、ビット線デコーダヘッドの数よりも小さい数が同時にプログラミングされた場合に起こる。しかしながら、注目すべきは、プログラミング帯幅は、出来る限り多くのビット線を同時にプログラミングするようにメモリアレイを構成することを提案することが課題となる。

トリプルウェル処理により、選択ビット線を負の電圧とする一方で選択ワード線を正の電圧とすることができる。リセットプログラミングにおいて（すなわち、逆方向モード）、全ての非選択アレイ線（ビット線およびワード線）の参照レベルは接地であり、素早いデコードならびにワード線およびビット線の両方の選択が可能となる。接地で浮遊する（２つの駆動部トランジスタのうち大きい方のウェル電位に対するリーク電流による）非選択ワード線およびビット線についての記載を参照すると、メモリセルの抵抗特性によって、非選択バイアスレベルにアクティブに保持されるこのような非選択アレイ線と半選択アレイ線との間の付加的なリーク電流がもたらされる。これにより、非選択アレイ線が非選択バイアス電位付近で浮遊したままの状態となることが促進される。

二次元メモリアレイが考えられるが、デコーダの配置は、複数のメモリ面を有する三次元メモリアレイに特に有用であると考えられる。特定の好ましい実施形態において、メモリアレイは、上記のように、２つ以上のワード線層上に各ワード線がワード線分を含むように構成される。

一部の考えられる実施形態において、行回路および列回路の動作は、行デコーダあるモードでは「グラウンドアップ」で動作し、他の動作モードでは「グラウンドダウン」で動作するように相互に置き換えられる。このような実施形態において、選択ビット線は、両方の動作モードにおいて負でない電圧で駆動されてもよく、選択ワード線は、あるモードで正の電圧に駆動され、他の動作モードで負の電圧に駆動されてもよい。

図１４を参照すると、ブロック図は、有用なマルチヘッド型ワード線デコーダ構成６００を示す。ＵＸＬバイアス線およびＸＳＥＬＮ線は、ワード線分に対して垂直に横断し、ＲＳＥＬ行選択線はワード線分に対して並行に横断する。行デコーダ１５２は、複数のデコードＲＳＥＬ線を生成し、これらのうちの２つには、６０６および６０８の符号が付される。このようなＲＳＥＬ線は、ここでは「ＲＯＷＳＥＬ」線と記載され得る。アレイブロック選択デコーダおよびバイアス生成回路６０２は、４つのデコードソース選択バス線ＸＳＥＬＮ（Ｏ），ＸＳＥＬＮ（１），ＸＳＥＬＮ（２），ＸＳＥＬＮ（３）を生成し、それぞれには６２０、６２２、６２４、および６２６の符号が付され、ＵＸＬバイアス線６１０が生成される。このようなＸＳＥＬＮバス線は、ここではＸＳＥＬバス線という。

四重（すなわち、４つのヘッドを有する）ワード線駆動回路６３８は、４つの別個のワード線駆動回路６３０を含み、各々はワード線（たとえば、ワード線６３６）を関連するＸＳＥＬＮバス線（たとえば、ＲＳＥＬ６０６が選択された場合にはセットモード）またはＵＸＬバイアス線６１０（ＲＳＥＬ６０６が非選択の場合にはセットモード）に結合する。上記のように、セット動作モードにおいて、１つの選択ＸＳＥＬＮは、選択バイアスレベルを運び得て、他のＸＳＥＬＮ線は、非選択バイアスレベルを運び得る。

同様に、第２の四重ワード線駆動回路が示され、４つの別個のワード線駆動回路６４０を含み、各々はワード線（たとえば、ワード線６４６）を関連するＸＳＥＬＮ線またはＵＸＬバイアス線６１０に結合する。同様のアレイブロック構成は、Roy E. Scheuerleinの米国特許第６，８７９，５０５号、特に図９に関連して記載されており、この開示内容は、その全体が引用によりここに援用される。

図１５を参照すると、ブロック図は、図１４に示されるような、メモリアレイの少なくとも一部にわたって間隔を空けた４つのヘッドを有する駆動回路を複数含むマルチヘッド型のワード線デコーダ６００を示す。グローバル行デコーダ１５２は、複数のデコード行選択（ＲＳＥＬ）線を生成し、これらの選択線にはＲＳＥＬ［０］，ＲＳＥＬ［１］，…ＲＳＥＬ［ｎ］の符号が付され、これらのうちの１つ（たとえば、ＲＳＥＬ［ｉ］）には上記と同様に６０６の符号が付される。アレイブロック選択デコーダおよびバイアス生成回路６０２は、マルチヘッド型のワード線駆動回路の各縦グループ６１２について、４つのデコードソース選択バス線ＸＳＥＬＮおよび１つのＵＸＬバイアス線を生成する。各マルチヘッド型のワード線駆動回路（たとえば、６３８）は、グローバル行デコーダ１５２によって生成されたＲＳＥＬの１つに応答する。同様のアレイブロック構成が、Roy E. Scheuerleinの上記の米国特許第６，８７９，５０５号、特に図１０に関して開示されている。

図１６を参照すると、概略図は、ワード線分配置を有する有用な三次元メモリアレイを示す。各ワード線には、メモリアレイの少なくとも１つ、より有利には２つ以上のワード線層上に１つ以上のワード線分が形成される。たとえば、第１のワード線は、メモリアレイの１つのワード線層上に配置されるワード線分６６０と他のワード線層上に配置されるワード線分６６２とによって形成される。ワード線分６６０，６６２は、縦接続６５８によって接続され、第１のワード線を形成する。縦接続６５８は、通常は他の層（たとえば、半導体基板内）に配置されるワード線駆動装置６３４，６３２への接続経路をもたらす。グローバル行デコーダ（図示せず）からのＲＳＥＬ出力６０６は、ワード線分６６０，６６２に対して実質的に並行して横断し、ある場合はワード線分に実質的に垂直に横断するデコードソース選択バス線ＸＳＥＬＮ６２６に対してワード線分６６０，６６２を装置６３４を介して結合し、その他の場合にはＵＸＬバイアス線６１０に対してワード線分６６０，６６２を装置６３２を介して結合する。

また、縦接続６５９によって結合され、第２のワード線を形成し、第２のＲＳＥＬ出力６０８に結合されるワード線駆動回路６４２，６４４への接続経路をもたらす、ワード線分６６１，６６３が示される。この図面が例示的なアレイの構成を示すのに対し、ここに記載されるデコーダ回路と併せて使用する他の実施形態が考えられる。たとえば、単一のメモリ面を有するメモリアレイは、ここに記載される概念を有利に利用し得る。完全にミラー対称のメモリ層の三次元配置を有する他の実施形態において（すなわち、ワード線が縦方向に２つのメモリ面によって共有され、ビット線が２つのメモリ面に共有される）、ワード線分６６１および６６３は、奇数のワード線層のみに配置してもよく、追加的なワード線分は、同じＲＳＥＬ線６０８によって制御されるがソース選択バス (XSELN)の異なるバス線に結合される別個のワード線駆動部（図示せず）によって駆動される偶数のワード線層に配置してもよい。別個の駆動部の接続により、ワード線およびビット線による完全にミラー対称の共有にも関わらずセルの独自の選択ができるようになる。このような完全なミラー対称のメモリアレイは、上記のRoy E. Scheuerleinの米国特許第６，８７９，５０５号、特に図４に完全に開示される。

特定の好ましい実施形態において、６つのヘッドを有するワード線駆動部が利用される。このような６つのヘッドを有するワード線駆動回路と関連付けられた６つのワード線は、以下の米国特許第７，０５４，２１９号に記載されるように、２つの隣接するメモリブロックと共通である。すなわち、所与の６つのヘッドを有するワード線駆動部は、２つの隣接するブロックにおいて６つのワード線をデコードして駆動する。これらの隣接するブロックは、関連付けられたワード線駆動部の左右において見ることができる。しかしながら、好ましい実施形態においては、このようなマルチヘッド型のワード線駆動部は、実質的にアレイブロックの下に配置され、ブロック間にはワード線への縦接続のみが設けられる。

Luca G. Fasoliらによって２００５年３月３１日に出願され、「メモリアレイにおけるブロックの冗長性を組み込む方法および装置（Method and Apparatus for Incorporating Block Redundancy in a memory array）」と題され、開示の全体が引用によりここに援用される米国特許出願第１１／０９５，９０７号（現在の米国特許第７，１４２，４７１号）に記載のように、ミラー対称でないアレイ（たとえば、ワード線層が単一のビット線層のみに関連する）を有する特定の実施形態が考えられる。特に、この出願の図１５においては、４つのビット線層が示され、１６個のヘッドを有する列デコーダがアレイブロックの上部および底部の両方に設けられる。この図は、１６個のヘッドを有する単一の列デコーダによって上部データバスに結合される４つのビット線層の各々に４つのビット線を示し（４つのＩ／Ｏ層を記載）、同様に１６個のヘッドを有する単一の列デコーダによって底部データバスに結合される同じ４つのビット線層の各々に４つのビット線が示される（その記載において、１６個の選択ビット線の２つのグループが同じアレイブロック内に位置する）。２つのビット線層およびワード線層を共有して２つのメモリ面を形成するなど、他の半ミラー対称の実施形態が考えられる。２つのビット線層とワード線層を共有して２つのメモリ面を形成し、２つのワード線層とビット線層を共有して２つのメモリ面を形成し、Ｎ＋ｌのアレイ線層（各々はワード線層またはビット線層）がＮ個のメモリ面を形成する、他の完全なミラー対称の実施形態も考えられる。

図１７は、本発明の特定の実施形態に係る三次元メモリアレイのワード線層およびビット線層を示す上面図である。他のワード線層およびビット線層は、示されるとおりに実施してもよく、一部の実施形態においては同じ縦接続を共有する。メモリブロック７３２，７３４がそれぞれ示され、複数のビット線７３３，７３５を含み、２：１で交互配置されたワード線分を有する。ブロックのワード線の半分への縦接続は、ブロックの左側にあり（たとえば、ワード線分７３７および縦接続７３９）、ブロックのワード線の残り半分への縦接続は右側にある（たとえば、ワード線分７３６および縦接続７４０）。これに加えて、各縦接続は、２つの隣接するブロックの各々においてワード線分として機能する。たとえば、縦接続７４０は、アレイブロック７３２においてワード線分７３６に接続し、アレイブロック７３４においてワード線分７３８に接続する。すなわち、各縦接続（縦接続７４０など）は、２つの隣接するブロックの各々においてワード線分によって共有される。しかし、期待されるように、第１および最後のアレイブロックのそれぞれの「外側の」縦接続は、第１および最後のアレイブロックにおいてワード線分としてのみ機能する。たとえば、ブロック７３４がメモリアレイ（またはメモリベイ）を形成する複数のブロックのうちの最後のブロックである場合、その外側の縦接続（たとえば、縦接続７４４）は、ブロック７３４ないのワード線分７４２のみに対して機能し、アレイの残りにわたって２つのワード線分によって共有はされない。

示されるようにワード線分を交互配置することによって、縦接続のピッチが個々のワード線分自体のピッチの２倍となる。これは、多くの受動素子メモリセルアレイで実現できるワード線のピッチが、縦接続を形成するために採用され得る構造の多くによって実現されるピッチよりも相当に小さいため、特に有利である。さらに、これによって、メモリアレイの下の半導体基板に適用されるワード線駆動回路の複雑さを小さくすることができる。

図１８は、例示的なメモリアレイ７００のブロック図である。二重グローバル行デコーダ７０２，７０４は、アレイの行選択線を生成し、各々はアレイ７００にわたって横断する。この実施形態において、ワード線駆動回路（図示せず）は、メモリアレイの下において空間的に分布しており、個々のメモリアレイブロック（７０６，７０８の符号がふされた２つ）の交互の側部において縦接続によってワード線に結合している（１つに符号７１０が付されている）。示されるメモリアレイは、２つのメモリ「ストライプ」７１８，７２０を含み、４つの列デコーダおよびビット線回路ブロック７１２，７１４，７１５，７１６をそれぞれアレイの上部、上側中間部、下側中間部、および底部にさらに含む。追加のストライプを組み込んでもよく、各ストライプは１つ以上のメモリベイを含んでもよい。各ブロック内のビット線は、２：１で交互配置して列関係回路のピッチ要件を緩和するのが好ましい。例として、ビット線７２２は、上側列回路ブロック７１２と関連付けられ（すなわち、駆動および感知される）、ビット線７２４は上側中間部の列回路ブロック７１４と関連付けられる。

例示的な実施形態において、メモリアレイ７００は、４つのメモリ面（または他の数のメモリ面）の各々に形成される受動素子メモリセルの三次元メモリアレイである。このようなメモリセルは、ここに記載されるように、トリミング可能な抵抗要素を組み込んでもよく、アンチヒューズを含んでもよい。このようなメモリセルは、接合ダイオードの代わりに、パンチスルーダイオードまたはオボニック切り替え装置を組み込んでもよい。各論理ワード線は、４つのワード線層の各々（各々がメモリ面に関連付けられる）においてワード線分に接続されてもよい。

メモリアレイ７００の各ストライプは、アレイブロック７０８などの大きな数のアレイブロックに分割される。ここに記載される特定の例示的な実施形態において、各メモリベイは、１６個のアレイブロックを含むが、他の数のブロックを適用してもよい。例示的な実施形態において、各ブロックは、４つのメモリ面のそれぞれについて、４つのビット線層に２８８本のビット線を含み、ブロックごとに合計で１，１５２本のビット線を含む。ビット線は２：１で交互配置され、アレイブロックの上部および底部における列デコーダおよびデータＩ／Ｏ回路の各々は、５７６本のビット線に接触する。より大きい数を含む、このようなビット線およびアレイブロックの他の数および配置も考えられる。

選択メモリアレイブロックにおいて、これらのソース選択バス線ＸＳＥＬＮのうちの１つはデコードされ、行バイアス回路によってアクティブバイアス条件に駆動され、残りのバス線（「バイアス線」ともいう）は、非アクティブ条件（すなわち、非選択ワード線に適した電圧）に駆動される。このため、単一の選択ＲＳＥＬ線（すなわち、図３におけるデコード出力ノード１５８に対応する行選択線）は、選択メモリブロックにおいて１つのワード線をアクティブに駆動し、選択ブロックにおいて他のＮ−１ワード線を非選択バイアスレベルに駆動するのが好ましい。他の非選択メモリブロックにおいて、ソース選択バスの個別のバス線はアクティブに駆動されず、ワード線はアクティブＲＳＥＬ線によって選択されない。代替的に、非選択アレイブロックにおけるソース選択バス線およびＵＸＬバイアス線は、特に順方向モードにおいて浮遊したままとなり得る。たとえば、選択ブロックは、選択ワード線を共有しない第２のブロックに隣接してもよく、このような第２のブロックは浮遊し得る。非選択の相互配置されたワード線は、そのブロックに延在してブロックを非選択ワード線バイアスに対して浮遊させてもよい。同様に、非選択の相互配置ビット線のみを選択ブロックと共有する選択ブロックに隣接するブロックがあってもよく、このようなブロックは浮遊したままであってもよく、全てのアレイ線は非選択ビット線電圧あたりに浮遊する。

各行選択線は、メモリストライプの全体において全てのメモリブロックにわたって横断し、ストライプのブロック対の各々の「間」に配置される４つのヘッドを有するワード線駆動部を駆動する（２つ以上であってもよく、各々は第１および最後のブロックの「外側」に設けられる）。ＲＳＥＬ線は、ＲＯＷＳＥＬ線および「グローバル行線」としても知られ、ここでいう行デコーダ出力ノードに対応し得る。有用である例示的な回路、動作、バイアス条件、浮遊状態、読み取りおよびプログラミングモードを含む動作モードなどについての付加的な詳細は、上記の米国特許第６，８７９，５０５号においてさらに記載され、Christopher J. Pettiらによる「ピッチの狭いメモリアレイ線のためのトランジスタレイアウト構成（Transistor Layout Configuration for Tight-Pitched Memory Array Lines）」と題された米国特許第７，０５４，２１９号に付加的に記載されており、この開示はその全体が引用によりここに援用され、さらにRoy E. Scheuerleinらによる「メモリ線ドライバの非バイナリグループのためのデコード回路（Decoding Circuit for Non-Binary Groups of Memory Line Drivers）」と題された２００５年６月７日付けで出願された米国特許出願第１１／１４６，９５２号に記載され、この開示はその全体が引用によりここに援用される。

グローバル行線の選択時間の速度を上げるために、これらのＲＳＥＬ線は、両端において２つの階層的行選択デコーダ７０２，７０４（「グローバル行デコーダ７０２，７０４」としても知られる）によって駆動され、各々は外側でアレイストライプの左側および右側に設けられる。階層的デコーダ構造を使用することにより、グローバル行デコーダ７０２のサイズを小さくなり、アレイの効率が向上する。加えて、試験性能を向上させるために逆方向デコードモードが簡便に提供され得て、これについては、Kenneth K. Soらによる「二重モード回路、これを組み込んだ集積回路メモリアレイ、および関連する動作の方法（Dual-Mode Decoder Circuit, Integrated Circuit Memory Array Incorporating Same, and Related Methods of Operation）」と題された２００４年１２月３０に出願された米国特許第１１／０２６，４９３号にさらに記載されており、この開示は全体が引用によりここに援用される。このような階層的デコーダのための例示的な回路は、Luca G. Fasoliらによる「複数ヘッドデコーダの複数のレベルを使用する高密度のメモリアレイを階層的にデコードする装置および方法（Apparatus and Method for Hierarchical Decoding of Dense Memory Arrays Using Multiple Levels of Multiple-Headed Decoders）」と題された米国特許出願公開第２００６−０１４６６３９号Ａ１に見られ、この開示は全体が引用によりここに援用される。

ここに引用により援用される特定のテキスト形式の資料において、例示的な４つのヘッドを有するデコーダ回路は、４つの「選択」バイアス線と１つの非選択バイアス線とを含む。このような名前の根拠は、デコーダヘッドへの入力が選択された場合（すなわち、実際のレベルに駆動）所与のデコーダヘッドはその出力を「選択」バイアス線に結合することにある。しかしながら、決して、示される全ての４つのヘッドがそれぞれの出力を選択された出力を反映するレベルに駆動するわけではない。なぜなら、通常は、選択された出力に適した条件で選択バイアス線のうちの１つのみに実際にバイアスが加えられ、残りの３つの選択バイアス線には、非選択出力に適した条件においてバイアスが加えられるためである。マルチヘッド型デコーダのこれらの「選択」バイアス線は、ここでは「ソース選択バス」として記載されるが、上記を除いては同様に動作する。これらのテキスト形式の資料のうちのいくつかは、上記の米国特許第７，４８６，５８７号に記載のような、単一の非選択バイアス線ではなく「逆方向ソース選択バス」である第２のこのようなバスを含む実施形態を開示する。

逆に、マルチヘッドデコーダの入力ノードが非アクティブまたは非選択である場合、すべてのこのようなヘッドは、それぞれの出力を関連する「非選択」バイアス線（または、逆方向ソース選択バスのそれぞれのバス線）に駆動する。多くの有用な実施形態において、このような非選択バイアス線は、マルチヘッドデコーダの全てのヘッドによって共有される単一のバイアス線に結合されてもよい。

デコードの付加的な階層レベル、デコードバスのバイアス回路構成、および関連する支持回路回路を含む、関連するワード線デコーダ構造および方法は、Roy E. Scheuerleinらによる「二重用途ドライバ装置と併せてメモリアレイ線ドライバを利用するマルチヘッド型デコーダ構造（Multi-Headed Decoder Structure Utilizing Memory Array Line Driver with Dual Purpose Driver Device）」と題された米国特許第６，８５６，５７２号にさらに記載され、この開示は全体が引用によりここに援用され、Roy E. Scheuerleinらによる「非常に小さいレイアウトピッチを有する接触アレイ線に特によく適したツリーデコーダ構造（Tree Decoder Structure Particularly Well-Suited to Interfacing Array Lines Having Extremely Small Layout Pitch）」と題された米国特許第６，８５９，４１０号に記載され、この開示は全体が引用によりここに援用され、Tianhong Yanらによる「可変極性デコーダ回路の使用方法（Method for Using a Reversible Polarity Decoder Circuit）」と題された米国特許第７，５２５，８６９号に記載され、この開示は全体が引用によりここに援用される。

図１９を参照すると、二重極性デコーダ出力を実現するために必要なバルク基板７５８の電位（たとえば、ＶＳＳ）の上下に駆動することが可能となるように特定のソース／ドレインノードを設けるために利用される、トリプルウェル構造が示される。ＰＭＯＳ装置（たとえば、図面の右側に代表的なものが示される）が従来のＮウェル７５６に形成される。ＮＭＯＳ装置（たとえば、図面の左側に代表的なものが示される）は、中間深度Ｐウェル７５４がディープＮウェル７５２によって囲まれるトリプルウェル構造に封入される。ＰＭＯＳ装置のための全てのＮウェル７５６は、各動作モードにおいて最プラス電圧を共有し、ＮＭＯＳ装置のための全てのＰウェル７５４は、各動作モードにおいて最マイナス電圧を共有する。

図２０を参照すると、改良されたトリプルウェル構造が示される。ＰＭＯＳ装置は、ディープＮウェル８０２に囲われる。ＮＭＯＳ装置は、ＰＭＯＳ装置に使用される同じディープＮウェル８０２によって中間深度Ｐウェル８０４が囲われるトリプルウェル構造内にある。転送ゲートのレイアウトは、ＰＭＯＳディープＮウェルとＮＭＯＳトリプルウェルディープＮウェルとを融合することによってコンパクトなものとなる。これは、転送ゲート回路ＮＭＯＳおよびＰＭＯＳトランジスタのソースおよびドレイン電圧が共通の電圧（すなわち、デコーダ出力駆動回路における各結合回路のＮＭＯＳおよびＰＭＯＳトランジスタが並列に接続される)であるため、可能となる。

上述のように、ＰＭＯＳ装置の全てのＮウェル８０６は各動作モードにおいて最プラス電圧を共有し（Ｎ＋領域８１２に結合される）、ＮＭＯＳ装置の全てのＰウェル８０４は、各動作モードにおいて最マイナス電圧を共有する（Ｐ＋領域８０８に結合される）。加えて、デコーダ出力駆動回路の全体は、Ｎウェル８０６バイアス電圧において共通のディープＮウェル８０２を使用することができる。この融合構造は、ディープＮウェル７５２とＮウェル７５６との間隔の制限を回避する（図１９に示される）。

ここで使用されるように、「セット」の用語は、単一の（またはグループの）メモリセルに対して順方向にバイアスを加え、各メモリセルを介して低い抵抗を引き起こすものとみなされる。「リセット」の用語は、メモリセルに対して逆方向にバイアスを加え、このようなセルの各々を介して高い抵抗を引き起こすものとみなされる。

特定の実施形態において、メモリアレイは基板の「上方」に形成されてもよく、様々な回路ブロックは、メモリアレイの「下方」または「下」にあるものとして記載される。ここで使用されるように、概して単葉型を有する実際の物理的構造であるメモリアレイブロックの「上方」、「下方」、または「下」は、基板またはメモリ面などの表面に対して垂直な方向と比したものである。

上記のように、メモリアレイは、ワード線分構造を含むのが好ましく（図１４に示される）、三次元アレイであるのが好ましい。特定の実施形態において、所与のワード線層上のワード線は、単一のビット線層上のビット線に関連付けられ、特定の実施形態においては、所与のワード線層上のワード線は、いわゆる「半ミラー対称」配置で、２つのビット線層との間で共有される（すなわち、単一のワード線層と２つのメモリ面を定める２つのビット線層）。特定の実施形態において、いわゆる「完全ミラー対称」配置によって、所与のワード線層上のワード線は、２つのビット線層間で共有され、所与のビット線層上のビット線は、２つのワード線層間で共有される。このようなメモリアレイの構造は、上記の米国特許第６，８７９，５０５号にさらに記載されている。

様々なデコーダ回路についてのこれまでの記載では、単一のアレイブロックについて記載することに重きを置いた。各デコーダは、ソース選択バスとの関係で記載されたことを思い出されたい。ワード線デコーダの階層は、比較的直線的な順方向にあるとみなしてもよい。ソース選択バスおよび非選択バイアス線は、アドレス情報に基づいてデコードされ、どのアレイブロックがアクティブかどうかによって駆動される。類似の行デコーダ回路がここで参照される。非選択のアレイブロックと関連付けられたワード線のそれぞれのソース選択バスおよび／または非選択バイアス線は、選択アレイブロックと選択ワード線を共有しなければ、浮遊のままとなり得る。このような非選択のアレイブロックが選択アレイブロックと選択ワード線を共有する場合、非選択のワード線バイアスが供給されるのが好ましい。

有用な列デコーダの配置は、上記の米国特許出願第１１／０９５，９０７号および上記の米国特許出願公開第２００６−０１４６６３９号Ａ１に見られる。階層的なバス配置が採用され得て、読み取り／書き込みデータの効率的なルーティング、ならびに選択および非選択アレイブロック内でのビット線への効率的なバイアス印加がもたらされる。有用な階層的バス配置は、Roy E. Scheuerlein、Luca G. Fasoli、およびChristopher J. Pettiによる「メモリアレイブロック選択のための２つのデータバスを組み込んだメモリアレイ（Memory Array Incorporating Two Data Busses for Memory Array Block Selection）」と題された米国特許出願第１１／４６１，３５９号、現在の米国特許出願公開第２００８−００２５０８５号（「０２３−００５２」出願）、ならびにRoy E. Scheuerleinおよび Luca G. Fasoliによる「ブロック選択が可能なメモリアレイのための階層的ビット線バイアスバス（Hierarchical Bit Line Bias Bus for Block Selectable Memory Array）」と題された米国特許出願第１１／４６１，３６２号、現在の米国特許出願公開第２００８−００２５０９３号（「０２３−００５３」出願）に記載され、これら両方は引用によりここに援用される。

順方向動作（読み取りおよびセット）において、例示的な階層的バス配置は、選択アレイブロックのＸＳＥＬＮバス上に適切なバイアスをもたらし、非選択アレイブロックのＸＳＥＬＮバスが浮遊したままとする。これは、選択アレイブロックに隣接するアレイブロックにおける不要な電力損失を減らすのに役立つ。選択アレイブロックにおける非選択ワード線は、適正な高電圧ＶＵＸ（たとえば、ＶＰＰ−ＶＴ）でバイアスが加えられ、共有されるワード線構造と併せて、これらの非選択ワード線も隣接する非選択アレイブロックに延在する（すなわち、選択アレイブロックと共有される非選択アレイブロック内のワード線の半分）。選択ワード線を共有する隣接するアレイブロックにおける非選択ビット線は、非選択ビット線電圧ＶＵＢ（たとえば、ＶＴ）でバイアスが加えられるのが好ましい。これにより、非選択メモリセルを介したリーク電流による電力が消費される。隣接する非選択アレイブロックにおけるワード線の残り半分は浮遊し、ＶＵＢ電圧に漏電し、リーク電力が非選択セルの半分において最小化される。選択ワード線ではなく非選択ワード線を共有する他の隣接するブロックにおいて、ビット線は浮遊したままであり、非選択ワード線電圧に浮遊し、これによって非選択セルの電力損失が回避される。

上記の様々な実施形態に関しては、多くのタイプのメモリセルは逆方向バイアスを使用してプログラミングが可能である（たとえば、上記のリセットモード）。このようなセルは、金属酸化物（たとえば、遷移金属酸化物）を有する受動素子セルとダイオードとを含む。他の適切なセルは、ダイオードマトリックスに抵抗材料を有するものを含む。例としては、プログラム可能な金属化接続、ＧＳＴ材料などの相変化抵抗器、有機材料の可変抵抗器、複合金属酸化物、炭素ポリマ膜、ドープカルコゲナイドガラス、および抵抗を変化させるために可動原子を含有するショットキーバリアダイオードなどが含まれる。選択される抵抗材料は、１度のプログラミングが可能な（ＯＴＰ）メモリセル、または複数回書き込み可能なメモリセルを提供し得る。加えて、ポリシリコンダイオードは、逆方向バイアス応力によって伝導性が変化したものを採用することができる。

逆方向リセット動作に有用なメモリセルは、S. Brad Hernerらによる「高密度三次元メモリセル（"High-Density Three-Dimensional Memory Cell）」と題された米国特許第６，９５２，０３０号、およびTanmay Kumarらによる「トリミング可能な抵抗を有する切り替え可能な半導体メモリ要素を含むメモリセルの使用方法（Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance）」と題された２００５年９月２８日付で出願された米国特許出願１１／２３７，１６７号に記載されている。適切な金属酸化物メモリセルは、S. Brad Hernerによる「抵抗切り替え酸化物または窒化物とアンチヒューズとを含むマルチレベル不揮発性メモリセル（Multilevel Nonvolatile Memory Cell Comprising a Resistivity-Switching Oxide or Nitride and an Antifuse）」と題された２００６年３月３１日付で出願された米国特許出願１１／３９４，９０３号に示される。複数の抵抗状態をもたらすことができる相変化材料を使用する適切なメモリセルは、Roy E. Scheuerleinらによる「誘電体層と相変化材料とを直列に含む不揮発性メモリセル（Non-Volatile Memory Cell Comprising a Dielectric Layer and a Phase Change Material in Series）」と題された米国特許出願公開第２００５−０１５８９５０号に示される。これら上記の開示の各々は、その全体が引用によりここに援用される。遷移金属酸化物を有する（たとえば、コバルトを有するものを含む）他の例示的なメモリセル、およびステアリング要素のポリシリコン材料自体が切り替え可能抵抗材料を含む例示的なセルは、以下に参照されるＭＡ−１６３−１出願に記載される。

加えて、S. Brad Hernerらによる「ダイオードと抵抗切り替え材料とを含む書換可能メモリセル（Rewritable Memory Cell Comprising a Diode and a Resistance Switching Material）」と題された２００５年５月９日に出願された米国特許出願第１１／１２５，９３９号は、酸化ニッケルなどの酸化物と直列にダイオードを組み込んだ有用な書換可能メモリセルを開示しており、メモリセルの抵抗は低から高、高から低の抵抗状態に繰り返し変化し得る。S. Brad Hernerらによる「ダイオードと抵抗切り替え材料とを含む不揮発性メモリセル（Nonvolatile Memory Cell Comprising a Diode and a Resistance Switching Material）」と題された２００６年３月３１日付で出願された米国特許出願第１１／３９５，９９５号は、順方向バイアスをしようしてセットされ、逆方向バイアスを使用してリセットされるＯＴＰマルチレベル型メモリセルを開示する。これらの上記の開示の各々は、その全体が引用によりここに援用される。

ここに記載される実施形態の多くにおいて、データ経路における各バス線に印加される正確なバイアス条件は、個別に制御が可能である。セットおよびリセット駆動部の各々についての具体的な電圧および電流の設定は、データ経路の各ビットについて調整ができる。結果として、２つ以上の状態を有する特定のメモリセル（すなわち、「マルチレベル」のメモリセル）が、ここに記載される構造の多くと併せた使用が考えられる。例示的なマルチレベル型メモリセルは、上記の米国特許出願第１１／２３７，１６７号、および以下に参照されるＭＡ−１６３−１出願に記載される。

本発明を実施する際に有用である例示的な受動素子メモリセルおよび関連する不揮発性メモリ構造は、以下の文献に記載されており、これらの文献の各々は、その全体が引用によりここに援用される。

Mark G. Johnsonらによる「縦方向に積層されたフィールドプログラミングが可能な不揮発性メモリおよびその製造方法（Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication）」と題された米国特許第６，０３４，８８２号；
N. Johan Knallらによる「三次元メモリアレイおよび製造方法（Three Dimensional Memory Array and Method of Fabrication）」と題された米国特許第６，４２０，２１５号；
Mark Johnsonらによる「縦方向に積層された、フィールドプログラム可能な不揮発性メモリおよび製造方法（Vertically-Stacked, Field Programmable, Nonvolatile Memory and Method of Fabrication）」と題された米国特許第６，５２５，９５３号；
Michael Vyvodaらによる「複数ビットのデジタルデータを保存するデジタルメモリ方法およびシステム（Digital Memory Method and System for Storing Multiple-Bit Digital Data）」と題された米国特許第６，４９０，２１８号；
Michael Vyvodaらによる「アクティブ装置における電気的に絶縁されたピラー（Electrically Isolated Pillars in Active Devices）」と題された米国特許第６，９５２，０４３号；および
S. Brad Hernerらによる「高および低インピーダンス状態を有する誘電体アンチヒューズを有さない不揮発性メモリセル（Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States）」と題された米国特許出願公開第２００５−００５２９１５号
本発明を実施する際に有用となり得るメモリセル構造、回路、システム、および方法は、以下の出願に記載されている。各々の出願は、２００６年７月３１日に出願され、その全体が引用によりここに援用される。

Roy ScheuerleinおよびTanmay Kumarによる「多用途メモリセルおよびメモリアレイ（Multi-Use Memory Cell and Memory Array）」と題された米国特許出願第１１／４９６，９８５号であって、現在の米国特許出願公開第２００７−００６９２７６号（「１０５１９−１４１」出願）；
Roy ScheuerleinおよびTanmay Kumarによる「多用途メモリセルおよびメモリアレイの使用方法（Method for Using a Multi-Use Memory Cell and Memory Array）」と題された米国特許出願第１１／４９６，９８４号であって、現在の米国特許出願公開第２００７−００７０６９０号（「１０５１９−１５０」出願）；
Roy Scheuerleinによる「多目的メモリアレイ（Mixed-Use Memory Array）」と題された米国特許出願第１１／４９６，８７４号であって、現在の米国特許出願公開第２００８−００２３７９０号（「１０５１９−１４２」出願）；
Roy Scheuerleinによる「多目的メモリアレイの使用方法（Method for Using a Mixed-Use Memory Array）」と題された米国特許出願第１１／４９６，９８３号であって、現在の米国特許出願公開第２００８−００２５１１８号（「１０５１９−１５１」出願)；
Roy ScheuerleinおよびChristopher Pettiによる「異なるデータ状態を伴う多目的メモリアレイ（Mixed-Use Memory Array With Different Data States）」と題された米国特許出願第１１／４９６，８７０号であって、現在の米国特許出願公開第２００８−００２５０６９号（「１０５１９−１４９」出願）；
Roy ScheuerleinおよびChristopher Pettiによる「異なるデータ状態を伴う多目的メモリアレイの使用方法（Method for Using a Mixed-Use Memory Array With Different Data States）」と題された米国特許出願第１１／４９７，０２１号であって、現在の米国特許出願公開第２００８−００２５０６２号（「１０５１９−１５２」出願）；
Roy Scheuerleinによる「不揮発性メモリにおける制御されたパルス動作（Controlled Pulse Operations in Non-Volatile Memory）」と題された米国特許出願第１１／４６１，３９３号であって、現在の米国特許出願公開第２００８−００２５０７６号（「ＳＡＮＤ−０１１１４ＵＳ０」出願）；
Roy Scheuerleinによる「不揮発性メモリにおける制御されたパルス動作のためのシステム（Systems for Controlled Pulse Operations in Non-Volatile Memory）」と題された米国特許出願第１１／４６１，３９９号であって、現在の米国特許出願公開第２００８−００２５０７７号（「ＳＡＮＤ−０１１１４ＵＳ１」出願）；
Roy ScheuerleinおよびChristopher J. Pettiによる「高帯幅で一度のフィールドプログラム可能なメモリ（High Bandwidth One-Time Field-Programmable Memory）」と題された米国特許出願第１１／４６１，４１０号であって、現在の米国特許出願公開第２００８−００２５０６１号（「ＳＡＮＤ−０１１１５ＵＳ０」出願）；
Roy ScheuerleinおよびChristopher J. Pettiによる「高帯幅で一度のフィールドプログラム可能なメモリのためのシステム（Systems for High Bandwidth One -Time Field-Programmable Memory）」と題された米国特許出願第１１／４６１，４１９号であって、現在の米国特許出願公開第２００８−００２５０６７号（「ＳＡＮＤ−０１１１５ＵＳ１」出願）；
Roy ScheuerleinおよびTanmay Kumarによる「不揮発性メモリにおける逆方向バイアストリミング動作（Reverse Bias Trim Operations in Non-Volatile Memory）」と題された米国特許出願第１１／４６１，４２４号であって、現在の米国特許出願公開第２００８−００２５０６８号（「ＳＡＮＤ−０１１１７ＵＳ０」出願）；
Roy ScheuerleinおよびTanmay Kumarによる「不揮発性メモリにおける逆方向バイアストリミング動作のためのシステム（Systems for Reverse Bias Trim Operations in Non-Volatile Memory）」と題された米国特許出願第１１／４６１，４３１号であって、現在の米国特許出願公開第２００８−００２５０７８号（「ＳＡＮＤ−０１１１７ＵＳ１」出願）；
Tanmay Kumar、S. Brad Herner、Roy E. Scheuerlein、およびChristopher J. Pettiによる「トリミング可能な抵抗を伴う切り替え可能な半導体メモリ要素を含むメモリセルの使用方法（Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance）」と題された米国特許出願第１１／４９６，９８６号であって、現在の米国特許出願公開第２００７−００７２３６０号（「ＭＡ−１６３−１」出願）;
Luca G. Fasoli、Christopher J. Petti、およびRoy E. Scheuerleinによる「可逆極性ワード線およびビット線デコーダを組み込んだ受動素子メモリ（Passive Element Memory Aray Incorporating Reversible Polarity Word Line and Bit Line Decoders）」と題された米国特許出願第１１／４６１，３３９号であって、現在の米国特許出願公開第２００８−００２５０６６号（「０２３−００４８」出願）；
Luca G. Fasoli、Christopher J. Petti、およびRoy E. Scheuerleinによる「可逆極性ワード線およびビット線デコーダを組み込んだ受動素子メモリの使用方法（Method for Using a Passive Element Memory Aray Incorporating Reversible Polarity Word Line and Bit Line Decoders）」と題された米国特許出願第１１／４６１，３６４号であって、現在の米国特許出願公開第２００８−００２５１３２号（「０２３−００５４」出願）；
Roy E. Scheuerlein、Tyler Thorp、およびLuca G. Fasoliによる「マルチレベル型受動素子メモリセルを読み取る装置（Apparatus for Reading a Multi-Level Passive Element Memory Cell Array）」と題された米国特許出願第１１／４６１，３４３号であって、現在の米国特許出願公開第２００８−００２５０８８号（「０２３−００４９」出願）；
Roy E. Scheuerlein、Tyler Thorp、およびLuca G. Fasoliによる「マルチレベル型受動素子メモリセルを読み取る方法（Method for Reading a Multi-Level Passive Element Memory Cell Array）」と題された米国特許出願第１１／４６１，３６７号であって、現在の米国特許出願公開第２００８−００２５０８９号（「０２３−００５５」出願）；
Roy E. ScheuerleinおよびLuca G. Fasoliによる「読み取り／書き込み回路をメモリアレイに結合するための二重データ依存バス（Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array）」と題された米国特許出願第１１／４６１，３５２号であって、現在の米国特許出願公開第２００８−００２５１３１号（「０２３−００５１」出願）；
Roy E. ScheuerleinおよびLuca G. Fasoliによる「読み取り／書き込み回路をメモリアレイに結合するための二重データ依存バスの使用方法（Method for Using Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array）」と題された米国特許出願第１１／４６１，３６９号であって、現在の米国特許出願公開第２００８−００２５１３３号（「０２３−００５６」出願）；
Roy E. Scheuerlein、Luca G. Fasoli、およびChristopher J. Pettiによる「メモリアレイブロック選択のための２つのデータバスを組み込んだメモリアレイ（Memory Array Incorporating Two Data Busses for Memory Array Block Selection）」と題された米国特許出願第１１／４６１，３５９号であって、現在の米国特許出願公開第２００８−００２５０８５号（「０２３−００５２」出願）；
Roy E. Scheuerlein、Luca G. Fasoli、およびChristopher J. Pettiによる「メモリアレイブロック選択のための２つのデータバスを組み込んだメモリアレイの使用方法（Method for Using Two Data Busses for Memory Array Block Selection）」と題された米国特許出願第１１／４６１，３７２号であって、現在の米国特許出願公開第２００８−００２５１３４号（「０２３−００５７」出願）；
Roy E. ScheuerleinおよびLuca G. Fasoliによる「ブロック選択可能なメモリアレイの階層的ビット線バイアスバス（Hierarchical Bit Line Bias Bus for Block Selectable Memory Array）」と題された米国特許出願第１１／４６１，３６２号であって、現在の米国特許出願公開第２００８−００２５０９３号（「０２３−００５３」出願）；および
Roy E. ScheuerleinおよびLuca G. Fasoliによる「ブロック選択可能なメモリアレイの階層的ビット線バイアスバスの使用方法（Method for Using a Hierarchical Bit Line Bias Bus for Block Selectable Memory Array）」と題された米国特許出願第１１／４６１，３７６号であって、現在の米国特許出願公開第２００８−００２５０９４号（「０２３−００５８」出願）
すでに認識されているように、ここで示された具体的かつ例示的な実施形態は、特定の電圧、デコード出力の数、デコーダヘッドの数、バス線の数、データバスの数、メモリベイ内のアレイブロックの数、およびメモリストライプの数など、具体的な数値例との関係で記載された。この開示における教示を使用し、他の設計目的と合致する他の変形例を適用してもよい。明瞭化のために、ここに記載の適用例の決められた特徴は、全ては示されず、記載されない。

ここで使用される、「選択ビット線を第１のバスに結合する」とは、このような選択ビット線の各々を第１のバスの対応するバス線に結合させることを意味する。ここで使用される、ワード線（たとえば、ワード線分を含む）およびビット線は、直交するアレイ線を通常は表わし、少なくとも読み取り動作においてワード線が駆動されてビット線が感知されるという当該技術における共通の推定に概して従う。さらに、ここで使用される、「グローバル線」（たとえば、グローバル選択線）は、２つ以上のメモリブロックにわたるアレイ線であり、このようなグローバルがメモリアレイ全体にわたって、または実質的に集積回路の全体にわたって横断しなければならないことを示唆する特定的な推定はなされるべきではない。

ここで使用される、「データバス」またはデータバス「セグメント」は、少なくともときどきデータ依存情報を運ぶものであって、常に運ぶ必要はない。たとえば、このようなデータバスは、特定の動作モードにおいてこのようなデータバスの各バス線上で同じバイアス情報を運び得る。「データ回路」は１つ以上、またはいかなる組み合わせの読み取り／書き込み回路、セット回路、リセット回路、読み取り回路、またはプログラミング回路を適切に含み得る。

ここで使用される、アレイブロック内の選択ビット線などの「選択」線は、マルチヘッド型デコーダ回路によって同時に選択されるこのようなビット線に対応し、各々が対応するバス線に結合される。このようなビット線は、データまたはＩ／Ｏ回路によって選択され得る、またはされ得ず、所与の読み取り動作、プログラミング動作、セット動作、リセット動作、または消去動作を実際に行う。たとえば、１６個のヘッドを有する列デコーダが同時に１６個のビット線を「選択」して所与のバス（たとえば、ＳＥＬＢバス）に結合させる場合、１６本のビット線のグループのうち、いずれのビット線も所与の動作モードに適した選択（すなわち、アクティブ）バイアス条件を受け取らない、または１つのビット線、１つ以上のビット線、もしくは全てのビット線が受け取る一方で、残りのビット線は、非選択（すなわち非アクティブ）バイアス条件を受け取り得る。このようなバスは、「データ依存」バスとして記載され得る。他の実施形態において、２つの同時に選択されたメモリセルが異なるデータ状態にプログラミングされる場合などにおいて、２つ以上のこのような「選択」バイアス条件が所与のバス上を運ばれ得る。

ここで使用される、受動素子メモリアレイは、複数の２端子メモリセルを含み、各々は、関連するＸ線（たとえば、ワード線）と関連するＹ線（たとえば、ビット線）との間に接続される。このようなメモリアレイは、二次元（平面）アレイ、または２つ以上のメモリセルの面を有する三次元アレイであり得る。このようなメモリセルの各々は、逆方向の電流（すなわち、カソードからアノード）が順方向の電流よりも低い非線形の導電性を有する。受動素子メモリアレイは、１度のプログラミングが可能な（すなわち、１度の書き込み）メモリアレイまたは読み取り／書き込み（すなわち、多くの書き込み）メモリアレイであってもよい。このような受動素子メモリセルは、概して所定の方向に電流を方向づける電流ステアリング要素、および状態を変化させることができる他の部品（たとえば、ヒューズ、アンチヒューズ、コンデンサ、抵抗要素など）を有するとみなしてもよい。メモリ要素のプログラミング状態は、メモリ要素が選択された際に電流の流れまたは電圧の低下を感知することによって読み取ってもよい。

様々な図面における様々なアレイ線の方向性は、単にアレイにおける交差線の２つのグループについての記載を容易とするものである。ここで使用される、２つ以上の集積回路装置が併せてパケージ化された、または近接したものよりも、集積回路メモリアレイはモノリシック集積回路構造である。

ここで使用される、「アレイブロック」または「メモリアレイブロック」は、一般にデコーダ、読み取り／書き込み回路、バス、または他の構造をつなげた隣接する連続的なメモリセルのである。デコーダ回路の「極性」は、動作電圧の遷移に関係なく、アクティブハイまたはアクティブローの選択デコーダ出力を言う（たとえば、＋６Ｖの選択出力および接地の非選択出力を有する１つのデコーダが、接地の選択出力および−６Ｖの非選択出力を有する他のデコーダと同じ極性を有する）。ここで使用される、「第１の電圧に電力が供給される」回路とは、接地標準電位に関係なく、第１の電圧差がこのような回路にわたって与えられることを意味する。回路の「動作電圧」は、上位供給電圧ＶＨＩと下位供給電圧ＶＬＯとの間の電圧差（たとえば、「動作電圧」＝ＶＨＩ−ＶＬＯ）を意味し、これらの電圧が１つ以上の極性であることには関わらない。たとえば、ＶＨＩ＝＋４ＶおよびＶＬＯ＝ＧＮＤの回路は、ＶＨＩ＝ＧＮＤおよびＶＬＯ＝−４Ｖの回路のように、４ボルトの動作電圧を有する。

特定の記載において使用される「選択」バス線またはビット線電圧、または他のバイアス条件は、所与の動作モードにおける書き込みのための選択アドレスおよび適切なデータ状態の両方に関して記載されている。たとえば、プログラミングされるデータ状態に基づいて選択ビット線に結合される選択ソース選択バスは、選択ビット線に関連付けられた選択メモリセルの状態に書き込み電圧を変化させ得る、または選択ビット線と関連付けられた選択メモリセルの状態を変化させないように非アクティブ電圧を逆に運び得る。すなわち、ビット線は書き込みのために選択（すなわち、「アドレス指定」）してもよいが、データ状態は実際のプログラミング電圧を「選択」バス線に抑止する。

ここで使用される、「第１の動作モード」および「第２の動作モード」の各々は、上記の動作モードを意味し、待機、読み取り、書き込み、消去、ブロック消去、プログラミング、セット、リセット、およびブロックリセットを含む。「書き込み動作モード」は、セット、リセット、ブロックリセット、消去、ブロック消去、またはプログラミングとしても記載される１つ以上のメモリセルの状態を変化させる役割を持つ任意の動作モードを指す。

ここでのブロック図は、ブロックを接続する単一ノードの用語を使用して記載され得る。それでもなお、状況により必要となる場合、このような「ノード」は、差分信号を運ぶための一対のノードを実際に表わし得る、またはいくつかの関連する信号を運ぶ、またはデジタルワードまたはたのマルチビット信号を形成する複数の信号を運ぶための複数の別個の配線（たとえば、バス）を表わし得る。

回路および物理的構造が一般に推定される一方で、現代の半導体設計および製造において、物理的構造および回路は、結果として製造される半導体集積回路と同じく、後続の設計、試験、または製造段階に適したコンピュータ読み取り可能な記載形態で具現化され得る。このため、従来の回路または構造に係る請求項は、特定の文言と合致して、コンピュータ読み取り可能な符号およびこれを表わすものに読み取られてもよく、媒体または適切な読み取り機器と組み合わせて具現化され、対応する回路および／または構造の製造、試験、または設計の改良を可能とする。本発明は、回路、このような回路を含むパッケージ化されたモジュール、このような回路および／またはモジュールおよび／または他のメモリ装置を利用するシステム、関連する動作方法、このような回路を製造するための関連する方法、このような回路および方法に係るコンピュータ読み取り可能な記憶媒体の符号化、ここに記載される、または添付の請求項に規定される全てのものを含むことが考えられる。ここで使用されるように、コンピュータ読み取り可能な記憶媒体は、少なくとも、ディスク、テープ、またはたの磁気、光、半導体（フラッシュメモリカード、ＲＯＭ）、または電子記憶媒体を含む。回路の符号化は、回路の概略的情報、物理的レイアウト情報、習慣的シミュレーション情報を含み得る、および／または回路が表わされるまたは通信され得る他の符号化を含み得る。

上記の詳細な記載は、本発明の多くの実施可能な形態のいくつかのみを示すものである。このため、詳細な説明は限定ではなく例示を意図している。ここに開示の実施形態の変形および偏光は、ここに規定される記載に基づいて行われ得る。この発明を規定するのは、均等物を含む以下の請求項のみが意図される。

Claims (19)

1. メモリアレイをデコードする方法であって、
   第１のデコーダ回路に対し、全てのデコード出力が安定し、選択デコード出力と非選択デコード出力との間に第１の電圧差が確立されるまで、第１の大きさの動作電圧を付与するステップを備え、各デコード出力は、複数のアレイ線駆動回路にそれぞれ結合され、方法はさらに、
   ソース選択バスの各バス線に対して第１の非アクティブ電圧レベルを付与するステップを備え、前記ソース選択バスは、複数のアレイ線駆動回路の各々に結合され、所与の複数のアレイ線駆動回路の各アレイ線駆動回路は、所与の複数のアレイ線駆動回路に結合される第１のデコーダ回路のデコード出力に応答する第１のタイプのアレイ線のそれぞれに対し、ソース選択バスのそれぞれのバス線を結合し、方法はさらに、
   選択デコード出力および非選択デコード出力の間の差動電圧を第１の差動電圧よりも大きい第２の差動電圧に増大させるために、第１のデコーダ回路の動作電圧を第１の大きさより大きい第２の大きさに増大させるステップと、
   第１のデコーダ回路の選択デコード出力に対応する第１のタイプの第１のアレイ線にパルスを加えるために、第１のアクティブ電圧レベルに達した後に第１の非アクティブ電圧レベルに戻るようにソース選択バスの第１のバス線にパルスを加えるステップと、
   デコード出力の状態を変化させる前に、第１のデコーダの動作電圧を第１の大きさに減少させるステップとを備える、方法。
2. 動作電圧を減少させるステップの前に、第１のデコーダ回路の選択デコード出力に対応する第１のタイプの第２のアレイ線にパルスを加えるために、第１のアクティブ電圧レベルとなるようにソース選択バスの第２の選択バスにパルスを加えるステップをさらに備える、請求項１に記載の方法。
3. 第１のデコーダ回路の選択デコード出力に対応する第１のタイプの第２のアレイ線にパルスを加えるために、第１のバス線にパルスを加える前記ステップと同時に、第１のアクティブ電圧レベルとなるようにソース選択バスの第２のバス線にパルスを加えるステップをさらに備える、請求項１に記載の方法。
4. 第１のデコーダ回路が第２の大きさの動作電圧を有する場合、選択デコード出力は、関連するアレイ線駆動回路にゲートオーバードライブを付与し、第１のタイプの関連するアレイ線を、ソース選択バスの関連するバス線上を運ばれた第１のアクティブ電圧レベルに完全に駆動する、請求項１に記載の方法。
5. 動作電圧を増大させる前記ステップの前に、第１の非アクティブ電圧レベルとなるように第１のタイプの全てのアレイ線にバイアスを加えるステップと、
   関連するアレイ線駆動回路内のトランジスタがいずれも導電性でない場合に第１の非アクティブ電圧レベル付近の第１のタイプの特定の非選択アレイ線を維持するために、各アレイ線駆動回路内における各アレイ線からの優位なリーク電流に第１の非アクティブ電圧レベルを付与するステップとをさらに備える、請求項１に記載の方法。
6. 最初に述べた第１の付与ステップの前に、
   第１のタイプの全てのアレイ線を第１の非アクティブ電圧レベルに駆動するために、第１の値を有する上位供給電圧と第２の値を有する下位供給電圧とを第１のデコーダ回路に付与し、第１のデコーダ回路の全てのデコード出力を非選択とし、第１の非アクティブ電圧レベルとなるようにソース選択バスの全てのバス線にバイアスを加えるステップと、
   第１のデコーダ回路の極性を保持しながら、上位供給電圧を第１の値から第３の値に変移させ、下位供給電圧を第２の値から第４の値に変移させるステップとを備え、前記第３および第４の値は、第１のデコーダ回路に第１の大きさの前記動作電圧を付与する、請求項１に記載の方法。
7. 動作電圧を減少させるステップの後に、
   第１のタイプの全てのアレイ線を第２の非アクティブ電圧に駆動するために、第１のデコーダ回路の全てのデコード出力を非選択とし、第２の非アクティブ電圧レベルとなるようにソース選択バスの全てのバス線にバイアスを加えるステップと、
   第１のデコーダ回路の極性を確保しながら、第１のデコーダ回路に結合される上位供給電圧を第１の値から第３の値に変移させ、第１のデコーダ回路に結合される下位供給電圧を第２の値から第４の値に変移させるステップとをさらに備え、前記第１の値および第２の値は、第１のデコーダ回路に第１の大きさの前記動作電圧を付与し、前記第３および第４の値は、第１のデコーダ回路に第３の大きさの動作電圧を付与し、方法はさらに、
   第１のデコーダ回路の全てのデコード出力が安定し、選択および非選択デコード出力の間の第３の電位差が確立されるまで、第３の大きさの動作電圧を維持するステップと、
   選択デコード出力と非選択デコード出力との間の差動電圧を第３の差動電圧よりも大きい第４の差動電圧に増大させるために、第１のデコーダ回路の動作電圧を第３の大きさより大きい第４の大きさに増大させるステップと、
   第１のデコーダ回路の選択出力に対応する第１のタイプの第１のアレイ線にパルスを加えるために、第２のアクティブ電圧レベルとなるようにソース選択バスの第１のバス線にパルスを加えるステップと、
   デコード出力の状態を変化させる前に、第１のデコーダの動作電圧を第３の大きさに減少させるステップとを備える、請求項１に記載の方法。
8. 第１のアクティブ電圧レベルは、第１の非アクティブ電圧レベルよりも電圧が低く、
   第２のアクティブ電圧レベルは、第２の非アクティブ電圧レベルよりも電圧が高い、請求項７に記載の方法。
9. 第１および第２のアクティブ電圧レベルの一方は正の電圧であり、第１および第２のアクティブ電圧レベルの他方は負の電圧である、請求項７に記載の方法。
10. 第１のデコーダ回路に結合される上位供給電圧および下位供給電圧を変移させる前記ステップは、
    第１のデコーダ回路の電圧を「グラウンドアップ」動作電圧から「グラウンドダウン」動作電圧に変移させるステップを含み、前記第１の値は、正の電圧を含み、第２の値および第３の値は、接地電圧を含み、第４の値は、負の電圧を含む、請求項７に記載の方法。
11. 動作電圧の第２の大きさは、動作電圧の第４の大きさと同じである、請求項７に記載の方法。
12. 集積回路装置であって、
    メモリセルからなるメモリアレイを備え、各メモリセルは、第１のタイプの関連するアレイ線と第２のタイプの関連するアレイ線との間に結合され、装置はさらに、
    第１の複数のデコード出力ノードを生成するように構成された第１のデコーダ回路を含む第１のアレイ線選択回路を備え、各出力ノードは、マルチヘッド型の第１のタイプのアレイ線駆動回路に結合され、各マルチヘッド型の第１のタイプのアレイ線駆動回路は、複数の第１のアレイ線駆動回路をそれぞれ含み、各第１のアレイ線駆動回路は、第１のタイプのアレイ線に結合され、装置はさらに、
    第２の複数のデコード出力ノードを生成するように構成された第２のデコーダ回路を含む第２のアレイ線選択回路を備え、各出力ノードは、マルチヘッド型の第２のタイプのアレイ線駆動回路に結合され、各マルチヘッド型の第２のタイプのアレイ線駆動回路は、複数の第２のアレイ線駆動回路をそれぞれ含み、各第２のアレイ線駆動回路は、第２のタイプのアレイ線に結合され、
    第１のデコーダ回路は、第１の動作モードおよび第２の動作モードの両方において同じ極性および動作電圧を維持し、
    第２のデコーダ回路は、第１の動作モードおよび第２の動作モードの両方において同じ極性を維持し、
    マルチヘッド型の第１のタイプのアレイ線駆動回路は、第２の動作モードにおいて第１の動作モードとは逆の極性を有し、
    マルチヘッド型の第２のタイプのアレイ線駆動回路は、第２の動作モードにおいて第１の動作モードとは逆の極性を有し、
    第１および第２のアレイ線選択回路は、第１の動作モードにおいて選択メモリセルにわたって電圧を加え、第２の動作モードとは逆の極性のバイアス電圧を加える、装置。
13. 第１および第２の動作モードの両方において、第１のデコーダ回路の下位供給電圧は、第１のタイプのアレイ線におけるアクティブ電圧レベルおよび非アクティブ電圧レベルの低い方と等しい値を有する、請求項１２に記載の装置。
14. マルチヘッド型の第２のタイプのアレイ線駆動回路は、第１および第２の動作モードにおいてマルチヘッド型の第１タイプのアレイ線駆動回路とは逆の極性を有する、請求項１２に記載の装置。
15. 第１の動作モードおよび第２の動作モードの少なくとも一方において前記メモリセルがプログラム可能である、請求項１４に記載の装置。
16. 第１の動作モードにおいて、第１または第２のタイプの一方の選択アレイ線は接地に駆動され、第１または第２のタイプの他方の選択アレイ線は正の電圧に駆動され、
    第２の動作モードにおいて、第１または第２のタイプの選択アレイ線は正の電圧に駆動され、第１または第２のタイプの他方の選択アレイ線は負の電圧に駆動され、第１および第２のタイプの両方の非選択アレイ線は接地を維持する、請求項１４に記載の装置。
17. 第２の動作モードにおいて、
    第２のデコーダ回路は、負の下位電力供給電圧で動作し、
    第２のソース選択バスの１つ以上の選択バス線は負の電圧に駆動され、第２のソース選択バスの非選択バス線は接地に駆動され、
    １つ以上の第２のタイプの選択アレイ線は、負の電圧に駆動され、
    第１のデコーダは、正の上位電力供給電圧で動作し、
    第１のソース選択バスの１つ以上の選択バス線は正の電圧に駆動され、第１のソース選択バスの非選択バス線は接地に駆動され、
    １つ以上の第１のタイプの選択アレイ線は、正の電圧に駆動される、請求項１６に記載の装置。
18. 第１および第２のデコーダ回路は、第１および第２の動作モードの両方において出力極性が逆であり、
    第１および第２の動作モードの両方において、第１のソース選択バスは、第２のソース選択バスとは極性が逆であり、第１および第２のソース選択バスの各々は、第１の動作モードと比して第２の動作モードにおいて極性が逆となる、請求項１４に記載の装置。
19. 第１の動作モードおよび第２の動作モードの少なくとも一方において、前記メモリセルはプログラム可能である、請求項１８に記載の装置。