JP5201143B2 - 読出/書込回路をメモリアレイに結合させるためのデュアルデータ依存型バスのための方法および装置 - Google Patents
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Description
本発明はプログラミング可能なメモリアレイに関し、特に受動素子メモリセルを組込んだ半導体集積回路メモリアレイに関し、さらに特定的には、そのようなメモリセルを組込んだ三次元メモリアレイに関する。
一部の受動素子メモリセルは、書換え可能な特性を有する。たとえば、一部のメモリセルでは、プログラミングは約6〜8Vの電圧でメモリセルを(たとえばその内部のダイオードの極性に関して)順方向バイアスすることによって行なわれ、消去は約10〜14Vの電圧でメモリセルを逆方向バイアスすることによって行なわれ得る。これらの高い電圧は、ワード線デコーダおよびビット線デコーダにおける特殊な高電圧CMOSトランジスタの使用を必要とする。これらの高電圧トランジスタは、メモリセルのワード線およびビット線ピッチが減少すると、十分に増減しない。これは、三次元メモリ技術について特に問題であり、アレイを出てワード線およびビット線ドライバに接続されるべきワード線およびビット線の全体の密度によって、デコーダおよびI/O回路と、特により一層小さいアレイ線ピッチに適合しつつ選択されたメモリセルの両端に十分な高電圧を印加することが可能なワード線ドライバ回路およびビット線ドライバ回路とを供給できるということが、より一層重要となる。
概して、本発明は、読出/書込回路をメモリアレイに結合させるためのデュアルデータ依存型バスを組込んだメモリアレイと、読出/書込回路をメモリアレイに結合させるためのデュアルデータ依存型バスを使用するための方法とに向けられる。しかし本発明は、添付の請求項によって規定され、本項は請求項を限定するとは見なすべきではない。
本発明は、添付の図面を参照することによって、よりよく理解され、その多くの目的、特徴および利点が当業者にとって明らかとなる。
図1は、例示的な受動素子メモリアレイ100の概略図である。2本のワード線102、104および2本のビット線106、108が示されている。ワード線102は選択ワード線(SWL)と想定され、ワード線104は非選択ワード線(UWL)と想定される。同様に、ビット線106は選択ビット線(SBL)と想定され、ビット線108は非選択ビット線(UBL)と想定される。4個の受動素子メモリセル101、103、105、107が示され、各々が、関連付けられたワード線と関連付けられたビット線との間に結合される。
がノード155を出力158に向ける場合)。行デコーダ152は、この動作モードにおいて、電源ノード153に結合されたVPPに等しい上側供給電圧と、電源ノード154に結合された接地の下側供給電圧とによって作動される。この動作モードでは、行デコーダは「アクティブハイ」デコーダであり、復号化出力ノード158などの選択出力が2つの有効電圧状態のうち高い方、この場合はVPPに駆動されることを意味する。復号化出力ノード162などの非選択復号化出力は、2つの有効電圧状態のうち低い方、この場合は接地に駆動される。以下の説明は、1個のこのような復号化出力ノードのみが1度に選択される(たとえば「ハイ」)とまず想定する。
それぞれのソース端子は、ソース選択バスXSELのそれぞれのバス線に結合される。復号化出力ノード162上の電圧(接地)はバス線167,168の電圧以下であるため、NMOSトランジスタ176、178の両方がオフとなる。これらのワード線ドライバ回路の各々におけるPMOSトランジスタのそれぞれのソース端子は、非選択バイアス線UXLノード164に結合される。復号化出力ノード162上の電圧(接地)は、UXLバイアス線164の電圧よりも(PMOSしきい値電圧を上回る分だけ)低いため、PMOSトランジスタ175、177の両方がオンとなり、したがって非選択ワード線104,183をVUX(たとえばVPP−VT)に駆動する。これらの2本の伝導経路は、白抜き矢印線によって示される。
技術のいずれかを用いて実現され得、出力205、209などの複数の復号化出力を生成し、マルチプレクサ207、211およびインバータ206、210によって条件付きで反転される。行デコーダとは異なり、ノード205を駆動するための反転バッファがNANDゲートの後ろにない。なぜなら、ノード208上の容量性負荷が行デコーダの出力よりも非常に低いためである。列デコーダ202は、この動作モードにおいて、電源ノード203に結合されたVPPに等しい上側供給電圧と、電源ノード204に結合された接地の下側供給電圧とによって動作される。この動作モードでは、列デコーダは「アクティブロー」デコーダである。復号化出力ノード212などの非選択復号化出力は、2つの有効電圧状態のうち高い方、この場合はVPPに駆動される。以下の説明は、1個のこのような復号化出力ノード208のみが1度に選択される(たとえば「ロー」)とまず想定する。
化出力ノード212に関連付けられた1個以上の残りのビット線ドライバ回路を表わし、PMOSトランジスタ227とNMOSトランジスタ228とを含み、その出力が非選択ビット線233を駆動する。
に、順方向モードでは、行デコーダがアクティブハイであり、ワード線がアクティブローである。しかし逆方向モードでは、行デコーダはその極性を反転させてアクティブローとなり、ワード線自身も極性を反転させてアクティブハイとなる。列デコーダ出力レベルは、順方向モード(すなわちGNDからVPP)と逆方向モード(すなわち−VRR/2からGND)との間で平均電圧がシフトすることにも注意すべきである。
、アクティブハイデコーダとなり、選択出力158を+8ボルトで供給し、非選択復号化出力ノード162を−1ボルトで供給する。ソース選択バスXSELは復号化バスのままである。その個々のバス線のうち1本(以上)が選択され、+5ボルトに駆動されるが、非選択バス線は接地に駆動される。NMOSトランジスタ172がオンとなり、選択ワード線102を関連付けられたXSELバス線電圧(+5ボルト)に導通させる。NMOSトランジスタ174もオンとなり、半選択ワード線181を接地に導通させる。非選択復号化出力ノード162が−1ボルトである状態で、PMOSトランジスタ175、177が両方ともオンとなり、非選択ワード線104、183を接地に導通させる。この技術を利用する一部の実施形態では、条件付き出力インバータ156、160およびマルチプレクサ157、161(ここでは「点線」で示される)は使用されない。
への基板リーク電流を支配し、この最終電流は半選択ワード線181を接地電位またはその付近に維持する傾向がある。非選択復号化出力ノード162に関連付けられたワード線ドライバ回路は上記のように動作し、NMOSトランジスタ176、178がオンとなり、非選択ワード線104、183を接地に導通させる。
リセットモードは、全体的に非負電圧で実行され得る。このような場合、リセット電圧VRRは選択ワード線に伝えられ、接地が選択ビット線に伝えられる。VUXおよびVUB電圧は、好ましくは約VRR/2に設定される。
復号化および選択が可能となる。(2個のドライバトランジスタのうち大きいほうのウェル電位へのリーク電流によって)接地にて浮動している半選択ワード線およびビット線の説明に戻ると、メモリセルの抵抗性によって、このような半選択アレイ線と非選択アレイ線との間に追加的なリーク電流が生じ、非選択バイアスレベルにアクティブに保持される。これはさらに、非選択アレイ線が非選択バイアス電位またはその付近に浮動したままになるように促す。
RSEL線によってワード線は選択されない。代替的に、非選択アレイブロックのソースおよび逆方向ソース選択バスは、特に順方向モードでは、浮動したままであり得る。
“Method and Apparatus for Incorporating Block Redundancy in a Memory Array”と題された2005年3月31日出願の米国出願番号第11/095,907号であって、米国特許第7,142,471号に記載されており、その開示全体をここに援用によって引用する。特に、図15はアレイブロックの上部側および底部側の両方において、4つのビット線層、16ヘッド列デコーダを示す。この図は、(記載では、16本の選択ビット線の2つのグループが同じアレイブロック内に配置されているものの)1個の16ヘッド列デコーダによって上部データバスに結合される4つのビット線層(4つのI/O層を示す)の各々上の4本のビット線と、1個の16ヘッド列デコーダによって底部データバスに結合される同じ4つのビット線層の各々上の同様な4本のビット線とを示す。2つのビット線層で1つのワード線層を共有して2つのメモリ面を構成するような、別のハーフミラーリングされた実施形態が意図される。
次に図14を参照し、メモリアレイ370は、第1のストライプ371と第2のストライプ372とを含む。第1のストライプ371はSTRIPE 0とも表記され、第2のストライプ372はSTRIPE 1とも表記される。ストライプ371は、2個のメモ
リベイBAY_00およびBAY_01を含む。このような各メモリベイは、複数のアレイブロック(たとえば16個のこのようなメモリアレイブロック)を含む。この例示的なメモリアレイ370は2個のメモリストライプを含み、各々が2個のメモリベイを有するように示されるが、他の数のストライプおよびベイも意図される。
最初に状態を変え、より「強固な」ビットの電圧が若干高くなり、このようなビットをプログラミングするのを助けることができる。
数アレイブロック407は、第2のデータバス404に関連付けられる。2個のメモリアレイブロック(たとえばアレイブロック406、407)が同時に選択され、各々はその選択ビット線をデータバスの一方に結合させる(それぞれ太字の矢印410、412によって表わされる)。
をバイアスアップするのに関連付けられる大きな遅延はなく、このようなアレイブロックをバイアスアップおよびバイアスダウンするのに対応しなければならない大きな電流過渡電流もない。このリセットプログラミング配置では、選択メモリブロックの非選択ワード線およびビット線でさえも接地にバイアスされる(すなわち、一部の例示的なデコーダ構造を用いる場合は浮動したままである)。
りにおいて、バスセグメントは、他のこのようなバスよりも単に短いバスであり、他の実施形態(下記)では、複数のバスセグメントが互いに結合され、1本のより長いバスを構成し得る。
スセグメントは結合回路533によって互いに結合され、メモリベイ全体に及ぶ1本のバスを構成し、リセット回路に結合され、組合されたバスにリセットデータ情報を供給する。SELNバスセグメントのうち1本は、バス536によってリセット回路に結合され得る。一部の実施形態では、結合回路535を利用して、リセットモードにおいてリセットブロックへの接続を行い得る。
イに及ぶ)およびアレイブロックごとに64個の余分なトランジスタを必要とし、一部の実施形態ではより大きなレイアウト領域を必要とし得る。しかし、SELBバスおよびSELNバス上に低いキャパシタンスも供給し、したがって性能をより向上させることができ、まさしくモジュラーブロック設計をもたらす。さらに、SELBバスおよびSELNバス上のキャパシタンスを著しく増大させることなく、より大きなメモリベイが実現され得る。
ビット線選択経路636に伝えられるプリチャージ列信号PCHGCOLによって制御される。ビット線プリチャージ(BLP)電流制限回路633およびリセット制限回路634は、両方ともそれぞれのビット線プリチャージ電流およびリセット電流の上限の大きさを制御するために設けられる。リセット動作が必要ではないデータであれば、両方とも信号132によってディスエーブルとなり、SELNバス線635が浮動する。
al”と題された2006年3月31日出願の米国出願番号第11/395,995号であって、2006年11月9日公開の米国特許出願公開第2006−0250837号は、順方向バイアスを用いて設定され、逆方向バイアスを用いてリセットされるOTPマルチレベルメモリセルを開示している。これらの上記の開示の各々の全体をここに引用によって援用する。
N. Johan Knall他に付与された“Three Dimensional Memory Array and Method of Fabrication”と題された米国特許第6,420,215号;
Mark Johnson他に付与された“Vertically-Stacked, Field Programmable, Nonvolatile Memory and Method of Fabrication”と題された米国特許第6,525,953号;
Michael Vyvoda他に付与された“Digital Memory Method and System for Storing Multiple-Bit Digital Data”と題された米国特許第6,490,218号;
Michael Vyvoda他に付与された“Electrically Isolated Pillars in Active Devices”と題された米国特許第6,952,043号;および
S. Brad Hernere他による“Nonvolatile Memory Cell Without a Dielectric Antifuse
Having High-and Low-Impedance States”と題された米国特許出願公開第US2005−0052915号。
Roy ScheuerleinおよびTanmay Kumarによる“Method for Using a Multi-Use Memory Cell and Memory Array”と題された米国出願番号第11/496,984号(“10519−150”出願);
Roy Scheuerleinによる“Mixed-Use Memory Array”と題された米国出願番号第11/496,874号(“10519−142”出願);
Roy Scheuerleinによる“Method for Using a Mixed-Use Memory Array”と題された米国出願番号第11/496,983号(“10519−151”出願);
Roy ScheuerleinおよびChristopher Pettiによる“Mixed-Use Memory Array With Different Data States”と題された米国出願番号第11/496,870号(“10519−149”出願);
Roy ScheuerleinおよびChristopher Pettiによる“Method for Using a Mixed-Use Mem
ory Array With Different Data States”と題された米国出願番号第11/497,021号(“10519−152”出願);
Roy Scheuerleinによる“Systems for Controlled Pulse Operations in Non-Volatile
Memory”と題された米国出願番号第11/461,393号(“SAND−01114US0”出願);
Roy Scheuerleinによる“Controlled Pulse Operations in Non-Volatile Memory”と題された米国出願番号第11/461,399号(“SAND−01114US1”出願);
Roy ScheuerleinおよびChristopher J. Pettiによる“High Bandwidth One-Time Field-Programmable Memory”と題された米国出願番号第11/461,410号(“SAND−01115US0”出願);
Roy ScheuerleinおよびChristopher J. Pettiによる“Systems for High Bandwidth One-Time Field-Programmable Memory”と題された米国出願番号第11/461,419号(“SAND−01115US1”出願);
Roy ScheuerleinおよびTanmay Kumarによる“Reverse Bias Trim Operations in Non-Volatile Memory”と題された米国出願番号第11/461,424号(“SAND−01117US0”出願);
Roy ScheuerleinおよびTanmay Kumarによる“Systems for Reverse Bias Trim Operations in Non-Volatile Memory”と題された米国出願番号第11/461,431号(“SAND−01117US1”出願);
Tanmay Kumar, S. Brad Herner, Roy E. ScheuerleinおよびChristopher J. Pettiによる“Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance”と題された米国出願番号第11/496,986号(“MA−163−1”出願);
Luca G. Fasoli, Christopher J. PettiおよびRoy E. Scheuerleinによる“Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders”と題された米国出願番号第11/461,339号(“023−0048”出願);
Luca G. Fasoli, Christopher J. PettiおよびRoy E. Scheuerleinによる“Method for
Using a Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders”と題された米国出願番号第11/461,364号(“023−0054”出願);
Roy E. Scheuerlein, Tyler ThorpおよびLuca G. Fasoliによる“Apparatus for Reading a Multi-Level Passive Element Memory Cell Array”と題された米国出願番号第11/461,343号(“023−0049”出願);
Roy E. Scheuerlein, Tyler ThorpおよびLuca G. Fasoliによる“Method for Reading a Multi-Level Passive Element Memory Cell Array”と題された米国出願番号第11/461,367号(“023−0055”出願);
Roy E. ScheuerleinおよびLuca G. Fasoliによる“Dual Date-Dependent Busses for Coupling Read/Write Circuits to a Memory Array”と題された米国出願番号第11/461,352号(“023−0051”出願);
Roy E. ScheuerleinおよびLuca G. Fasoliによる“Method for Using Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array”と題された米国出願番号第11/461,369号(“023−0056”出願);
Roy E. Scheuerlein, Luca G. FasoliおよびChristopher J. Pettiによる“Memory Array Incorporating Two Data Busses for Memory Array Block Selection”と題された米国出願番号第11/461,359号(“023−0052”出願);
Roy E. Scheuerlein, Luca G. FasoliおよびChristopher J. Pettiによる“Method for
Using Two Data Busses for Memory Array Block Selection”と題された米国出願番号第11/461,372号(“023−0057”出願);
Roy E. ScheuerleinおよびLuca G. Fasoliによる“Hierarchical Bit Line Bias Bus for Block Selecttable Memory Array”と題された米国出願番号第11/461,362号(“023−0053”出願);および
Roy E. ScheuerleinおよびLuca G. Fasoliによる“Method for Using a Hierarchical Bit Line Bias Bus for Block Selectable Memory Array”と題された米国出願番号第11/461,376号(“023−0058”出願)。
の、もしくはデジタルワードを構成する複数の信号もしくは他のマルチビット信号を搬送するための複数の別個の配線(たとえばバス)を表わし得る。
Claims (20)
- 集積回路であって、
第1のビット線層上に複数のビット線を有するメモリアレイと、
複数のビット線デコーダ出力ノードを含むビット線デコーダ回路とを備え、各々はそれぞれのマルチヘッドビット線ドライバ回路に関連付けられ、
所与のマルチヘッドビット線ドライバ回路は、データ依存型の第1のソース選択バスとデータ依存型の第2のソース選択バスとの両方に関連付けられ、
各マルチヘッドビット線ドライバ回路は、それぞれの複数の個別のビット線ドライバ回路を含み、所与のマルチヘッドビット線ドライバ回路の各それぞれの個別のビット線ドライバ回路は、関連付けられたビット線デコーダ出力ノードの第1の状態に応答して、それぞれのビット線を第1のソース選択バスのそれぞれのバス線に結合させ、前記関連付けられたビット線デコーダ出力ノードの第2の状態に応答して、それぞれのビット線を第2のソース選択バスのそれぞれのバス線に結合させる、集積回路。 - 第1の動作モードにおいて、第1のソース選択バスはデータ依存型であり、このようなバス線は、第1の動作モードに対応するデータビットに従って、第1の動作モードに適切なアクティブまたは非アクティブビット線バイアス条件に規定され、第2のソース選択バスのバス線の各々は、第1の動作モードに適切な非アクティブビット線バイアス条件に規定され、
第2の動作モードにおいて、第2のソース選択バスはデータ依存型であり、このようなバス線は、第2の動作モードに対応するデータビットに従って、第2の動作モードに適切なアクティブまたは非アクティブビット線バイアス条件に規定され、第1のソース選択バスのバス線の各々は、第2の動作モードに適切な非アクティブビット線バイアス条件に規定される、請求項1に記載の集積回路。 - メモリアレイはさらに、
第1のワード線層上に複数のワード線と、
複数のワード線デコーダ出力ノードを有するワード線デコーダ回路とを含み、各々はそれぞれのマルチヘッドワード線ドライバ回路に関連付けられ、
所与のマルチヘッドワード線ドライバ回路は、復号化された第3のソース選択バスおよび復号化された第4のソース選択バスに関連付けられ、
第1の動作モードにおいて、第3のソース選択バスのバス線のうち選択された1本は、対応アドレス情報に従って、第1の動作モードに適切なアクティブワード線バイアス条件に規定され、第3のソース選択バスの残りの非選択バス線および第4のソース選択バスのバス線は、第1の動作モードに適切な非アクティブワード線バイアス条件に規定され、
第2の動作モードにおいて、第4のソース選択バスのバス線のうち選択された1本は、対応アドレス情報に従って、第2の動作モードに適切なアクティブワード線バイアス条件に規定され、第4のソース選択バスの残りの非選択バス線および第3のソース選択バスのバス線は、第2の動作モードに適切な非アクティブワード線バイアス条件に規定される、請求項2に記載の集積回路。 - 集積回路であって、
第1の層上に第1の複数のアレイ線を有するメモリアレイと、
複数のデコーダ出力を生成するように構成されたデコーダ回路と、
複数のグループのアレイ線ドライバ回路とを備え、各アレイ線ドライバ回路は、関連付けられたデコーダ出力に結合された入力と、前記第1の複数のアレイ線のうち対応する1本に結合された出力とを有し、前記アレイ線ドライバ回路のそれぞれのグループは、各それぞれのデコーダ出力に関連付けられ、
所与のグループ内の各それぞれのアレイ線ドライバ回路は、当該グループに関連付けられた第1の複数のバス線のそれぞれ1本に結合され、当該グループに関連付けられた第2の複数のバス線のそれぞれ1本にも結合され、
第1の複数のバス線は、第1の動作モードのためのデータ依存型のバスを有し、第2の複数のバス線は、第2の動作モードのためのデータ依存型のバスを有する、集積回路。 - メモリアレイは、メモリアレイの第2の層上に、第1の層上のアレイ線と同じ種類のアレイ線を含み、
アレイ線ドライバ回路の各グループは、第1の層上のアレイ線と第2の層上のアレイ線とに関連付けられる、請求項4に記載の集積回路。 - デコーダ回路およびアレイ線ドライバ回路は、第1の動作モードにおいては、各選択アレイ線を、第1の複数のバス線のそれぞれ1本に沿って伝えられたそれぞれのデータ依存型バイアス条件に結合させるように構成され、第2の動作モードにおいては、各選択アレイ線に、第2の複数のバス線のそれぞれ1本に沿って伝えられたようにデータ依存型バイアス条件を実現させるように構成される、請求項4に記載の集積回路。
- 第1の動作モードにおいて、第2の複数のバス線の各々はすべて、第1のモードに適切な非アクティブバイアス条件に規定され、
第2の動作モードにおいて、第1の複数のバス線の各々はすべて、第2のモードに適切な非アクティブバイアス条件に規定される、請求項6に記載の集積回路。 - 第1の動作モードにおいて、第1の複数のバス線のそれぞれ1本に沿って伝えられるそれぞれのデータ依存型バイアス条件は、第1のモードのためのセット電圧および非アクティブ電圧のうち一方を含み、
第2の動作モードにおいて、第2の複数のバス線のそれぞれ1本に沿って伝えられたそれぞれのデータ依存型バイアス条件は、第2のモードのためのリセット電圧および非アクティブ電圧のうち一方を含み、
セット電圧およびリセット電圧は、接地基準電位と極性が反対である、請求項7に記載の集積回路。 - 各アレイ線ドライバ回路は、1個のNMOSトランジスタおよび1個のPMOSトランジスタからなり、
各アレイ線ドライバ回路内のNMOS装置は三重ウェル構造内に配置され、それによってNMOS装置のソース端子は、接地に対して負電圧にバイアスされ得る、請求項8に記載の集積回路。 - デコーダ回路は、第2のモードにおけるその出力極性を第1のモードと比べて反転させるように構成される、請求項7に記載の集積回路。
- メモリアレイはさらに、メモリアレイの第2の層上に第2の複数のアレイ線を含み、前記第2の複数のアレイ線は、前記第1の複数のアレイ線と概ね直交し、集積回路はさらに、
第2の複数のデコーダ出力を生成するように構成された第2のデコーダ回路と、
グループに配列された第2の複数のアレイ線ドライバ回路とを備え、各そのようなアレイ線ドライバ回路は、関連付けられた第2のデコーダ出力に結合された入力と、第2の複数のアレイ線のうち対応する1本に結合された出力とを有し、前記アレイ線ドライバ回路のそれぞれのグループは、各それぞれの第2のデコーダ出力に関連付けられ、
所与のグループ内の各それぞれの第2のアレイ線ドライバ回路は、当該グループへの第3の複数のバス線のそれぞれ1本に結合され、当該グループへの第4の複数のバス線のそれぞれ1本にも結合され、
第4の複数のバス線は、第1の動作モードのための復号化バスを含み、第3の複数のバス線は、第2の動作モードのための復号化バスを含む、請求項7に記載の集積回路。 - メモリアレイはさらに2端子メモリセルを含み、各メモリセルは、ダイオードと直列に反転可能な抵抗を有し、各メモリセルは、関連付けられた第1のアレイ線と関連付けられた第2のアレイ線との間に結合される、請求項11に記載の集積回路。
- 前記第1の複数のアレイ線はビット線を含み、第2の複数のアレイ線はワード線を含み、
第1のモードにおいて、第1の複数のバス線の各それぞれ1本はセット電圧に規定され、第2の複数のバス線の各それぞれ1本は非選択ビット線電圧に規定され、第4の複数のバス線のうち選択された1本はセット電圧に規定され、第4の複数のバス線の残りおよび第3の複数のバス線の各々は、非選択ワード線電圧に規定され、
第2のモードにおいて、第2の複数のバス線の各それぞれ1本はビット線リセット電圧に規定され、第1の複数のバス線の各それぞれ1本は非選択ビット線電圧に規定され、第3の複数のバス線のうち選択された1本はワード線リセット電圧に規定され、第3の複数のバス線の残りおよび第4の複数のバス線の各々は、非選択ワード線電圧に規定される、請求項12に記載の集積回路。 - メモリアレイに使用するための方法であって、前記方法は、
複数のデコーダ出力ノードの各々をそれぞれのマルチヘッドアレイ線ドライバ回路に結合させるステップと、
それぞれのデコーダ出力ノードの第1の状態に応答して、それぞれの複数のアレイ線をデータ依存型の第1のソース選択バスに結合し、前記それぞれのデコーダ出力ノードの前記第2の状態に応答して、データ依存型の第2のソース選択バスに結合させるステップとを含む、方法。 - それぞれの複数のアレイ線を結合させるステップは、
あるときはそれぞれのビット線を第1のソース選択バスのそれぞれのバス線に結合させ、他のときにはそれぞれのビット線を第2のソース選択バスのそれぞれのバス線に結合させるステップを含む、請求項14に記載の方法。 - 第1の動作モードにおいて、第1のソース選択バスはデータ依存型であり、このような
バス線は、第1の動作モードに対応するデータビットに従って、第1の動作モードに適切なアクティブまたは非アクティブビット線バイアス条件に規定され、第2のソース選択バスのバス線の各々は、第1の動作モードに適切な非アクティブビット線バイアス条件に規定され、
第2の動作モードにおいて、第2のソース選択バスはデータ依存型であり、このようなバス線は、第2の動作モードに対応するデータビットに従って、第2の動作モードに適切なアクティブまたは非アクティブビット線バイアス条件に規定され、第1のソース選択バスのバス線の各々は、第2の動作モードに適切な非アクティブビット線バイアス条件に規定される、請求項15に記載の方法。 - 第1の動作モードに適切なアクティブおよび非アクティブビット線バイアス条件はそれぞれ、第1のモードデータ依存型選択ビット線電圧と第1のモード非選択ビット線電圧とを含み、
第2の動作モードに適切なアクティブおよび非アクティブビット線バイアス条件はそれぞれ、第2のモードデータ依存型選択ビット線電圧と第2のモード非選択ビット線電圧とを含み、
第1のモードデータ依存型選択ビット線電圧および第2のモードデータ依存型選択ビット線電圧は、接地基準電圧に対して極性が反対であり、
ビット線デコーダの極性は、第1のモードおよび第2のモードのうち一方においてはアクティブハイであり、第1のモードおよび第2のモードのうち他方においてはアクティブローである、請求項16に記載の方法。 - 複数のワード線デコーダ出力ノードの各々をそれぞれのマルチヘッドワード線ドライバ回路に結合させるステップと、
第1のワード線層上のそれぞれの複数のワード線を、それぞれのワード線デコーダ出力ノードに応答して、復号化された第3のソース選択バスまたは復号化された第4のソース選択バスに結合させるステップとをさらに含み、
第1の動作モードにおいて、第3のソース選択バスのバス線のうち選択された1本は、対応アドレス情報に従って、第1の動作モードに適切なアクティブワード線バイアス条件に規定され、第3のソース選択バスの残りの非選択バス線および第4のソース選択バスのバス線は、第1の動作モードに適切な非アクティブワード線バイアス条件に規定され、
第2の動作モードにおいて、第4のソース選択バスのバス線のうち選択された1本は、対応アドレス情報に従って、第2の動作モードに適切なアクティブワード線バイアス条件に規定され、第4のソース選択バスの残りの非選択バス線および第3のソース選択バスのバス線は、第2の動作モードに適切な非アクティブワード線バイアス条件に規定される、請求項17に記載の方法。 - 第1の動作モードに適切なアクティブおよび非アクティブワード線バイアス条件はそれぞれ、第1のモード選択ワード線電圧と第1のモード非選択ワード線電圧とを含み、
第2の動作モードに適切なアクティブおよび非アクティブワード線バイアス条件はそれぞれ、第2のモード選択ワード線電圧と第2のモード非選択ワード線電圧とを含み、
第1のモード選択ワード線電圧および第2のモード選択ビット線電圧は、接地基準電圧に対して極性が反対であり、
ワード線デコーダの極性は、第1のモードおよび第2のモードのうち一方においてはアクティブハイであり、第1のモードおよび第2のうちモードの他方においてはアクティブローである、請求項18に記載の方法。 - メモリアレイはさらに2端子メモリセルを含み、各々はダイオードと直列に反転可能な抵抗を有し、各メモリセルは、関連付けられたビット線と関連付けられたワード線との間に結合され、さらに、
選択ビット線デコードノードに関連付けられた非アクティブビット線を含み、選択ビット線デコードノード上のそれぞれの電圧の結果としてオフとなるビット線ドライバ回路を有し、前記第2の動作モードに適切な非アクティブビット線バイアス条件に規定された対応する第2のソース選択バス線は、ビット線ドライバ回路内の2個の装置のうち大きい方の基板ウェルの電圧へとリークされて当該電圧に留まり、さらに、
選択ワード線デコードノードに関連付けられた非アクティブワード線を含み、選択ワード線デコードノード上のそれぞれの電圧の結果としてオフとなるワード線ドライバ回路を有し、前記第2の動作モードに適切な非アクティブワード線バイアス条件に規定された対応する第3のソース選択バス線は、ワード線ドライバ回路内の2個の装置のうち大きい方の基板ウェルの電圧へとリークされて当該電圧に留まる、請求項19に記載の方法。
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