KR20130107308A - 메모리 어레이 동작의 순방향 및 역방향 모드들을 제공하는 디코더 회로 및 이를 바이어스하기 위한 방법 - Google Patents

Abstract

하나 이상의 메모리 플레인을 가진 극히 밀집된 3차원 메모리 어레이들에 특히 유용한 프로그램가능한, 및 일부 실시예들에서, 재기입가능한 수동 소자 메모리 셀들의 예시적인 메모리 어레이들을 디코딩하기 위한 회로들 및 방법들이 기술된다. 또한, 이러한 메모리 어레이의 하나 이상의 어레이 블록들을 선택하고, 선택된 어레이 블록들 내에 하나 이상의 워드라인들 및 비트라인들을 선택하고, 데이터 정보를 선택된 어레이 블록들 내에 선택된 메모리 셀들에 및 이로부터 전달하고, 비선택된 어레이 블록들에 비선택된 바이어스 조건들을 전달하기 위한 회로들 및 방법들이 기술된다. 디코더 회로는 이의 출력들이 안정될 때까지 비교적 낮은 전압에서 동작된다. 이어서, 동작전압은 증가되고 어레이 라인 드라이버들의 버스 라인들에 펄스가 가해진다.

Description

메모리 어레이 동작의 순방향 및 역방향 모드들을 제공하는 디코더 회로 및 이를 바이어스하기 위한 방법{DECODER CIRCUIT PROVIDING FORWARD AND REVERSE MODES OF MEMORY ARRAY OPERATION AND METHOD FOR BIASINGING SAME}

본 발명은 프로그램가능 메모리 어레이들, 특히 수동 소자 메모리 셀들을 포함하는 반도체 집적회로 메모리 어레이들에 관한 것으로, 특히 반도체 집적회로 메모리 어레이들을 포함하는 3차원 메모리 어레이에 관한 것이다.

어떤 수동 소자 메모리 셀들은 재기입가능 특징들을 나타낸다. 예를 들면, 어떤 메모리 셀들에서, 프로그래밍은 대략 6 ~ 8V의 전압으로 메모리 셀(예를 들면, 이 내에 다이오드의 극성에 관하여)을 순방향 바이어스함으로써 달성될 수 있고, 반면 소거는 대략 10 ~ 14V의 전압으로 메모리 셀을 역 바이어스함으로써 달성될 수 있다. 이들 고 전압들은 워드라인 및 비트라인 디코더들 내에 특별한 고 전압 CMOS 트랜지스터들을 사용을 요구한다. 이들 고-전압 트랜지스터들은 메모리 셀 워드라인 및 비트라인 피치가 감소함에 따라 적합히 크기가 조절되지 못한다. 이것은 어레이에서 나가고 워드라인 및 비트라인 드라이버와 인터페이스되어야 하는 워드라인들 및 비트라인들의 순전한 밀도는 더욱 더 작아지는 어레이 라인 피치들에 호환이 되고, 그러면서도 선택된 메모리 셀에 충분한 높은 전압을 가할 수 있는, 디코더 회로들, 및 특히 워드라인 및 비트라인 드라이버 회로들을 제공하는 능력을 훨씬 더 중요하게 만드는, 3D 메모리 기술에 있어선 특히 문제가 된다.

일 측면에서, 발명은 각 메모리 셀이 제 1 유형의 연관된 어레이 라인과 제 2 유형의 연관된 어레이 라인 사이에 결합된, 메모리 셀들의 메모리 어레이; 각각의 복수-헤드 제 1-유형 어레이 라인 드라이버 회로에 각각이 결합된 제 1 복수의 디코드된 출력 노드들을 발생하게 구성된 제 1 디코더 회로를 포함하는 제 1 어레이 라인 선택 회로로서, 각 복수-헤드 제 1-유형 어레이 라인 드라이버 회로는 각각이 제 1 유형의 각각의 어레이 라인에 결합된 것인 각각의 복수의 제 1 어레이 라인 드라이버 회로들을 포함하는 것인, 제 1 어레이 라인 선택 회로; 각각의 복수-헤드 제 2-유형 어레이 라인 드라이버 회로에 각각이 결합된 제 2 복수의 디코드된 출력 노드들을 발생하게 구성된 제 2 디코더 회로를 포함하는 제 2 어레이 라인 선택 회로로서, 각 복수-헤드 제 2-유형 어레이 라인 드라이버 회로는 각각이 제 2 유형의 각각의 어레이 라인에 결합된 것인 각각의 복수의 제 2 어레이 라인 드라이버 회로들을 포함하는 것인, 제 2 어레이 라인 선택 회로를 포함하는, 집적회로를 제공한다. 제 1 디코더 회로는 제 1 동작 모드 및 제 2 동작 모드 둘 다에서 동일 극성 및 동작 전압을 유지하며; 제 2 디코더 회로는 제 1 동작 모드 및 제 2 동작 모드 둘 다에서 동일 극성을 유지하며; 복수-헤드 제 1-유형 어레이 라인 드라이버 회로들은 제 1 동작 모드에서보다 제 2 동작 모드에서 역 극성을 가지며; 복수-헤드 제 2-유형 어레이 라인 드라이버 회로들은 제 1 동작 모드에서보다 제 2 동작 모드에서 역 극성을 가지며; 제 1 및 제 2 어레이 라인 선택 회로들은 제 2 동작 모드에서 가해진 것보다 제 1 동작 모드에서 반대 극성의 바이어스 전압을 선택된 메모리 셀에 가한다.

일 측면에서, 발명은 메모리 어레이를 디코딩하는 방법을 제공하며, 방법은 모든 디코드된 출력들이 안정하고 선택된 및 비선택된 디코드된 출력들 간에 제 1 전압 차이가 확립될 때까지 제 1 디코더 회로에 제 1 크기의 동작전압을 제공하는 단계로서, 각 디코드된 출력은 각각의 복수의 어레이 라인 드라이버 회로들에 결합되는, 단계; 및 소스 선택 버스의 각 버스 라인 상에 제 1 비활성 전압 레벨을 제공하는 단계로서, 소스 선택 버스는 각각의 복수의 어레이 라인 드라이버 회로들 각각에 결합되며, 소스 선택 버스의 각각의 버스 라인을 제 1 유형의 각각의 어레이 라인에 결합하기 위한 주어진 복수의 어레이 라인 드라이버 회로들의 각 각각의 어레이 라인 드라이버 회로는 주어진 복수의 어레이 라인 드라이버 회로들에 결합된 제 1 디코더 회로의 디코드된 출력에 응하는 것인, 단계; 제 1 디코더 회로의 동작 전압을 제 1 크기보다 큰 제 2 크기까지 증가시키고, 그럼으로써 선택된 및 비선택된 디코드된 출력들 간에 차이 전압을 제 1 차이 전압보다 큰 제 2 차이 전압까지 증가시키는 단계; 소스 선택 버스의 제 1 버스 라인을 제 1 활성 전압 레벨까지, 이어서 제 1 비활성 전압 레벨까지 다시 펄스를 가하고, 그럼으로써 제 1 디코더 회로의 상기 선택된 디코드된 출력에 대응하는 제 1 유형의 제 1 어레이 라인에 펄스를 가하는 단계; 임의의 디코드된 출력들이 상태들을 변경하는 것을 허용하기 전에 제 1 디코더의 동작 전압을 제 1 크기까지 감소시키는 단계를 포함한다.

몇가지 측면들에서 발명은 메모리 어레이를 가진 집적회로들에, 이러한 집적회로들 및 메모리 어레이들을 동작시키기 위한 방법들에, 이러한 어레이들을 포함하는 메모리 제품들을 제조하는 방법들에 적합하며, 모두는 상세히 본원에 기술된 바와 같으며 첨부된 청구항들에 개시된 바와 같다. 설명되는 기술들, 구조들, 및 방법들은 단독으로, 혹은 서로 결합하여 사용될 수 있다.

전술한 바는 요약이며 따라서 필요에 따라 상세의 단순화, 일반화 및 생략을 포함한다. 결국, 당업자는 전술한 요약이 단지 예시하는 것이고 첨부된 청구항들에 의해 정의되는 발명을 어떠한 식으로든 한정하려는 것은 아님을 알 것이다. 청구항들에 의해서만 정의되는 바와 같은, 본 발명의 장점, 발명적 특징들, 및 그외 다른 측면들은 이하 개시되는 상세한 설명으로부터 명백해질 수 있다.

동반된 도면들을 참조함으로써 본 발명은 더 잘 이해될 수 있고 발명의 많은 목적들, 특징들, 및 장점들은 당업자들에게 명백해질 수 있다.
도 1은 메모리 어레이의 개요도로서, 선택된 및 비선택된 워드라인들 및 비트라인들, 및 순방향 바이어스 동작 모드에서의 예시적인 바이어스 조건들을 도시한 것이다.
도 2는 도 1에 도시된 메모리 어레이의 개요도로서, 역 바이어스 동작 모드에서의 예시적인 바이어스 조건들을 도시한 것이다.
도 3은 순방향 바이어스 동작 모드에서의 예시적인 조건들을 포함해서, 예시적인 행 디코더 및 워드라인 드라이버 회로의 개요도이다.
도 4는 순방향 바이어스 동작 모드에서 예시적인 조건들을 포함한, 예시적인 컬럼 디코더 및 비트라인 드라이버 회로의 개요도이다.
도 5는 역 바이어스 동작 모드에서 예시적인 조건들을 포함한, 예시적인 행 디코더 및 워드라인 드라이버 회로의 개요도이다.
도 6 은 역 바이어스 동작 모드에서 예시적인 조건들을 포함한, 예시적인 컬럼 디코더 및 비트라인 드라이버 회로의 개요도이다.
도 7은 행 및 컬럼 디코더들을 위한, 그리고 워드라인 및 비트라인 드라이버 회로들을 위한 바이어스 회로들을 위한 고 전압 발생기 회로들 및 고 전압 스위치 회로들의 블록도이다.
도 8은 순방향 바이어스 동작 모드에서 예시적인 행 디코더 동작의 타이밍도이다.
도 9는 순방향 바이어스 동작 모드에서 예시적인 컬럼 디코더 동작의 타이밍도이다.
도 10은 역 바이어스 동작 모드에서 예시적인 행 디코더 동작의 타이밍도이다.
도 11은 역 바이어스 동작 모드에서 예시적인 컬럼 디코더 동작의 타이밍도이다.
도 12는 역 바이어스 동작 모드로의 행 디코더의 예시적인 천이의 타이밍도이다.
도 13은 역 바이어스 동작 모드로의 컬럼 디코더의 예시적인 천이의 타이밍도이다.
도 14는 각각이 비선택된 바이어스 라인에, 그리고 소스 선택 버스의 각각의 라인들에 결합된 것인 복수-헤드 워드라인 드라이버들을 가진 전역 행 디코더 배열을 도시한 블록/개요도이다.
도 15는 행 선택 라인들이 복수의 어레이 블록들 각각을 위한 복수-헤드 워드라인 드라이버들을 구동하는 전역 행 디코더 배열을 도시한 블록도이다.
도 16은 도 14 및 도 15에 도시된 것의 어떤 실시예들과 일관되게 3차원 메모리 어레이의 한 부분을 도시한 3차원 도면으로, 수직 연결에 의해 2개의 이웃한 어레이 블록들 각각 내에, 그리고 2 이상의 워드라인층들 각각 상에 각각의 워드라인 세그먼트에 결합된 워드라인 드라이버 회로를 도시한 것이다.
도 17은 3차원 메모리 어레이의 워드라인층 및 비트라인층을 나타내는 상면도로, 2:1로 인터리브된 워드라인 세그먼트들을 도시하고, 블록을 위한 워드라인 세그먼트들 중 절반에의 수직 연결들은 블록의 좌측에 있고, 블록을 위한 워드라인 세그먼트들 중 다른 절반에의 수직 연결들은 블록의 우측에 있다. 또한, 2개의 이웃한 블록들로부터의 워드라인 세그먼트는 각 수직 연결을 공유한다.
도 18은 3차원 메모리 어레이를 포함하는 예시적인 집적회로를 도시한 블록도로, 집적회로는 각 어레이의 양측 상에 각각의 전역 행 디코더와 각 어레이의 상부 및 하부 상에 각각의 컬럼 디코더를 포함한다.
도 19는 깊은 n-웰(well) 반도체 구조를 포함한 3중 웰 구조의 단면도이다.
도 20은 합체된 깊은 n-웰 반도체 구조를 포함한 3중 웰 구조의 단면도이다.
상이한 도면들에서 동일 참조부호들의 사용은 유사하거나 동일한 구성요소들을 나타낸다.

도 1은 예시적인 수동 소자 메모리 어레이(100)의 개요도이다. 2 비트라인들(106, 108)뿐만 아니라 2 비트라인들(102, 104)이 도시되었다. 워드라인(102)은 선택된 워드라인(SWL)인 것으로 가정되고 워드라인(104)은 비선택된 워드라인(UWL)인 것으로 가정된다. 유사하게, 비트라인(106)은 선택된 비트라인(SBL)인 것으로 가정되고, 비트라인(108)은 비선택된 비트라인(UBL)인 것으로 가정된다. 4개 수동 소자 메모리 셀들(101, 103, 105, 107)이 도시되었으며, 각각은 연관된 워드라인과 연관된 비트라인 사이에 결합된다.

메모리 셀(101)은 선택된 워드라인(102) 및 선택된 비트라인(106)에 연관되며, "S" 셀(즉, "선택된" 셀)로서 간주될 수 있다. 메모리 셀(103)은 비선택된 워드라인(104) 및 선택된 비트라인(106)에 연관되며, "F" 셀(즉, "오프" 셀)로서 간주될 수 있다. 메모리 셀(105)은 선택된 워드라인(102) 및 비선택된 비트라인(108)에 연관되며, "H" 셀(즉, "반-선택된" 셀)로서 간주될 수 있다. 마지막으로, 메모리 셀(107)은 비선택된 워드라인(104) 및 비선택된 비트라인(108)에 연관되며, "U" 셀(즉, "비선택된" 셀)로서 간주될 수 있다.

또한, 도 1에는 순방향 바이어스 동작 모드를 위한 예시적인 바이어스 조건들이 도시되었다. 이러한 순방향 바이어스 모드는 프로그램 모드, 소거 모드, 블록 소거 모드, 및/또는 판독 모드를 위해 사용될 수 있다(일반적으로 이러한 서로 다른 모드들을 위해 서로 다른 전압 레벨들 또는 조건들을 사용할지라도). 도시된 바와 같이, 바이어스 조건들은 선택된 어레이 블록에 대해 프로그램 동작 모드에 적합한 것으로 간주될 수 있고, 이와 같이 기술될 것이다.

선택된 워드라인(102)은 VSX 전압(예를 들면, 그라운드)에 바이어스되고, 선택된 비트라인(106)는 VSB 전압(예를 들면, +11 볼트)에 바이어스되고, 비선택된 워드라인(104)은 VUX 전압(예를 들면, +10.3 볼트)에 바이어스되며, 비선택된 비트라인(108)은 VUB 전압(예를 들면, +0.7 볼트)에 바이어스된다. 선택된 비트라인 바이어스 전압(VSB)은 프로그램 전압(VPP)으로서 간주될 수도 있는데, 실질적으로 이 전체 전압은 버스들 및 어레이 라인들 자체들에서의 어떤 저항성 강하들 미만으로, 선택된 메모리 셀(101)에 가해지기 때문이다(선택된 워드라인이 그라운드에 바이어스되기 때문에). 비선택된 비트라인 바이어스 전압(VUB)은 또한 바람직하게 각 메모리 셀의 순방향 바이어스된 방향으로 외견상의 "임계 전압"에 대응하는 값에 설정되고, 이에 따라 비선택된 비트라인(108) 상에 가해지는 전압(VT)으로서 도시되었다. 유사하게, 비선택된 워드라인 바이어스 전압(VUX)은 바람직하게 VPP - VT의 값에 설정된다.

이들 바이어스 조건들 하에서, S 셀(101)은 VPP(예를 들면, +11 볼트)와 동일한 순방향 바이어스 전압을 받으며, F 셀(103)은 VT(예를 들면, +0.7 볼트)와 동일한 순방향 바이어스 전압을 받으며, H 셀(105)은 VT(예를 들면, +0.7 볼트)와 동일한 순방향 바이어스 전압을 받으며, U 셀(107)은 VPP - 2VT(예를 들면, -9.6 볼트)와 동일한 역 바이어스 전압을 받는다. 이들 조건들 하에서 바이어스되었을 때, 선택된 셀은 저항의 더 낮은 값으로 변경되지만 F, H, 및 U 셀들은 저항이 뚜렷하게 변하지 않게 하는 몇가지 예시적인 메모리 셀 기술들이 있다. 예시적인 셀 기술들이 이하 기술된다.

이제 도 2를 참조하면, 역 바이어스 동작 모드를 위한 예시적인 바이어스 조건들(200)이 도시되었다. 이러한 역 바이어스 모드는 프로그램 모드, 소거 모드, 및/또는 블록 소거 모드를 위해 사용될 수도 있고(일반적으로 이러한 서로 다른 모드들을 위해 서로 다른 조건들을 사용할지라도), 이들 중 하나 이상은 제 2 "기입" 동작 모드인 것으로서 특징될 수 있다. 도시된 바와 같이, 바이어스 조건들은 선택된 어레이 블록을 위한 프로그램 모드 또는 소거 동작 모드에 적합한 것으로서 간주될 수 있고, 이러한 것으로 하여 기술될 것이다.

바이어스 조건들(VSX, VUX, VSB, VUB) 각각은 현재 동작 모드에 적합한 값들을 위해 이제 재정의된다. 선택된 워드라인(102)는 VWL(예를 들면, +6 볼트)의 VSX 전압에 바이어스되고, 선택된 비트라인(106)은 -VBL(예를 들면, -6 볼트)의 VSB 전압에 바이어스된다. 비선택된 워드라인 전압(VUX) 및 비선택된 비트라인 전압(VUB) 둘 다는 그라운드된다.

이들 바이어스 조건들 하에서, S 셀(101)은 크기가 VWL - (-VBL)(예를 들면, -12 볼트)과 동일한 역 바이어스 전압(VRR이라고도 함)을 받으며, F 셀(103)은 VBL(예를 들면, -6 볼트)과 동일한 역 바이어스 전압을 받으며, H 셀(105)은 VWL(예를 들면, -6 볼트)과 동일한 역 바이어스 전압을 받는다. 중요하게는, U 셀(107)은 셀에 어떠한 바이어스도 받지 않는다.

이들 조건들 하에서 바이어스되었을 때, 선택된 셀은 저항의 더 낮은 값에서 저항의 더 높은 값으로 변경되지만 F, H, 및 U 셀들은 저항이 뚜렷하게 변하지 않게 하는 몇가지 예시적인 메모리 셀 기술들(이하 언급되는)이 있다. 또한, 관심을 갖게 하는 것으로서, 이들 역 모드 조건들 하에서 바이어스되었을 때, 선택된 셀이 고 저항에서 저 저항으로 변경되게 하는 메모리 셀 기술들이 있다. 예를 들면, 관심을 끄는 특별한 물질은 전극 선택들과 같은, 금속 산화물 금속 층상 구조에서 얼마간의 비대칭이 셋 대 리셋에 대한 우선적인 필드 방향을 생성하는 금속 산화물 메모리 장치이다. 이러한 물질들은 이하 더 완전히 기술되는 바와 같이, 역 바이어스 설정을 위해 사용될 수 있다. 또한, 비선택된 U 메모리 셀들 -선택되었다면 이러한 셀에 수 볼트로 바이어스되었을 때 상당량의 누설 전류를 지원할 수도 있지만- 은 바이어스를 갖지 않으며 따라서 누설 전류가 없음에 유의해야 한다. 더 상세히 기술되는 바와 같이, 많은 유용한 메모리 어레이 실시예들은 F 셀들의 H 셀들보다 훨씬 더 많은 U 셀들을 포함하며, 이러한 어레이들은 다른 바이어스 방식들에서보다, 어레이의 비선택된 메모리 셀들에서 현저하게 적은 누설 전류, 따라서 훨씬 더 적은 파워 손실(power dissipation)을 가질 것이다.

이 역 모드에서 VRR 전압을 "분할"하고, 프로그램 전압(즉, -VBL)의 절반과 동일한 네가티브 전압에서 SBL을 바이어스하고, 프로그램 전압(즉, VWL)의 절반과 동일한 포지티브 전압에서 SWL을 바이어스함으로써, 비트라인 디코더 및 워드라인 디코더 둘 다의 전압 요건들은 현저하게 완화된다. 결국, 어레이 라인들(예를 들면, 워드라인들 및 비트라인들)의 작은 피치에 일관되게, 어레이 라인 드라이버 회로들 내에 고 전압 트랜지스터들은 이들이 비교적 낮은 "분할" 전압을 위해 설계될 수 있기 때문에 면적을 덜 차지한다.

다른 메모리 기술들은 메모리 셀 피치와 동일한 레이트로 크기가 조절되지 않는 프로그램 및 소거 전압들(및 이러한 고-전압 트랜지스터들을 위해 필요한 면적)에 관하여 유사한 문제들에 직면하였다. 예를 들면, 플래시 메모리에서 이 문제의 영향은 전형적인 플래시-기반 메모리 어레이들의 더 큰 팬-아웃 때문에 다소 감소된다. 고 전압 트랜지스터들을 위한 더 많은 공간 소비 설계규칙들은 메모리 블록 크기를 증가시킴으로써 일부 신규 기술들에서 분할되어 완화될 수 있다. 그러나, 다이오드-기반의 수동 소자 메모리 어레이에서, 더 큰 블록 크기는 선택된 어레이 내에 비선택된 메모리 셀들을 통하는 누설이 증가하게 한다. 도 2에 기술된 바와 같이 이러한 비선택된 메모리 셀들을 바이어스함으로써, 이 누설 성분은 거의 제로까지 감소될 수 있고, 거의 유해한 파워 손실이 없는 더 큰 블록 크기들이 달성될 수 있다. 그럼에도 불구하고, 어떤 실시예들에서, 역 바이어스 동작 모드는 전적으로 비-네가티브 전압들(즉, 오직 포지티브 전압들 및 그라운드) 또는 단지 전적으로 비-포지티브 전압들(즉, 오직 네가티브 전압들 및 그라운드), 또는 포지티브 및 네가티브 전압들의 그외 다른 조합들을 이용할 수 있다.

이제 도 3을 참조하면, 순방향 바이어스 동작 모드(도 1에 도시된 바와 같은)에 적합한 예시적인 바이어스 조건들을 나타낸 것을 포함하여, 예시적인 워드라인 디코더 회로(150)가 도시되었다. 행 디코더 회로(152)는 도면의 좌측에 도시되었고, 이것은 행 선택(즉, ROWSEL) 출력들이라고도 할 수 있는 2개의 디코드된 출력들(158, 162)을 보여준다. 디코드된 출력(158)은 선택된 디코드된 출력에 대응하며, 반면 디코드된 출력(162)은 비선택된 디코드된 출력에 대응한다. 행 디코더(152)는 다양한 공지된 기술들 중 어느 것을 사용하여 구현될 수 있다. 예를 들면, 이러한 디코더는 더 앞 단계의 행 디코드 회로(도시되지 않음)에 의해 발생된 사전-디코드된 어드레스 신호들에 응할 수 있고, 혹은 어드레스 신호들 자체들에 응할 수도 있다. 이 설명의 목적상, 행 디코더(152)는 행 어드레스 정보를 디코드하여 디코드된 행 선택 신호들을 발생하게 공조하는 하나 이상의 회로 블록들을 포함하는 것으로서 간주될 수 있다. 이러한 디코더 회로(152)는 사전-디코드된 어드레스 신호들에 응하는 NAND 게이트, 및 이에 이어 각 행 선택 노드 상에 큰 용량성(capacitive) 부하에 기인하여 각각의 이러한 행 선택 노드를 구동하기 위한 반전 버퍼를 포함할 수 있다. 행 디코더(152)는 이 동작 모드에서 파워 서플라이 노드(153)(본원에서는 행 디코더(152)를 위한 "VDD 노드" 또는 "VHI 노드"라고도 함)에 결합된 VPP와 동일한 상위 서플라이 전압(VHI), 및 파워 서플라이 노드(154)(행 디코더(152)를 위한 "VSS 노드" 또는 "VLO 노드"라고도 함)에 결합된 그라운드의 하위 서플라이 전압(VLO)으로 동작된다. 이 행 디코더(152)는 "하이 활성" 디코더인데, 이것은 행 선택 노드(158)와 같은 선택된 출력(또는 출력들)이 2개의 가용한 전압 상태들 중 더 높은 상태, 이 경우엔 VPP에 구동됨을 의미한다. 디코드된 출력 노드(162)와 같은, 비선택된 행 선택 출력들은 2개의 가용한 전압 상태들 중 더 낮은 상태, 이 경우엔 그라운드에 구동된다. 다음 설명은 초기에 단지 한 개의 이러한 디코드된 출력 노드만이 한번에 선택되는(예를 들면, "하이") 것으로 가정할 것이다.

각 디코드된 출력은 하나 이상의 워드라인 드라이버 회로들에 결합된다. 예를 들면, 디코드된 출력 노드(158)는 PMOS 트랜지스터(171) 및 NMOS 트랜지스터(172)를 포함하는 워드라인 드라이버 회로(170)에 결합된다. 트랜지스터들(171, 172)의 각각의 드레인 단자는 모두가 이 경우엔 선택된 워드라인(102)을 나타내는 워드라인에 결합된다. 어떤 실시예들은 복수-헤드 디코더들 이외의 디코더들을 고려할 수도 있으나, 도 3은 이 특별한 디코드된 출력 노드(158)에 연관된 하나 이상의 나머지 워드라인 드라이버 회로들을 나타내는 디코드된 출력 노드(158)에도 결합된 제 2 워드라인 드라이버 회로를 도시한다. 이 제 2 워드라인 드라이버 회로는 PMOS 트랜지스터(173) 및 NMOS 트랜지스터(174)를 포함하며, 이의 출력은 총괄하여 하나 이상의 반-선택된 비트라인들을 나타내는 워드라인(181)을 구동한다. 이러한 반-선택된 비트라인들은 선택된 워드라인과 동일한 어레이 블록에 놓여질 수도 있고, 및/또는 선택되지 않은 다른 어레이 블록들에도 놓여질 수 있다.

이들 워드라인 드라이버 회로들 각각에 NMOS 트랜지스터의 각각의 소스 단자는 WL 소스 선택 버스(XSEL)의 각각의 버스 라인에 결합된다. 이 동작 모드에서, 소스 선택 버스는 어드레스 정보에 기초하여 디코드되며, 따라서, 한 이러한 XSEL 버스 라인은 이 동작 모드를 위해 워드라인에 대해 적합한 활성 상태에서 바이어스되며, 반면 나머지 XSEL 버스 라인들은 이 동작 모드를 위해 비트라인들에 적합한 비활성 상태에서 바이어스된다. 어떤 실시예들에서, 하나 이상의 이러한 소스 선택 버스 라인이 활성일 수 있으나, 우선은, 버스 라인(167)이 활성이며 그라운드에 바이어스되고 총괄적으로 XSEL 버스 라인(168)으로 나타낸 하나 이상의 나머지 XSEL 버스 라인들은 비활성이며 비선택된 워드라인 전압(VUX)(VPP - VT로서 나타낸)에 구동되는 것으로 가정할 것이다.

디코드된 출력 노드(158) 상에 전압(VPP)은 버스 라인들(167, 168)의 전압보다 높기 때문에, NMOS 트랜지스터들(172, 174) 둘 다는 턴 온 되고, 이에 따라, 선택된 워드라인(102)은 그라운드에 구동하며, 반 선택된 워드라인(181)을 VPP - VT에 구동한다. 이들 두 도통 경로들은 개방 화살표 선들로 나타내었다.

이들 워드라인 드라이버 회로들 각각에 PMOS 트랜지스터의 각각의 소스 단자는 노드(164)로도 표기된 비선택된 WL 바이어스 라인(UXL)에 결합된다. 이 동작 모드에서, UXL 바이어스 라인(164)은 비선택된 워드라인 전압(VUX)을 전달한다. 디코드된 출력 노드(158) 상에 전압(VPP)은 UXL 바이어스 라인의 전압(VPP - VT)보다 높기 때문에, PMOS 트랜지스터들(171, 173) 둘 다는 턴 오프된다.

이제 도면의 밑으로 가면, 디코드된 출력 노드(162)는 PMOS 트랜지스터(175) 및 NMOS 트랜지스터(176)를 포함하는 워드라인 드라이버 회로에 결합된다. 트랜지스터들(175, 176)의 각각의 드레인 단자는 둘 다가, 이 경우엔 비선택된 워드라인(104)을 나타내는 워드라인에 결합된다. 디코드된 출력 노드(162)에도 결합되는 제 2 워드라인 드라이버 회로는 디코드된 출력 노드(162)에 연관된 하나 이상의 나머지 워드라인 드라이버 회로들을 나타내며, PMOS 트랜지스터(177) 및 NMOS 트랜지스터(178)를 포함하고, 이의 출력은 비선택된 워드라인(183)을 구동한다.

전처럼, 이들 워드라인 드라이버 회로들 각각에 NMOS 트랜지스터의 각각의 소스 단자는 WL 소스 선택 버스(XSEL)의 각각의 버스 라인에 결합된다. 비선택된 디코드된 출력 노드(162) 상에 전압(그라운드)은 XSEL 버스 라인들(167, 168)의 전압이거나 이보다 낮기 때문에, NMOS 트랜지스터들(176, 178) 둘 다 턴 오프 된다. 이들 워드라인 드라이버 회로들 각각에 PMOS 트랜지스터의 각각의 소스 단자는 비선택된 WL 바이어스 라인 UXL 노드(164)에 결합된다. 비선택된 디코드된 출력 노드(162) 상에 전압(그라운드)은 UXL 바이어스 라인(164)의 전압보다 낮기 때문에(PMOS 임계 전압 이상만큼), PMOS 트랜지스터들(175, 177) 둘 다 턴 온 되고, 이에 따라 비선택된 비트라인들(104, 183)을 VUX(예를 들면, VPP - VT)에 구동한다. 이들 두 도통 경로들은 개방 화살표 선들로 표시되었다.

이제 도 4를 참조하면, 순방향 바이어스 동작 모드(예를 들면, 도 1에 기술된 바와 같은)에 적합한 예시적인 바이어스 조건들을 보이는 것을 포함하여, 예시적인 비트라인 디코더 회로(200)가 도시되었다. 컬럼 디코더 회로(202)가 도면의 좌측에 도시되었고, 이것은 2개의 디코드된 출력들(208, 212)을 보여준다. 디코드된 출력(208)은 선택된 디코드된 출력에 대응하고, 디코드된 출력(212)은 비선택된 디코드된 출력에 대응한다. 컬럼 디코더(202)는 다양한 공지된 기술들 중 어느 것을 사용하여 구현될 수 있고, 컬럼 선택 노드들(208, 212)과 동일 노드들인, 출력들(205, 209)과 같은, 복수의 디코드된 출력들을 발생한다. 도시된 예시적인 실시예에서, 예시적인 행 디코더(152)와는 달리, 노드(208)(즉, COLSELi 출력들) 상에 용량성 부하는 행 디코더(즉, ROWSELi) 출력들보다는 훨씬 낮기 때문에 디코드된 출력 노드들을 구동하기 위해 NAND 게이트 다음엔 반전 버퍼는 없다. 컬럼 디코더(202)는 이 동작 모드에서 파워 서플라이 노드(203)에 결합된 VPP와 동일한 상위 서플라이 전압(VHI), 및 파워 서플라이 노드(204)에 결합된 그라운드의 하위 서플라이 전압(VLO)으로 동작된다. 컬럼 디코더(202)는 "로우 활성" 디코더이다. 디코드된 출력 노드(212)와 같은, 비선택된 디코드된 출력들은 이 경우엔 VPP인, 2개의 가용한 전압 상태들 중 더 높은 상태로 구동된다. 다음 설명은 처음에 단지 하나의 이러한 디코드된 출력 노드(208)만이 한번에 선택되는(예를 들면, "로우") 것으로 가정할 것이다.

디코드된 출력들(즉, COLSELi 출력들) 각각은 하나 이상의 비트라인 드라이버 회로들에 결합된다. 예를 들면, 디코드된 출력 노드(208)는 PMOS 트랜지스터(221) 및 NMOS 트랜지스터(222)를 포함하는 비트라인 드라이버 회로(220)에 결합된다. 트랜지스터들(221, 222)의 각각의 드레인 단자는 둘 다, 이 경우엔 선택된 비트라인(106)을 나타내는 비트라인에 결합된다. 어떤 실시예들이 복수-헤드 디코더들 이외의 디코더들을 고려할 수도 있지만, 도 4는 이 특별한 컬럼 선택 노드(208)에 연관된 하나 이상의 나머지 비트라인 드라이버 회로들을 나타내는, 디코드된 출력 노드(208)에도 결합된 제 2 비트라인 드라이버 회로를 도시한다. 이 제 2 비트라인 드라이버 회로는 PMOS 트랜지스터(223) 및 NMOS 트랜지스터(224)를 포함하며, 이의 출력은 하나 이상의 반-선택된 비트라인들을 나타내는 비트라인(231)을 구동한다. 워드라인 디코더와는 대조적으로, 이러한 반 선택된 비트라인은, 이를테면 프로그램될 데이터에 대해, 프로그래밍 바이어스가 인가될 것을 요구하지 않는 비트라인과 같은, 비활성 상태에 유지되고 있는 선택된 비트라인, 또는 선택된 그룹의 또 다른 비트라인이 프로그램되고 있는 중에 프로그램되기를 기다리고 있을 수 있는 선택된 한 그룹의 비트라인들 중 한 비트라인을 나타낼 수도 있는데, 이들 둘 다에 대해선 이하에서 더 기술된다.

이들 비트라인 드라이버 회로들 각각에 PMOS 트랜지스터의 각각의 소스 단자는 BL 소스 선택 버스(SELB)의 각각의 버스 라인에 결합된다. 이 동작 모드에서, 소스 선택 버스(SELB)는 데이터 의존성이며, 어드레스 정보에 기초하여 더욱 디코드될 수 있으므로, 하나 이상의 이러한 SELB 버스 라인들은 이 동작 모드를 위해 비트라인에 적합한 활성 상태에서 바이어스되고, 반면 나머지 SELB 버스 라인들은 이 동작 모드를 위해 비트라인들에 적합한 비활성 상태에서 바이어스된다. 어떤 실시예들에서, 하나 이상의 이러한 소스 선택 버스 라인은 활성일 수 있으나, 우선은, 버스 라인(217)이 활성이고, VPP에서 바이어스되고 총괄적으로 SELB 버스 라인(218)으로 나타낸 하나 이상의 나머지 SELB 버스 라인들은 비활성이고 그라운드에 구동된 것으로 가정할 것이다. 어떤 실시예들에서, 이러한 비활성 SELB 버스 라인들(218)은, 본 명세서에 참조로서 포함되는, 현재 미국특허 7,486,587인 Scheuerlein 등에 의해 2006년 7월 31일에 출원된 미국출원 11/461,352에 더 충분하게 기술된 바와 같이, 이러한 반-선택된 비트라인들을 비선택된 비트라인 전압(VUB)에 활성적으로 결합하기 위해 비선택된 비트라인 전압(VUB)(이 동작 모드에서, VT)에 구동될 수 있다.

디코드된 출력 노드(208) 상에 전압(그라운드)은 버스 라인(217)의 전압보다 낮기 때문에, PMOS 트랜지스터(221)은 턴 온 되고, 따라서 선택된 비트라인(106)을 VPP에 구동한다. 이 도통 경로는 개방 화살표 실선으로 나타내었다. 반대로, PMOS 트랜지스터(223)의 소스 및 게이트 모두가 그라운드에 바이어스되기 때문에, 이 PMOS 트랜지스터(223)는 턴 오프된다.

이들 비트라인 드라이버 회로들 각각에 NMOS 트랜지스터의 각각의 소스 단자는 노드(214)로도 표기된 비선택된 BL 바이어스 라인(UYL)에 결합된다. 이 동작 모드에서, UYL 바이어스 라인은 비선택된 비트라인 전압(VUB)(예를 들면, VT와 동일한)을 전달한다. 디코드된 출력 노드(208) 상의 전압(그라운드)은 UYL 바이어스 라인(214)의 전압보다 낮기 때문에, NMOS 트랜지스터들(222, 224) 둘 다 턴 오프 된다. 그러나, 모든 비트라인들은 비선택되었 때(이하 기술되는 바와 같이) 이 비선택된 비트라인 전압(VUB)(예를 들면, VT와 동일한)에 활성적으로 구동되기 때문에, 반 선택된 비트라인(231)은 트랜지스터(224)를 통한 누설로 인해 대략 VT 전압 에 플로팅된 상태로 된다. 이 도통 경로는 개방 화살표 점선으로 나타내었다.

비선택된 디코드된 출력 노드(212)는 PMOS 트랜지스터(225) 및 NMOS 트랜지스터(226)를 포함하는 비트라인 드라이버 회로에 결합된다. 트랜지스터들(225, 226)의 각각의 드레인 단자는 둘 다, 이 경우엔 비선택된 비트라인(108)을 나타내는 비트라인에 결합된다. 디코드된 출력 노드(212)에도 결합된 제 2 비트라인 드라이버 회로는 디코드된 출력 노드(212)에 연관된 하나 이상의 나머지 비트라인 드라이버 회로들을 나타내며, PMOS 트랜지스터(227) 및 NMOS 트랜지스터(228)를 포함하고, 이의 출력은 비선택된 비트라인(233)을 구동한다.

전처럼, 이들 비트라인 드라이버 회로들 각각에 PMOS 트랜지스터의 각각의 소스 단자는 소스 선택 버스(SELB)의 각각의 버스 라인에 결합된다. 디코드된 출력 노드(212) 상에 전압(VPP)은 버스 라인들(217, 218)의 각각의 전압이거나 이상이기 때문에, PMOS 트랜지스터들(225, 227) 둘 모두 턴 오프 된다. 이들 비트라인 드라이버 회로들 각각에 NMOS 트랜지스터의 각각의 소스 단자는 비선택된 BL 바이어스 라인 UYL 노드(214)에 결합된다. 비선택된(즉, 비활성) 디코드된 출력 노드(212) 상에 전압은 VPP이기 때문에, NMOS 트랜지스터들(226, 228) 둘 모두 턴 온 되고, 이에 따라 비선택된 비트라인들(108, 233)을 VUB(예를 들면, VT)에 구동한다.

역 바이어스 동작 모드에 적합한 예시적인 바이어스 조건들이 이제 기술될 것이다. 이제 도 5를 참조하면, 역 바이어스 동작 모드(예를 들면, 도 2에 기술된 바와 같은)에 적합한 예시적인 바이어스 조건들을 포함하여, 예시적인 워드라인 디코더 회로(150)가 도시되었다. 행 디코더(152)의 디코드된 출력(158)은 여전히 선택된 디코드된 출력에 대응하고, 디코드된 출력(162)은 비선택된 디코드된 출력에 대응한다. 행 디코더(152)는 이 동작 모드에서, 예를 들면, 파워 서플라이 노드(153)에 결합된 VWL + VOD(예를 들면, (+6V) + (+5V) = +11V)과 동일한 상위 서플라이 전압(VHI), 및 파워 서플라이 노드(154)에 결합된 그라운드의 하위 서플라이 전압(VLO)으로 동작한다. 전압(VOD)은, 이하 설명에서 명백하게 되는 바와 같이, "오버드라이브(overdrive)" 전압을 나타낸다. 이 동작 모드에서, 위에 순방향 바이어스 경우에서와 같이, 행 디코더(152)는 "하이 활성" 디코더이고, 활성 (선택된) 디코드된 출력(158)은 2개의 가용한 전압 상태들(예를 들면, +11V) 중 더 높은 상태에 구동된다. 디코드된 출력 노드(162)와 같은, 비선택된 디코드된 출력들은 2개의 가용한 전압 상태들(예를 들면, 그라운드) 중 더 낮은 상태에 구동된다. 즉, 행 디코더의 극성은 순방향 및 역 동작 모드들 둘 다에서 동일하다. 또한, 동작전압(예를 들면, (VHI - VLO) = +11 볼트)의 크기는 순방향 및 역 동작 모드들에서 동일하고, 실제 VHI 및 VLO 서플라이 전압들 자신들은 순방향 및 역 동작 모드들에서 변경되지 않는다.

순방향 모드에서 전처럼, 이 역 동작 모드에서, 소스 선택 버스(XSEL)는 어드레스 정보에 기초하여 디코드되므로, 어느 하나의 이러한 XSEL 버스 라인은 이 동작 모드에 대한 워드라인에 적합한 활성 상태에서 바이어스되고, 반면 나머지 XSEL 버스 라인들은 이 동작 모드를 위해 비트라인들에 적합한 비활성 상태에 바이어스된다. 임의의 실시예들에서, 하나 이상의 이러한 소스 선택 버스 라인은 활성일 수 있으나, 우선은, XSEL 버스 라인(167)이 활성이고, VWL(예를 들면, +6V)에 바이어스되고 총괄적으로 XSEL 버스 라인(168)으로 나타낸 하나 이상의 나머지 XSEL 버스 라인들은 비활성이고 비선택된 워드라인 전압(VUX)(예를 들면, 그라운드)에 구동된 것으로 가정할 것이다.

디코드된 출력 노드(158) 상의 전압(예를 들면, +11V)은 XSEL 버스 라인들(167, 168)의 전압보다 높기 때문에, NMOS 트랜지스터들(172, 174) 모두 턴 온 되고, 이에 따라 선택된 워드라인(102)을 VWL(예를 들면, +6V)에 구동하고 반 선택된 워드라인(181)을 그라운드에 구동한다. 이들 두 도통 경로들은 개방 화살표 선들로 나타내었다. NMOS 트랜지스터들은 이러한 선택된 워드라인을 풀다운하기보다는 선택된 워드라인을 풀업하기 위해 바이어스되는 것에 유의한다.

이러한 워드라인 드라이버 회로들 각각에 PMOS 트랜지스터의 각각의 소스 단자는 비선택된 WL 바이어스 라인 UXL, 노드(164)에 결합된다. 이 동작 모드에서, UXL 바이어스 라인은 예를 들면, 그라운드(다른 전압들이 사용될 수도 있을지라도)인 비선택된 워드라인 전압(VUX)을 전달한다. 디코드된 출력 노드(158) 상에 전압(예를 들면, +11V)은 UXL 바이어스 라인(예를 들면, 그라운드)의 전압보다 높기 때문에, PMOS 트랜지스터들(171, 173) 둘 다 턴 오프된다.

이제 도면의 밑으로 가면, 비선택된 디코드된 출력 노드(162)(예를 들면, 그라운드) 상의 전압은 XSEL 버스 라인들(167, 168)의 전압이거나 미만이기 때문에, NMOS 트랜지스터들(176, 178) 둘 다 턴 오프 된다. 유사하게, 비선택된 디코드된 출력 노드(162)(예를 들면, 그라운드) 상의 전압은 또한 UXL 바이어스 라인(164)의 전압과 동일하기 때문에, PMOS 트랜지스터들(175, 177) 모두 턴 오프되고, 이에 따라 비선택된 비트라인들(104, 183)을 플로팅 조건에 있게 한다. 이들 비선택된 워드라인 드라이버들에서 누설 전류들(즉, 트랜지스터들(175, 177, 178)을 통하는 드레인과 소스간 누설전류들 및 트랜지스터들(176, 178)에서 워드라인과 기판간 누설)은 비선택된 비트라인들을 그라운드(즉, "그라운드에 플로팅")에 유지하게 작용한다. 도시된 예시적인 회로에서, NMOS 풀다운 트랜지스터들(176, 178)은 PMOS 풀업 트랜지스터들(175, 177)보다 크다. 이 더 큰 트랜지스터는 이의 기판 웰(예를 들면, GND에 결속된)에의 누설이 작은 트랜지스터보다 더 크다. 결국, 그라운드로의 누설 전류는 PMOS 트랜지스터들(175, 177)로부터 비롯되는 VWL에의 기판 누설 전류보다 압도적으로 우세하며, 이 순 전류는 비선택된 비트라인들(104, 183)을 그라운드 전위에 또는 그에 가깝게 유지하는 경향이 있다.

충분한 오버드라이브 전압(VOD)이 제공되는 한, 상위 서플라이 전압(VHI)을 위해서, 그리고 하위 서플라이 전압(VLO)을 위해서 다른 전압 값들이 사용될 수도 있다. 예를 들면, PMOS 트랜지스터들(175, 177)이 턴 온 하여 비선택된 비트라인들을 그라운드에 구동하게 되도록 하위 서플라이 전압(VLO)은 네가티브 전압(즉, 적어도 PMOS 임계 전압에 의해 비선택된 워드라인 전압(VUX) 미만인 전압)일 수도 있다. 이러한 실시예에서, 많은 수의 비선택된 행 선택 라인들(162)은 그라운드가 아니라 VLO 전압에 구동될 것이다. VLO = -1V을 보여주는 이러한 실시예는 앞에 언급된 미국특허 7,486,587에 개시되어 있다.

일부 실시예들에서, 개개의 비트라인들은 XSEL 버스 라인들(167, 168) 중 하나만을 "선택"함으로써 순방향 또는 역 바이어스 동작 모드에서 선택될 수 있다(즉, 디코딩하여 어느 하나의 이러한 버스 라인을 주어진 동작 모드에 적합한 선택된 워드라인 전압에 구동하고, 나머지 버스 라인들을 주어진 동작 모드에 적합한 비선택된 워드라인 전압에 유지함으로써). 일부 실시예들에서, 하나 이상의 워드라인은 복수의-헤드된 워드라인 드라이버 회로에 연관된 하나 이상의 XSEL 버스 라인을 선택함으로써 동시에 선택될 수도 있는데, 이를테면 비트라인들의 인접한 블록이 VWL(예를 들면, +6V)와 같은 선택된 전압에 구동되는 리셋 블록에 유용할 수도 있을 것이다.

이제 도 6를 참조하면, 역 바이어스 동작 모드(예를 들면, 도 2에 기술된 바와 같이)에 적합한 바이어스 조건들을 포함하여 예시적인 비트라인 디코더 회로(200)가 도시되었다. 컬럼 디코더(202)의 디코드된 출력(208)은 여전히 선택된 디코드된 출력에 대응하며, 반면 디코드된 출력(212)은 비선택된 디코드된 출력에 대응한다. 컬럼 디코더(202)는 "그라운드 다운" 동작 모드인 이러한 동작 모드에서, 예를 들면, 파워 서플라이 노드(203)에 결합된 GND와 동일한 상위 서플라이 전압(VHI), 및 파워 서플라이 노드(204)에 결합된 -VBL-VOD(예를 들면, (-6V) - (+5V) = -11V)의 하위 서플라이 전압(VLO)으로 동작된다. 전압(VOD)은 다시 밑에 설명에서 명백하게 되는 바와 같이, "오버드라이브" 전압을 나타낸다. 이 동작 모드에서, 위에 순방향 바이어스 경우에서와 같이, 컬럼 디코더는 여전히 "로우 활성" 디코더이며 활성 (선택된) 디코드된 출력(208)은 2개의 가용한 전압 상태들(예를 들면, -11V) 중 더 낮은 것에 구동된다. 디코드된 출력 노드(212)와 같은, 비선택된 디코드된 출력들은 2개의 가용한 전압 상태들(예를 들면, 그라운드) 중 더 높은 상태로 구동된다. 즉, 컬럼 디코더(202)의 극성은 순방향 (예를 들면, "그라운드 업") 및 역 예를 들면, "그라운드 다운") 동작 모드들 둘 다에서 동일하다.

순방향 모드에서와 같은 이러한 동작 모드에서, 소스 선택 버스(SELB)는 데이터 의존성이며, 어드레스 정보에 기초하여 더욱 디코드될 수 있으므로, 하나 이상의 이러한 버스 라인들은 이 동작 모드에 대한 비트라인에 적합한 활성 상태에 바이어스되고, 반면 나머지 버스 라인들은 이 동작 모드에 대한 비트라인들에 적합한 비활성 상태에 바이어스된다. 어떤 실시예들에서, 하나 이상의 이러한 소스 선택 버스 라인은 활성일 수 있지만, 우선은, SELB 버스 라인(217)은 활성이고 -VBL(예를 들면, -6V)에 바이어스되고 SELB 버스 라인(218)으로 나타낸 하나 이상의 나머지 SELB 버스 라인들은 비활성이며 그라운드에 구동되는 것으로 가정할 것이다.

디코드된 출력 노드(208) 상의 전압(예를 들면, -11V)이 버스 라인(217)의 전압보다 낮기 때문에, PMOS 트랜지스터(221)가 턴 온 되고, 이에 따라 선택된 비트라인(106)을 -VBL에 구동시킨다. 이 도통 경로는 개방 화살표 실선으로 표시되었다. PMOS 트랜지스터(221)는 선택된 비트라인을 (비선택된 전압에 관해서) 풀업 하기보다는 이러한 선택된 비트라인을 풀다운하기 위해 바이어스되는 것에 유의한다. 더욱이, 상기 PMOS 트랜지스터(223)는 또한 턴 온 되어 반-선택된 비트 라인(231)을 GND 로 구동한다. 이 동작 모드에서, UYL 바이어스 라인(214)은 비선택된 비트라인 전압(VUB)(예를 들면, GND)을 전달한다. 디코드된 출력 노드(208) 상의 전압은 UYL 바이어스 라인의 전압보다 낮기 때문에, NMOS 트랜지스터들(222, 224) 둘 다 턴 오프 된다.

비선택된 컬럼 디코더 출력 노드들에 관하여, 디코드된 출력 노드(212) 상의 전압(GND)은 SELB 버스 라인들(217, 218)의 각각의 전압이거나 이상이기 때문에, PMOS 트랜지스터들(225, 227) 둘 다 턴 오프 된다. 더욱이, NMOS 트랜지스터들(226, 228) 둘 다 또한 턴 오프 되고, 이에 따라 비선택된 비트라인들(108, 233)을 플로팅 조건에 있게 한다. 이들 비선택된 비트라인 드라이버들(즉, 트랜지스터들(226, 227, 228)을 통한 드레인과 소스간 누설 및 트랜지스터들(225, 227)에서 비트라인와 기판간에 누설)에서 누설 전류들은 비선택된 비트라인들을 그라운드에 유지하게 작용한다. 도시된 예시적인 회로에서, PMOS 트랜지스터들(225, 227)은 NMOS 트랜지스터들(226, 228)보다 크다. 더 큰 PMOS 트랜지스터는 이의 기판 웰(GND에 결속된)에의 누설량이 작은 NMOS 트랜지스터보다 더 크다. 결국, 큰 트랜지스터(225)는 그라운드에 결속된 기판을 갖기 때문에, 그라운드로의 기판 누설 전류는 NMOS 트랜지스터(226)로부터 비롯되는 -VBL에의 기판 누설 전류보다 압도적으로 우세하며, 이 순 전류는 비선택된 비트라인들(108, 233)을 그라운드 전위에 또는 이에 가깝게 유지하는 경향이 있다.

충분한 오보드라이브 전압(VOD)이 제공되는 한 다른 전압 값들이 하위 서플라이 전압(VLO)을 위해서 사용될 수 있고, 그리고 상위 서플라이 전압(VHI)을 위해서 사용될 수 있다. 예를 들면, NMOS 트랜지스터들(226, 228)이 턴 온 하여 비선택된 비트라인들을 그라운드에 구동하게 되도록 상위 서플라이 전압(VHI)은 작은 포지티브 전압(즉, NMOS 임계 전압에 의해 비선택된 비트라인 바이어스 전압(VUB) 이상인 전압)일 수도 있다. 이러한 실시예에서, 많은 수의 비선택된 행 선택 라인들(212)은 그라운드가 아니라 VHI 전압에 구동될 것이다. VHI = +1V을 보여주는 이러한 실시예는 앞에 언급된 미국특허 7,486,587에 개시되어 있다.

이 실시예에서, 순방향 모드에서, 컬럼 디코더는 로우 활성이고 비트라인들은 하이 활성임에 유의한다. 역 모드에서, 컬럼 디코더는 이의 극성을 유지하지만(이의 전압들을 아래쪽으로 옮길지라도), 비트라인들은 극성을 반전시키며 로우 활성이 된다. 반대로, 순방향 모드에서, 행 디코더는 하이 활성하고 비트라인들은 로우 활성이다. 역 모드에서, 행 디코더는 이의 극성을 유지하나, 비트라인들 자신들은 극성을 반전시키며 하이 활성이 된다. 또한, 컬럼 디코더 출력 레벨들은 "그라운드-업" 순방향 모드(즉, GND에서 VPP로)와 "그라운드-다운" 역 모드(즉, -VBL-VOD에서 GND로) 간에 평균 전압이 이동함에 유의한다.

비-복수-헤드 디코더(도 3, 도 4, 도 5, 및 도 6에서, 디코드된 출력 당 단지 단일의 어레이 라인 드라이버 회로)로서 간주될 때, 디코더 회로의 동작은 매우 간단히 기술될 수 있다. 역 모드에서, 워드라인 디코더는 이의 극성을 역전시키며 한 선택된 워드라인을 하이(~6V)가 되게 하며 모든 다른 것들을 그라운드에 유지한다. 반대는 비트라인 선택측 상에서 일어나며, 한 비트라인이 선택되고 -6V에 가져가게 되고 모든 다른 것들은 그라운드된다. 최종 결과는 선택된 메모리 셀에 걸쳐 12V의 역 바이어스 및 모든 다른 것들에 걸쳐 제로 볼트이다. 워드라인 및 비트라인 드라이버 회로들 내 트랜지스터들은 6V 또는 전체 전압이 아니라, 최대 전압의 반을 견디기만 하면 된다.

위에 언급된 미국특허 7,486,587와 같은, 본원에 참조로 포함시키는 어떤 자료들에서, 역 동작 모드는 선택된 메모리 셀에 걸쳐 VRR 전위를 부과하는 것으로서 기술되고, 선택된 워드라인이 +VRR/2에 구동되고, 선택된 비트라인은 -VRR/2에 구동된다. 본원의 설명에서, 역 동작 모드는 유사하게 기술되지만, 선택된 워드라인을 +VWL(+VRR/2에 대응하는)에 구동하고 선택된 비트라인들을 -VBL(-VRR/2에 대응하는)에 구동하는 표기들을 사용한다. 이 +VWL 및 -VBL 표기는 포지티브 선택된 워드라인 전압이 네가티브 선택된 비트라인 전압과 동일한 크기를 가져야 한다는 어떠한 제시도 제거한다.

복수-헤드 디코더들(도 3, 도 4, 도 5, 및 도 6에 도시된 바와 같은)을 사용한다는 것이 고려될 때, 지금까지 기술된 회로들은 디코드된 소스 선택 버스를 순 방향으로 이용하는데, 이것은 일 그룹의 어레이 라인들(즉, 워드라인들, 비트라인들) 중 단일의 하나가 선택될 수 있게 하며, 반면 나머지 반-선택된 어레이 라인들은 비선택된 바이어스 조건에(혹은 이에 가깝게) 구동됨에 유의한다. 역 모드에서, "과(over)-전압들"에 의해 행 및 컬럼 디코더들에 파워를 공급함으로써, 반-선택된 어레이 라인들은 이들의 각각의 비활성 전압들에 활성적으로 구동되며, 따라서, 디코드된 출력 노드들은 워드라인 드라이버 회로들에서 NMOS 소스 전압들보다 높고, 비트라인 드라이버 회로들에서 PMOS 소스 전압들보다 낮은 전압이 지나간다. 이렇게 함으로써, 선택된 워드라인은 NMOS 트랜지스터를 통해 +VWL 전압까지 높은 값으로 구동될 수 있고, 선택된 비트라인은 PMOS 트랜지스터를 통해 -VBL 전압까지 낮은 값으로 구동될 수 있다. 이것은 순방향 모드 및 역 모드에서 선택된 워드라인 및 비트라인을 구동하기 위해 동일한 트랜지스터들을 이용한다. 예를 들면, NMOS 트랜지스터(172)는 PMOS 트랜지스터(171)가 아니라, 순방향 및 역 모드들 둘 다에서 선택된 워드라인을 구동하며, 트랜지스터가 프로그램 또는 소거 전류를 지원할 필요가 없기 때문에 이 트랜지스터(171)가 훨씬 더 작아지게 할 수 있다. 유사하게, PMOS 트랜지스터(221)는 NMOS 트랜지스터(222)가 아니라, 선택된 비트라인을 순방향 및 역 모드들 모두에서 구동하며, 이것은 트랜지스터(222)가 프로그램 또는 소거 전류를 지원할 필요가 없기 때문에 이 트랜지스터(222)가 훨씬 더 작아지게 할 수 있다. 또한, 제 2 세트의 소스 선택 버스들(즉, 소위 역 소스 선택 버스들)은 요구되지 않으며, 이러한 버스들이 필요로 하였을 레이아웃 영역은 회피될 수 있다.

도 7은 행 및 컬럼 디코더들에 대한 고 전압 발생기 회로들과 고 전압 스위치 회로들 및, 워드라인과 비트라인 드라이버 회로들에 대한 바이어스 회로들에 대한 예시적인 배열(300)의 블록도이다. 이 도면은 몇개의 서로 다른 고 전압 발생기 회로들(예를 들면, 충전 펌프 회로들)의 사용을 도시한 것으로, 그 각각은 서로 다른 동작 모드들에서 서로 다른 전압을 발생한다. 이하 기술되는 바와 같이, 이들 전압들은 여러 디코더 회로들에 결합된다.

4개의 충전 펌프 회로들(310, 312, 314, 316)은 모드 제어 신호(302), 노드(306) 상의 기준 전압(VREF), 및 클럭 신호(304)에 응하여 각각의 출력 노드들(311, 313, 315, 317) 상에 4개의 각각의 출력 전압들을 발생한다. COL DEC 충전 펌프(310)는 선택적으로 이의 출력 노드(311) 상에 -4V 또는 -11V 출력 전압을 발생한다. BL 선택 충전 펌프(312)는 선택적으로 이의 출력 노드(313) 상에 -4V 또는 -6V 출력 전압을 발생한다. ROW/COL DEC 충전 펌프(314)는 선택적으로 이의 출력 노드(315) 상에 +4V 또는 +11V 출력 전압을 발생한다. 마지막으로, WL 선택 충전 펌프(316)은 선택적으로 이의 출력 노드(317) 상에 +4V, +6V, 또는 +10.3V 출력 전압을 발생한다. 아래에서 보다 상세하게 기술되는 바와 같이, 모드 제어 신호(302)는 각각의 충전 펌프 회로와 통신하고, 각각의 충전 펌프 회로의 전압은 주어진 동작 모드 이내 타이밍 시퀀스, 및 순방향 또는 역 동작 모드 중의 선택에 따라 발생한다. 예시적인 충전 펌프 회로들은 "Method for Using a Multiple Polarity Charge Pump Circuit" 명칭의 Ali K. Al-Shamma 및 Roy E. Scheuerlein의 미국특허 7,495,500 에 기술되고, 이러한 개시물은 전체로 본원에서 참조로 포함된다.

각각 모드 제어(319) 신호(들)에 응하여, 고 전압 스위치 회로들(320, 322)은 컬럼 디코더(202)를 위한 적합한 VHI 및 VLO 전압들을 선택하며, 고 전압 스위치 회로들(324, 326)은 비트라인 선택 제어(330)을 위한 적합한 VHI 및 VLO 전압들을 선택한다. 스위치 회로(320)는 이의 출력 노드(321)에, 노드(315)(예를 들면, +11V)에 수신된 포지티브 전압, 3.3V 전압 또는 0V 전압(즉, 그라운드)을 결합한다. 스위치 회로(322)는 이의 출력 노드(323)에 노드(311) 상에 수신된 네가티브 전압, 또는 그라운드 전압을 결합한다. 스위치 회로(324)는 이의 출력 노드(325)에, 노드(315) 상에 수신된 포지티브 전압 또는 그라운드 전압을 결합한다. 마지막으로, 스위치 회로(326)는 이의 출력 노드(327)에, 노드(313) 상에 수신된 네가티브 전압, 또는 그라운드 전압을 결합한다. (스위치 회로(326)는 도 4에 관련하여 기술되는 바와 같이, 비선택된 SELB 버스 라인들이 그라운드가 아니라 VT에 구동되는 실시예에 대해서 VT 입력을 이용할 수 있다).

컬럼 디코더(202)는 어드레스 정보(332)를 수신하고 이의 컬럼 선택 라인들(210)을 디코딩하며 따라서 선택된 컬럼 선택 라인은 이의 VLO 입력에 결합되는 노드(323) 상에 전달되는 COLDECVLO 전압에 구동되고, 비선택된 컬럼 선택 라인들은 이의 VHI 입력에 결합되는 노드(321) 상에 전달되는 COLDECVHI 전압에 구동된다. 선택된 컬럼 선택 라인은 둘 다 도 4 및 도 6에 도시된 바와 같이, COLSEL(208)에 대응하며, 비선택된 컬럼 선택 라인들은 COLSEL(212)에 대응한다. 순방향 동작 모드에서, 충전 펌프(314)에 의해 발생된 이중-전압 시퀀스에 응하여 COLDECVHI 전압은 +3.3V와 +11V 사이에서 시퀀스하며(밑에 기술된 바와 같이), COLDECVLO 전압은 그라운드된다. 역 동작 모드에서, COLDECVHI 전압은 그라운드되고, COLDECVLO 전압은 충전 펌프(310)에 의해 발생된 이중-전압 시퀀스에 응하여 -4V와 -11V 사이에서 시퀀스한다(밑에 기술된 바와 같이). 앞에 도면들에서 언급된 바와 같이, 컬럼 선택 라인들(210)은 순방향 및 역 동작 모드 둘 다에 대해 "N 중 하나가 로우 활성인" 선택 라인들이다. 결국, 순방향 모드와 역 동작 모드 간을 전환하기 위해 컬럼 디코더(202) 내에서 내부 회로의 재구성은 요구되지 않는다. 대신에, 컬럼 디코더(202) 동작은 이의 VHI 및 VLO 전압들을 변경함으로써 순방향 모드에서의 "그라운드-업" 동작에서 역 모드에서의 "그라운드-다운" 동작으로 변경된다.

비트라인 선택 제어 회로(330)는 DATA_IN 버스(336) 상에 데이터 상태 정보을 수신하며 비트라인 소스 선택 SELB 버스 라인들(216)을 구동한다. 순방향 동작 모드에서, SELB 버스(216)는 "N 중 1(또는 그 이상)가 하이 활성인" 버스이다. 따라서, 하나 이상의 선택된 SELB 버스 라인들은 VHI 입력에 결합되는 노드(325) 상에 전달된 BLSELVHI 전압에 구동되며, 비선택된 SELB 버스 라인들은 VLO 입력에 결합되는 노드(327) 상에 전달되는 BLSELVLO 전압에 구동된다. 예를 들면, 선택된 SELB 버스 라인은 도 4 및 도 6에서 217로 표기되었고, 비선택된 SELB 버스 라인들은 도 4 및 도 6에서 218로 표기된 버스 라인로 나타내었다. 순방향 동작 모드에서, BLSELVHI 전압은 +11V이며, BLSELVLO 전압은 그라운드된다. 역 동작 모드에서, SELB 버스(216)는 "N 중 1(또는 그 이상)이 로우 활성인" 버스이다. 따라서, 하나 이상의 선택된 SELB 버스 라인들은 BLSELVLO 전압에 구동되고, 비선택된 SELB 버스 라인들은 BLSELVHI 전압에 구동된다. BLSELVHI 전압은 그라운드되고, BLSELVLO 전압은 충전 펌프(312)에 의해 발생된 이중-전압 시퀀스에 응하여 -4V와 -6V사이에서 시퀀스한다(이하 기술되는 바와 같이). 비트라인 선택 제어 회로(330)는 모드 제어(338) 신호에 응하여 이 극성 반전을 달성한다.

또한, 예시적인 비트라인 선택 제어 회로(330)는, 이하 보다 상세하게 기술되는 바와 같이, 요망되는 시간 길이 동안 적합한 전압(역 모드에서 -VBL, 또는 순방향 모드에서 VPP)에 하나 이상의 "활성" SELB 라인들(즉, 둘 다 선택된 SELB 버스 라인이며, 메모리 셀을 기입/소거 하기 위해 적합한 데이터 상태를 갖는)을 구동하도록 타이밍 펄스 제어 신호(342)를 수신할 수 있다. 순방향 또는 역 프로그램 동작 동안에, 연관된 비트라인 소스 선택 버스 라인들(SELB)을 대응하는 활성 상태(예를 들면, 순방향 모드들 동안엔 하이, 역 모드들 동안엔 로우)로 제어하기 위해 요망되는 데이터 상태 및 제어 로직(도시되지 않음)에 의해 결정된 활성 상태에 다수의 DATA_IN(336) 버스 라인들(예를 들면, 1 내지 N)이 구동된다. 일부 실시예들에서, SELB 버스 라인 스위칭(예를 들면, 도 9에 도시된 SELB 버스 스위칭(408); 도 11에 도시된 SELB 버스 스위칭(488))은 고정된 고 전압(예를 들면, BLSELVHI = VPP)이 BL 선택 제어(330) 회로에 인가되는 시간 동안에 발생하고, DATA_IN 버스 라인들(336) 상에 데이터 상태들을 변경함으로써 제어된다. BL 선택 제어(330)는 어레이 라인 피치 상에 구현될 필요가 없고 디코더들 및 드라이버 회로들에 비해 수가 비교적 적기 때문에, 디코더들 및 드라이버들에서 사용되는 것보다 덜 밀집된 회로들이 사용될 수 있다. 스냅백을 피하기 위한 고 전압 트랜지스터들, 긴 채널 길이 트랜지스터들, 및 시리즈 장치들과 같은 몇몇 공지된 회로들 중 어느 것이든 전압들을 VPP에 안전하게 전환하기 위해 BL 선택 제어(330) 회로 내에 사용될 수 있다.

행 디코더(152)는 어드레스 정보(344)를 수신하여 이의 행 선택 라인들(160)을 디코딩함으로써 선택된 행 선택 라인은 VHI 입력에 결합되는 노드(315) 상에 전달되는 ROWDECVHI 전압에 구동되고, 비선택된 행 선택 라인들은 그라운드인 VLO 입력에 결합된 ROWDECVLO 전압에 구동된다. 둘 다 도 3 및 도 5에 도시된 바와 같이, 선택된 행 선택 라인은 ROWSEL(158)에 대응하며, 비선택된 행 선택 라인들은 ROWSEL(162)에 대응한다. 앞에 도면들에서 언급된 바와 같이, 행 선택 라인들(160)은 순방향 및 역 동작 모드 둘 다를 위한 "N 중 하나가 하이 활성인" 선택 라인들이다. 두 동작 모드들에서, ROWDECVHI 전압은 충전 펌프(314)에 의해 발생된 이중-전압 시퀀스에 응하여 +4V와 +11V 사이에서 시퀀스하며(이하 기술되는 바와 같이), ROWDECVLO 전압은 그라운드된다.

워드라인 선택 제어 회로(602)는 어드레스 정보(348)를 수신하여 워드라인 소스 선택 XSEL 버스 라인들(166)을 디코딩한다. 순방향 동작 모드에서, XSEL 버스(166)는 "N 중 하나가 로우 활성인" 버스이다. 따라서, 선택된 XSEL 버스 라인은 WLSELVLO 전압(즉, 그라운드)에 구동되고, 비선택된 XSEL 버스 라인들은 WLSELVHI 전압에 구동되는데, 이것은 충전 펌프(316)에 의해 발생된 이중-전압 시퀀스에 응하여 +4V와 +10.3V 사이에서 시퀀스한다(이하 기술되는 바와 같이). 예를 들면, 선택된 XSEL 버스 라인은 도 3 및 도 5에서 167로 표기되었고, 비선택된 XSEL 버스 라인들은 도 3 및 도 5에서 168로 표기된 버스 라인으로 나타내었다. 역 동작 모드에서, XSEL 버스(166)은 "N 중 하나가 하이 활성인" 버스이다. 따라서, 선택된 XSEL 버스 라인은 BLSELVHI 전압에 구동되고, 비선택된 XSEL 버스 라인들은 BLSELVLO 전압, 즉, 그라운드에 구동된다. 워드라인 선택 제어 회로(602)은 모드 제어(350) 신호에 응하여 이 극성 반전을 달성한다.

어드레스 정보(332, 344, 348) 각각은 실제 어드레스 신호들(예를 들면, 각 어드레스 비트를 위한 진(true) 및 (보수(complement) 어드레스 신호들)을 나타낼 수 있다. 이러한 어드레스 정보(332, 344, 348) 각각은, 이 기술에 공지된 바와 같이, 업스트림 디코더(upstream decoder) 또는 사전-디코더 회로에 의해 발생된 사전-디코드된 어드레스 정보를 나타낼 수 있다.

도 8은 순방향 바이어스 동작 모드에서 예시적인 행 회로들 동작의 타이밍도이다. ROW POWER-UP 구간(362) 동안에 행 회로들은 대기 상태에서 파워 투입 상태로 천이한다. 바람직하게 행 어드레스 입력들은 행 선택 라인들(160) 및 XSEL 버스 라인들(166)의 어느 것이든 "선택"하는 것을 금지하기 위해 모두가 비활성된다. +4V 출력 전압을 발생하기 위해 ROW/COL DEC 충전 펌프(314)는 작동되고, WL 선택 충전 펌프(316)도 마찬가지로 +4V 출력 전압을 발생하기 위해 작동된다. 응답으로, 모든 행 선택 라인들(160)은 비선택되고 그라운드에 구동되며, 모든 XSEL 버스 라인들(166)은 비선택되고 +4V에 구동되며, 모든 비트라인들은 비선택되고 +4V에 구동된다.

ROW DEC SWITCH 구간(364) 동안에, 행 디코더 회로에 연관된 어드레스 입력들은 요망되는 행 어드레스를 내주기 위해 작동된다. 행 선택 라인들 및 XSEL 버스 라인들은, 필요하다면, 이 행 어드레스에 응하여, 전환하며, 종국에 안정되어 행 어드레스에 연관된 행 선택 라인 및 XSEL 버스 라인을 디코드한다. 이러한 시간에, 선택된 행 선택 라인(158)은 +4V에 구동되며, 비선택된 행 선택 라인들(162)은 그라운드에 구동되며(또는 그라운드에 머물러 있는다), 선택된 XSEL 버스 라인(167)은 그라운드에 구동되며, 비선택된 XSEL 버스 라인들(168)은 +4V에 구동된다(또는 +4V에 머물러 있는다). 따라서, 선택된 워드라인(102)은 그라운드에 구동되며, 비선택된 비트라인들은 워드라인 드라이버 회로들(이를테면 도 3에서 170으로 표기된 것과 같은)에 의해 +4V(또는 +4-VT에)에 구동된다.

ROW HV ON 구간(366) 동안에, ROW/COL DEC 충전 펌프(314)는 이의 발생된 출력 전압을 +11V(VPP)까지 증가시키기 위해 작동되고, WL 선택 충전 펌프(316)는 이의 발생된 출력 전압을 +10.3V(VPP-VT)까지 증가시키기 위해 작동된다. 어드레스 입력들은 상태를 변경하는 것이 금지된다. 결국, 선택된 행 선택 라인(158)은 +11V까지 증가하는 ROWDECVHI 전압에 따르며, 비선택된 XSEL 버스 라인들(168)은 +10.3까지 증가하는 WLSELVHI 전압에 따른다. 비선택된 행 선택 라인들(162)은 그라운드에 머물러 있고, 마찬가지로 선택된 XSEL 버스 라인(167)은 그라운드에 머물러 있는다.

구간(368) 동안에, 행 회로들 내 모든 디코드된 노드들은 안정된 상태에 머물러 있고, 여러 노드들은 순방향 동작 모드를 위해 적합한 전압들에 바이어스된다. 행 선택 라인들(160) 또는 XSEL 버스 라인들(166)의 어느 것도 전환되는 것이 허용되지 않는다. 선택된 행 선택 라인(158)은 VPP(예를 들면, +11V)에 바이어스되며, 비선택된 행 선택 라인들(162)은 그라운드에 바이어스된다. 선택된 XSEL 버스 라인(167)은 그라운드에 바이어스되고, 비선택된 XSEL 버스 라인들(168)은 VPP-VT(예를 들면, +10.3V)에 바이어스된다. 이러한 예시적인 바이어스 조건들은 도 1 및 도 3에 도시된 것들과 일치된다. 이 구간(368) 동안에, 이하 기술되는 바와 같이, 컬럼 회로들은 바람직하게 파워가 투입되고, 이어서, 기입을 위해 서로 다른 메모리 셀들을 순차적으로 선택하고, 이어 파워가 차단된다.

ROW HV OFF 구간(370) 동안에, ROW/COL DEC 충전 펌프(314) 출력 전압은 +4V까지 역으로 감소되고, WL 선택 충전 펌프(316) 출력 전압은 +4V까지 역으로 감소된다. 어드레스 입력들은 여전히 상태를 변경하는 것이 금지된다. 결국, 선택된 행 선택 라인(158)은 +4V까지 다시 밑으로 감소하는 ROWDECVHI 전압에 따르며, 비선택된 XSEL 버스 라인들(168)은 +4V까지 다시 밑으로 감소하는 WLSELVHI 전압에 따른다. 비선택된 행 선택 라인들(162)은 그라운드에 머물러 있고, 선택된 XSEL 버스 라인(167)도 마찬가지로 그라운드에 머물러 있는다.

ROW DEC SWITCH 구간(372) 동안, 새로운 행 어드레스가 제공되고, 행 선택 라인들 및 XSEL 버스 라인들은, 필요하다면, 이 행 어드레스에 응하여 전환하고, 종국에 안정되어 새로운 행 어드레스에 연관된 행 선택 라인 및 XSEL 버스 라인을 디코드한다. 앞선 구간(364)의 끝에서의 경우와 마찬가지로, 선택된 행 선택 라인(158)은 +4V에 구동되고, 비선택된 행 선택 라인들(162)은 그라운드에 구동되고, 선택된 XSEL 버스 라인(167)은 그라운드에 구동되고, 비선택된 XSEL 버스 라인들(168)은 +4V에 구동된다. 따라서, 새로이 선택된 워드라인(102)은 그라운드에 구동되고, 비선택된 비트라인들은 워드라인 드라이버 회로들에 의해 +4V(혹은 +4-VT)에 구동된다.

구간들(374, 376, 378) 동안에, 행 회로들은 대응하는 구간들(366, 368, 370)과 동일한 방식으로 동작한다. 이 동작 모드 동안에 새로운 행 어드레스가 제공되어야 할 때마다, 행 고 전압들은 먼저 턴 오프되고(즉, ROW HV OFF 구간(370)), 행 어드레스는 전환(즉, ROW DEC SWITCH 구간(372))하는 것이 허용되고, 이어서 행 고 전압들은 다시 턴 온된다(즉, ROW HV ON 구간(374)). 모든 행 어드레스들이 프로그램되는 것이 종료되었을 때, 행 회로들은 ROW POWER DOWN 구간(380)에 나타낸 바와 같이, 파워가 차단될 수 있고, 이 동안에 ROW/COL DEC 충전 펌프(314) 및 WL 선택 충전 펌프(316)는 둘 다 중단 또는 턴 오프되어 이들의 각각의 출력 전압들은 그라운드로 되돌아 간다.

도 9는 순방향 바이어스 동작 모드에서 예시적인 컬럼 회로들 동작의 타이밍도이다. 동작의 전체 시퀀스는 바람직하게는 구간(368)(도 8에 도시된 바와 같이) 또는 대응하는 구간(376)과 같은 안정된 고 전압 행 구간 동안 수행된다.

COLUMN POWER-UP 구간(402) 동안, 컬럼 회로들은 대기 상태에서 파워 투입 상태로 천이한다. 바람직하게 행 어드레스 입력들은 컬럼 선택 라인들(210) 및 SELB 버스 라인들(216)의 어느 것이든 "선택"하는 것을 금지하기 위해 모두가 비활성된다. 비선택된 BL 바이어스 라인(214)(예를 들면, 도 4 참조)에 전달되는 노드(309) 상에 +VT 출력 전압(예를 들면, 0.7V)을 발생하기 위해 전압 레귤레이터(308)가 작동된다. 고 전압 스위치(320)는 이의 3.3V 입력을 COLDECVHI 전압에 결합하고 고 전압 스위치(322)는 이의 GND 입력을 COLDECVLO 전압에 결합하므로, 모든 컬럼 선택 라인들(210)은 비선택되고 3.3V에 구동된다. 고 전압 스위치(324)는 이의 VPOS 입력을 BLSELVHI 전압에 결합하고, 고 전압 스위치(326)는 이의 GND 입력을 BLSELVLO 전압에 결합한다. BL 선택 제어 회로(330)로의 펄스 CTRL 신호(342)는 DATA_IN 버스 라인들(336)을 오버라이드하며, 모든 SELB 버스 라인들(216)은 비활성되고 그라운드에 바이어스된다. 모든 컬럼 선택 라인들(210)은 비선택되고 3.3V에 바이어스되고, 비선택된 비트라인 바이어스 라인(214)은 VT에 바이어스되기 때문에, 모든 비트라인들은 비선택되고 VT에 구동된다.

COL DEC SWITCH 구간(404) 동안에, 컬럼 디코더 회로에 연관된 어드레스 입력들은 요망되는 컬럼 어드레스(332)를 제공하기 위해 작동된다. 컬럼 선택 라인들(210)은 필요하다면, 이 컬럼 어드레스에 응하여 전환할 것이며, 종국에 안정되어 컬럼 어드레스에 연관된 컬럼 선택 라인을 디코딩한다. 결국, 선택된 컬럼 선택 라인(208)은 그라운드에 구동되고, 비선택된 컬럼 선택 라인들(212)은 +3.3V에 구동된다. 모든 SELB 버스 라인들(216)은 그라운드에 비활성되어 머물러 있고, 모든 비트라인들은 비선택된되고 비트라인 드라이버 회로들에 의해 VT에 유지된다.

COL HV ON 구간(406) 동안에, 고 전압 스위치(320)는 VPP 전압을 COLDECVHI 전압에 전달하기 위해 이의 VPOS 입력을 선택한다(ROW/COL DEC 충전 펌프(314)는 +11V(VPP)의 출력 전압을 발생하기 위해 이전에 작동되었고 이대로 구간(368) 동안 머물러 있임을 상기한다). 또한, 고 전압 스위치(324)는 VPP 전압을 BLSELVHI 전압에 전달하기 위해 이의 VPOS 입력을 선택한다. 컬럼 어드레스 입력들은 바람직하게 상태를 변경하는 것이 금지된다. 결국, 선택된 컬럼 선택 라인(208)은 그라운드에 머물러 있지만, 많은 수의 비선택된 컬럼 선택 라인들(212)은 +11V까지 증가하는 COLDECVHI 전압에 따른다. 모든 SELB 버스 라인들(216)은 GND에 비활성되어 머물러 있고, 모든 비트라인들은 비선택되고 VT에 유지된다.

SELB SWITCHING 구간(408) 동안에, 컬럼 선택 라인들(210)은 변하지 않으며, 따라서 선택된 컬럼 선택 라인(208)은 그라운드에 바이어스되고, 비선택된 컬럼 선택 라인들(212)은 VPP(예를 들면, +11V)에 바이어스된다. 그러나, 모드 제어(338), 펄스 제어 신호(342), 및 DATA_IN 버스 라인들(336)에 응하여, SELB 버스 라인들(216)은 이제 프로그램될 데이터 상태에 따라 활성 전압 VPP에 순차적으로 구동되며, 이어서 비활성 GND 전압으로 되돌아간다. 결국, 프로그램될 선택된 비트라인(106)은 VPP로 펄스가 가해지고(즉, 일시 구동되며), 이어서 비선택된 비트라인 바이어스 전압(VT)으로 되돌아 간다. 데이터 상태 때문에, 프로그램될 필요가 없는 선택된 비트라인은 VT에 그대로 있는다. 이러한 예시적인 바이어스 조건들은 도 1 및 도 4에 도시된 것들과 일관된다.

COL HV OFF 구간(410) 동안에, 고 전압 스위치(320)는 COLDECVHI 전압을 +3.3V에 다시 전환하기 위해 다시 이의 3.3V 입력을 선택한다. 어드레스 입력들은 상태를 변경하는 것이 금지된다. 모드 제어 신호(338) 및 펄스 제어 신호(342)는 함께하여, BLSELVHI 전압이 여전히 VPP 전압에 결합될 수 있을지라도, DATA_IN 버스 라인(336)에 관계없이, 모든 SELB 버스 라인들이 비활성되고 그라운드에 유지될 수 있게 한다. 결국, 선택된 컬럼 선택 라인(208)은 그라운드에 머물러 있고, 비선택된 컬럼 선택 라인들(212)은 +3.3V까지 다시 밑으로 감소하는 COLDECVHI 전압에 따른다. 모든 비트라인들은 VT 전압에 비선택된 상태로 머물어 있는다.

COL DEC SWITCH 구간(412) 동안에, 새로운 컬럼 어드레스가 제공되고, 컬럼 선택 라인들은 이 컬럼 어드레스에 응하여 전환하며, 종국에 안정되어 새로운 컬럼 어드레스에 연관된 컬럼 선택 라인을 디코딩한다. 앞선 구간(404)의 끝에서의 경우와 마찬가지로, 선택된 컬럼 선택 라인(208)은 그라운드에 구동되고, 비선택된 컬럼 선택 라인들(212)은 +3.3V에 구동된다. 모든 SELB 버스 라인들(216)은 그라운드에 비활성되어 머물러 있고, 모든 비트라인들은 비트라인 드라이버 회로들에 의해 비선택되고 VT에 유지된다.

구간들(414, 416, 418) 동안에, 컬럼 회로들은 대응하는 구간들(406, 408, 410)과 동일한 방식으로 동작한다. 이 동작 모드(즉, 상이한 컬럼 선택 라인(210)에 대응하는 어드레스가 선택되는) 동안에 새로운 "컬럼 선택" 어드레스가 제공되어질 때마다, 컬럼 고 전압들은 먼저 턴 오프되고(즉, COL HV OFF 구간(410)), 컬럼 선택 어드레스는 전환하는 것이 허용되고(즉, COL DEC SWITCH 구간(412)), 이어서 컬럼 고 전압들은 다시 턴 온된다(즉, COL HV ON 구간(414)).

모든 컬럼 어드레스들이 종료되었을 때, 컬럼 회로들은 COL POWER DOWN 구간(420)에 나타낸 바와 같이, 파워가 차단될 수 있고, 이 동안에 고 전압 스위치(320)는 이의 GND 입력을 선택하고, 따라서 노드(321) 상에 이의 COLDECVHI 출력 전압은 그라운드로 되돌아간다. 전압 레귤레이터(308) 또한 중단될 수 있어 이의 출력은 그라운드로 되돌아간다.

도 10은 역 바이어스 동작 모드에서 예시적인 행 회로들 동작의 타이밍도이다. ROW POWER-UP 구간(442) 동안에, 행 회로들은 대기 상태에서 파워 투입 상태로 천이한다. 바람직하게, 행 선택 라인들(160) 및 XSEL 버스 라인들(166)의 어느 것이든 "선택"을 금지하기 위해 행 어드레스 입력들은 모두가 비활성된다. ROW/COL DEC 충전 펌프(314)는 +4V 출력 전압을 발생하기 위해 작동되고, WL 선택 충전 펌프(316)도 마찬가지로 +4V 출력 전압을 발생하기 위해 작동된다. 응답으로, 모든 행 선택 라인들(160)은 비선택되고 그라운드에 구동되며, 모든 XSEL 버스 라인들(166)은 비선택되고 그라운드에 구동되며, 비선택된 WL 바이어스 라인(164)은 그라운드에 바이어스되고, 모든 비트라인들은 비선택되고 그라운드 이상의 PMOS 임계 전압보다 높지 않은 전압에 구동된다. 앞서 기술된 바와 같이, 비선택된 비트라인들은 비선택된 메모리 셀들을 통하는 누설뿐만 아니라, PMOS 드라이버 트랜지스터들에 드레인과 소스간에 누설, 및 NMOS 드라이버 트랜지스터들에 기판 누설에 기인하여 그라운드에 또는 이 근처에서 플로팅한다.

ROW DEC SWITCH 구간(444) 동안에, 행 디코더 회로에 연관된 어드레스 입력들은 요망되는 행 어드레스를 제공하기 위해 작동된다. 행 선택 라인들 및 XSEL 버스 라인들은, 필요하다면, 이 행 어드레스에 응하여 전환하며, 종국에 안정되어 행 어드레스에 연관된 행 선택 라인 및 XSEL 버스 라인을 디코드한다. 이러한 시간에, 선택된 행 선택 라인(158)은 +4V에 구동되고, 비선택된 행 선택 라인들(162)은 그라운드에 구동되고(혹은 그라운드에 머물러 있고), 선택된 XSEL 버스 라인(167)은 +4V에 구동되고, 비선택된 XSEL 버스 라인들(168)은 그라운드에 구동된다(혹은 그라운드에 머물러 있는다). 따라서, 선택된 워드라인(102)은 +4V에 구동되고, 비선택된 비트라인들은 그라운드에 구동되거나(반 선택된 비트라인들에 대해) 워드라인 드라이버 회로들에 의해 +VTP보다 높지 않은 전압에 구동된다(비선택된 비트라인들에 대해)(및 이어서 그라운드를 향해 누설한다).

ROW HV ON 구간(446) 동안에, ROW/COL DEC 충전 펌프(314)는 이의 발생된 출력 전압을 +11V(VWL + VOD)까지 증가시키기 위해 작동되고, WL 선택 충전 펌프(316)은 이의 발생된 출력 전압을 +6V(VWL)까지 증가시키기 위해 작동된다. 어드레스 입력들은 상태를 변경하는 것이 금지된다. 결국, 선택된 행 선택 라인(158)은 +11V까지 증가하는 ROWDECVHI 전압에 따르며, 선택된 XSEL 버스 라인(167)은 +6V까지 증가하는 WLSELVHI 전압에 따른다. 비선택된 행 선택 라인들(162)은 그라운드에 머물러 있고, 비선택된 XSEL 버스 라인들(168)도 마찬가지로 그라운드에 머물러 있는다.

구간(448) 동안에, 행 회로들에 모든 디코드된 노드들은 안정된 상태에 머물러 있고, 여러 노드들은 역 동작 모드에 대해 적합한 전압들에 바이어스된다. 행 선택 라인들(160)도 XSEL 버스 라인들(166)도 전환하는 것이 허용되지 않는다. 선택된 행 선택 라인(158)은 VPP(예를 들면, +11V)에 바이어스되고, 비선택된 행 선택 라인들(162)은 그라운드에 바이어스된다. 선택된 XSEL 버스 라인(167)은 VWL (+6V)에 바이어스되고, 비선택된 XSEL 버스 라인들(168)은 그라운드에 바이어스된다. 이러한 예시적인 바이어스 조건들은 도 2 및 도 5에 도시된 것들과 일치된다. 이 구간(448) 동안에, 이하 기술된 바와 같이, 컬럼 회로들은 바람직하게 파워가 투입되고, 기입을 위해 서로 다른 메모리 셀들을 순차적으로 선택하고, 이어 파워가 차단된다.

ROW HV OFF 구간(450) 동안에, ROW/COL DEC 충전 펌프(314) 출력 전압은 다시 +4V까지 감소되고, WL 선택 충전 펌프(316) 출력 전압은 다시 +4V까지 감소된다. 어드레스 입력들은 여전히 상태를 변경하는 것이 금지된다. 결국, 선택된 행 선택 라인(158)은 +4V까지 다시 밑으로 감소하는 ROWDECVHI 전압에 따르며, 선택된 XSEL 버스 라인(167)은 +4V까지 다시 밑으로 감소하는 WLSELVHI 전압에 따른다. 비선택된 행 선택 라인들(162)은 그라운드에 머물러 있고, 비선택된 XSEL 버스 라인들(168)도 마찬가지로 그라운드에 머물러 있는다.

ROW DEC SWITCH 구간(452) 동안에, 새로운 행 어드레스가 제공되고, 행 선택 라인들 및 XSEL 버스 라인들은, 필요하다면, 이 행 어드레스에 응하여 전환하며, 종국에 안정되어 새로운 행 어드레스에 연관된 행 선택 라인 및 XSEL 버스 라인을 디코딩한다. 앞선 구간(444)의 끝에서의 경우와 마찬가지로, 선택된 행 선택 라인(158)은 +4V에 구동되며, 비선택된 행 선택 라인들(162)은 그라운드에 구동되며, 선택된 XSEL 버스 라인(167)은 +4V에 구동되며, 비선택된 XSEL 버스 라인들(168)은 그라운드에 구동된다. 따라서, 새로이 선택된 워드라인(102)은 +4V에 구동되며, 비선택된 비트라인들은 그라운드에 구동되거나(반 선택된 비트라인들에 대해), 워드라인 드라이버 회로들에 의해 +VTP(비선택된 비트라인들에 대해)보다 높지 않은 전압에 구동된다(그리고 이어서 그라운드를 향하여 누설하여 그라운드에 바이어스된다).

구간들(454, 456, 458) 동안에, 행 회로들은 대응하는 구간들(446, 448, 450)과 동일한 방식으로 동작한다. 이 동작 모드 동안에 새로운 행 어드레스가 제공되어질 때마다, 행 고 전압들은 먼저 턴 오프되고(즉, ROW HV OFF 구간(450)),행 어드레스는 전환하는 것이 허용되고(즉, ROW DEC SWITCH 구간(452)), 이어서 행 고 전압들은 다시 턴 온된다(즉, ROW HV ON 구간(454)). 프로그램될 모든 행 어드레스들이 종료되었을 때, 행 회로들은 ROW POWER DOWN 구간(460)에 나타낸 바와 같이, 파워가 차단될 수 있고, 이 동안에 ROW/COL DEC 충전 펌프(314) 및 WL 선택 충전 펌프(316) 둘 다 중단 또는 턴 오프되고 따라서 이들의 각각의 출력 전압들은 그라운드로 되돌아 간다.

도 11은 역 바이어스 동작 모드에서 예시적인 컬럼 회로들 동작의 타이밍도이다. 동작의 전체 시퀀스는 바람직하게는 구간(448)(도 10에 도시된 바와 같은) 또는 대응하는 구간(456)과 같은 안정된 고 전압 행 구간 동안에 수행된다.

COLUMN POWER-UP 구간(482) 동안에, 컬럼 회로들은 대기 상태에서 파워 투입 상태로 천이한다. 바람직하게 컬럼 어드레스 입력들은 컬럼 선택 라인들(210) 및 SELB 버스 라인들(216)의 어느 것이든 "선택"을 금지하기 위해 모두가 비활성된다. 어떤 실시예들에서, 컬럼 디코더(202) 및 BL 선택 제어(330)에의 제어 입력들은 각각 순방향 모드 또는 역 모드 동작들을 위해 그라운드-업 또는 그라운드-다운 신호들을 제공하는 레벨 이동 회로에 의해 제공된다. 전압 레귤레이터(308)는 비선택된 BL 바이어스 라인(214)(예를 들면, 도 6 참조)에 전달되는 노드(309) 상에 GND 출력 전압을 발생하기 위해 작동된다. 컬럼 디코더 충전 펌프(310)는 -4V 출력 전압을 발생하기 위해 작동된다. 고 전압 스위치(320)는 이의 GND 입력을 COLDECVHI 전압에 결합하고 고 전압 스위치(322)는 이의 VNEG 입력을 COLDECVLO 전압에 결합하며, 따라서 모든 컬럼 선택 라인들(210)은 비선택되고 GND에 구동된다.

BL 선택 충전 펌프(312)도 마찬가지로 -4V 출력 전압을 발생하기 위해 작동된다. 고 전압 스위치(324)는 이의 GND 입력을 BLSELVHI 전압에 결합하고 고 전압 스위치(326)는 이의 VNEG 입력을 BLSELVLO 전압에 결합한다. BL 선택 제어 회로(330)에의 펄스 제어 신호(342)는 DATA_IN 버스 라인(336)을 오버라이드하며, 모든 SELB 버스 라인들(216)은 비활성되고 그라운드에 바이어스된다. 모든 컬럼 선택 라인들(210)은 비선택되고 GND에 바이어스되며, 비선택된 비트라인 바이어스 라인(214)은 GND에 바이어스되기 때문에, 모든 비트라인들은 비선택되고, 그라운드의 VT 내에 있는 전압(즉, 그라운드 미만의 NMOS 임계 전압보다 낮지 않으나 그라운드 이상의 PMOS 임계값보다는 높지 않은)까지 구동된다. 비트라인 드라이버 회로들 내에 누설 전류들은 각 비선택된 비트라인을 그라운드가 되게 하는 경향이 있을 것이다.

COL DEC SWITCH 구간(484) 동안에, 컬럼 디코더 회로에 연관된 어드레스 입력들은 요망되는 컬럼 어드레스를 제공하기 위해 작동된다(이미 그와 같이 되지 않았다면). 컬럼 선택 라인들(210)은, 필요하다면, 이 컬럼 어드레스에 응하여 전환할 것이며, 종국에 안정되어 컬럼 어드레스에 연관된 컬럼 선택 라인을 디코드한다. 결국, 선택된 컬럼 선택 라인(208)은 현재 -4V인 COLDECVLO 전압에 구동되며, 비선택된 컬럼 선택 라인들(212)은 현재 GND인 COLDECVHI 전압에 구동된다. 모든 SELB 버스 라인들(216)은 그라운드에 비활성되어 머물러 있고, 비트라인들은 선택된 COLSEL 라인(208)에 응하는 비트라인 드라이버 회로들에 의해 반-선택된 되어 GND에 유지되거나, 비선택된 되고 비선택된 COLSEL 라인들(212)에 응하는 비트라인 드라이버 회로들 내 도통 및/또는 누설 전류들에 의해 그라운드에 또는 그 근처에 머물러 있는다.

COL HV ON 구간(486) 동안, COL DEC 충전 펌프(310)는 이의 발생된 출력 전압의 크기를 -11V(-VBL-VOD)까지 증가시키기 위해 작동되고, BL 선택 충전 펌프(312)는 이의 발생된 출력 전압의 크기를 -6V(즉, -VBL)까지 증가시키기 위해 작동된다. 결국, COLDECVLO 전압은 -11V에 구동되고, BLSELVLO 전압은 -6V까지 구동된다. 컬럼 어드레스 입력들은 바람직하게 상태를 변경하는 것이 금지된다. 결국, 선택된 컬럼 선택 라인(208)은 -11V까지 COLDECVLO 전압에 따르지만, 많은 수의 비선택된 컬럼 선택 라인들(212)은 GND에 머물러 있는다. 모든 SELB 버스 라인들(216)은 GND에 비활성되어 머물러 있고, 비트라인들은 선택된 COLSEL 라인(208)에 응하는 비트라인 드라이버 회로들에 의해 반-선택되고 GND에 유지되거나, 비선택된 COLSEL 라인들(212)에 응하는 비트라인 드라이버 회로들에 도통 및/또는 누설 전류들에 의해 비선택되고 그라운드에 또는 그 근처에 머물러 있는다.

SELB SWITCHING 구간(488) 동안에, 컬럼 선택 라인들(210)은 변경되지 않으며, 따라서 선택된 컬럼 선택 라인(208)은 -VBL-VOD(예를 들면, -11V)에 바이어스되고, 비선택된 컬럼 선택 라인들(212)은 GND에 바이어스된다. 그러나, 모드 제어(338), 펄스 제어 신호(342), 및 DATA_IN 버스 라인들(336)에 응하여, SELB 버스 라인들(216)은 이제 프로그램될 데이터 상태에 따라 활성 전압 -VBL(예를 들면, -6V)에 순차적으로 구동되고, 이어 비활성 GND 전압으로 되돌아간다. 결국, 프로그램될 선택된 비트라인(106)은 -VBL로 펄스가 가해지고(즉, 일시 구동되고), 이어 비선택된 비트라인 바이어스 전압(GND)으로 되돌아 간다. 데이터 상태 때문에, 프로그램될 필요가 없는 선택된 비트라인은 GND에 머물러 있는다. 이러한 예시적인 바이어스 조건들은 도 2 및 도 6에 도시된 것들과 일관된다.

COL HV OFF 구간(490) 동안에, 어드레스 입력들은 상태를 변경하는 것이 금지된다. 모드 제어 신호(338) 및 펄스 제어 신호(342)는 함께하여, DATA_IN 버스 라인(336)에 관계없이, 모든 SELB 버스 라인들이 비활성되고 그라운드에 유지될 수 있게 한다. COL DEC 충전 펌프(310)는 이의 발생된 출력 전압의 크기를 -4V까지 감소시키기 위해 작동되고, BL 선택 충전 펌프(312)은 이의 발생된 출력 전압의 크기를 -4V까지 감소시키기 위해 작동된다. 결국, COLDECVLO 전압은 -4V에 구동되고, BLSELVLO 전압은 -4V에 구동된다. 결국, 선택된 컬럼 선택 라인(208)은 -4V까지 COLDECVLO 전압에 따르며, 비선택된 컬럼 선택 라인들(212)은 GND에 머물러 있는다. 모든 비트라인들은 위에 기술된 바와 같이, 비트라인 드라이버 회로들에 의해 GND에(혹은 그 근처에) 머물러 있는다.

COL DEC SWITCH 구간(492) 동안에, 새로운 컬럼 어드레스가 제공되고, 컬럼 선택 라인들은 이 컬럼 어드레스에 응하여 전환하며, 종국에 안정되어 새로운 컬럼 어드레스에 연관된 컬럼 선택 라인을 디코드한다. 앞선 구간(484)의 끝에서의 경우와 마찬가지로, 선택된 컬럼 선택 라인(208)은 -4V에 구동되고, 비선택된 컬럼 선택 라인들(212)은 GND에 구동된다. 모든 SELB 버스 라인들(216)은 그라운드에 비활성되어 머물러 있고, 모든 비트라인들은 비선택되고 비트라인 드라이버 회로들에 의해 GND에 또는 그 근처에 유지된다.

구간들(494, 496, 498) 동안에, 컬럼 회로들은 대응하는 구간들(486, 488, 490)과 동일한 방식으로 동작한다. 이 동작 모드(즉, 다른 컬럼 선택 라인(210)에 대응하는 어드레스가 선택되는) 동안에 새로운 "컬럼 선택" 어드레스가 제공되어질 때마다, 컬럼 고 전압들은 먼저 턴 오프되고(즉, COL HV OFF 구간(490)), 컬럼 선택 어드레스는 전환(즉, COL DEC SWITCH 구간(492))하는 것이 허용되고, 이어서 컬럼 고 전압들은 다시 턴 온된다(즉, COL HV ON 구간(494)). 더 높은 전압(예를 들면, 11V 동작 전압)에서 파워가 공급될 때가 아니라 낮은 전압(예를 들면, 4V 동작 전압)에서 파워가 공급될 때만 컬럼 디코더(202)를 전환하는 것은 컬럼 디코더의 전압 마진을 개선한다. 그러나, 전압 마진들이 컬럼 디코더(202)의 더 높은 전압 전환을 허용한다면, 허용되지 않았을 경우 컬럼 어드레스가 변경될 때마다 모든 비선택된 COLSEL 라인들(예를 들면, -11V에서 -4V로 그리고 그 역으로)을 방전 및 충전하기 위해 요구되었을 파워가 절약될 수 있다.

모든 컬럼 어드레스들이 종료되었을 때, 컬럼 회로들은 COL POWER DOWN 구간(500)에 나타낸 바와 같이, 파워가 차단될 수 있고, 이 동안에 고 전압 스위치(322)는 이의 GND 입력을 선택할 수 있고, 따라서 노드(323) 상의 이의 COLDECVLO 출력 전압은 그라운드로 되돌아간다. 대안적으로, 고 전압 스위치(322)는 변경되지 않을 수 있고, 컬럼 DEC 충전 펌프(310)는 이의 출력이 GND로 되돌아가게 하기 위해 중단될 수 있고, 따라서 노드(323) 상의 COLDECVLO 출력 전압은 그라운드로 되돌아간다.

또한, 고 전압 스위치(326)는 이의 GND 입력을 선택할 수 있고, 따라서 노드(327) 상의 BLSELVLO 출력 전압은 그라운드로 되돌아간다. 대안적으로, 고 전압 스위치(326)는 변경되지 않은채로 있을 수 있고, BL SEL 충전 펌프(312)는 이의 출력을 GND로 되돌아가게 하기 위해 중단될 수 있고, 따라서 노드(327) 상의 BLSELVLO 출력 전압은 그라운드로 되돌아간다.

위에 설명으로부터 알 수 있는 바와 같이, 행 회로들은 역 바이어스 동작 모드에서와 같이 순방향 바이어스 동작 모드에서 동일 제어 시퀀스를 사용한다. 행 소스 선택 버스들은 고 전압에 있을 땐 전환하지 않고, 로우 전압에서 파워가 공급 때만 전환하는 것이 허용된다. 행 디코더의 극성은 순방향 및 역 모드들(예를 들면, 하이 활성) 간에 변경되지 않으며, 동작 전압 또한 변경되지 않는다(예를 들면, +11V). 그러나, 소스 선택 버스(XSEL) 제어 로직은 순방향 모드에서 N 중 하나의 로우 활성을 가동한다(그리고 역 모드에서 N 중 하나의 하이 활성을 가동시키기 위해 변경한다). 결국, 비트라인들은 순방향 바이어스된 모드에서 로우 활성이며 역 모드에서 하이 활성이다.

위에 설명으로부터 알 수 있는 바와 같이, 컬럼 디코더 출력들(즉, COLSEL 라인들(210))은 약 4V의 로우 전압에서만 전환하며, 따라서 스냅백 위험이 없다. 컬럼 소스 선택 버스(즉, SELB)는 고 전압(예를 들면, 순방향 모드에서 11V, 역 모드에서 6V)에서 전환하며, SELB 제어 회로들은 바람직하게 스냅백을 피하기 위해 적층된 장치들 및 공지의 D-S 전압 제한 기술들을 사용한다. 소스 선택 버스(SELB) 제어 로직(330)은 하나 이상의 동시에 선택된 비트라인들(예를 들면, 순방향 모드에서 하이 활성, 및 역 모드에서 로우 활성)에 대해 적합한 데이터 상태를 제공한다.

이 도면은 모든 "대기하는" 비트라인들을 프로그램하기 위해 고 전압에서 전환하는 SELB 라인들을 도시하는 것에 유의한다. 일부 실시예들에서, 주어진 컬럼 어드레스에 대한 모든 비트라인들은 동일 펄스 시간에 프로그램될 수 있고, 따라서 대기하는 비트라인들은 없으며, 한 SELB 펄스들만이 요구된다(즉, 기입될 대응하는 데이터에 따라 펄스가 가해지는 모든 SELB 버스 라인들에는 동시에 펄스가 가해진다).

도 8 내지 도 11에 도시된 타이밍도의 위에 설명은 순방향 모드와 역 모드 간에 천이할 때 몇몇 세부요소들 및 유용한 배열들을 더 잘 이해하기 위해 유용한 배경을 제공한다.

도 12는 역 바이어스 동작 모드로 행 디코더 회로들의 예시적인 천이의 타이밍도이다. 구간(522) 동안에, 모든 행디코더 출력들(즉, 행 선택 라인들(160))은 선택해제되고 그라운드에 구동된다. 결국, 모든 비트라인들은 비선택되고 UXL 바이어스 라인(164) 상에 전달되는 VUX 전압(예를 들면, 이 구간 동안 +4V)에 구동된다. 이어, 구간(524) 동안에, UXL 바이어스 라인(164)은 그라운드에 방전된다. 모든 행 디코더 출력들이 선택해제(즉, 그라운드에)되고, UXL 바이어스 라인(164)이 그라운드인 상태에서, 각 워드라인 드라이버 회로 내 PMOS 트랜지스터는 각 워드라인을 PMOS 임계 전압(즉, VTP)까지 방전하고, 이 때에 PMOS 트랜지스터들은 차단된다. U 메모리 셀들(도 2 참조)을 통하는, 비선택된 워드라인 드라이버 회로들(도 5 참조) 내에서 누설 전류는 비트라인들을 그라운드를 향하여 계속하여 방전할 것이다. 따라서, 모든 비트라인들은 VTP에 방전되고 U 셀들 및 웰 접합들(위에 기술된 바와 같이)을 통해 그라운드로 누설된다. 비선택된 비트라인들은 역 바이어스 동작 동안에 그라운드 근처에서 플로팅된 상태로 있는다.

나머지 구간들(442, 444, 446, 448, 450, 460)은 도 10에 기술된 것들과 동일하며, 여기에선 다시 기술될 필요는 없다. 모든 동작 모드들에서 그리고 대기에서도, 행 디코더(152)의 비선택된 출력들(즉, 비선택된 ROWSELj 라인들(162))은 그라운드에 있다. 비선택된 WL (UXL) 바이어스 라인(164)은 시구간(524)에 도시된 바와 같이, 대기에서 그라운드로 방전된다.

도 13은 역 바이어스 동작 모드로 컬럼 디코더 회로의 예시적인 천이의 타이밍도이다. 구간(542) 동안에, "비선택된 비트라인 바이어스" UBL 라인(214)은 이의 보통의 VUB 바이어스 레벨(예를 들면, VT)에서 그라운드로 간다. 이것은 비선택된 비트라인 바이어스 라인(214)에 연결된 각 비트라인 드라이버 회로 내 NMOS 트랜지스터들(226, 228)을 통해 모든 비선택된 비트라인들을 방전한다. 구간(544) 동안에, 모든 나머지 컬럼 디코더 출력들(즉, 컬럼 선택 라인들(210))은 선택해제되고 하이로 구동된다. 결국, 구간(546) 동안에, 모든 나머지 비트라인들은 비선택되고 이 때에 현재 GND인 VUB 전압에 구동된다. 이에 따라, 모든 비트라인들은 역 바이어스 동작 모드를 시작하기 전에 그라운드에 방전된다. 이 설명이 "워드라인 우선" 타이밍에 대한 것일지라도(즉, 비트라인 펄스는 사전에 설정된 워드라인 바이어스 내에 있다), 선택된 워드라인에 펄스가 가해지기 전에 주어진 컬럼 내 모든 비트라인들에 대한 SELB 전압들 및 비트라인 전압들이 이들의 요망되는 바이어스에 설정되는 그 반대의 경우도 이해된다. 이 경우에, 구간들(444, 446, 448, 450)의 행 시퀀스는 단일 컬럼 고 전압 구간(488) 내에서 행해진다. 주어진 컬럼에 대해 동일 데이터가 하나 이상의 행에 프로그램될 것이라면(예를 들면, 백그라운드 패턴을 메모리 어레이에 기입하는 것) 구간들(444, 446, 448, 450, 452, 454, 456, 458)의 행 시퀀스는 단일 컬럼 고 전압 구간(488) 내에서 발생할 수 있다.

다음에, 구간(548) 동안에, 컬럼 디코더(202)의 VHI 및 VLO는 "그라운드 다운" 구성(즉, GND와 동일한 상위 서플라이 전압, 및 네가티브 하위 서플라이 전압으로 동작하는)으로 밑으로 내려간다. 구체적으로, 컬럼 디코더(202)의 VHI, 및 소스 선택 버스(SELB) 제어 회로의 VHI는 V33에서 그라운드까지 내려간다. 컬럼 디코더(202), 및 소스 선택 버스(SELB) 제어 회로의 VLO는 GND에서 이 예에 있어선 대략 -4V인 네가티브 로우 전압까지 내려간다.

구간(550) 동안에, 컬럼 디코더(202)는 비선택된 COLSELj 라인들(212)이 GND에 머물러 있는 상태에서, 선택된 COLSEL 라인(208)을 디코드하고 VLO 전압(예를 들면, -4V)에 구동하기 위해 작동된다. 다음 3개의 구간들(486, 488, 490)은 도 11에 기술된 것들과 동일하며 여기에선 다시 기술될 필요는 없다.

역 바이어스 동작 모드의 끝에서, 컬럼 디코더는 중단되며 따라서 모든 COLSEL 라인들(210)은 구간(552) 동안에 비선택된 된다. 이어서, 구간(544) 동안에, 컬럼 디코더 회로의 VHI 및 VLO는 둘 다 "그라운드 업" 구성까지 상향으로 올라간다. 컬럼 디코더(202)의 VHI, 및 소스 선택 버스(SELB) 제어 회로의 VHI는 그라운드에서 V33까지 올라가고, 컬럼 디코더(202), 및 소스 선택 버스(SELB) 제어 회로의 VLO는 네가티브 로우 전압에서 그라운드까지 내려간다.

위에 기술된 예시적인 디코더 회로들은 잇점이 있게 단일 디코드된 소스 선택 버스만을 이용한다. 또한, 워드라인들 및 비트라인들 둘 다를 위한 어레이 라인 드라이버들에서, 동일 장치는 순방향 및 역 모드 동작 둘 다에서 프로그램 전류를 제공한다. 결국, 어레이 라인 드라이버 회로들 내에 단지 한 장치는 프로그램 전류를 전달하는데 충분한 크기일 필요가 있고, 그럼으로써 작은 어레이 라인 드라이버 회로들을 제공한다.

위에 기술된 예시적인 디코더 회로들은 메모리 셀들이 가역 저항기와 아울러 다이오드를 포함하는 메모리 어레이들을 구현하는데 유용하다. 이러한 메모리 셀들은 셀에 인가되는 역 바이어스를 사용하여 리셋될 수 있고, 반-선택된 워드라인들 및 비트라인들을 제공하는 것은 개개의 워드라인들 및 비트라인들이 리셋 바이어스 조건에 놓여질 수 있게 하며, 이에 따라 전체 블록을 리셋할 필요없이 개개의 메모리 셀들을 리셋시키는 능력을 제공한다.

순방향 모드는 선택된 비트라인에 인가되는 전압이 VPP인 프로그램 조건의 맥락에서 위에 기술되었다. 또한, 순방향 모드는 선택된 비트라인이 판독 전압(VRD)에 구동되고 선택된 워드라인이 다시 그라운드에 구동되는 판독 모드에도 적용할 수 있다. 이러한 판독 전압은 프로그램 전압(VPP)보다 훨씬 낮은 전압일 수 있고, 이에 따라, 비선택된 워드라인 바이어스 전압(VUX) 및 비선택된 비트라인 바이어스 전압(VUB)은 프로그램 모드를 위한 이들의 값들을 넘어 감소된다. 일부 실시예들에서, 이러한 판독 모드는 순방향 모드일 뿐일 수 있고, 역 모드는 메모리를 프로그램하기 위해 사용된다.

어떤 메모리 셀들은 순방향 바이어스 모드를 사용하여 "프로그램"될 수도 있고, 블록은 역 모드를 사용하여 소거될 수도 있다. 다른 셀들은 초기 순방향 바이어스 프로그래밍 기술을 사용하여 사전에 조정(이를테면 제조 동안)될 수도 있지만 이어 역 모드를 사용하여 "프로그램"되고, 순방향 모드를 사용하여 "소거"된다. 프로그래머블 기술들에서의 관례적 사용과의 혼란을 피하고 지금까지 기술된 디코더 회로들에 사용하기 위해 고려되는 서로 다른 메모리 기술들을 이해하기 위해서, 판독, 셋, 및 리셋을 기술하기 위해 3개의 서로 다른 동작 모드들이 유용하다. 판독 모드에서, 판독 전압(VRD)은 선택된 메모리 셀에 인가된다. 셀 모드에서, 셋 전압(VPP)은 선택된 메모리 셀에 인가된다. 지금까지 기술된 예시적인 실시예들에서, 판독 전압(VRD) 및 셋 전압(VPP)은 둘 다 포지티브 전압들이고, 이러한 모드들은 디코더 동작의 순방향 모드를 사용하여 수행된다. 리셋 모드에서, 리셋 전압(VRR)은 선택된 메모리 셀에 인가된다. 지금까지 기술된 예시적인 실시예들에서, 리셋 전압(VRR)은 역 바이어스 전압으로서 인가되고, 역 모드 디코더 동작을 사용하여 수행된다. 위에 나타낸 바와 같이, 사전에 조정 및 판독 모드는 여전히 순방향 바이어스 동작인 반면, 역 셋 및 순방향 리셋 동작 또한 고려된다. 사전 조정은 중간 저항 상태를 달성하기 위한 순방향 바이어스 단계, 및 이어 역 셋 동작이 이어지는 2 단계들일 수 있다.

위에 기술된 리셋 모드는 디코더 회로들을 위한 전압 요건들을 제한시키기 위해 분할 전압 기술을 사용하며, 선택된 비트라인을 네가티브 전압에 구동한다(즉, 3중 웰 반도체 구조를 사용하여).

많은 유형들의 메모리 셀들(이하 기술되는)은 리셋 모드를 사용하여 프로그램될 수 있다. 이들 메모리 셀 기술들의 어떤 것에서, 각 메모리 셀 내에 안티퓨즈(antifuse)는 초기에는 순 방향으로 팝(popped)된다. 이어서, 각 메모리 셀의 저항은 프로그래밍을 달성하기 위해 역 바이어스 방향으로 "조율"된다. 이것은 1회 프로그램가능 셀에 대한 경우가 될 것이다. 재기입가능 셀들에 있어서, 셀은 순 방향을 사용하여 소거되는데, 이것은 다양한 크기들의 블록에서 수행되고, 이어 역 모드를 사용하여 프로그램될 수도 있을 것이다.

선택된 메모리 셀을 리셋하기 위해 역 바이어스가 사용될 수 있다. 다이오드 브레이크다운에 의해 프로그래밍 전류가 공급된다. 또한, 선택된 워드라인 및/또는 비트라인의 전압 램프를 제어하는 것을 포함해서, 이러한 프로그래밍에 연관된 바이어스 조건들은 주의깊게 제어될 수 있다. 유용한 프로그래밍 기술들에 추가의 통찰은 밑에 언급된 미국특허 6,952,030에서 발견될 수 있다. 밑에 언급된 023-0049 및 023-0055 출원들에 기술된 바와 같이, 그리고 밑에 언급된 MA-163-1 출원에 더 상세히 기술된 바와 같이 여러 저항 상태들을 프로그램하기 위해 다중 프로그래밍 동작들이 사용될 수 있다. 경사 프로그래밍 펄스들의 사용은 밑에 언급된 SAND-01114US0 및 SAND-01114US1 출원들에 기술되어 있고 복수 셀들의 저항을 트리밍하기 위한 기술들은 밑에 언급된 SAND-01117US0 및 SAND-01117US1 출원들에 기술되어 있다.

트리밍가능 저항성 소자를 포함하는 수동 소자 메모리 셀을 프로그램하기 위해 위에 기술된 바와 같은 리셋 프로그래밍의 사용은 큰 어레이 블록 크기를 허용하는 큰 융통성을 제공하는데 있어 특히 유용하다. 선택된 어레이 블록에서도(위에 모든 설명들에서 가정된 바와 같은), 리셋 모드에서 비선택된 메모리 셀들에 걸친 바이어스는 없으며, 따라서 낭비되는 파워 손실은 없다. 셀을 통하는 역 전류(Irev)는 블록 크기에 있어선 우려가 되지 않는다. 그러므로, 기입 대역폭을 증가시키기 위해 많은 블록들이 선택될 수 있다. 또한, 각 반 선택된 메모리 셀에 걸친 전압은 프로그램 전압의 단지 반이며, 이들 셀들에 대해선 안전하다.

위에 설명에서 리셋 모드는 선택된 및 반-선택된 워드라인들 및 비트라인들을 기술하는 것임에 유의한다. 예를 들면, 행 선택의 맥락에서, 이러한 반-선택된 워드라인은 사실 주어진 어드레스에 의해 "선택"되지 않으며, 이러한 것은 복수-헤드 워드라인 드라이버 구조의 아티팩트이다. 그러나, 비트라인들의 맥락에서, 이러한 반-선택된 비트라인은 사실 컬럼 어드레스에 관한 한, 선택될 수도 있지만 이 비트라인에 대한 특별한 데이터가 셀을 프로그램하는 것을 요구하지 않기 때문에, 혹은 비트라인이 프로그램되기를 "기다리고" 있기 때문에, 비트라인들에 대해 활성 상태가 아닌 비활성 상태로 바이어스될 수도 있다. 이것은 비트라인 디코더 헤드들의 수보다 적게 동시에 프로그램될 때 일어난다. 그러나, 중요하게는, 프로그래밍 대역폭 우려는 가능한 한 많은 비트라인들을 동시에 프로그램하게 메모리 어레이를 구성할 것을 시사한다.

3중 웰 처리는 선택된 워드라인(들)이 포지티브 전압에 취해지는 반면 선택된 비트라인(들)이 네가티브 전압에 취해질 수 있게 한다. 리셋 프로그램(즉, 역 모드)에서, 모든 비선택된 어레이 라인들(워드라인들 및 비트라인들)을 위한 기준 레벨은 그라운드인데, 이것은 워드라인들 및 비트라인들 모두가 신속히 디코딩 및 선택을 할 수 있게 한다. 비선택된 워드라인들 및 비트라인들이 그라운드에 플로팅 한다(두 드라이버 트랜지스터들 중 더 큰 것의 웰 전위로의 누설 전류에 기인하여)는 설명을 다시 참조하면, 메모리 셀들의 저항성 본질은 이러한 비선택된 어레이 라인들과 반-선택된 어레이 라인들 간에 추가의 누설 전류를 제공하며, 이것은 활성적으로 비선택된 바이어스 레벨에서 유지된다. 이것은 비선택된 어레이 라인들이 비선택된 바이어스 전위에 또는 그 근처에서 플로팅된 상태에 머물러 있게 더욱 조장한다.

2차원 메모리 어레이들이 고려되나, 디코더 배열들은 복수의 메모리 플레인들을 갖는 3D 메모리 어레이에 특히 유용한 것으로 생각된다. 어떤 바람직한 실시예들에서, 메모리 어레이는 밑에 기술된 바와 같이 하나 이상의 워드라인층 각각 상에 워드라인 세그먼트들을 포함하는 각 워드라인으로 구성된다.

일부 고찰된 실시예들에서, 행 및 컬럼 회로의 동작은 상호교환될 수 있고 따라서 행 디코더는 한 모드에서 "그라운드-업"으로 동작되고 또 다른 동작 모드에선 "그라운드-다운"으로 동작된다. 이러한 실시예들에서, 선택된 비트라인은 두 동작 모드들에서 비-네가티브 전압들에 구동될 수 있고, 선택된 워드라인은 한 모드 에서 포지티브 전압에 구동되고 또 다른 동작 모드에선 네가티브 전압에 구동될 수 있다.

이제 도 14를 참조하면, 유용한 복수-헤드 워드라인 디코더 구성(600)의 블록도가 도시되었다. UXL 바이어스 라인 및 XSELN 라인들은 워드라인 세그먼트들에 수직하여 횡단하며, RSEL 행 선택 라인들은 워드라인 세그먼트들에 병렬로 횡단한다. 행 디코더(152)는 복수의 디코드된 RSEL 라인들을 발생하며, 이들 중 2개가 도면 부호 606 및 608 로 표기되었다. 이러한 RSEL 라인들은 또한 여기에서는 "ROWSEL" 라인들로서 기술될 수도 있다. 어레이 블록 선택 디코더들 및 바이어스 발생기 회로(602)는 각각 620, 622, 624, 및 626로 표기한 4개의 디코드된 소스 선택 버스 라인들(XSELN(O), XSELN(1), XSELN(2), XSELN(3))을 발생하며, 또한 UXL 바이어스 라인(610)을 발생한다. 이러한 XSELN 버스 라인들은 여기에선 XSEL 버스 라인들로서 기술될 수도 있다.

쿼드(즉, 4-헤드) 워드라인 드라이버 회로(638)는 4개의 개별적 워드라인 드라이버 회로들(630)을 포함하며, 각각은 각각의 워드라인(예를 들면, 워드라인(636))을 연관된 XSELN 버스 라인(예를 들면, RSEL(606)이 선택되었을 때 셋 모드에서)에, 혹은 UXL 바이어스 라인(610)(RSEL(606)이 비선택되었을 때 셋 모드에서)에 결합한다. 위에 기술된 바와 같이, 한 선택된 XSELN은 선택된 바이어스 레벨을 전달할 수 있고, 다른 XSELN 라인들은 셋 동작 모드에서, 비선택된 바이어스 레벨을 전달한다.

유사하게, 각각이 각각의 워드라인(예를 들면, 워드라인(646))을 연관된 XSELN 라인 또는 UXL 바이어스 라인(610)에 결합하는 것인 4개의 개별적 워드라인 드라이버 회로들(640)을 포함하는 제 2 쿼드 워드라인 드라이버 회로가 도시되었다. 유사한 어레이 블록 구성들이 특히 도 9에 관련하여, 개시된 바 전체를 참조로 본원에 포함시키는 Roy E. Scheuerlein의 미국특허 6,879,505에 개시되어 있다.

이제 도 15를 참조하면, 메모리 어레이의 적어도 한 부분에 걸쳐 이격된, 도 14에 도시된 것과 같은, 복수의 4-헤드 드라이버 회로들을 가진 복수-헤드 워드라인 디코더(600)를 나타내는 블록도가 도시되었다. 전역 행 디코더(152)는 전처럼 RSEL[0], RSEL[1],... RSEL[n]로 표기한 복수의 디코드된 행 선택(RSEL) 라인들을 발생하고, 이들(예를 들면, RSEL[i]) 중 하나는 도면 부호 606 으로 표기된다. 어레이 블록 선택 디코더들 및 바이어스 발생기 회로(602)는 복수-헤드 워드라인 드라이버 회로들의 각 수직 그룹(612)을 위한 4개의 디코드된 소스 선택 버스 라인들(XSELN) 및 하나의 UXL 바이어스 라인을 발생한다. 각 복수-헤드 워드라인 드라이버 회로(예를 들면, 638)는 전역 행 디코더(152)에 의해 발생된 RSEL 라인들 각각에 응한다. 유사한 어레이 블록 구성들은 특히 도 10에 관련하여, Roy E. Scheuerlein의 위에 언급된 미국특허 6,879,505에 개시되어 있다.

이제 도 16을 참조하면, 세그먼트된 워드라인 배열을 가진 유용한 3차원 메모리 어레이를 나타내는 개요도가 도시되었다. 각 워드라인은 메모리 어레이의 적어도 하나, 및 바람직하게 하나 이상인, 워드라인 층상의 하나 이상의 워드 라인 세그먼트들에 의해 형성된다. 예를 들면, 제 1 워드라인은 메모리 어레이의 한 워드라인층 상에 배치된 워드라인 세그먼트(660)에 의해서, 그리고 또 다른 워드라인층 상에 배치된 워드라인 세그먼트(662)에 의해 형성된다. 워드라인 세그먼트들(660, 662)은 제 1 워드라인을 형성하기 위해 수직 연결(658)에 의해 연결된다. 또한, 수직 연결(658)은 전형적으로 또 다른 층(예를 들면, 반도체 기판 내에) 내에 배치된 워드라인 드라이버 장치들(634, 632)에의 연결 경로를 제공한다. 전역 행 디코더(도시되지 않음)로부터 RSEL 출력(606)은 실질적으로 워드라인 세그먼트들(660, 662)에 평행하게 횡단하며, 시간들에서, 장치(634)를 통해 워드라인 세그먼트들에 실질적으로 수직하게 횡단하는 디코드된 소스 선택 버스 라인 XSELN(626)에 워드라인 세그먼트들(660, 662)을 결합하며, 다른 시간들에서, 장치(632)를 통해 UXL 바이어스 라인(610)에 워드라인 세그먼트들(660, 662)을 결합한다.

또한, 제 2 워드라인을 형성하기 위해서, 그리고 제 2 RSEL 출력(608)에 결합되는 워드라인 드라이버 회로(642, 644)에의 연결 경로를 제공하기 위해서, 수직 연결(659)에 의해 연결되는 워드라인 세그먼트들(661, 663)이 도시되었다. 이 도면은 예시적인 어레이 구성을 기술하지만, 본원에 기술된 디코더 회로들에 사용하기 위한 그외 실시예들이 고찰된다. 예를 들면, 단일 메모리 플레인을 가진 메모리 어레이는 본원에 기술된 개념들을 유리하게 이용할 수 있다. 메모리 층들(즉, 두 메모리 플레인들에 의해 수직으로 공유되는 비트라인들 및 두 메모리 플레인들에 의해 공유되는 비트라인들)의 완전-미러된 3D 배열을 가진 다른 실시예들에서, 워드라인 세그먼트들(661, 663)은 단지 홀수 워드라인층들 상에만 배치될 수 있고, 짝수 워드라인층들을 위한 추가의 워드라인 세그먼트들은 동일 RSEL 라인(608)에 의해 제어되지만 소스 선택 버스(XSELN)의 상이한 버스 라인에 연결되는 별도의 워드라인 드라이버(도시되지 않음)에 의해 구동된다. 별도의 드라이버 연결은 워드라인들 및 비트라인들의 완전히 미러된 공유에도 불구하고 셀의 유일무의한 선택을 보증한다. 이러한 완전 미러된 메모리 어레이는 특히 도 4에 관련하여 Roy E. Scheuerlein의 위에서 언급된 미국특허 6,879,505에 더 완전히 개시되어 있다.

어떤 바람직한 실시예들에서, 6-헤드 워드라인 드라이버이 이용된다. 이러한 6-헤드 워드라인 드라이버 회로에 연관된 6 비트라인들은 밑에 언급된 미국특허 7,054,219에 기술된 바와 같이, 2개의 이웃한 메모리 블록들에 공통이다. 즉, 주어진 6-헤드 워드라인 드라이버는 2개의 이웃한 블록들 각각에 6 비트라인들을 디코드하고 구동한다. 이들 이웃한 블록들은 각각 연관된 워드라인 드라이버들의 좌측 및 우측에 있는 것으로 볼 수 있다. 그러나, 바람직한 실시예들에서, 이러한 복수-헤드 워드라인 드라이버들은 실질적으로 어레이 블록들 밑에 배치되고 블록들 사이에 비트라인들에의 수직 연결들만이 행해진다.

개시된 바 전체를 참조로 본원에 포함시키는 "Method and Apparatus for Incorporating Block Redundancy in a Memory Array" 명칭의 Luca G. Fasoli, 등에 의해, 2005년 3월 31일에 출원된 미국출원 11/095,907(현재는 미국특허 7,142,471)에 기술된 바와 같은, 비-미러(non-mirrored) 어레이들(예를 들면, 단일 비트라인층에만 연관된 워드라인층)을 갖는 어떤 실시예들이 고찰된다. 특히, 이러한 출원의 도 15는 4 비트라인층들, 어레이 블록의 상측 및 하측 상에 16-헤드 컬럼 디코더를 도시한다. 이 도면은 단일 16-헤드 컬럼 디코더에 의해 상측 데이터 버스(4 I/O 층들을 기술하는)에 결합되는 4 비트라인층들 각각 상에 4 비트라인들, 및 마찬가지로 단일 16-헤드 컬럼 디코더에 의해 하부 데이터 버스(이 설명에서, 두 그룹들의 16개의 선택된 비트라인들이 동일 어레이 블록 내에 위치되었을지라도)에 결합되는 동일 4 비트라인층들 각각 상에 4 비트라인들을 도시한다. 두 메모리 플레인들을 형성하기 위해서, 한 워드라인층을 두 비트라인층들과 공유하는 것들과 같은, 그외 다른 반-미러(half-mirrored) 실시예들이 고찰된다. N+1 어레이 라인 층들(각각은 워드라인층 또는 비트라인층이다)이 N 메모리 플레인들을 형성하도록, 두 메모리 플레인들을 형성하기 위해 워드라인층을 두 비트라인층들과 공유하고, 두 메모리 플레인들을 형성하기 위해 한 비트라인층을 두 워드라인층들과 공유하는 것들과 같은, 그외 다른 완전-미러 실시예들 또한 고찰된다.

도 17은 본 발명의 어떤 실시예들에 따라 3차원 메모리 어레이의 워드라인층 및 비트라인층을 나타내는 평면도이다. 다른 워드라인층들 및 비트라인층들은 도시된 것들로 구현될 수 있고, 일부 실시예들에서 동일 수직 연결들을 공유할 것이다. 각각 복수의 비트라인들(733, 735)을 포함하며 2: 1로 인터리브된 워드라인 세그먼트들을 갖는 메모리 블록들(732, 734)이 도시되었다. 블록을 위한 워드라인 세그먼트들의 반에의 수직 연결들은 블록(예를 들면, 워드라인 세그먼트(737) 및 수직 연결(739))의 좌측 상에 있고, 블록을 위한 워드라인 세그먼트들의 다른 반에의 수직 연결들은 블록(예를 들면, 워드라인 세그먼트(736) 및 수직 연결(740))의 우측 상에 있다. 또한, 각 수직 연결은 2개의 이웃한 블록들 각각에 워드라인 세그먼트에 기능한다. 예를 들면, 수직 연결(740)은 어레이 블록(732) 내 워드라인 세그먼트(736)에 연결하고 어레이 블록(734) 내 워드라인 세그먼트(738)에 연결한다. 즉, 각 수직 연결(이를테면 수직 연결(740))은 2개의 이웃한 블록들 각각에 워드라인 세그먼트에 의해 공유된다. 그러나, 예상되는 바와 같이, 제 1 및 마지막 어레이 블록들을 위한 각각의 "바깥에" 수직 연결들은 제 1 및 마지막 어레이 블록들 내 워드라인 세그먼트들에만 기능할 수 있다. 예를 들면, 블록(734)이 메모리 어레이(또는 메모리 베이)를 형성하는 복수의 블록들의 마지막 블록이라면, 이의 바깥의 수직 연결들(예를 들면, 수직 연결(744))은 블록(734) 내에 워드라인 세그먼트(742)에만 기능할 수 있고, 따라서, 어레이 나머지 모두 그렇듯이, 2개의 워드라인 세그먼트들에 의해 공유되지 않는다.

도시된 바와 같은 워드라인 세그먼트들을 인터리브함으로써, 수직 연결들의 피치는 개개의 워드라인 세그먼트들 자신들의 피치의 두 배이다. 이것은 많은 수동 소자 메모리 셀 어레이들을 위해 달성가능한 워드라인 피치가 수직 연결들을 형성하기 위해 채용될 수도 있을 많은 비아 구조들을 위해 달성할 수 있는 것보다 현저하게 작기 때문에 특히 장점이 있다. 또한, 이것은 메모리 어레이 밑에 반도체 기판에 구현될 워드라인 드라이버 회로의 복잡성을 감소시킬 수도 있다.

도 18은 예시적인 메모리 어레이(700)의 블록도이다. 이중 전역 행 디코더들(702, 704)은 각각이 어레이(700)를 가로질러 횡단하는, 어레이를 위한 행 선택 라인들을 발생한다. 이 실시예에서, 워드라인 드라이버 회로들(도시되지 않음)은 메모리 어레이 밑에 공간적으로 분포되고, 개개의 메모리 어레이 블록들(두 개는 706, 708로 표기되었다)의 교번하는 측들 상에 수직 연결들(이 중 하나는 710으로 표기되었다)에 의해 비트라인들에 연결한다. 도시된 메모리 어레이는 두 메모리 "스트립들"(718, 720)을 포함하며, 어레이의 각각 상부, 상측 중앙, 하측 중앙, 및 하부에 4개의 컬럼 디코더 및 비트라인 회로 블록들(712, 714, 715, 716)을 더 포함한다. 또한, 추가의 스트립들이 포함될 수 있고, 각 스트립은 하나 이상의 메모리 베이들을 포함할 수 있다. 또한, 각 블록 내에 비트라인들은 컬럼에 관계된 회로의 피치 요건들을 완화하기 위해 바람직하게 2: 1로 인터리브된다. 예로서, 비트라인(722)은 상측 컬럼 회로 블록(712)에 연결되고(즉, 이에 의해 구동 및 감지되고), 비트라인(724)은 상측 중앙 컬럼 회로들 블록(714)에 연관된다.

예시적인 실시예들에서, 메모리 어레이(700)는 4개의 메모리 플레인들(또는 그외 다른 수의 메모리 플레인들) 각각 상에 형성된 수동 소자 메모리 셀들의 3차원 메모리 어레이이다. 이러한 메모리 셀들은, 본원에 기술된 바와 같이, 트리밍가능 저항기 소자를 포함할 수 있고, 안티퓨즈를 포함할 수 있다. 이러한 메모리 셀들은 접합 다이오드들 대신에 펀치-스루 다이오드들 또는 오보닉 전환 장치들을 포함할 수도 있다. 각 논리 워드라인은 4개의 워드라인층들(각각은 각각의 메모리 플레인에 연관된다) 각각 상에 워드라인 세그먼트에 연결될 수 있다.

메모리 어레이(700)의 각 스트립은 어레이 블록(708)과 같은 많은 수의 어레이 블록들로 분할된다. 본원에 기술된 어떤 예시적인 실시예들에서, 각 메모리 베이는 16 어레이 블록들을 포함하나, 다수의 블록들이 구현될 수도 있다. 예시적인 실시예에서, 각 블록은 각각의 4개의 메모리 플레인들을 위한 4개의 비트라인의 각각 상에 288 비트라인들을 포함하고, 이에 따라 블록당 총 1,152 비트라인들이 된다. 비트라인들은 2: 1로 인터리브되고, 따라서 어레이 블록의 상부 및 하부에 컬럼 디코더 및 데이터 I/O 회로들 각각은 576 비트라인들에 인터페이스한다. 더 많은 수를 포함하여, 이러한 비트라인들 및 어레이 블록들의 그외 다른 수 및 배열들도 고려된다.

선택된 메모리 어레이 블록에서, 이들 소스 선택 버스 라인들(XSELN) 중 하나는 디코드되고 행 바이어스 회로에 의해 활성 바이어스 조건에 구동되며, 나머지 버스 라인들("바이어스 라인들"이라고도 함)은 비활성 조건(즉, 비선택된 워드라인에 적합한 전압)에 구동된다. 결국, 단일의 선택된 RSEL 라인(즉, 도 3에서 디코드된 출력 노드(158)에 대응하는 행 선택 라인)은 바람직하게 선택된 메모리 블록 내 한 워드라인을 활성으로 구동하고, 선택된 블록 내 다른 N-1 비트라인들을 비선택된 바이어스 레벨에 구동한다. 다른 비선택된 메모리 블록들에서, 소스 선택 버스들의 개개의 버스 라인들의 어느 것도 활성으로 구동되지 않으며, 따라서 어떠한 비트라인들도 활성 RSEL 라인에 의해 선택되지 않는다. 대안적으로, 비선택된 어레이 블록들 내 소스 선택 버스 라인들 및 UXL 바이어스 라인은 특히 순방향 모드에서 플로팅된 상태에 남겨질 수 있다. 예를 들면, 선택된 블록은 선택된 워드라인을 공유하지 않는 제 2 블록에 이웃하며, 이러한 제 2 블록은 플로팅할 수 있다. 비선택된 인터리브된 비트라인들은 이 블록까지 확장할 수 있고 블록이 비선택된 워드라인 바이어스에 플로팅하게 할 수 있다. 유사하게, 비선택된 인터리브된 비트라인들만을 선택된 블록과 공유하는 선택된 블록에 이웃한 블록이 있을 수 있고, 이러한 블록은 플로팅된 상태로 남겨질 수 있고 모든 어레이 라인들은 대략 비선택된 비트라인 전압에 플로팅할 것이다.

각 행 선택 라인은 전체 메모리 스트립에 모든 메모리 블록들을 가로질러 횡단하며, 스트립(각각이 각각 제 1 및 마지막 블록들 "밖에" 위치된 2 이상뿐만 아니라)의 각 한 쌍의 블록들 간에 위치된 각각의 4-헤드 워드라인 드라이버를 구동한다. 또한, RSEL 라인들은 ROWSEL 라인들 및 "전역 행 라인들"로서 알려질 수 있고, 여기에서 언급되는 행 디코더 출력 노드들에 대응할 수도 있다. 유용할 수도 있을, 예시적인 회로들, 동작, 바이어스 조건들, 플로팅 조건들, 판독 및 프로그램 모드들을 포함한 동작 모드들, 등의 추가의 상세는, 앞에서 언급된 미국특허 6,879,505에 더욱 기술되어 있고, 또한, 개시된 바 전체를 참조로 본원에 포함시키는 "Transistor Layout Configuration for Tight-Pitched Memory Array Lines" 명칭의 Christopher J. Petti, 등의 미국특허 7,054,219에 기술되어 있고, 또한, 개시된 바 전체를 참조로 본원에 포함시키는, "Decoding Circuit for Non-Binary Groups of Memory Line Drivers" 명칭의 Roy E. Scheuerlein, 등에 의한 2005년 6월 7일에 출원된 미국출원 11/146,952 에 더욱 기술되어 있다.

전역 행 라인의 선택 시간을 가속시키기 위해서, 각각 어레이 스트립의 좌측 및 우측에 어레이 밖에 위치된, 2개의 계층적 행 선택 디코더들(702, 704)("전역 행 디코더들(702, 704)"이라고도 함)에 의해, 이들 RSEL 라인들은 이들의 양단에서 구동될 수 있다. 계층적 디코더 구조를 사용함으로써, 전역 행 디코더(702)의 크기가 감소되고, 이에 따라 어레이 효율을 개선한다. 또한, 개시된 바 전체를 참조로 본원에 포함시키는 2004년 12월 30일에 출원된 미국출원 11/026,493인 Kenneth K. So, 등에 의한 "Dual-Mode Decoder Circuit, Integrated Circuit Memory Array Incorporating Same, and Related Methods of Operation"에 더욱 기술된 바와 같이, 개선된 테스트 능력을 위해 편리하게 역 디코드 모드가 제공될 수도 있다. 이러한 계층적 디코더들을 위한 예시적인 회로들은 개시된 바 전체를 참조로 본원에 포함시키는 미국출원공개번호 2006-0146639 A1인 Luca G. Fasoli, 등에 의한 "Apparatus and Method for Hierarchical Decodeing of Dense Memory Arrays Using Multiple Levels of Multiple-Headed Decoders"에서 발견될 수도 있다.

본원에 참조로 포함시킨 어떤 문헌 자료들에서, 예시적인 4-헤드 디코더 회로는 4개의 "선택된" 바이어스 라인들 및 단일의 비선택된 바이어스 라인을 포함한다. 이러한 명칭에 대한 이유는 디코더 헤드에의 입력이 선택된다면(즉, 활성 레벨에 구동된다면), 주어진 디코더 헤드가 이의 출력을 "선택된" 바이어스 라인에 결합하기 때문이다. 그러나, 이것은 선택된 바이어스 라인들 중 전형적으로 단지 하나만이 선택된 출력에 적합한 조건에서 실제로 바이어스되고, 나머지 3개의 선택된 바이어스 라인들은 비선택된 출력에 적합한 조건에서 바이어스되기 때문에, 도시된 모든 4개의 헤드들이 선택된 출력을 반영하는 레벨까지 이들의 각각의 출력들을 구동하는 것을 결코 의미하지 않는다. 복수-헤드 디코더를 위한 이들 "선택된" 바이어스 라인들은 본원에서는 "소스 선택 버스"로서 기술되지만, 언급된 바를 제외하곤, 유사하게 동작한다. 이들 문헌 자료들 중 일부는 앞에 언급된 미국특허 7,486,587에 기술된 바와 같이, 단일의 비선택된 바이어스 라인이 아닌 "역 소스 선택 버스"인 제 2의 이러한 버스를 포함하는 실시예들을 기술한다.

반대로, 복수-헤드 디코더를 위한 입력 노드가 비활성 또는 비선택되면, 모든 이러한 헤드들은 이들의 각각의 출력들을 연관된 "비선택된" 바이어스 라인(또는 역 소스 선택 버스의 각각의 버스 라인)에 구동한다. 많은 유용한 실시예들에 있어서, 이러한 비선택된 바이어스 라인들은 복수-헤드 디코더의 모든 헤드들에 의해 공유되는 단일 바이어스 라인에 결합될 수도 있다.

이러한 디코딩의 추가의 계층적 레벨들, 디코드된 버스들을 위한 바이어스 회로 구성, 및 관계된 지원 회로들을 포함해서, 관계된 워드라인 디코더 구조들 및 기술들은 개시된 바 전체를 참조로 본원에 포함시키는 "Multi-Headed Decoder Structure Utilizing Memory Array Line Driver with Dual Purpose Driver Device" 명칭의 Roy E. Scheuerlein, 등에 의한 미국특허 6,856,572; 개시된 바 전체를 참조로 본원에 포함시키는 "Tree Decoder Structure Particularly Well-Suited to Interfacing Array Lines Having Extremely Small Layout Pitch" 명칭의 Roy E. Scheuerlein, 등에 의한 미국특허 6,859,410; 개시된 바 전체를 참조로 본원에 포함시키는 "Method for Using a Reversible Polarity Decoder Circuit" 명칭의 Tianhong Yan, 등에 의한 미국특허 7,525,869 에 더욱 기술되어 있다.

이제 도 19를 참조하면, 3중 웰 구조가 도시되었는데, 이것은 이중 극성 디코더 출력들을 달성하는데 필요한 벌크 기판(758)(예를 들면, VSS)의 전위 이상 및 미만에서 구동될 수 있는 어떤 소스/드레인 노드들을 제공하기 위해 이용된다. PMOS 장치들(예를 들면, 도면의 우측에 도시된 대표적인 것)은 통상의 N-웰(756) 내에 형성된다. NMOS 장치들(예를 들면, 도면의 좌측에 도시된 대표저인 것)은 중간 깊이 P-웰(754)이 깊은 N-웰(752)에 의해 둘러싸이는 3중 웰 구조 내에 둘러싸인다. PMOS 장치들을 위한 모든 N-웰들(756)은 각 동작 모드에서 대부분의 포지티브 전압을 공유하며, NMOS 장치들을 위한 모든 P-웰들(754)은 각 동작 모드에서 대부분의 네가티브 전압을 공유한다.

이제 도 20을 참조하면, 개선된 3중 웰 구조가 도시되었다. PMOS 장치들은 깊은 N-웰(802) 내에 둘러싸인다. NMOS 장치들은 중간 깊이 P-웰(804)이 PMOS 장치들을 위해 사용되는 동일한 깊은 N-웰(802)에 의해 둘러싸이는 3중 웰 구조 내에 있다. 전송 게이트들의 레이아웃은 PMOS 깊은 N-웰 및 NMOS 3중 웰 깊은 N-웰을 합체함으로써 콤팩트된다. 이것은 전송 게이트 회로 NMOS 및 PMOS 트랜지스터들의 소스 및 드레인 전압들이 공통 전압들이기 때문에 가능하다(즉, 디코더 출력 드라이버 회로 내 각 결합 회로의 NMOS 및 PMOS 트랜지스터들은 병렬로 연결된다).

전처럼, PMOS 장치들을 위한 모든 N-웰들(806)은 각 동작 모드(N+ 영역(812)에 결합되는)에서 대부분의 포지티브 전압을 공유하며, NMOS 장치들을 위한 모든 P-웰들(804)은 각 동작 모드(P+ 영역(808)에 결합되는)에서 대부분의 네가티브 전압을 공유한다. 또한, 전체 디코더 출력 드라이버 회로는 N-웰(806) 바이어스 전압에서 공통의 깊은 N-웰(802)을 이용할 수 있다. 이 합체된 구조는 임의의 깊은 N-웰(752)과 N-웰(756) 간 간격 제한(도 19에 나타낸 바와 같은)을 갖는 것을 피하게 한다.

본원에서 사용되는 바와 같이, "셋"이라는 용어는 각 메모리 셀을 통한 낮은 저항을 야기하는 단일(또는 일 그룹의) 메모리 셀들을 순방향 바이어스하는 것으로 간주될 것이며, "리셋"이라는 용어는 각 이러한 셀을 통해 높은 저항을 야기하는 메모리 셀을 역 바이어스하는 것으로 간주될 것이다.

어떤 실시예들에서, 메모리 어레이는 기판 "위에" 형성될 수도 있고, 여러 회로 블록들은 메모리 어레이 "밑에" 혹은 "아래"에 있는 것으로서 기술된다. 본원에서 사용되는 바와 같이, 일반적으로 평면 특징을 갖는 실제 물리적 구조들인 메모리 어레이 블록, "위" 또는 "밑" 또는 "아래"에 있다는 것은 이러한 기판 또는 메모리 플레인의 표면에 수직한 방향을 기준으로 한 것이다.

위에 언급된 바와 같이, 바람직하게 메모리 어레이는 세그먼트된 워드라인 아키텍처(도 14에 도시된 바와 같은), 및 바람직하게 3D 어레이를 포함한다. 어떤 실시예들에서, 주어진 워드라인층 상에 비트라인들은 단일 비트라인층 상에 비트라인들에 연관되고, 어떤 실시예들에서, 주어진 워드라인층 상에 비트라인들은 소위 "반-미러" 배열에서 2개의 비트라인층들(즉, 단일 워드라인층 및 2개의 메모리 플레인들을 정의하는 2개의 비트라인층들) 간에 공유된다. 어떤 실시예들에서, 주어진 워드라인층 상에 비트라인들은 2개의 비트라인층들 간에 공유되고, 주어진 비트라인층 상에 비트라인들은 소위 "완전-미러" 배열에서, 2개의 워드라인층들 간에 공유된다. 이러한 메모리 어레이 구조들은 앞에 언급된 미국특허 6,879,505에 더욱 기술되어 있다.

지금까지 여러 디코더 회로들의 설명은 대개 단일 어레이 블록을 기술하는데 초점을 맞추었다. 각 디코더는 소스 선택 버스의 맥락에서 기술되었음을 상기한다. 워드라인 디코더 계층은 비교적 곧바른 순방향으로서 간주될 수 있다. 소스 선택 버스 및 비선택된 바이어스 라인은 어드레스 정보에 기초하여 디코드되며, 어느 어레이 블록이 활성화할 것인가에 따라 구동된다. 유사한 행 디코더 회로들은 이미 본원에 다른 곳에서 언급되었다. 비선택된 어레이 블록들에 연관된 비트라인들을 위한 각각의 소스 선택 버스 및/또는 비선택된 바이어스 라인들은 이들이 선택된 워드라인을 선택된 어레이 블록과 공유하지 않는다면 플로팅된 상태 남겨질 수 있다. 이러한 비선택된 어레이 블록들이 선택된 워드라인을 선택된 어레이 블록과 공유한다면, 비선택된 워드라인 바이어스는 바람직하게 공급된다.

유용한 컬럼 디코더 배열들은 앞에서 언급된 미국출원 11/095,907에서, 그리고 앞에서 언급된 미국특허출원 공개번호 2006-0146639 A1에서 발견될 수 있다. 판독/기입 데이터의 효율적 라우팅, 및 선택된 및 비선택된 어레이 블록들 내에 비트라인들의 효율적 바이어싱을 제공하기 위해 계층적 버스 배열이 채용될 수 있다. 유용한 계층적 버스 배열들은 둘 다 본원에 참조로서 포함시키는 것인, Roy E. Scheuerlein, Luca G. Fasoli, 및 Christopher J. Petti("023-0052" 출원)에 의한 "Memory Array Incorporating Two Data Busses for Memory Array Block Selection" 명칭의 미국출원번호 11/461,359, 현재는 미국공개번호 2008-0025085, 및 Roy E. Scheuerlein 및 Luca G. Fasoli("023-0053" 출원)에 의한 "Hierarchical Bit Line Bias Bus for Block Selectable Memory Array" 명칭의 미국출원번호 11/461,362, 현재는 미국공개번호 2008-0025093에 기술되어 있다.

순방향 동작들(판독 및 셋)에서, 예시적인 계층적 버스 배열은 선택된 어레이 블록을 위해 XSELN 버스 상에 적합한 바이어스를 제공하며, 비선택된 어레이 블록들을 위한 XSELN 버스를 플로팅 상태에 둔다. 이것은 선택된 어레이 블록에 이웃한 어레이 블록들에서 원치않는 파워 손실을 감소시키는데 도움을 준다. 선택된 어레이 블록 내 비선택된 비트라인들은 상당히 높은 전압(VUX)(예를 들면, VPP - VT)에 바이어스되고, 공유된 워드라인 아키텍처에서 이들 비선택된 비트라인들은 이웃한 비선택된 어레이 블록(즉, 비선택된 어레이 블록 내에 비트라인들 중 절반은 선택된 어레이 블록과 공유된다)까지 확장한다. 선택된 워드라인을 공유하는 이웃한 어레이 블록 내 비선택된 비트라인들은 바람직하게 비선택된 비트라인 전압(VUB)(예를 들면, VT)에 바이어스된다. 이것은 비선택된 메모리 셀들을 통하는 누설 전류들에 기인하여 파워를 소비한다. 이웃한 비선택된 어레이 블록 내 비트라인들의 다른 절반은 플로팅하여 있고, 따라서 이들은 VUB 전압까지 누설하며 누설 파워는 비선택된 셀들의 절반에 대해선 최소화된다. 선택된 워드라인이 아닌 비선택된 비트라인들을 공유하는 다른 이웃한 블록들에서, 비트라인들은 플로팅된 상태에 남겨지고, 비선택된 워드라인 전압에 플로팅하며, 이에 따라 비선택된 셀들의 파워 손실을 회피한다.

위에 기술된 여러 실시예들에 관련하여, 메모리 셀들의 많은 유형들은 역 바이어스(예를 들면, 위에 기술된 리셋 모드)를 사용하여 프로그램될 수 있다. 이러한 셀들은 금속 산화물(예를 들면, 천이 금속 산화물) 및 다이오드를 가진 수동 소자 셀을 포함한다. 다른 적합한 셀들은 다이오드 매트릭스 내 저항성 물질을 갖는 것들을 포함한다. 예들은 프로그램가능한 금속화 연결, GST 물질과 같은 상변화 저항기, 유기 물질 가변 저항기, 금속착물 산화물, 탄소 폴리머막, 도핑된 칼코게나이드 유리, 및 저항을 변경하기 위해 이동 원자들을 내포하는 쇼트키 장벽 다이오드를 포함한다. 선택된 저항성 물질은 1회-프로그램가능(OTP) 메모리 셀들, 또는 다수회 기입 메모리 셀들을 제공할 수 있다. 또한, 역 바이어스 스트레스에 의해 수정된 도통을 가진 폴리실리콘 다이오드가 채용될 수도 있을 것이다.

역 리셋 동작을 위한 유용한 메모리 셀들은 "High-Density Three-Dimensional Memory Cell" 명칭의 S. Brad Herner, 등의 미국특허 6,952,030; 및 2005년 9월 28일에 출원된 Tanmay Kumar, 등에 의한 "Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance" 명칭의 미국출원번호 11/237,167에 기술되어 있다. 적합한 금속 산화물 메모리 셀은 2006년 3월 31일에 출원된 S. Brad Herner에 의한 "Multilevel Nonvolatile Memory Cell Comprising a Resistivity-Switching Oxide or Nitride and an Antifuse" 명칭의 미국출원번호 11/394,903에 도시되었다. 복수 저항 상태들을 제공할 수 있는 상변화 물질을 사용하는 적합한 메모리 셀은 Roy E. Scheuerlein, 등에 의한 "Non-Volatile Memory Cell Comprising a Dielectric Layer and a Phase Change Material in Series" 명칭의 미국특허출원 공개번호 2005-0158950에 도시되었다. 이들 위에 언급된 개시된 바 각각은 전체를 참조로 본원에 포함시킨다. 천이-금속 산화물(예를 들면, 코발트를 가진 것들을 포함한)을 가진 그외 예시적인 메모리 셀들, 및 스티어링 소자 자신의 폴리실리콘 물질이 전환가능 저항 물질을 포함하는 예시적인 셀들은 밑에 언급된 MA-163-1 출원에 기술되어 있다.

또한, 2005년 5월 9일에 출원된 S. Brad Herner, 등에 의한 "Rewritable Memory Cell Comprising a Diode and a Resistance Switching Material" 명칭의 미국출원번호 11/125,939은 메모리 셀의 저항이 반복적으로 저에서 고 그리고 고에서 저로의 저항 상태들로 전환될 수 있는, 니켈 산화물과 같은 산화물과 직렬로 다이오드를 포함하는 유용한 재기입가능 메모리 셀을 개시한다. 2006년 3월 31일에 출원된 S. Brad Herner, 등에 의한 "Nonvolatile Memory Cell Comprising a Diode and a Resistance Switching Material" 명칭의 미국출원번호 11/395,995은 순방향 바이어스를 사용하여 셋되고 역 바이어스를 사용하여 리셋되는 OTP 다중-레벨 메모리 셀을 개시한다. 이들 위에 언급된 개시된 것들 각각은 전체를 참조로 본원에 포함시킨다.

본원에 기술된 많은 실시예들에서, 데이터 경로에서 각 각각의 버스 라인에 부과된 정밀한 바이어스 조건들은 독립적으로 제어될 수 있다. 셋 및 리셋 드라이버들 각각을 위한 특정한 전압 및 전류 설정들은 데이터 경로의 각 비트마다 조절될 수 있다. 결국, 본원에 기술된 많은 구조들에 사용하기 위해 2 이상의 상태들(즉, "다중-레벨" 메모리 셀들)을 가진 어떤 메모리 셀들이 고려된다. 예시적인 다중-레벨 메모리 셀들은 앞에서 언급된 미국출원번호 11/237,167에, 그리고 밑에 언급된 MA-163-1 출원에 기술되어 있다.

본 발명을 실시하는데 유용할 수 있는 예시적인 수동 소자 메모리 셀들 및 관계된 비휘발성 메모리 구조들은 다음 문헌들에 기술되어 있고, 그 각각은 전체를 참조로 본원에 포함시킨다:

Mark G. Johnson, 등의 "Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication" 명칭의 미국특허 6,034,882 ;

N. Johan Knall, 등의 "Three Dimensional Memory Array and Method of Fabrication" 명칭의 미국특허 6,420,215;

Mark Johnson, 등의 "Vertically-Stacked, Field Programmable, Nonvolatile Memory and Method of Fabrication" 명칭의 미국특허 6,525,953;

Michael Vyvoda, 등의 "Digital Memory Method and System for Storing Multiple-Bit Digital Data" 명칭의 미국특허 6,490,218;

Michael Vyvoda, 등의 "Electrically Isolated Pillars in Active Devices" 명칭의 미국특허 6,952,043; 및

S. Brad Herner, 등에 의한 "Nonvolatile Memory Cell Without a Dielectric Antifus Having HIgh- and Low-Impedance States" 명칭의 미국특허출원 공개번호 US2005-0052915.

본 발명을 실시하는데 유용할 수 있는 메모리 셀 구조들, 회로들, 시스템들, 및 방법들은 다음 출원들에 기술되어 있고, 각각은 각각을 전체를 참조로 본원에 포함시키는 2006년 7월 31일에 출원되었다:

Roy Scheuerlein and Tanmay Kumar에 의한 "Multi-Use Memory Cell and Memory Array" 명칭의 현재는 미국공개번호 2007-0069276인 미국출원번호 11/496,985("10519-141" 출원);

Roy Scheuerlein and Tanmay Kumar에 의한 "Method for Using a Multi-Use Memory Cell and Memory Array" 명칭의 현재는 미국공개번호 2007-0070690인 미국출원번호 11/496,984("10519-150" 출원);

Roy Scheuerlein에 의한 "Mixed-Use Memory Array" 명칭의 현재는 미국공개번호 2008-0023790인 미국출원번호 11/496,874("10519-142" 출원);

Roy Scheuerlein에 의한 "Method for Using a Mixed-Use Memory Array" 명칭의 현재는 미국공개번호 2008-0025118인 미국출원번호 11/496,983("10519-151" 출원);

Roy Scheuerlein and Christopher Petti에 의한 "Mixed-Use Memory Array With Different Data States" 명칭의 현재는 미국공개번호 2008-0025069인 미국출원번호 11/496,870("10519-149" 출원);

Roy Scheuerlein and Christopher Petti에 의한 "Method for Using a Mixed-Use Memory Array With Different Data States" 명칭의 현재는 미국공개번호 2008-0025062인 미국출원번호 11/497,021("10519-152" 출원);

Roy Scheuerlein에 의한 "Controlled Pulse Operatoins in Non- Volatile Memory" 명칭의 현재는 미국공개번호 2008-0025076인 미국출원번호 11/461,393("SAND-01114US0" 출원);

Roy Scheuerlein에 의한 "Systems for Controlled Pulse Operations in Non-Volatile Memory" 명칭의 현재는 미국공개번호 2008-0025077인 미국출원번호 11/461,399("SAND-01114US1" 출원);

Roy Scheuerlein and Christopher J. Pettid에 의한 "High Bandwidth One-Time Field-Programmable Memory" 명칭의 현재는 미국공개번호 2008-0025061인 미국출원번호 11/461,410("SAND-01115US0" 출원);

Roy Scheuerlein and Christopher J. Petti 에 의한 "Systems for High Bandwidth One-Time Field-Programmable Memory" 명칭인, 현재 미국공개번호 2008-0025067 이고, 미국출원번호 11/461,419("SAND-01115US1" 출원);

Roy Scheuerlein and Tanmay Kumar에 의한 "Reverse Bias Trim Operations in Non-Volatile Memory" 명칭의 현재는 미국공개번호 2008-0025068인 미국출원번호 11/461,424("SAND-01117US0" 출원);

Roy Scheuerlein and Tanmay Kumar에 의한 "Systems for Reverse Bias Trim Operations in Non-Volatile Memory" 명칭의 현재는 미국공개번호 2008-0025078인 미국출원번호 11/461,431("SAND-01117US1" 출원);

Tanmay Kumar, S. Brad Herner, Roy E. Scheuerlein, 및 Christopher J. Petti에 의한 "Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance" 명칭의 현재는 미국공개번호 2007-0072360, 인 미국출원번호 11/496,986, ("MA- 163-1" 출원);

Luca G. Fasoli, Christopher J. Petti, 및 Roy E. Scheuerlein에 의한 "Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders" 명칭의 현재는 미국공개번호 2008-0025066인 미국출원번호 11/461,339("023-0048" 출원);

Luca G. Fasoli, Christopher J. Petti, 및 Roy E. Scheuerlein에 의한 "Method for Using a Passive Element Memeory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders" 명칭의 현재는 미국공개번호 2008-0025132인 미국출원번호 11/461,364("023-0054" 출원);

Roy E. Scheuerlein, Tyler Thorp, 및 Luca G. Fasoli에 의한 "Apparatus for Reading a Multi-Level Passive Element Memory Cell Array" 명칭의 현재는 미국공개번호 2008-0025088인 미국출원번호 11/461,343("023-0049" 출원);

Roy E. Scheuerlein, Tyler Thorp, 및 Luca G. Fasoli에 의한 "Method for Reading a Multi-Level Passive Element Memory Cell Array" 명칭의 현재는 미국공개번호 2008-0025089인 미국출원번호 11/461,367("023-0055" 출원);

Roy E. Scheuerlein and Luca G. Fasoli에 의한 "Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array" 명칭의 현재는 미국공개번호 2008-0025131인 미국출원번호 11/461,352("023-0051" 출원);

Roy E. Scheuerlein and Luca G. Fasoli에 의한 "Method for Using Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array" 명칭의 현재는 미국공개번호 2008-0025133인 미국출원번호 11/461,369("023-0056" 출원);

Roy E. Scheuerlein, Luca G. Fasoli, 및 Christopher J. Petti에 의한 "Memory Array Incorporating Two Data Busses for Memory Array Block Selection" 명칭의 현재는 미국공개번호 2008-0025085인 미국출원번호 11/461,359("023-0052" 출원);

Roy E. Scheuerlein, Luca G. Fasoli, 및 Christopher J. Petti에 의한 "Method for Using Two Data Busses for Memory Array Block Selection" 명칭의 현재는 미국공개번호 2008-0025134인 미국출원번호 11/461,372("023-0057" 출원);

Roy E. Scheuerlein 및 Luca G. Fasoli에 의한 "Hierarchical Bit Line Bias Bus for Block Selectable Memory Array" 명칭의 현재는 미국공개번호 2008-0025093,인 미국출원번호 11/461,362("023-0053" 출원); 및

Roy E. Scheuerlein 및 Luca G. Fasoli에 의한 "Method for Using a Hierarchical Bit Line Bias Bus for Block Selectable Memory Array" 명칭의 현재는 미국공개번호 2008-0025094인 미국출원번호 11/461,376("023-0058" 출원).

알게 되는 바와 같이, 본원에서 제시된 구체적인 예시적인 실시예들은 특정 전압들, 디코드된 출력들의 수, 디코더 헤드들의 수, 버스 라인들의 수, 데이터 버스들의 수, 메모리 베이 내에 어레이 블록들의 수, 및 메모리 스트립들의 수와 같은, 구체적인 수치예들의 맥락에서 기술되었다. 이 개시의 교시된 바들을 사용하여 이외 다른 설계 목적들에 일관된 다른 변형들이 구현될 수도 있다. 명확성을 위해서, 본원에 기술된 구현들의 보통의 특징들 모두가 도시되고 기술된 것은 아니다.

본원에서 사용되는 바와 같이, "선택된 비트라인들을 제 1 버스에 결합하는 것"은 각각의 이러한 선택된 비트라인을 제 1 버스의 대응하는 버스 라인에 각각 결합하는 것을 의미한다. 본원에서 사용되는 바와 같이, 비트라인들(예를 들면, 워드라인 세그먼트들을 포함하여) 및 비트라인들은 일반적으로 직교하는 어레이 라인들을 나타내며, 일반적으로 적어도 판독 동작 동안에 비트라인들은 구동되고 비트라인들은 감지된다고 하는 이 기술에서의 일반적인 가정에 따른다. 또한, 본원에서 사용되는 바와 같이, "전역 라인"(예를 들면, 전역 선택 라인)은 하나 이상의 메모리 블록에 걸친 어레이 라인이지만, 이러한 전역 라인이 전체 메모리 어레이를 가로질러 횡단하거나 실질적으로 전체 집적회로를 가로질러 횡단함을 암시한다는 어떠한 특별한 추론도 끌어내지 않아야 한다.

본원에서 사용되는 바와 같이, "데이터 버스" 또는 데이터 버스 "세그먼트"는 데이터-의존성 정보를 적어도 때때로 전달하지만 항시 그렇게 해야할 필요는 없다. 예를 들면, 이러한 데이터 버스는 어떤 동작 모드들 동안 이러한 데이터 버스의 각 버스 라인 상에 동일한 바이어스 정보를 전달할 수 있다. "데이터 회로"는 적합할 때 판독/기입 회로, 셋 회로, 리셋 회로, 판독 회로, 또는 프로그램 회로의 하나 이상, 또는 임의의 조합을 포함할 수 있다.

본원에서 사용되는 바와 같이, 어레이 블록 내에 선택된 비트라인들과 같은 "선택된" 라인들은 복수-헤드 디코더 회로에 의해 동시에 선택되는 이러한 비트라인들에 대응하며, 각각은 대응하는 버스 라인에 결합된다. 또한, 이러한 비트라인들은 실제로 주어진 판독, 프로그램, 셋, 리셋, 또는 소거 동작을 수행하기 위해 데이터 또는 I/O 회로들에 의해 선택될 수도 있고 혹은 선택되지 않을 수도 있다. 예를 들면, 16-헤드 컬럼 디코더가 주어진 버스(예를 들면, SELB 버스)에 16 비트라인들을 동시에 "선택" 및 결합한다면, 비트라인들, 한 비트라인, 하나 이상의 비트라인, 또는 이 한 그룹의 16 비트라인들의 모든 비트라인들의 어느 것도 실제로 주어진 동작 모드에 적합한 선택된(즉, 활성) 바이어스 조건을 받지 않을 수 있고, 반면 나머지 비트라인들은 비선택된(즉, 비활성) 바이어스 조건을 받을 수 있는 것이 고려된다. 이러한 버스는 "데이터-의존성" 버스인 것으로서 기술될 수도 있다. 다른 실시예들에서, 이를테면 2개의 동시에 선택된 메모리 셀들이 서로 다른 데이터 상태들에 프로그램될 때, 주어진 버스 상에 전달되는 하나 이상의 이러한 "선택된" 바이어스 조건이 있을 수도 있다.

본원에서 사용되는 바와 같이, 수동 소자 메모리 어레이는 복수의 2-단자 메모리 셀들을 포함하고, 각각은 연관된 X-라인(예를 들면, 워드라인)과 연관된 Y-라인(예를 들면, 비트라인) 간에 연결된다. 이러한 메모리 어레이는 2차원(평면) 어레이일 수도 있고, 혹은 메모리 셀들의 하나 이상의 플레인을 갖는 3차원 어레이일 수도 있다. 각 이러한 메모리 셀은 역 방향(즉, 캐소드에서 애노드로)으로의 전류가 순 방향으로의 전류 미만인 비선형 도전율을 갖는다. 수동 소자 메모리 어레이는 1회 프로그램가능(즉, 1회 기입) 메모리 어레이 또는 판독/기입(즉, 다수회 기입) 메모리 어레이일 수 있다. 이러한 수동 소자 메모리 셀들은 일반적으로 전류를 한 방향으로 지향시키는 전류 스티어링 소자, 및 이의 상태(예를 들면, 휴즈, 안티퓨즈, 캐패시터, 저항성 소자, 등)을 변경할 수 있는 또 다른 성분을 갖는 것으로서 간주될 수 있다. 메모리 소자의 프로그램 상태는 메모리 소자가 선택되었을 때 전류 흐름 또는 전압 강하를 감지함으로써 판독될 수 있다.

여러 도면들에서 여러 어레이 라인들의 방향성은 단지 어레이내 두 그룹들의 교차하는 라인들을 용이하게 설명하는데에 편리하다. 본원에서 사용되는 바와 같이, 집적회로 메모리 어레이는 함께 또는 아주 근접하여 패키지되는 하나 이상의 집적회로 장치가 아니라 모노리식 집적회로 구조이다.

본원에서 사용되는 바와 같이, "어레이 블록" 또는 "메모리 어레이 블록"은 일반적으로 디코더들, 판독/기입 회로들, 버스들, 또는 그외 다른 구조들에 의해 중단되지 않은 이웃한 메모리 셀들의 인접한 어레이이다. 디코더 회로의 "극성"은 임의의 동작 전압 이동(예를 들면, +6에서 선택된 출력과 그라운드에서 비선택된 출력들을 갖는 한 디코더는 그라운드에서 선택된 출력과 -6V에서 비선택된 출력들을 갖는 또 다른 디코더와 동일한 극성을 갖는다)에 관계없이, 하이 활성 또는 로우 활성인 선택된 디코더 출력을 지칭한다. 본원에서 사용되는 바와 같이, 회로가 "제 1 전압에서 파워가 공급된다"라는 것은 그라운드 기준 전위에 관계없이, 제 1 전압 차이가 이러한 회로에 인가됨을 의미한다. 회로의 "동작 전압"은 상위 서플라이 전압(VHI)과 하위 서플라이 전압(VLO)(예를 들면, "동작 전압" = VHI - VLO)의 하나 이상의 극성에 관계없이, 이들 간에 전압 차이이다. 예를 들면, VHI = +4V 및 VLO = GND를 갖는 회로는 VHI = GND 및 VLO = -4V을 갖는 회로가 갖는 바와 같이, 4 볼트 동작 전압을 갖는다.

본원에서 어떤 설명들에서 사용되는 바와 같이, "선택된" 버스 라인 또는 비트라인 전압 또는 다른 바이어스 조건은 주어진 동작 모드에서 "기입"하기 위한 선택된 어드레스 및 적합한 데이터 상태 둘 다에 관하여 그와 같이 기술된다. 예를 들면, 프로그램될 데이터 상태에 따라, 선택된 비트라인에 결합되는 선택된 소스 선택 버스는 선택된 비트라인에 연관된 선택된 메모리 셀의 상태를 변경하기 위해 기입 전압을 전달할 수도 있고, 혹은 반대로, 선택된 비트라인에 연관된 선택된 메모리셀의 상태를 변경되지 않은 채로 두기 위해 비활성 전압을 전달할 수도 있다. 즉, 비트라인은 기입하기 위해 선택될(즉, "어드레스될") 수도 있지만, 데이터 상태는 "선택된" 버스 라인에의 실제 프로그램 전압을 금지할 수도 있다.

본원에서 사용되는 바와 같이, "제 1 동작 모드" 및 "제 2 동작 모드" 각각은 대기, 판독, 기입, 소거, 블록 소거, 프로그램, 셋, 리셋, 및 블록 리셋을 포함해서, 기술된 동작 모드들의 어느 것을 지칭할 수 있다. "기입 동작 모드"는 셋, 리셋, 블록 리셋, 소거, 블록 소거, 또는 프로그램으로서 기술되는 간에, 하나 이상의 메모리 셀들의 상태를 변경하게 작용하는 임의의 동작 모드를 지칭할 수 있다.

본원에서 블록도들은 블록들을 연결하는 단일 노드의 용어를 사용하여 기술될 수도 있다. 그럼에도불구하고, 맥락에 의해 요구될 때, 이러한 "노드"는 실제로는 차이 신호를 전달하기 위한 한 쌍의 노드들을 나타내거나, 몇몇의 관계된 신호들을 전달하거나 디지털 워드 또는 이외 다른 복수-비트 신호를 형성하는 복수의 신호들을 전달하기 위한 복수의 개별적 와이어들(예를 들면, 버스)을 나타낼 수도 있음을 알 것이다.

회로들 및 물리적 구조들이 일반적으로 상정되지만, 최근의 반도체 설계 및 제조에서, 물리적 구조들 및 회로들은 결과적인 제조된 반도체 집적회로들에서 뿐만 아니라, 후속되는 설계, 테스트 또는 제조 단계들에서 사용하기에 적합한 컴퓨터 판독가능한 서술적 형태로 실현될 수 있음이 인식된다. 따라서, 대응하는 회로들 및/또는 구조들의 제조, 테스트, 또는 설계 상세화를 허용하기 위해 매체들에 실시되든, 아니면 적합한 리더 기능들과 결합되어 실시되든 간에, 통상의 회로들 또는 구조들에 관계된 청구항들은 이들의 특별한 언어에 일관하여, 이들의 컴퓨터 판독가능 엔코딩들 및 표현들로 읽혀질 수 있다. 발명은 모두가 본원에 기술된 바와 같고 첨부된 청구항들에 정의된 바와 같은, 회로들, 이러한 회로들을 포함한 패키지된 모듈들, 이러한 회로들 및/또는 모듈들 및/또는 다른 메모리 장치들을 이용하는 시스템들, 동작의 관계된 방법들, 이러한 회로들을 제작하기 위한 관계된 방법들, 및 이러한 회로들 및 방법들의 컴퓨터-판독가능 저장 매체 엔코딩들을 포함하는 것으로 생각된다. 본원에서 사용되는 바와 같이, 컴퓨터-판독가능 저장 매체는 적어도 디스크, 테이프, 또는 이외 다른 자기, 광학, 반도체(예를 들면, 플래시 메모리 카드들, ROM), 또는 전자 저장 매체를 포함한다. 회로의 엔코딩은 회로 개요 정보, 물리 레이아웃 정보, 행동 시뮬레이션 정보를 포함할 수 있고, 및/또는 회로가 표현 또는 통신될 수 있는 그외 임의의 다른 엔코딩을 포함할 수도 있다.

전술한 상세한 설명은 본 발명의 많은 가능한 구현들의 몇가지만을 기술하였다. 이러한 이유로, 이 상세한 설명은 예시로 의도된 것이며 한정으로 의도된 것은 아니다. 본원에 개시된 실시예들의 변형들 및 수정들은 본원에 개시된 설명에 기초하여 행해질 수 있다. 이 발명의 범위를 정의하게 의도된 것은 모든 등가물들을 포함해서 다음의 청구항들뿐이다.

Claims (19)

1. 메모리 어레이를 디코딩하는 방법에 있어서,
   모든 디코드된 출력들이 안정하고 선택된 및 비선택된 디코드된 출력들 간에 제 1 전압 차이가 확립될 때까지 제 1 디코더 회로에 제 1 크기의 동작전압을 제공하는 단계로서, 각 디코드된 출력은 각각의 복수의 어레이 라인 드라이버 회로들에 결합되는, 단계;
   소스 선택 버스의 각 버스 라인 상에 제 1 비활성 전압 레벨을 제공하는 단계로서, 상기 소스 선택 버스는 상기 각각의 복수의 어레이 라인 드라이버 회로들 각각에 결합되며, 상기 소스 선택 버스의 각각의 버스 라인을 제 1 유형의 각각의 어레이 라인에 결합하기 위한 주어진 복수의 어레이 라인 드라이버 회로들의 각 각각의 어레이 라인 드라이버 회로는 상기 주어진 복수의 어레이 라인 드라이버 회로들에 결합된 상기 제 1 디코더 회로의 디코드된 출력에 응하는 것인, 단계;
   상기 제 1 디코더 회로의 상기 동작 전압을 상기 제 1 크기보다 큰 제 2 크기까지 증가시키고, 그럼으로써 선택된 및 비선택된 디코드된 출력들 간에 상기 차이 전압을 상기 제 1 차이 전압보다 큰 제 2 차이 전압까지 증가시키는 단계;
   상기 소스 선택 버스의 제 1 버스 라인을 제 1 활성 전압 레벨까지, 이어서 상기 제 1 비활성 전압 레벨까지 다시 펄스를 가하고, 그럼으로써 상기 제 1 디코더 회로의 상기 선택된 디코드된 출력에 대응하는 상기 제 1 유형의 제 1 어레이 라인에 펄스를 가하는 단계;
   임의의 디코드된 출력들이 상태들을 변경하는 것을 허용하기 전에 상기 제 1 디코더의 상기 동작 전압을 상기 제 1 크기까지 감소시키는 단계를 포함하는, 방법.
2. 제 1 항에 있어서, 상기 감소 단계 전에, 상기 소스 선택 버스의 제 2 버스 라인을 상기 제 1 활성 전압 레벨까지 펄스를 가하고, 그럼으로써 상기 제 1 디코더 회로의 상기 선택된 디코드된 출력에 대응하는 상기 제 1 유형의 제 2 어레이 라인에 펄스를 가하는 단계를 더 포함하는, 방법.
3. 제 1 항에 있어서, 제 1 버스 라인에 펄스를 가함과 동시에, 상기 소스 선택 버스의 제 2 버스 라인을 상기 제 1 활성 전압 레벨까지 펄스를 가하고, 그럼으로써 상기 제 1 디코더 회로의 상기 선택된 디코드된 출력에 대응하는 상기 제 1 유형의 제 2 어레이 라인에 펄스를 가하는 단계를 더 포함하는, 방법.
4. 제 1 항에 있어서, 상기 선택된 디코드된 출력은 상기 제 1 디코더 회로가 상기 제 2 크기의 동작 전압을 가질 때, 상기 제 1 유형의 상기 연관된 어레이 라인을 상기 소스 선택 버스의 상기 연관된 버스 라인 상에 전달되는 상기 제 1 활성 전압 레벨까지 완전히 구동하기 위해, 연관된 어레이 라인 드라이버 회로에 게이트 오버드라이브를 제공하는 것인, 방법.
5. 제 1 항에 있어서, 상기 증가 단계 전에 상기 제 1 유형의 모든 어레이 라인들을 상기 제 1 비활성 전압 레벨에 바이어스하는 단계; 및
   각 어레이 라인으로부터 각 어레이 라인 드라이버 회로 내에 우세한 누설 전류를 상기 제 1 비활성 전압 레벨에 제공하고, 그럼으로써 연관된 어레이 라인 드라이버 회로 내에 어떠한 트랜지스터도 도통되지 않았을 때 상기 제 1 유형의 어떤 비선택된 어레이 라인들을 상기 제 1 비활성 전압 레벨에 또는 그 근처에서 유지하는 단계를 더 포함하는, 방법.
6. 제 1 항에 있어서, 상기 먼저 언급된 제공 단계 전에:
   제 1 값을 갖는 상위 서플라이 전압 및 제 2 값을 갖는 하위 서플라이 전압을 상기 제 1 디코더 회로에 제공하고, 상기 제 1 디코더 회로의 모든 디코드된 출력들을 선택해제하고, 상기 소스 선택 버스의 모든 버스 라인들을 상기 제 1 비활성 전압 레벨에 바이어스하여, 상기 제 1 유형의 모든 어레이 라인들을 상기 제 1 비활성 전압 레벨에 구동하는 단계; 이어서
   상기 상위 서플라이 전압을 상기 제 1 값에서 제 3 값으로 천이하는 단계; 및
   상기 제 1 디코더 회로의 상기 극성을 유지하면서, 상기 하위 서플라이 전압을 상기 제 2 값에서 제 4 값으로 천이하는 단계로서, 상기 제 3 및 제 4 값들은 상기 제 1 크기의 상기 동작 전압을 상기 제 1 디코더 회로에 제공하는 것인, 단계를 더 포함하는, 방법.
7. 제 1 항에 있어서, 상기 감소 단계 후에:
   상기 제 1 디코더 회로의 모든 디코드된 출력들을 선택해제하고 상기 소스 선택 버스의 모든 버스 라인들을 제 2 비활성 전압 레벨에 바이어스하고, 그럼으로써 상기 제 1 유형의 모든 어레이 라인들을 상기 제 2 비활성 전압 레벨에 구동하는 단계;
   상기 제 1 디코더 회로의 상기 극성을 유지하면서, 상기 제 1 디코더 회로에 결합된 상위 서플라이 전압을 제 1 값에서 제 3 값으로 천이하고, 상기 제 1 디코더 회로에 결합된 하위 서플라이 전압을 제 2 값에서 제 4 값으로 천이하는 단계로서, 상기 제 1 및 제 2 값들은 상기 제 1 크기의 상기 동작 전압을 상기 제 1 디코더 회로에 제공하며; 상기 제 3 및 제 4 값들은 제 3 크기의 동작 전압을 상기 제 1 디코더 회로에 제공하는 것인, 단계;
   상기 제 1 디코더 회로의 모든 디코드된 출력들이 안정되고 선택 및 비선택된 디코드된 출력들 간에 제 3 전압 차이가 확립될 때까지 상기 제 3 크기 의 상기 동작 전압을 유지하는 단계;
   상기 제 1 디코더 회로의 상기 동작 전압을 상기 제 3 크기보다 큰 제 4 크기까지 증가시키고, 그럼으로써 선택 및 비선택된 디코드된 출력들 간에 상기 차이 전압을 상기 제 3 차이 전압보다 큰 제 4 차이 전압까지 증가시키는 단계;
   상기 소스 선택 버스의 제 1 버스 라인을 제 2 활성 전압 레벨에 펄스를 가하여, 상기 제 1 디코더 회로의 상기 선택된 출력에 대응하는 상기 제 1 유형의 제 1 어레이 라인에 펄스를 가하는 단계;
   임의의 디코드된 출력들이 상태들을 변경할 수 있게 되기 전에 상기 제 1 디코더의 상기 동작 전압을 상기 제 3 크기까지 감소시키는 단계를 더 포함하는, 방법.
8. 제 7 항에 있어서, 상기 제 1 활성 전압 레벨은 상기 제 1 비활성 전압 레벨보다 전압이 낮으며;
   상기 제 2 활성 전압 레벨은 상기 제 2 비활성 전압 레벨보다 전압이 높은 것인, 방법.
9. 제 7 항에 있어서, 상기 제 1 및 제 2 활성 전압 레벨들 중 하나는 포지티브 전압이고, 상기 제 1 및 제 2 활성 전압 레벨들 중 다른 하나는 네가티브 전압인, 방법.
10. 제 7 항에 있어서, 상기 제 1 디코더 회로에 결합된 상기 상위 및 하위 서플라이 전압들을 천이하는 단계는 상기 제 1 디코더 회로를 "그라운드-업" 동작 전압에서 "그라운드-다운" 동작 전압까지 전압을 이동시키는 단계를 포함하고, 상기 제 1 값은 포지티브 전압을 포함하고, 상기 제 2 값 및 제 3 값은 그라운드 전압을 포함하고, 상기 제 4 값은 네가티브 전압을 포함하는, 방법.
11. 제 7 항에 있어서, 상기 동작 전압의 상기 제 2 크기는 상기 동작 전압의 상기 제 4 크기와 동일한 것인, 방법.
12. 집적회로 장치에 있어서,
    각 메모리 셀이 제 1 유형의 연관된 어레이 라인과 제 2 유형의 연관된 어레이 라인 사이에 결합된, 메모리 셀들의 메모리 어레이;
    각각의 복수-헤드 제 1-유형 어레이 라인 드라이버 회로에 각각이 결합된 제 1 복수의 디코드된 출력 노드들을 발생하게 구성된 제 1 디코더 회로를 포함하는 제 1 어레이 라인 선택 회로로서, 각 복수-헤드 제 1-유형 어레이 라인 드라이버 회로는 각각이 상기 제 1 유형의 각각의 어레이 라인에 결합된 것인 각각의 복수의 제 1 어레이 라인 드라이버 회로들을 포함하는 것인, 상기 제 1 어레이 라인 선택 회로;
    각각의 복수-헤드 제 2-유형 어레이 라인 드라이버 회로에 각각이 결합된 제 2 복수의 디코드된 출력 노드들을 발생하게 구성된 제 2 디코더 회로를 포함하는 제 2 어레이 라인 선택 회로로서, 각 복수-헤드 제 2-유형 어레이 라인 드라이버 회로는 각각이 상기 제 2 유형의 각각의 어레이 라인에 결합된 것인 각각의 복수의 제 2 어레이 라인 드라이버 회로들을 포함하는 것인, 상기 제 2 어레이 라인 선택 회로를 포함하고;
    상기 제 1 디코더 회로는 제 1 동작 모드 및 제 2 동작 모드 둘 다에서 동일 극성 및 동작 전압을 유지하며;
    상기 제 2 디코더 회로는 제 1 동작 모드 및 제 2 동작 모드 둘 다에서 동일 극성을 유지하며;
    상기 복수-헤드 제 1-유형 어레이 라인 드라이버 회로들은 상기 제 1 동작 모드에서보다 상기 제 2 동작 모드에서 역 극성을 가지며;
    상기 복수-헤드 제 2-유형 어레이 라인 드라이버 회로들은 상기 제 1 동작 모드에서보다 상기 제 2 동작 모드에서 역 극성을 가지며;
    상기 제 1 및 제 2 어레이 라인 선택 회로들은 상기 제 2 동작 모드에서 가해진 것보다 상기 제 1 동작 모드에서 반대 극성의 바이어스 전압을 선택된 메모리 셀에 가하는, 집적회로 장치.
13. 제 12 항에 있어서, 상기 제 1 동작 모드 및 제 2 동작 모드 둘 다에서, 상기 제 1 디코더 회로를 위한 하위 서플라이 전압은 상기 제 1 유형의 상기 어레이 라인들을 위한 상기 활성 전압 레벨 및 비활성 전압 레벨 중 더 낮은 것과 동일한 값을 갖는, 집적회로 장치.
14. 제 12 항에 있어서, 상기 복수-헤드 제 2-유형 어레이 라인 드라이버 회로들은 상기 제 1 동작 모드 및 제 2 동작 모드 둘 다에서, 상기 복수-헤드 제 1-유형 어레이 라인 드라이버 회로들의 극성과 반대되는 극성을 갖는, 집적회로 장치.
15. 제 14 항에 있어서, 상기 메모리 셀들은 상기 제 1 동작 모드 및 상기 제 2 동작 모드 중 적어도 하나에서 프로그램가능한 것인, 집적회로 장치.
16. 제 14 항에 있어서,
    상기 제 1 동작 모드에서, 상기 제 1 또는 제 2 유형 중 하나의 선택된 어레이 라인은 그라운드에 구동되고, 상기 제 1 또는 제 2 유형 중 다른 하나의 선택된 어레이 라인은 포지티브 전압에 구동되고,
    상기 제 2 동작 모드에서, 상기 제 1 또는 제 2 유형 중 하나의 선택된 어레이 라인은 포지티브 전압에 구동되고, 상기 제 1 또는 제 2 유형 중 다른 하나의 선택된 어레이 라인은 네가티브 전압에 구동되고, 상기 제 1 및 제 2 유형들 둘 다의 비선택된 어레이 라인들은 그라운드에 머물러 있는 것인, 집적회로 장치.
17. 제 16 항에 있어서, 상기 제 2 동작 모드에서: 상기 제 2 디코더 회로는 네가티브 하위 파워 서플라이 전압으로 동작하고;
    상기 제 2 소스 선택 버스의 하나 이상의 선택된 버스 라인들은 네가티브 전압에 구동되고, 상기 제 2 소스 선택 버스의 비선택된 버스 라인들은 그라운드에 구동되며;
    상기 제 2 유형의 하나 이상의 선택된 어레이 라인들은 네가티브 전압에 구동되며;
    상기 제 1 디코더는 포지티브 상위 파워 서플라이 전압으로 동작하며;
    상기 제 1 소스 선택 버스의 하나 이상의 선택된 버스 라인들은 포지티브 전압에 구동되고, 상기 제 1 소스 선택 버스의 비선택된 버스 라인들은 그라운드에 구동되며;
    상기 제 1 유형의 하나 이상의 선택된 어레이 라인들은 포지티브 전압에 구동되는, 집적회로 장치.
18. 제 14 항에 있어서, 상기 제 1 및 제 2 디코더 회로들은 상기 제 1 및 제 2 동작 모드들 둘 다에서 서로 반대되는 출력 극성을 가지며;
    상기 제 1 소스 선택 버스는 상기 제 1 및 제 2 동작 모드들 둘 다에서 상기 제 2 소스 선택 버스보다는 반대되는 극성을 가지며;
    상기 제 1 및 제 2 소스 선택 버스들 각각은 상기 제 1 동작 모드에 관해서 상기 제 2 동작 모드에서 자신의 극성을 반전시키는, 집적회로 장치.
19. 제 18 항에 있어서, 상기 메모리 셀들은 상기 제 1 동작 모드 및 상기 제 2 동작 모드 중 적어도 하나에서 프로그램가능한 것인, 집적회로 장치.
    

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