CN103886114B - 只读存储器版图生成方法 - Google Patents
只读存储器版图生成方法 Download PDFInfo
- Publication number
- CN103886114B CN103886114B CN201210555255.5A CN201210555255A CN103886114B CN 103886114 B CN103886114 B CN 103886114B CN 201210555255 A CN201210555255 A CN 201210555255A CN 103886114 B CN103886114 B CN 103886114B
- Authority
- CN
- China
- Prior art keywords
- decoding
- domain
- read
- address
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Read Only Memory (AREA)
Abstract
本发明公开了一种只读存储器版图生成方法,在只读存储器版图上预留列译码金属线可编程通孔布局,并加入冗余列译码金属线,通过位置可编程通孔的布局排列,随机化排布列地址,相应改变只读存储器中编码的版图的物理位置,使得每个通孔掩膜板只读存储器的存储单元阵列中的通孔排列的物理顺序不再有规律可循的,增大了通过只读存储器版图反向破解存储内容的难度,提高了只读存储器的安全性。
Description
技术领域
本发明涉及半导体集成电路电路设计技术,特别涉及一种只读存储器版图生成方法。
背景技术
通孔掩模版只读存储器单元如图1所示,通孔掩模版只读存储器单元101为一个NMOS,其中NMOS的栅极接WL(字线)信号,控制NMOS的开启与关闭;NMOS的源极与衬底接地,漏极通过通孔开关100与BL(位线)信号连接。只读存储器单元的通孔存在,则为编码”0”;只读存储器单元没有通孔,则为编码”1”;反之亦可。
只读存储器单比特输出电路常用布局架构如图2所示,列地址译码电路与行地址译码电路共同控制,将选定的WL信号与BL信号交叉点存储单元的电信号传送至灵敏放大器电路,采样分析后输出至数据输出端口Dout。
常见的列地址译码是固定的,假设列译码结果按从左至右排列,则下表1中的电气存储编码转换为通孔排列版图如图3所示。
表1
地址 | 电气存储编码 | 物理存储编码 | 地址 | 电气存储编码 | 物理存储编码 |
0 | 0 | 0 | (top-2)*mux | 0 | 0 |
1 | 1 | 1 | (top-2)*mux+1 | 0 | 0 |
… | … | ||||
mux-2 | 0 | 0 | (top-1)*mux-2 | 1 | 1 |
mux-1 | 1 | 1 | (top-1)*mux-1 | 1 | 1 |
mux | 1 | 1 | (top-1)*mux | 1 | 1 |
mux+1 | 0 | 0 | (top-1)*mux+1 | 1 | 1 |
… | … | ||||
mux*2-2 | 1 | 1 | top*mux-2 | 0 | 0 |
mux*2-1 | 0 | 0 | top*mux-1 | 0 | 0 |
现有的只读存储器版图生成方法,通孔编程的只读存储器只是在存储器单元阵列内部进行通孔排布,不同客户不同码点在同一种只读存储器中的存储顺序是相同的,该方法所生成的只读存储器版图,第三方进行反向物理破解得到存储信息的难度较低,安全性差。
发明内容
本发明要解决的技术问题是提供一种只读存储器版图生成方法,所生成的只读存储器版图的存储信息的破解难度大,提高了只读存储器的安全性。
为解决上述技术问题,本发明提供的只读存储器版图生成方法,包括以下步骤:
一.在列地址译码版图中,设置列译码金属线、位线选择管控制信号金属线,得到译码布线后列地址译码版图;
列译码金属线与位线选择管控制信号金属线交叉;
二.在译码布线后列地址译码版图中,每一个列译码金属线与多个位线选择管控制信号金属线的多个交叉点中随机选择一个交叉点放置列译码通孔,得到通孔后列地址译码版图;
三.根据客户提供的码点文件,确定每个电气地址存储单元的编码信息;电气地址与列译码金属线一一对应;
根据步骤二中的列译码通孔的随机放置位置信息,确定每一电气地址同物理地址的对应关系;物理地址与位线选择管控制信号金属线一一对应;
根据每个电气地址存储单元的编码信息,及每一电气地址同物理地址的对应关系,在无通孔的只读存储单元阵列版图中的相应物理地址存储单元放置存储单元通孔,得到通孔后存储单元阵列版图;
四.将通孔后列地址译码版图、通孔后存储单元阵列版图,同只读存储器其他部分的版图合并,产生完整只读存储器版图。
较佳的,步骤一中,在列地址译码版图中,设置列译码金属线、冗余列译码金属线、位线选择管控制信号金属线,得到译码布线后列地址译码版图;
列译码金属线、冗余列译码金属线与位线选择管控制信号金属线交叉;
列译码金属线同冗余列译码金属线平行并且规格相同;
步骤二中,在译码布线后列地址译码版图中,每一个列译码金属线与多个位线选择管控制信号金属线的多个交叉点中随机选择一个交叉点放置列译码通孔,每一个冗余列译码金属线与多个位线选择管控制信号金属线的多个交叉点中随机选择一个交叉点放置冗余列译码通孔,得到通孔后列地址译码版图。
较佳的,冗余列译码金属线的数目少于或等于列译码金属线的数目。
较佳的,完整只读存储器版图为GDSII数据文件。
本发明的只读存储器版图生成方法,在只读存储器版图上预留列译码金属线可编程通孔布局,并加入冗余列译码金属线,通过位置可编程通孔的布局排列,随机化排布列地址,相应改变只读存储器中编码的版图的物理位置,使得每个通孔掩膜板只读存储器的存储单元阵列中的通孔排列的物理顺序不再有规律可循的,增大了通过只读存储器版图反向破解存储内容的难度,提高了只读存储器的安全性。
附图说明
为了更清楚地说明本发明的技术方案,下面对本发明所需要使用的附图作简单的介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是通孔掩模版只读存储器单元电路示意图;
图2是只读存储器单比特输出电路常用布局架构示意图;
图3是常见的只读存储器单比特存储单元阵列通孔布局版图结构;
图4是本发明的只读存储器版图生成方法示意图;
图5是本发明的只读存储器版图生成方法得到的只读存储器的单比特输出电路结构;
图6是本发明的只读存储器版图生成方法得到的只读存储器的单比特存储单元阵列通孔布局版图结构。
具体实施方式
下面将结合附图,对本发明中的技术方案进行清楚、完整的描述,显然,所描述的实施例是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例,都属于本发明保护的范围。
实施例一
只读存储器版图生成方法,如图4所示,包括以下步骤:
一.在列地址译码版图中,设置列译码金属线501、位线选择管控制信号金属线505,得到译码布线后列地址译码版图,如图5、图6所示
列译码金属线501与位线选择管控制信号金属线505交叉;
二.在译码布线后列地址译码版图中,每一个列译码金属线501与多个位线选择管控制信号金属线505的多个交叉点中随机选择一个交叉点放置列译码通孔502,得到通孔后列地址译码版图;
在列译码金属线501与位线选择管控制信号金属线505交叉点放置列译码通孔502,用于进行列地址变换,列译码通孔502的布局,决定各存储单元电气地址与物理地址的对应关系;根据列译码金属线501数目不同,列译码通孔502的布局排列方式的种类数为列译码金属线501数目的阶乘;
三.根据客户提供的码点文件,确定每个电气地址存储单元的编码信息(1或0),电气地址与列译码金属线一一对应;
根据步骤二中的列译码通孔502的随机放置位置信息,确定每一电气地址同物理地址的对应关系;物理地址与位线选择管控制信号金属线505一一对应;
根据每个电气地址存储单元的编码信息,及每一电气地址同物理地址的对应关系,在无通孔的只读存储单元阵列版图中的相应物理地址存储单元放置存储单元通孔,得到通孔后存储单元阵列版图;
四.将通孔后列地址译码版图、通孔后存储单元阵列版图,同只读存储器其他部分的版图合并,产生完整只读存储器版图。
较佳的,完整只读存储器版图为GDSII(一种版图文件格式)数据文件。
实施例二
基于实施例一,步骤一中,在列地址译码版图中,设置列译码金属线501、冗余列译码金属线503、位线选择管控制信号金属线505,得到译码布线后列地址译码版图;
列译码金属线501、冗余列译码金属线503与位线选择管控制信号金属线505交叉;
列译码金属线501同冗余列译码金属线503平行并且规格相同;
步骤二中,在译码布线后列地址译码版图中,每一个列译码金属线501与多个位线选择管控制信号金属线505的多个交叉点中随机选择一个交叉点放置列译码通孔502,每一个冗余列译码金属线503与多个位线选择管控制信号金属线505的多个交叉点中随机选择一个交叉点放置冗余列译码通孔504,得到通孔后列地址译码版图。
冗余列译码通孔504的布局,用于掩藏真实列译码通孔502的布局信息;根据冗余列译码金属线503数目不同,冗余列译码通孔504的布局排列方式的种类数为冗余列译码金属线503数目的阶乘;
较佳的,冗余列译码金属线的数目少于或等于列译码金属线的数目。
本发明的只读存储器版图生成方法,在只读存储器版图上预留列译码金属线可编程通孔布局,并加入冗余列译码金属线,通过位置可编程通孔的布局排列,随机化排布列地址,相应改变只读存储器中编码的版图的物理位置,使得每个通孔掩膜板只读存储器的存储单元阵列中的通孔排列的物理顺序不再有规律可循的,增大了通过只读存储器版图反向破解存储内容的难度,提高了只读存储器的安全性。
以上所述仅为本发明的较佳实施例而已,并不用以限制本发明,凡在本发明的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本发明保护的范围之内。
Claims (4)
1.一种只读存储器版图生成方法,其特征在于,包括以下步骤:
一.在列地址译码版图中,设置列译码金属线、位线选择管控制信号金属线,得到译码布线后列地址译码版图;
列译码金属线与位线选择管控制信号金属线交叉;
二.在译码布线后列地址译码版图中,每一个列译码金属线与多个位线选择管控制信号金属线的多个交叉点中随机选择一个交叉点放置列译码通孔,得到通孔后列地址译码版图;
三.根据客户提供的码点文件,确定每个电气地址存储单元的编码信息;电气地址与列译码金属线一一对应;
根据步骤二中的列译码通孔的随机放置位置信息,确定每一电气地址同物理地址的对应关系;物理地址与位线选择管控制信号金属线一一对应;
根据每个电气地址存储单元的编码信息,及每一电气地址同物理地址的对应关系,在无通孔的只读存储单元阵列版图中的相应物理地址存储单元放置存储单元通孔,得到通孔后存储单元阵列版图;
四.将通孔后列地址译码版图、通孔后存储单元阵列版图,同只读存储器其他部分的版图合并,产生完整只读存储器版图。
2.根据权利要求1所述的只读存储器版图生成方法,其特征在于,
步骤一中,在列地址译码版图中,设置列译码金属线、冗余列译码金属线、位线选择管控制信号金属线,得到译码布线后列地址译码版图;
列译码金属线、冗余列译码金属线与位线选择管控制信号金属线交叉;
列译码金属线同冗余列译码金属线平行并且规格相同;
步骤二中,在译码布线后列地址译码版图中,每一个列译码金属线与多个位线选择管控制信号金属线的多个交叉点中随机选择一个交叉点放置列译码通孔,每一个冗余列译码金属线与多个位线选择管控制信号金属线的多个交叉点中随机选择一个交叉点放置冗余列译码通孔,得到通孔后列地址译码版图。
3.根据权利要求2所述的只读存储器版图生成方法,其特征在于,冗余列译码金属线的数目少于或等于列译码金属线的数目。
4.根据权利要求1所述的只读存储器版图生成方法,其特征在于,完整只读存储器版图为GDSII数据文件。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210555255.5A CN103886114B (zh) | 2012-12-19 | 2012-12-19 | 只读存储器版图生成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210555255.5A CN103886114B (zh) | 2012-12-19 | 2012-12-19 | 只读存储器版图生成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103886114A CN103886114A (zh) | 2014-06-25 |
CN103886114B true CN103886114B (zh) | 2016-11-02 |
Family
ID=50955006
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201210555255.5A Active CN103886114B (zh) | 2012-12-19 | 2012-12-19 | 只读存储器版图生成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103886114B (zh) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6027120B2 (ja) * | 1977-11-04 | 1985-06-27 | 日本電気株式会社 | プログラマブルメモリ |
CN1197986A (zh) * | 1997-03-31 | 1998-11-04 | 日本电气株式会社 | 具有冗余电路的半导体存储装置 |
CN1325533A (zh) * | 1998-09-04 | 2001-12-05 | 英特尔公司 | 存储系统的冗余格式地址译码器 |
CN1377043A (zh) * | 2001-03-23 | 2002-10-30 | 华邦电子股份有限公司 | 介层码掩膜只读存储器电路 |
CN1574064A (zh) * | 2003-05-27 | 2005-02-02 | 三洋电机株式会社 | 非易失性半导体存储装置及其控制方法 |
CN101000582A (zh) * | 2006-12-30 | 2007-07-18 | 北京中星微电子有限公司 | 一种存储器数据加密装置和方法及其解密装置及方法 |
CN101256538A (zh) * | 2008-03-26 | 2008-09-03 | 北京飞天诚信科技有限公司 | 提高带有片外存储器的电子产品数据安全存储的方法 |
US7822993B2 (en) * | 2004-08-27 | 2010-10-26 | Microsoft Corporation | System and method for using address bits to affect encryption |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8279704B2 (en) * | 2006-07-31 | 2012-10-02 | Sandisk 3D Llc | Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same |
-
2012
- 2012-12-19 CN CN201210555255.5A patent/CN103886114B/zh active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6027120B2 (ja) * | 1977-11-04 | 1985-06-27 | 日本電気株式会社 | プログラマブルメモリ |
CN1197986A (zh) * | 1997-03-31 | 1998-11-04 | 日本电气株式会社 | 具有冗余电路的半导体存储装置 |
CN1325533A (zh) * | 1998-09-04 | 2001-12-05 | 英特尔公司 | 存储系统的冗余格式地址译码器 |
CN1377043A (zh) * | 2001-03-23 | 2002-10-30 | 华邦电子股份有限公司 | 介层码掩膜只读存储器电路 |
CN1574064A (zh) * | 2003-05-27 | 2005-02-02 | 三洋电机株式会社 | 非易失性半导体存储装置及其控制方法 |
US7822993B2 (en) * | 2004-08-27 | 2010-10-26 | Microsoft Corporation | System and method for using address bits to affect encryption |
CN101000582A (zh) * | 2006-12-30 | 2007-07-18 | 北京中星微电子有限公司 | 一种存储器数据加密装置和方法及其解密装置及方法 |
CN101256538A (zh) * | 2008-03-26 | 2008-09-03 | 北京飞天诚信科技有限公司 | 提高带有片外存储器的电子产品数据安全存储的方法 |
Also Published As
Publication number | Publication date |
---|---|
CN103886114A (zh) | 2014-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Strukov et al. | Four-dimensional address topology for circuits with stacked multilayer crossbar arrays | |
US20100161888A1 (en) | Data storage system with non-volatile memory using both page write and block program and block erase | |
JP2010507184A (ja) | クロスバーメモリシステム及びクロスバーメモリシステムのクロスバーメモリ接合部に対して書込み及び読出しを行なう方法 | |
DE19639247A1 (de) | Schaltungsanordnung | |
US8259520B2 (en) | Columnar replacement of defective memory cells | |
CN1450561A (zh) | 非易失多层存储器装置 | |
CN103208302B (zh) | 一种存储装置及选取该存储装置中区域位线的方法 | |
CN104205640B (zh) | 可再构成的半导体装置 | |
JP5910689B2 (ja) | 共有されるリードライト回路を有するタイルを含むメモリデバイス | |
US9812196B2 (en) | Geometry dependent voltage biases for asymmetric resistive memories | |
CN106716536A (zh) | 数据存储设备的锁存器初始化 | |
CN104952876B (zh) | 具电阻性元件的非易失性存储器与存储单元结构及其制法 | |
CN103886114B (zh) | 只读存储器版图生成方法 | |
US20170192711A1 (en) | Encoding data within a crossbar memory array | |
US9230692B2 (en) | Apparatuses and methods for mapping memory addresses to redundant memory | |
JP5605600B2 (ja) | 読み取り専用メモリのための復号化技術 | |
DE112013004993T5 (de) | Halbleitervorrichtung | |
DE10121182C1 (de) | MRAM-Halbleiterspeicheranordnung mit redundanten Zellenfeldern | |
CN100454436C (zh) | 半导体存储装置 | |
US9639649B2 (en) | Semiconductor memory device, method for designing semiconductor memory device, and recording medium having designing method recorded therein | |
KR100965965B1 (ko) | 와이어 인터페이싱 장치 및 와이어 어드레싱 방법 | |
US8405530B2 (en) | Encoding data based on weight constraints | |
KR102610208B1 (ko) | 컬럼 디코더를 갖는 반도체 장치 | |
KR20160111767A (ko) | 로딩 개선을 위한 3차원 비휘발성 반도체 메모리 장치 | |
US9324768B1 (en) | System and method of shared bit line MRAM |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |