DE112013004993T5

DE112013004993T5 - Halbleitervorrichtung

Info

Publication number: DE112013004993T5
Application number: DE112013004993.7T
Authority: DE
Inventors: Kazutaka Koshiishi; Satoshi Isa; Dai Sasaki; Mitsuaki Katagiri
Original assignee: PS4 Luxco SARL
Current assignee: Longitude Licensing Ltd
Priority date: 2012-10-15
Filing date: 2013-09-27
Publication date: 2015-07-09
Anticipated expiration: 2033-09-28
Also published as: WO2014061426A1; KR20150066555A; US20150262974A1; DE112013004993B4; US9418967B2

Abstract

Bereitgestellt ist eine Halbleitervorrichtung, die mit einem Gehäusesubstrat ausgestattet ist, auf dem leicht Verdrahtungen gelegt werden können. Diese Halbleitervorrichtung ist mit einem Gehäusesubstrat (3), einem IF-Chip (1) und einem Kernchip (2) bereitgestellt. Das Gehäusesubstrat besitzt: eine Vielzahl an ersten Elektroden (4), die auf einer ersten Rückseitenoberfläche ausgerichtet und angeordnet sind; eine Vielzahl an zweiten Elektroden (9), die in der ersten Richtung (Y-Richtung) einer ersten Vorderseitenoberfläche ausgerichtet und angeordnet sind; und Verdrahtung (23), die die ersten Elektroden (4) elektrisch mit den zweiten Elektroden (9) verbindet. Der IF-Chip besitzt eine Vielzahl an dritten Elektroden, die an die zweiten Elektroden (9) gebondet sind. Der Kernchip ist mit dem IF-Chip verbunden. In der ersten Richtung beträgt die Länge des IF-Chips mehr als jene des Kernchips, aber gleich viel wie oder weniger als jene des Gehäusesubstrats. Zumindest eine der ersten Elektroden (4) ist weiter bei der Außenseite angeordnet als ein Endabschnitt eines Kernchips in der ersten Richtung. Zumindest eine der zweiten Elektroden (9) ist weiter bei der Außenseite angeordnet als der Endabschnitt des Kernchips in der ersten Richtung.

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, die mit einem Chipstapel ausgestattet ist, in dem eine Vielzahl an Halbleiterchips aufeinander gestapelt ist.
Stand der Technik
In den letzten Jahren, als elektronische Geräte kompakter wurden und ihr Funktionalitätsgrad stieg, wurden Halbleitervorrichtungen des Chip-on-Chip(CoC)-Typs entwickelt, die mit einem Chipstapel ausgestattet sind, in dem eine Vielzahl an Halbleiterchips aufeinander gestapelt sind (siehe Japanisches Patent Kokai 2010-161102 (nachfolgend als Patentliteratur Artikel 1 bezeichnet)). Jeder der Halbleiterchips, der den Chipstapel bildet, besitzt Durchgangselektroden, welche ein Halbleitersubstrat durchdringen. Die Halbleiterchips sind elektrisch miteinander durch die Durchgangselektroden verbunden.
In der Halbleitervorrichtung, die in Patentliteratur Artikel 1 beschrieben ist, ist einer der Halbleiterchips, die den Chipstapel bilden, ein Logikchip (ein Schnittstellenchip), und die anderen Halbleiterchips sind Speicherchips. Die Speicherchips besitzen eine schaltungsbildende Oberfläche, auf der Speicherschaltungen ausgebildet sind, und Durchgangselektroden, die den Speicherchip durchdringen. Der Schnittstellenchip (IF-Chip) besitzt eine schaltungsbildende Oberfläche, auf der IF-Schaltungen ausgebildet sind, und Durchgangselektroden, die den IF-Chip durchdringen. Der Logikchip ist an einem Gehäusesubstrat angebracht, und die Speicherchips sind auf dem Logikchip bereitgestellt.
Eine Vielzahl an Metallkugeln, die Außenanschlüsse bilden, ist auf dem Gehäusesubstrat bereitgestellt. Die Anordnung der Metallkugeln und der Abstand zwischen den Metallkugeln werden im Allgemeinen gemäß standardisierter Spezifizierungen festgelegt. Elektrodenkontaktstellen sind auf der Oberfläche des Gehäusesubstrats auf der Seite, die der Oberfläche, auf der die Außenanschlüsse ausgebildet sind, entgegengesetzt ist, bereitgestellt. Die Elektrodenkontaktstellen sind elektrisch mit Elektrodenkontaktstellen, die auf dem IF-Chip ausgebildet sind, verbunden.
Das Schaltungsmuster auf einem IF-Chip ist im Allgemeinen einfacher als das Schaltungsmuster auf einem Speicherchip, und daher kann der Oberflächenbereich der Schaltungen auf dem IF-Chip im Vergleich zu dem Oberflächenbereich der Schaltungen auf dem Speicherchip verringert werden. IF-Chips sind daher im Allgemeinen kleiner als Speicherchips.
1 und 2 wurden vom Anmelder dieser Patentanmeldung erstellt, um eines der Probleme zu beschreiben, das durch die Erfindung gelöst werden soll, und sie veranschaulichen ein Beispiel der Verdrahtungsleitungsmuster auf der Vorderseitenoberfläche und der Rückseitenoberfläche eines Gehäusesubstrats.
1 veranschaulicht ein Verdrahtungsleitungsmuster 122, das auf einer Oberfläche (nachfolgend als die Rückseitenoberfläche bezeichnet) eines Gehäusesubstrats 103 ausgebildet ist, auf dem Außenanschlüsse 104 ausgebildet sind. Es soll angemerkt werden, dass in 1 der Einfachheit halber auch Linien eingeschlossen sind, um die Außenform eines IF-Chips 101, eines Speicherchips 102 und von Elektrodenkontaktstellen 109, die auf der Oberfläche (nachfolgend als Vorderseitenoberfläche bezeichnet) des Gehäusesubstrats 103 auf jener Seite, die der Rückseitenoberfläche entgegengesetzt ist, ausgebildet sind, anzuzeigen. Durchkontaktierungen 118a und 118b, die das Gehäusesubstrat 103 durchdringen, sind in der Nähe jeder Außenelektrode 104 bereitgestellt.
2 veranschaulicht ein Verdrahtungsleitungsmuster 123, das auf der Vorderseitenoberfläche des Gehäusesubstrats 103 ausgebildet ist. Es soll angemerkt werden, dass in 2 der Einfachheit halber auch Linien eingeschlossen sind, um die Außenform des IF-Chips 101 und des Kernchips 102 anzuzeigen. Die Durchkontaktierungen 118a und 118b, die elektrisch mit den Außenanschlüssen 104 verbunden sind, sind durch die Verdrahtungsleitungen 123 mit den Elektrodenkontaktstellen 109 verbunden, die auf der Vorderseitenoberfläche des Gehäusesubstrats 103 ausgebildet sind.
Die Positionen der Außenanschlüsse 104 auf dem Gehäusesubstrat 103 sind durch einen Standard definiert. Der IF-Chip 101 ist kleiner als der Speicherchip 102. Die Elektrodenkontaktstellen 109 sind mit den Elektrodenkontaktstellen auf dem IF-Chip 101 verbunden und sind daher in der Nähe des Zentrums des Gehäusesubstrats 103 angeordnet. Die Vielzahl an Elektrodenkontaktstellen 109 auf dem Gehäusesubstrat 103 ist in eine Richtung im Bereich ausgerichtet, in dem der IF-Chip 101 vorhanden ist. Wenn die Länge des IF-Chips 101 in der Richtung der Kontaktstellenreihe (die Y-Richtung in der Zeichnung) kurz ist, dann ist folglich die Dichte der Verdrahtungsleitungen 123, die auf der Vorderseitenoberfläche des Gehäusesubstrats 103 ausgebildet sind, in anderen Worten, Verdrahtungsleitungen, die die Außenelektroden 104 elektrisch mit dem IF-Chip 101 verbinden, hoch.
Wie in 2 veranschaulicht liegt im Besonderen die Vielzahl an Verdrahtungsleitungen 123, die von den Durchkontaktierungen 118a weggeführt sind, die elektrisch mit den Außenelektroden 104 verbunden sind, die hin zur Außenseite des Gehäusesubstrats 103 bereitgestellt sind, zu dicht nebeneinander. In manchen Fällen kann es sogar Durchkontaktierungen 118b geben, von denen es schwierig ist, eine Verdrahtungsleitung mit einer Kontaktstelle 109, die auf der Vorderseitenoberfläche des Gehäusesubstrats 103 ausgebildet ist, zu verbinden.
Eine Halbleitervorrichtung, die mit einem Gehäusesubstrat ausgestattet ist, mit dem Verdrahtungsleitungen einfach geführt werden können, ist daher erstrebenswert.
Literatur zum Stand der Technik
Patentliteratur

Patentliteratur Artikel 1: Japanisches Patent Kokai 2010-161102

Zusammenfassung der Erfindung
Eine Halbleitervorrichtung in einer Art von Ausführungsform ist mit einem Gehäusesubstrat, einem Schnittstellenchip und einem Kernchip bereitgestellt. Das Gehäusesubstrat weist eine Vielzahl an ersten Elektroden, die auf einer ersten Rückseitenoberfläche angeordnet sind, eine Vielzahl an zweiten Elektroden, die entlang einer ersten Richtung auf einer ersten Vorderseitenoberfläche auf der der ersten Rückseitenoberfläche entgegengesetzten Seite angeordnet sind, und Verdrahtungsleitungen auf, die elektrisch mit den ersten Elektroden und den zweiten Elektroden verbunden sind. Der Schnittstellenchip ist auf der ersten Vorderseitenoberfläche des Gehäusesubstrats bereitgestellt. Der Schnittstellenchip weist eine Vielzahl an dritten Elektroden auf, die auf einer zweiten Rückseitenoberfläche, die dem Gehäusesubstrat entgegengesetzt ist, angeordnet sind, und die mit der Vielzahl an zweiten Elektroden verbunden sind. Der Kernchip ist auf einer zweiten Vorderseitenoberfläche auf der der zweiten Rückseitenoberfläche des Schnittstellenchips entgegengesetzten Seite bereitgestellt und ist elektrisch mit dem Schnittstellenchip verbunden. Die Länge des Schnittstellenchips in der ersten Richtung ist größer als die Länge des Kernchips in der ersten Richtung und ist höchstens gleich wie die Länge des Gehäusesubstrats in der ersten Richtung. Zumindest eine aus der Vielzahl an ersten Elektroden ist an der Außenseite des Endabschnitts des Kernchips in der ersten Richtung angeordnet. Zumindest eine aus der Vielzahl an zweiten Elektroden ist an der Außenseite des Endabschnitts des Kernchips in der ersten Richtung angeordnet.
Gemäß der oben genannten Konfiguration können Verdrahtungsleitungen, die die ersten Elektroden und die zweiten Elektroden verbinden, die auf dem Gehäusesubstrat ausgebildet sind, ausgebildet werden, wobei sie sich im Wesentlichen in eine zweite Richtung verlängern, die orthogonal zur ersten Richtung ist. Folglich können die Verdrahtungsleitungen auf dem Gehäusesubstrat einfach geführt werden, ohne dass die Verdrahtungsleitungen dicht gepackt sind.
Die Ziele, Eigenschaften und Vorteile der vorliegenden Erfindung, einschließlich der oben genannten, werden durch die folgende Beschreibung klar werden, die sich auf die beiliegenden Zeichnungen bezieht, in denen die vorliegende Erfindung beispielhalber veranschaulicht ist.
Kurze Erklärung der Zeichnungen
[1] ist eine Zeichnung, die die Verdrahtungsleitungsanordnung auf der Rückseitenoberflächenseite eines Gehäusesubstrats in einer Halbleitervorrichtung gemäß Stand der Technik veranschaulicht.
[2] ist eine Zeichnung, die die Verdrahtungsleitungsanordnung auf der Vorderseitenoberflächenseite des Gehäusesubstrats in der Halbleitervorrichtung gemäß Stand der Technik veranschaulicht.
[3] ist eine Querschnittansicht einer Halbleitervorrichtung in einer ersten Art von Ausführungsform.
[4] ist eine weitere Querschnittansicht der Halbleitervorrichtung in der ersten Art von Ausführungsform.
[5] ist eine Zeichnung, die die Verdrahtungsleitungsanordnung auf der Rückseitenoberfläche des Gehäusesubstrats veranschaulicht.
[6] ist eine Zeichnung, die die Verdrahtungsleitungsanordnung auf der Vorderseitenoberfläche des Gehäusesubstrats veranschaulicht.
[7] ist eine Querschnittansicht eines Kernchips entlang eines Teils, der durch eine Durchgangsverdrahtungsleitung geht.
[8] ist eine Querschnittansicht eines IF-Chips in einer beispielhaften Ausführungsform.
[9] ist eine Querschnittansicht eines IF-Chips in einer weiteren beispielhaften Ausführungsform.
[10] ist eine Zeichnung, die die Verdrahtungsleitungsanordnung auf einem Gehäusesubstrat in einer zweiten Art von Ausführungsform veranschaulicht.
[11] ist ein Schaltblockdiagramm einer Halbleitervorrichtung.
Arten der Ausführung der Erfindung
Es werden nun Arten der Ausführung der vorliegenden Erfindung in Bezug auf die Zeichnungen beschrieben. In den folgenden Arten der Ausführungsform ist ein DRAM als ein Beispiel einer Halbleitervorrichtung erwähnt. Die Halbleitervorrichtung der vorliegenden Erfindung beschränkt sich nicht auf ein DRAM und kann auch eine andere Halbleitervorrichtung wie etwa ein SRAM, ein PRAM oder ein Flash-Speicher sein.
3 und 4 sind Querschnittansichten einer Halbleitervorrichtung in einer ersten Art von Ausführungsform. 5 ist eine Zeichnung, die die Verdrahtungsleitungsanordnung auf der Rückseitenoberfläche eines Gehäusesubstrats in der Halbleitervorrichtung veranschaulicht. 6 veranschaulicht die Verdrahtungsleitungsanordnung auf der Vorderseitenoberfläche des Gehäusesubstrats in der Halbleitervorrichtung, in anderen Worten, auf einer Fläche auf der der in 5 veranschaulichten Fläche entgegengesetzten Seite. Hier ist der in 3 veranschaulichte Querschnitt ein Querschnitt entlang der Linie 3A-3A in 5, und der in 4 veranschaulichte Querschnitt ist ein Querschnitt entlang der Linie 4A-4A in 5.
Die Halbleitervorrichtung ist eine Halbleitervorrichtung des CoC-Typs, die mit einem Chipstapel ausgestattet ist, in dem eine Vielzahl an Halbleiterchips 1, 2 aufeinander gestapelt sind. Die Halbleitervorrichtung umfasst ein Gehäusesubstrat 3 und einen Chipstapel 1, 2, der auf dem Gehäusesubstrat 3 bereitgestellt ist.
Eine nichtleitende Paste (NCP) 12 ist zwischen dem Gehäusesubstrat 3 und dem Chipstapel 1, 2 bereitgestellt. Lücken zwischen den Halbleiterchips 1 und 2, die den Chipstapel bilden, können mit einem Unterfüllmaterial 13 gefüllt werden. Ein Dichtungsharz 14 ist vorzugsweise um den Chipstapel auf dem Gehäusesubstrat 3 bereitgestellt.
In dem in 3 und 4 veranschaulichten Beispiel ist der Halbleiterchip in der untersten Schicht des Chipstapels, in anderen Worten, der Halbleiterchip, der mit dem Gehäusesubstrat 3 verbunden ist, ein IF-Chip (Logikchip) 1. Der IF-Chip 1 ist auf der Vorderseitenoberfläche des Gehäusesubstrats 3 bereitgestellt. Ein Kernchip (Speicherchip) 2 ist auf dem IF-Chip 1 bereitgestellt. Es kann ein Kernchip 2 sein, oder es kann eine Vielzahl an Kernchips 2 aufeinander gestapelt sein.
Eine Vielzahl an ersten Elektroden 4 ist auf der Rückseitenoberfläche des Gehäusesubstrats 3 bereitgestellt. Die ersten Elektroden 4 sollen die Außenanschlüsse der Halbleitervorrichtung sein. Die Außenanschlüsse 4 sollen Metallkugeln wie etwa Lötmetallkugeln sein. Eine Vielzahl an Elektroden(kontaktstellen) 9 ist auf der Vorderseitenoberfläche des Gehäusesubstrats 3 bereitgestellt. Jede Elektrode 9 ist elektrisch mit einem entsprechenden Außenanschluss 4 durch Verdrahtungsleitungen 22 und 23 verbunden, die auf dem Gehäusesubstrat 3 ausgebildet sind.
Eine Vielzahl an Elektroden(kontaktstellen) 5 ist auf der Rückseitenoberfläche des IF-Chips 1 bereitgestellt, in anderen Worten, auf der Oberfläche, die dem Gehäusesubstrat 3 entgegengesetzt ist. Jede Elektrode 5, die auf der Rückseitenoberfläche des IF-Chips 1 ausgebildet ist, ist mit einer entsprechenden Elektrode 9, die auf der Vorderseitenoberfläche des Gehäusesubstrats 3 ausgebildet ist, verbunden. Daher sind die Elektroden 9 auf dem Gehäusesubstrat 3 und die Elektroden 5 auf dem IF-Chip 1 in Positionen angeordnet, die im Wesentlichen in der Z-Richtung in der Zeichnung gesehen übereinstimmen.
Eine Vielzahl an Elektroden(kontaktstellen) 6 ist auf der Vorderseitenoberfläche des IF-Chips 1 bereitgestellt, in anderen Worten, auf der Oberfläche, die dem Kernchip 2 entgegengesetzt ist. Die Vielzahl an Elektroden(kontaktstellen) 6, die auf der Vorderseitenoberfläche des IF-Chips 1 ausgebildet ist, ist elektrisch durch Verdrahtungsleitungen, die auf dem IF-Chip 1 ausgebildet sind, mit den Elektroden 5, die auf der Rückseitenoberfläche des IF-Chips 1 ausgebildet sind, verbunden.
Der IF-Chip 1 und der Kernchip 2 sind elektrisch durch Bump-Elektroden 10 verbunden. Kernchips 2, die nebeneinander liegen, sind elektrisch durch Bump-Elektroden 11 miteinander verbunden. Durchgangsverdrahtungsleitungen 16, die elektrisch die Bump-Elektroden 11, die auf der Vorderseitenoberfläche des Kernchips 2 ausgebildet sind, mit den Bump-Elektroden 10 oder 11, die auf der Rückseitenoberfläche der Kernchips 2 ausgebildet sind, verbinden, sind im Kernchip 2 bereitgestellt. Es ist jedoch nicht nötig, Durchgangsverdrahtungsleitungen 16 im Kernchip 2 in der obersten Schicht des Chipstapels bereitzustellen.
5 veranschaulicht die Verdrahtungsleitungsanordnung auf der Rückseitenoberfläche des Gehäusesubstrats 3. Damit die Positionen der Verdrahtungsleitungen und der Elektroden leicht verstanden werden, sind auch Linien, die die Außenform des IF-Chips 1 und des Kernchips 2 anzeigen, in 5 veranschaulicht. Es soll angemerkt werden, dass in 5 „V” einen Spannungsversorgungsanschluss, „G” einen Masseanschluss und „S” einen Signalanschluss anzeigt. Um die Zeichnung zu vereinfachen sind außerdem nur manche der Verdrahtungsleitungen veranschaulicht und andere Verdrahtungsleitungen weggelassen.
6 veranschaulicht die Verdrahtungsleitungsanordnung auf der Vorderseitenoberfläche des Gehäusesubstrats 3. Damit die Positionen der Verdrahtungsleitungen und der Elektroden leicht verstanden werden, sind auch Linien, die die Außenform des IF-Chips 1 und des Kernchips 2 anzeigen, und die Elektroden, die auf der Vorderseitenoberfläche des IF-Chips 1 ausgebildet sind, in 6 veranschaulicht. Um die Zeichnung zu vereinfachen sind außerdem nur manche der Verdrahtungsleitungen veranschaulicht und andere Verdrahtungsleitungen weggelassen.
Das Gehäusesubstrat 3 weist Kontaktpfropfen 18 auf, die entsprechend jeder Außenelektrode 4 bereitgestellt sind. Die Kontaktpfropfen 18 verbinden elektrisch die Verdrahtungsleitungen 22 auf der Rückseitenoberflächenseite des Gehäusesubstrats 3 mit den Verdrahtungsleitungen 23 auf der Vorderseitenoberflächenseite des Gehäusesubstrats 3. Zum Beispiel ist eine Außenelektrode 4, die ein bestimmtes Signal empfängt, elektrisch mit einer Elektrode 9 durch eine Verdrahtungsleitung 22, die auf der Rückseitenoberfläche des Gehäusesubstrats 3 ausgebildet ist, einem Kontaktpfropfen 18 und einer Verdrahtungsleitung 23, die auf der Vorderseitenoberfläche des Gehäusesubstrats 3 ausgebildet ist, verbunden.
Die Vielzahl an zweiten Elektroden 9, die auf der Vorderseitenoberfläche des Gehäusesubstrats 3 ausgerichtet sind, ist jeweils mit den Elektroden 5 verbunden, die auf der Rückseitenoberfläche des IF-Chips 1 ausgerichtet sind. Signale (oder Spannungen), die von den Elektroden 5 eingegeben werden, die auf der Rückseitenoberfläche des IF-Chips 1 ausgebildet sind, werden durch interne Steuerschaltungen im IF-Chip 1 an die Elektroden 6 ausgegeben, die auf der Vorderseitenoberfläche des IF-Chips 1 ausgebildet sind. Interne Signale, die von den Elektroden 6 auf dem IF-Chip 1 ausgegeben werden, werden in Elektroden eingegeben, die auf der Rückseitenoberfläche des Kernchips 2 bereitgestellt sind, der direkt über dem IF-Chip 1 bereitgestellt ist. Die internen Signale werden durch die Durchgangselektroden 16 und die Bump-Elektroden 11 an andere Kernchips 2 übertragen.
Unter Berücksichtigung der Tatsache, dass mehrere IF-Chips 1 und Kernchips 2 von einem Wafer hergestellt werden, wird es bevorzugt, dass der IF-Chip 1 und der Kernchip 2 so klein wie möglich sind. In der Halbleitervorrichtung in dieser Art von Ausführungsform ist jedoch die Länge des IF-Chips 1 in der Y-Richtung, in anderen Worten, in der Kontaktstellenreihenrichtung, größer als die Länge des Kernchips 2 in der Y-Richtung, und höchstens gleich wie die Länge des Gehäusesubstrats 3 in der Y-Richtung.
In dieser Art von Ausführungsform ist die Vielzahl an Elektroden 5, die auf der Oberfläche des IF-Chips 1, der dem Gehäusesubstrat 3 entgegengesetzt ist, ausgebildet sind, in die Y-Richtung ausgerichtet angeordnet. Gleichermaßen ist die Vielzahl der Elektroden 9, die auf der Oberfläche des Gehäusesubstrats 3, das dem IF-Chip 1 entgegengesetzt ist, auch in die Y-Richtung ausgerichtet angeordnet. In 5 ist die Vielzahl an Elektroden 5 und 9 jeweils in zwei Reihen angeordnet, aber die Anzahl dieser Reihen, in denen die Elektroden 5 und 9 angeordnet sind, ist nicht auf zwei Reihen beschränkt.
Zumindest eine aus der Vielzahl an Außenelektroden 4 auf dem Gehäusesubstrat 3 ist auf der Außenseite des Endabschnitts des Kernchips 2 in der Y-Richtung angeordnet. Außerdem ist zumindest eine aus der Vielzahl an Elektroden 9, die auf der Vorderseitenoberfläche des Gehäusesubstrats 3 ausgebildet sind, auf der Außenseite des Endabschnittes des Kernchips 2 in der Y-Richtung angeordnet. Die Verdrahtungsleitungen, die die Elektroden 4 und 9 verbinden, die auf den zwei Oberflächen des Gehäusesubstrats 3 ausgebildet sind, insbesondere die in 6 veranschaulichten Verdrahtungsleitungen 23, können daher ausgebildet werden, wobei sie sich im Wesentlichen in die X-Richtung verlängern. In anderen Worten: Das macht es unnötig, dass die Verdrahtungsleitungen vom äußeren peripheren Teil des Gehäusesubstrats hin zum Zentrum davon dicht gepackt sind, wie in 2 veranschaulicht. Folglich können die Verdrahtungsleitungen 23 auf dem Gehäusesubstrat 3 einfach geführt werden. Außerdem werden die Längen der Verdrahtungsleitungen 23 im äußeren peripheren Teil des Gehäusesubstrats 3 verringert, was den Vorteil ergibt, dass die Verdrahtungsleitungskapazität verringert wird.
Der IF-Chip 1 erstreckt sich vorzugsweise ungefähr bis zur gleichen Position wie die Außenelektrode 4, die in der Y-Richtung am weitesten außen auf dem Gehäusesubstrat 3 positioniert ist. Auf diese Weise können die Außenanschlüsse 4 auf dem Gehäusesubstrat 3 und die Elektroden 9, die den Außenanschlüssen 4 entsprechen, im Wesentlichen in der gleichen Position in der Y-Richtung angeordnet werden. Folglich sind die Verdrahtungsleitungen 23, die die Außenanschlüsse 4 mit den Elektroden 9 verbinden, die den Außenanschlüssen 4 entsprechen, kürzer, und die Verdrahtungsleitungen 23 können einfacher geführt werden.
Es soll angemerkt werden, dass vom Standpunkt der Chip-Miniaturisierung die Länge des IF-Chips 1 in der X-Richtung vorzugsweise weniger beträgt, als die Länge in der X-Richtung des Kernchips 2 und des Gehäusesubstrats 3. Die Länge des Gehäusesubstrats 3 in der Y-Richtung soll 15 mm betragen, und seine Länge in der X-Richtung soll 11 mm betragen. Außerdem soll die Länge des IF-Chips 1 in der Y-Richtung 13,25 mm betragen, und seine Länge in der X-Richtung soll 2,18 mm betragen. Außerdem soll die Länge des Kernchips 2 in der Y-Richtung 8,5 mm betragen und seine Länge in der X-Richtung soll 7 mm betragen. Die Zahlenwerte dieser Längen sind Beispiele und die Längen in der Halbleitervorrichtung der vorliegenden Erfindung beschränken sich nicht auf die oben genannten Zahlenwerte.
In dem in 5 und 6 veranschaulichten Beispiel ist der IF-Chip 1 im zentralen Teil des Gehäusesubstrats 3 in der X-Richtung angeordnet. Die Elektroden 9, die auf der Vorderseitenoberfläche des Gehäusesubstrats 3 bereitgestellt sind, sind in zwei Reihen in der Y-Richtung angeordnet. Die Außenanschlüsse 4 auf dem Gehäusesubstrat 3 sind vorzugsweise auf beiden Seiten des IF-Chips 1 bereitgestellt. Die Außenanschlüsse 4, die auf einer Seite des IF-Chips 1 bereitgestellt sind, sind vorzugsweise elektrisch mit einer der Reihen an Elektroden 9 verbunden. Die Außenanschlüsse 4, die auf der anderen Seite des IF-Chips 1 bereitgestellt sind, sind vorzugsweise elektrisch mit der anderen Reihe an Elektroden 9 verbunden. Durch die Annahme einer solchen Konfiguration kann eine größere Zahl an Außenanschlüssen 4 mit den Elektroden 9 durch Verwendung einer einfachen Verdrahtungsleitungsanordnung verbunden werden. Die Anzahl der Reihen an Elektroden 9 auf der Vorderseitenoberfläche des Gehäusesubstrats 3 und die Position, in der der IF-Chip 1 angeordnet ist, können jedoch frei variiert werden.
7 ist eine Querschnittansicht des Kernchips 2 entlang eines Teils, der durch eine Durchgangsverdrahtungsleitung 16 führt. Der Kernchip 2 umfasst zum Beispiel ein Halbleitersubstrat 30 wie etwa ein Siliciumsubstrat und eine mehrschichtige Verdrahtungsleitungsstruktur 33, 34, die auf dem Halbleitersubstrat 30 bereitgestellt ist. Eine Vielzahl an Isolierschichten 31 ist auf einer Oberfläche des Halbleitersubstrats 30 ausgebildet. Die mehrschichtige Verdrahtungsleitungsstruktur umfasst Kontaktpfropfen 33 und Verdrahtungsleitungskontaktstellen 34, die in den Isolierschichten 31 ausgebildet sind. Die mehrschichtige Verdrahtungsleitungsstruktur umfasst auch Schaltungsmuster, die der Funktion und Anwendung des Halbleiterchips entsprechen. Im Fall eines Speicherchips umfasst die mehrschichtige Verdrahtungsleitungsstruktur Speicherschaltungen.
Durchgangselektroden 35, die das Halbleitersubstrat 30 durchdringen, sind im Kernchip 2 ausgebildet. Kontaktstellen (elektrische Leiter) 7 sind auf der Vorderseitenoberfläche der Durchgangselektroden 35 ausgebildet. Kontaktstellen 8 sind auf der Vorderseitenoberfläche der Isolierschicht 31 ausgebildet. Passivierungsschichten 32 sind am Randbereich der Kontaktstellen (elektrische Leiter) 8 ausgebildet, die auf der Vorderseitenoberfläche des Kernchips 2 ausgebildet sind.
Die Kontaktstellen 7, die auf der Rückseitenoberfläche des Kernchips 2 ausgebildet sind, und die Kontaktstellen 8, die auf der Vorderseitenoberfläche des Kernchips 2 ausgebildet sind, sind elektrisch durch die mehrschichtige Verdrahtungsleitungsstruktur 33, 34 verbunden. Die Kontaktstellen 7, die auf der Rückseitenoberfläche eines bestimmten Kernchips 2 ausgebildet sind, sind mit den Kontaktstellen 8, die auf der Vorderseitenoberfläche eines anderen Kernchips 2 ausgebildet sind, verbunden, und die zwei Kontaktstellen 7 und 8 bilden die in 3 veranschaulichten Bump-Elektroden 11 aus.
8 ist eine Querschnittansicht des IF-Chips 1 entlang eines Teils, der durch eine Durchgangsverdrahtungsleitung führt. Der IF-Chip 1 umfasst zum Beispiel ein Halbleitersubstrat 40 wie etwa ein Siliciumsubstrat und eine mehrschichtige Verdrahtungsleitungsstruktur 44, die auf dem Halbleitersubstrat 40 bereitgestellt ist. Eine Vielzahl an Isolierschichten 41 ist auf einer Oberfläche des Halbleitersubstrats 40 ausgebildet. Die mehrschichtige Verdrahtungsleitungsstruktur umfasst zum Beispiel Verdrahtungsleitungskontaktstellen 44, die in den Isolierschichten 41 ausgebildet sind. Die mehrschichtige Verdrahtungsleitungsstruktur umfasst Schaltungsmuster, die der Funktion und Anwendung des Halbleiterchips entsprechen. Im Fall eines IF-Chips umfasst die mehrschichtige Verdrahtungsleitungsstruktur IF-Schaltungen.
Durchgangselektroden 45, die das Halbleitersubstrat 40 durchdringen, sind im IF-Chip 1 ausgebildet. Elektroden 5 sind auf der Vorderseitenoberfläche der Durchgangselektroden 45 ausgebildet. Elektroden 6 sind auf der Vorderseitenoberfläche der Isolierschicht 41 ausgebildet. Passivierungsschichten 42 sind am Randbereich der Elektroden 6 ausgebildet, die auf der Vorderseitenoberfläche des IF-Chips 1 ausgebildet sind.
Die Elektroden 5, die auf der Rückseitenoberfläche des IF-Chips 1 ausgebildet sind, und die Elektroden 6, die auf der Vorderseitenoberfläche des IF-Chips 1 ausgebildet sind, sind elektrisch durch die mehrschichtige Verdrahtungsleitungsstruktur 44 verbunden. Außerdem sind die Elektroden 5, die auf der Rückseitenoberfläche des IF-Chips 1 ausgebildet sind, mit den Elektroden 9, die auf der Vorderseitenoberfläche des Gehäusesubstrats 3 ausgebildet sind, verbunden. Außerdem sind die Elektroden 6, die auf der Vorderseitenoberfläche des IF-Chips 1 ausgebildet sind, elektrisch mit den Elektroden 7, die auf der Rückseitenoberfläche des Kernchips 2 ausgebildet sind, verbunden. Diese Elektroden 6 und 7 bilden die in 3 veranschaulichten Bump-Elektroden 10 aus.
9 ist eine Querschnittansicht eines IF-Chips 1a entlang eines Teils, der durch eine Durchgangsverdrahtungsleitung führt, wobei eine Konfiguration dargestellt wird, die sich von jener des in 8 dargestellten IF-Chips 1 unterscheidet. Der IF-Chip 1 umfasst das Halbleitersubstrat 40 und die mehrschichtige Verdrahtungsleitungsstruktur 44, die auf dem Halbleitersubstrat 40 bereitgestellt ist.
Der in 8 veranschaulichte IF-Chip 1 ist so angeordnet, dass das Halbleitersubstrat 40 auf der Seite positioniert ist, die dem Gehäusesubstrat 3 am nächsten ist. Im Gegensatz dazu ist der in 9 veranschaulichte IF-Chip 1a so angeordnet, dass die mehrschichtige Verdrahtungsleitungsstruktur 44 auf der Seite positioniert ist, die dem Gehäusesubstrat 3 am nächsten ist. Die Konfiguration der IF-Chips 1 und 1a ist daher nicht besonders eingeschränkt, und es kann jede Konfiguration verwendet werden.
10 veranschaulicht die Verdrahtungsleitungsanordnung auf einem Gehäusesubstrat 3 in einer zweiten Art von Ausführungsform. Damit die Positionen der Verdrahtungsleitungen und der Elektroden leicht verstanden werden, sind auch Linien, die die Außenform des IF-Chips 1 und des Kernchips 2 anzeigen, in 10 veranschaulicht. Um die Zeichnung zu vereinfachen sind außerdem nur manche der Verdrahtungsleitungen veranschaulicht, und die anderen Verdrahtungsleitungen sind weggelassen. In 10 verbinden die Verdrahtungsleitungen 23 die Außenanschlüsse 4 auf der Rückseitenoberfläche des Gehäusesubstrats 3 direkt mit den Elektroden 9 auf der Vorderseitenoberfläche des Gehäusesubstrats 3. In der Praxis können jedoch Kontaktpfropfen 18 in der Mitte entlang der Verdrahtungsleitungen 23 bereitgestellt sein, wie in 5 und 6 veranschaulicht. In anderen Worten: Die in 10 veranschaulichten Verdrahtungsleitungen 23 können auch die Verdrahtungsleitungen auf der Vorderseitenoberfläche des Gehäusesubstrats 3 und die Verdrahtungsleitungen auf der Rückseitenoberfläche des Gehäusesubstrats 3 umfassen, die auf integrierte Weise gezeichnet sind.
In dieser Art von Ausführungsform ist die Länge des IF-Chips 1 in der Y-Richtung größer als die Länge des Kernchips 2 in der Y-Richtung, und höchstens gleich wie die Länge des Gehäusesubstrats 3 in der Y-Richtung. Zumindest eine der Außenelektroden 4 auf dem Gehäusesubstrat 3 ist auf der Außenseite des Endabschnitts des Kernchips 2 in der Y-Richtung angeordnet. Außerdem ist zumindest eine aus der Vielzahl an zweiten Elektroden 9, die auf der Vorderseitenoberfläche des Gehäusesubstrats 3 bereitgestellt ist, auf der Außenseite des Endabschnitts des Kernchips 2 in der Y-Richtung angeordnet. Die Verdrahtungsleitungen 23, die die Außenelektroden 4 und die Elektroden 9, die auf dem Gehäusesubstrat 3 ausgebildet sind, verbinden, können daher ausgebildet sein, wobei sie sich im Wesentlichen in die X-Richtung erstrecken. Folglich kann dichtes Packen der Verdrahtungsleitungen auf dem Gehäusesubstrat 3 unterdrückt werden.
Wenn die Länge des IF-Chips 1 in der Y-Richtung erhöht wird, kann die Anzahl an Elektroden 5, die auf dem IF-Chip bereitgestellt sind, und die Anzahl an Elektroden 9 auf der Vorderseitenoberfläche des Gehäusesubstrats 3 erhöht werden. Das ermöglicht es, die Anzahl an Spannungsversorgungsverdrahtungsleitungen 23, die mit Spannungsversorgungsanschlüssen verbunden sind, die als Außenelektroden 4 dienen, und die Anzahl an Masseverdrahtungsleitungen 23, die mit Masseanschlüssen verbunden sind, die als Außenelektroden 4 dienen, zu erhöhen.
Als spezifisches Beispiel kann die Anzahl an Elektroden 9, 9a auf der Vorderseitenoberfläche des Gehäusesubstrats größer als die Anzahl an Außenelektroden 4 (siehe Referenzcode 9a in 10) gemacht werden. Das ermöglicht es zumindest einem der Spannungsversorgungsanschlüsse 4 und der Masseanschlüsse 4, elektrisch mit zumindest zwei aus der Vielzahl an Elektroden 9 verbunden zu sein. Wenn die Anzahl an Spannungsversorgungsverdrahtungsleitungen und Masseverdrahtungsleitungen steigt, steigt die Anzahl an Rückwegen für den Strom, der zur Spannungsquelle und zur Masse fließt. Das hat den Vorteil, dass die Induktivität verringert und Spannungsversorgungsrauschen unterdrückt wird.
Außerdem ermöglicht das Erhöhen der Anzahl an Elektroden 9 auf der Vorderseitenoberfläche des Gehäusesubstrats 3 es, Spannungsversorgungsverdrahtungsleitungen und Masseverdrahtungsleitungen zwischen Signalverdrahtungsleitungen anzuordnen. Spezifischer können im Gehäusesubstrat 3 die Elektroden 9 auf jeder Seite der Elektroden 9, die elektrisch mit Signalterminals 4 verbunden sind, elektrisch mit entweder einem Spannungsversorgungsanschluss 4 oder einem Masseversorgungsanschluss 4 verbunden sein. Das ermöglicht es, Rauschen zwischen Paaren an Signalverdrahtungsleitungen abzuschirmen.
Außerdem ist das Erhöhen der Anzahl an Elektroden 9 auf der Vorderseitenoberfläche des Gehäusesubstrats 3 insofern auch vorteilhaft, als dass es möglich ist, Anschlüsse zum Testen zusätzlich zu den Spannungsversorgungs-, Masse- und Signalanschlüssen bereitzustellen.
11 ist ein Schaltblockdiagramm der Halbleitervorrichtung in dieser Art von Ausführungsform. Der IF-Chip 1 ist ein Steuerchip, der die Vielzahl an Kernchips 2 steuert. Die Elektroden 5 auf den IF-Chips 1 und 1a empfangen Eingangssignale durch die Elektroden 9, die auf der Vorderseitenoberfläche des Gehäusesubstrats 3 bereitgestellt sind. Die Eingangssignale werden durch Verdrahtungsleitungen übertragen, die elektrisch mit den Elektroden 5 verbunden sind, um Schaltungsteile in den IF-Chips 1 und 1a zu steuern. Die Steuerschaltungsteile wandeln die Signale in interne Signale um, die dann an die Elektroden 6 durch Verdrahtungsleitungen ausgegeben werden. Die Eingangssignale, die von den Elektroden 6 ausgegeben werden, werden in jeden Kernchip 2 durch die Durchgangselektroden 16, die in den Kernchips 2 bereitgestellt sind, eingegeben.
Die Elektroden 5, die auf dem IF-Chip 1 bereitgestellt sind, umfassen einen Taktanschluss 5a, einen Befehlsanschluss 5b, Adressanschlüsse 5c und 5d und einen Dateneingangs- und Datenausgangsanschluss 5e. Zusätzlich werden auch Kalibrierungsanschlüsse, Spannungsversorgungsanschlüsse und ähnliches bereitgestellt. Die Anschlüsse 5a bis 5e sind jeweils mit Elektroden 9 des Gehäusesubstrats 3 verbunden.
Der Taktanschluss 5a ist ein Anschluss, an den ein externes Taktsignal ICLK geliefert wird. Das externe Taktsignal ICLK wird an eine interne Taktgeberschaltung 50 geliefert. Die interne Taktgeberschaltung 50 ist eine Schaltung, die ein internes Taktsignal ICLK erzeugt. Das erzeugte interne Taktsignal ICLK wird an verschiedene Schaltungseinheiten im IF-Chip 1 geliefert.
Der Befehlsanschluss 5b ist ein Anschluss, an den Befehlssignale geliefert werden. Die Befehlssignale werden durch eine Befehlseingabeschaltung 51 an einen Befehlsdekodierer 52 geliefert. Der Befehlsdekodierer 52 dekodiert die Befehlssignale, die von der Befehlseingabeschaltung 51 ausgegeben werden, wobei verschiedene interne Befehle erzeugt werden, und er verzögert auch die erzeugten internen Befehle auf der Basis von Wartezeiten, die vorher festgelegt werden. Die internen Befehle, die vom Befehlsdekodierer 52 ausgegeben werden, werden durch die Bump-Elektroden 10 an die Kernchips 2 geliefert. Die internen Befehle, die vom Befehlsdekodierer 52 ausgegeben werden, umfassen zum Beispiel einen aktiven Befehl IACT, einen Vorladebefehl IPRE, einen Lesebefehl IREAD und einen Schreibbefehl IWRITE.
Die Adressanschlüsse 5c und 5d sind Anschlüsse, an die ein Adresssignal ADD und ein Bankadresssignal BA geliefert werden, und das gelieferte Adresssignal ADD und Bankadresssignal BA werden durch die Adresseingangsschaltung 53 an Auffangregisterschaltungen 54 und 55 geliefert.
Die Adresseingangsschaltung 53 kann eine Chipadresse SID auf der Basis des gelieferten Adresssignals ADD und Bankadresssignals BA extrahieren oder erzeugen. Die Chipadresse SID wird mit dem internen Taktsignal ICLK synchronisiert und wird durch die Auffangregisterschaltung 54 gelatcht. Die Chipadresse SID, die durch die Auffangregisterschaltung 54 gelatcht ist, wird durch die Bump-Elektroden 10 an den Kernchip 2 geliefert.
Außerdem synchronisiert die Auffangregisterschaltung 55 andere Teile des Adresssignals ADD und Bankadresssignals BA mit dem internen Taktsignal ICLK, latcht diese Teile und liefert diese Signale durch die Bump-Elektroden 10 an den Kernchip 2.
Der Dateneingangs- und -ausgangsanschluss 5e ist ein Anschluss, der für die Eingabe und Ausgabe von Schreibdaten DQ verwendet wird, und ist mit einer Dateneingangs- und -ausgangsschaltung 56 verbunden. Die Dateneingangs- und -ausgangsschaltung 56 empfängt die Schreibdaten DQ, die vom Dateneingangs- und -ausgangsanschluss 5e geliefert werden, und liefert die Schreibdaten durch die Bump-Elektroden 10 an den Kernchip 2.
Es wird nun die Schaltungskonfiguration im Kernchip 2 beschrieben. Eine Chipadressenkomparatorschaltung 60 in jedem Kernchip 2 gibt interne Signale gemäß interner Befehlssignale, die durch den Befehlsdekodierer ausgegeben werden, aus, wenn das Chipauswahlsignal SID mit Chipinformation, die die Chipadressenkomparatorschaltung 60 selbst hat, übereinstimmt. In anderen Worten: Die Chipadressenkomparatorschaltung 60 vergleicht die Chipadresse SID, die durch den IF-Chip 1 geliefert wird, mit einer eindeutigen Chipadresse, die dem Kernchip 2 zugeteilt ist, und aktiviert den Befehl, wenn die beiden Chipadressen übereinstimmen. Ein MDDADT-Signal ist ein Signal, das aktiviert wird, wenn ein internes Reihensystem-Befehlssignal aktiviert wurde.
Eine Speicherzellenanordnung 61, die im Kernchip 2 enthalten ist, ist in eine Vielzahl an Banken aufgeteilt. Banken sind Einheiten, die in der Lage sind, Befehle individuell anzunehmen. In anderen Worten: Jede Bank kann auf sich gegenseitig nicht ausschließende unabhängige Weise betrieben werden. In der Speicherzellenanordnung 61 überschneiden sich eine Vielzahl an Wortleitungen WL und eine Vielzahl an Bit-Leitungen BL. Speicherzellen MC sind an den Schnittpunkten der Wortleitungen WL und der Bit-Leitungen BL angeordnet. Es soll angemerkt werden, dass in 11 der Einfachheit halber nur eine Wortleitung WL, eine Bit-Leitung BL und eine Speicherzelle MC veranschaulicht sind. Die Auswahl einer Wortleitung WL wird mittels eines Reihendekodierers 62 durchgeführt. Außerdem sind die Bit-Leitungen BL mit Leseverstärkern 63 verbunden. Die Auswahl eines Leseverstärkers 63 wird mittels eines Spaltendekodierers 65 durchgeführt.
Eine Reihenadresse wird an den Reihendekodierer 62 durch eine Reihensystem-Steuerschaltung 64 geliefert. Das Adresssignal MDDADT und die Adresse ADD werden durch die Chipadressenkomparatorschaltung 60 an die Reihensystem-Steuerschaltung 64 geliefert.
Wenn ein aktiver Befehl aktiviert wurde, liefert die Reihensystem-Steuerschaltung 64 das Adresssignal ADD an den Reihendekodierer der Bank, die mittels der Bankadresse ausgewählt wird. Die spezifizierte Wortleitung der spezifizierten Bank wird dadurch aktiviert. In anderen Worten: Reihenzugriff wird durchgeführt.
Wenn ein Aktualisierungsbefehl aktiviert wurde, liefert die Reihensystem-Steuerschaltung 64 den Zählwert eines Aktualisierungszählers, welcher nicht in der Zeichnung gezeigt ist, an den Reihendekodierer jeder Bank. Die spezifizierte Wortleitung jeder Bank wird dadurch aktiviert und ein Aktualisierungsbetrieb wird durchgeführt.
Eine Spaltenadresse wird durch eine Spaltensystem-Steuerschaltung 66 an den Spaltendekodierer 65 geliefert. Das Adresssignal ADD, die Bankadresse BA, ein Lesebefehl READEN und ein Schreibbefehl WRITEEN werden durch die Chipadressenkomparatorschaltung 60 an die Spaltensystem-Steuerschaltung 66 geliefert.
Wenn der Lesebefehl READEN oder der Schreibbefehl WRITEEN aktiviert wurde, liefert die Spaltensystem-Steuerschaltung 66 das Adresssignal ADD an den Spaltendekodierer 65 der mittels der Bankadresse BA ausgewählten Bank. Der spezifizierte Leseverstärker 63 der spezifizierten Bank wird dadurch mit einer Datenverstärkungsschaltung 67 verbunden.
Wenn der Lesebefehl READEN aktiviert wurde, werden Lesedaten, die von der Speicherzellenanordnung 61 durch den Leseverstärker 63 gelesen wurden, an den IF-Chip 1 durch die Datenverstärkungsschaltung 67 und die Bump-Elektroden 10 weitergeleitet. Wenn der Schreibbefehl WRITEEN aktiviert wurde, werden außerdem Schreibdaten, die vom IF-Chip 1 durch die Bump-Elektroden 10 weitergeleitet wurden, auf die Speicherzellenanordnung 61 durch die Datenverstärkungsschaltung 67 und den Leseverstärker 63 geschrieben.
Die Erfindung, die von den Erfindern entwickelt wurde, wurde hierin oben in Bezug auf beispielhafte Ausführungsformen beschrieben, die vorliegende Erfindung ist jedoch nicht auf die oben genannten beispielhaften Ausführungsformen beschränkt und es ist selbstverständlich, dass verschiedene Modifizierungen möglich sind, ohne vom Kern der Erfindung abzuweichen.
Beispielsweise ist in der oben genannten beispielhaften Ausführungsform ein Chipstapel, der vier Kernchips 2 und einen IF-Chip 1 aufweist, auf einem Gehäusesubstrat 3 angebracht. Die Art und Anzahl von Halbleiterchips, die den Chipstapel bilden, ist jedoch willkürlich und kann zum Beispiel wie gemäß dem Zweck und der Anwendung geeignet ausgewählt werden.
Diese Patentanmeldung basiert auf und beansprucht den Vorteil von Priorität von der japanischen Patentanmeldung Nr. 2012-227844 , eingereicht am 15. Oktober 2012, deren gesamte Offenbarung hierin durch Verweis aufgenommen ist.
Bezugszeichenliste

1: IF-Chip
2: Kernchip
3: Gehäusesubstrat
4: Außenanschluss
5: Elektrode auf Rückseitenoberfläche des IF-Chips
6: Elektrode auf Vorderseitenoberfläche des IF-Chips
9: Elektrode auf Vorderseitenoberfläche des Gehäusesubstrats
10: Bump-Elektrode
11: Durchgangsverdrahtungsleitung
12: Nichtleitende Paste
13: Unterfüllmaterial
14: Dichtungsharz
18: Kontaktpfropfen
22: Verdrahtungsleitung auf Rückseitenoberfläche des Gehäusesubstrats
23: Verdrahtungsleitung auf Vorderseitenoberfläche des Gehäusesubstrats

Claims

Halbleitervorrichtung, bereitgestellt mit: einem Gehäusesubstrat, umfassend eine Vielzahl an ersten Elektroden, die auf einer ersten Rückseitenoberfläche angeordnet sind, eine Vielzahl an zweiten Elektroden, die entlang einer ersten Richtung einer ersten Vorderseitenoberfläche auf der der ersten Rückseitenoberfläche entgegengesetzten Seite angeordnet sind, und Verdrahtungsleitungen, die die ersten Elektroden und die zweiten Elektroden elektrisch verbinden; einem Schnittstellenchip, der auf der ersten Vorderseitenoberfläche des Gehäusesubstrats bereitgestellt ist und der eine Vielzahl an dritten Elektroden umfasst, die auf einer zweiten Rückseitenoberfläche angeordnet sind, die dem Gehäusesubstrat entgegengesetzt ist, und die mit der Vielzahl an zweiten Elektroden verbunden ist; und einem Kernchip, der auf einer zweiten Vorderseitenoberfläche auf der der zweiten Rückseitenoberfläche des Schnittstellenchips entgegengesetzten Seite bereitgestellt ist und der elektrisch mit dem Schnittstellenchip verbunden ist; worin die Länge des Schnittstellenchips in der ersten Richtung größer ist als die Länge des Kernchips in der ersten Richtung und höchstens gleich wie die Länge des Gehäusesubstrats in der ersten Richtung ist; zumindest eine aus der Vielzahl an ersten Elektroden an der Außenseite des Endabschnitts des Kernchips in der ersten Richtung angeordnet ist; und zumindest eine aus der Vielzahl an zweiten Elektroden an der Außenseite des Endabschnitts des Kernchips in der ersten Richtung angeordnet ist.
Halbleitervorrichtung nach Anspruch 1, worin die Länge des Schnittstellenchips in einer zweiten Richtung, die orthogonal zur ersten Richtung ist, weniger beträgt als die Längen des Kernchips und des Gehäusesubstrats in der zweiten Richtung.
Halbleitervorrichtung nach Anspruch 1 oder Anspruch 2, worin eine Vielzahl an vierten Elektroden, die in die erste Richtung ausgerichtet angeordnet sind, auf der zweiten Vorderseitenoberfläche des Schnittstellenchips bereitgestellt ist, und eine Vielzahl an fünften Elektroden, die in die erste Richtung ausgerichtet angeordnet sind und die jeweils mit der Vielzahl an vierten Elektroden verbunden sind, auf einer Oberfläche des Kernchips, der dem Schnittstellenchip entgegengesetzt ist, bereitgestellt ist.
Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, worin die Vielzahl an ersten Elektroden einen Spannungsversorgungsanschluss, einen Masseanschluss und einen Signalanschluss umfasst, die Anzahl der zweiten Elektroden größer ist als die Anzahl der ersten Elektroden, und zumindest einer der Spannungsversorgungsanschlüsse und Masseanschlüsse elektrisch durch die Verdrahtungsleitungen mit zumindest zwei der zweiten Elektroden verbunden ist.
Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, worin die Vielzahl an ersten Elektroden einen Spannungsversorgungsanschluss, einen Masseanschluss und einen Signalanschluss umfasst, und die zweiten Elektroden auf jeder Seite der zweiten Elektroden, die elektrisch mit jedem der Signalanschlüsse verbunden sind, elektrisch mit entweder dem Spannungsversorgungsanschluss oder dem Masseanschluss verbunden sind.
Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die zweiten Elektroden eine Spannungsversorgungselektrode, eine Masseelektrode, eine Signalelektrode und eine Elektrode zum Testen umfassen.