DE102022102731A1 - Dram-berechnungsschaltung und verfahren - Google Patents

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Chia-En HUANG
Yi-Ching Liu
Wen-Chang Cheng
Yih Wang
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Abstract

Eine Speicherschaltung umfasst eine erste Schaltung und eine zweite Schaltung. Die erste Schaltung umfasst ein DRAM-Array mit mehreren Bitleitungen, und die zweite Schaltung umfasst eine Rechenschaltung mit einer Leseverstärkerschaltung. Zwischen der ersten und der zweiten Schaltung befindet sich eine Grenzschicht, die mehrere Via-Strukturen umfasst, die eingerichtet sind, die mehreren Bitleitungen mit der Leseverstärkerschaltung elektrisch zu verbinden.

Description

  • PRIORITÄTSANSPRUCH
  • Die vorliegende Anmeldung beansprucht die Priorität der am 29. Juli 2021 eingereichten vorläufigen US-Patentanmeldung 63/226,902 , die in vollem Umfang durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • Speichermatrizen werden häufig zur Speicherung von und zum Zugriff auf Daten verwendet, die für verschiedene Arten von Berechnungen wie logische oder mathematische Operationen benötigt werden. Zur Durchführung dieser Operationen werden Datenbits zwischen den Speicherfeldern und den Schaltkreisen, die zur Durchführung der Berechnungen verwendet werden, übertragen. In einigen Fällen umfassen die Berechnungen mehrere Ebenen von Operationen, und die Ergebnisse einer ersten Operation werden als Eingangsdaten für eine zweite Operation verwendet.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es wird darauf hingewiesen, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1A-F1 zeigen Diagramme von Speicherschaltungen gemäß einigen Ausführungsformen.
    • 2 ist ein Diagramm einer Rechenschaltung gemäß einigen Ausführungsformen.
    • 3 ist ein Diagramm einer Rechenschaltung gemäß einigen Ausführungsformen.
    • 4 ist ein Diagramm einer Addiererbaumschaltung gemäß einigen Ausführungsformen.
    • 5 ist ein Flussdiagramm eines Verfahrens zum Betrieb einer Speicherschaltung gemäß einigen Ausführungsformen.
    • 6 zeigt ein Flussdiagramm eines Verfahrens zur Herstellung einer Speicherschaltung gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale des bereitgestellten Gegenstands. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten, Werte, Operationen, Materialien, Anordnungen und dergleichen beschrieben. Es handelt sich dabei natürlich nur um Beispiele, die nicht als Einschränkung zu verstehen sind. Andere Komponenten, Werte, Operationen, Materialien, Anordnungen oder dergleichen sind denkbar. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, kann aber auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal gegebenenfalls nicht in direktem Kontakt stehen. Darüber hinaus können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt nicht grundsätzlich eine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können hier zur einfacheren Beschreibung räumlich relative Begriffe wie „unter“, „unten“, „unterhalb“, „über“, „auf“, „oberhalb“ „oben“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal zu beschreiben, wie es in den Zeichnungen dargestellt ist. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Zeichnungen dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden.
  • In verschiedenen Ausführungsformen ist ein DRAM-Array (Dynamic Random Access Memory) einer Speicherschaltung in einer ersten Schaltung angeordnet, eine Rechenschaltung mit einem Leseverstärker ist in einer zweiten Schaltung angeordnet, die durch eine Schaltungsgrenze von der ersten Schaltung getrennt ist, und die Bitleitungen der Speicherschaltung weisen Via-Strukturen auf, die in der Schaltungsgrenze angeordnet sind. Die verschiedenen Ausführungsformen sind eingerichtet, CIM-Operationen (Computation-in-Memory) basierend auf Gewichtsdatenelementen (weight data elements) durchzuführen, die in dem DRAM-Array gespeichert sind. Im Vergleich zu anderen Ansätzen sind solche Speicherschaltungen in der Lage, CIM-Operationen basierend auf einer hohen Speicherkapazität bei einem kleineren Raumbedarf und geringerem Stromverbrauch durchzuführen. In verschiedenen Anwendungen, beispielsweise in Anwendungen für CNN (convolutional neural network), ermöglichen die Speicherschaltungen eine effiziente Anwendung der Gewichtsdatenelemente auf Eingangsdatenelemente in MAC-Operationen (Multiply-and-accumulate) und anderen Operationen.
  • 1A und 1B sind Diagramme einer Speicherschaltung 100 gemäß einigen Ausführungsformen. 1A ist eine schematische Darstellung der Schaltung 100 und 1B zeigt ein nicht-einschränkendes Beispiel einer Querschnittsanordnung der Speicherschaltung 100 mit einer X-Richtung und einer Z-Richtung. 1C-1F, die nachstehend erläutert sind, zeigen nicht-einschränkende Beispiele eines Teils der Speicherschaltung 100 sowie die X-Richtung und eine Y-Richtung.
  • Die Speicherschaltung 100 umfasst ein DRAM-Array 100A, das in einer Schaltung C1 angeordnet ist, und eine Rechenschaltung 100B, die eine Leseverstärkerschaltung SA umfasst und in einer Schaltung C2 angeordnet ist. Die Schaltung C2 ist durch eine Grenzschicht CB von der Schaltung C1 getrennt, die in einigen Ausführungsformen auch als Schaltungsgrenze CB bezeichnet wird. Jede der Schaltungen C1 und C2 und der Grenzschicht CB weist Abmessungen in zwei Richtungen auf, beispielsweise in einer X-Richtung und einer Y-Richtung, die wesentlich größer sind als eine Abmessung in einer dritten Richtung senkrecht zu den ersten beiden Richtungen, beispielsweise in einer Z-Richtung, und die Grenzschicht CB überlappt im Wesentlichen jede der Schaltungen C1 und C2 entlang der dritten Richtung. In einigen Ausführungsformen werden die Schaltungen C1 und C2 als eine integrierte Schaltungsschicht (IC-Schicht) C1 und IC-Schicht C2 bezeichnet.
  • Bitleitungen B11-B1M und B21-B2M sind leitfähige Pfade, die sich von dem DRAM-Array 100A zu einer Leseverstärkerschaltung SA der Rechenschaltung 100B erstrecken und entsprechende Instanzen von Via-Strukturen VS (für die Klarheit ist eine einzelne Instanz in 1A gekennzeichnet) aufweisen, die in einer oder mehreren Strukturschichten 100CB der Grenzschicht CB angeordnet sind. In der in 1B dargestellten Ausführungsform weist das DRAM-Array 100A eine Steuerschaltung 110A auf, und die Speicherschaltung 100 weist eine Steuerleitung CL1 und eine Steuerleitung CL2 auf, die leitfähige Pfade sind, die sich von der Steuerschaltung 110A zu dem Leseverstärker SA erstrecken. Jede der Steuerleitungen CL1 und CL2 weist eine Instanz der Via-Struktur VS auf, die in einer oder mehreren Strukturschichten 100CB angeordnet ist.
  • In der in 1A und 1B dargestellten Ausführungsform ist die Schaltung C1 in Z-Richtung über der Schaltung C2 angeordnet und die Grenzschicht CB grenzt an jede der Schaltungen C1 und C2. In einigen Ausführungsformen ist die Schaltung C2 in Z-Richtung über der Schaltung C1 angeordnet und/oder die Grenzschicht CB grenzt nur an eine oder an keine der Schaltungen C1 oder C2, beispielsweise getrennt von einer oder von beiden Schaltungen C1 oder C2 durch eine oder mehrere zusätzliche Schichten (nicht dargestellt).
  • In der in 1B dargestellten Ausführungsform weisen die Bitleitungen B11-B1M und B21-B2M und die Steuerleitungen CL1 und CL2, zusätzlich zu einer Instanz der Via-Struktur VS, jeweils einen leitfähigen Pfad LA in dem DRAM 100A, einen leitfähigen Pfad L1 in der Grenzschicht CB zwischen dem leitfähigen Pfad LA und der Instanz der Via-Struktur VS, einen leitfähigen Pfad LB in der Rechenschaltung 100B und einen leitfähigen Pfad L2 in der Grenzschicht CB zwischen dem leitfähigen Pfad LB und der Instanz der Via-Struktur VS auf. In einigen Ausführungsformen weist eine oder mehrere der Bitleitungen B11-B1M oder B21-B2M oder der Steuerleitungen CL1 oder CL2 einen oder beide von den leitfähigen Pfaden L1 und L2 nicht, beispielsweise indem eine Instanz der Via-Struktur VS enthalten ist, die direkt mit einem oder beiden der leitfähigen Pfade LA oder LB verbunden ist.
  • Die leitfähigen Pfade LA und LB sind jeweils eine metallische Interconnect-Struktur. die eine oder mehrere Metallleitungen und/oder Via-Strukturen aufweisen, die in der jeweiligen Schaltung C1 oder C2 angeordnet sind. Jeder leitfähige Pfad LA ist eingerichtet, eine elektrische Verbindung zwischen einem oder mehreren Elementen des DRAM 100A und dem jeweiligen leitfähigen Pfad L1 oder der Via-Struktur VS herzustellen, und jeder leitfähige Pfad LB ist eingerichtet, eine elektrische Verbindung zwischen einem oder mehreren Elementen der Rechenschaltung 100B, beispielsweise dem Leseverstärker SA, und dem jeweiligen leitfähigen Pfad L2 oder der Via-Struktur VS herzustellen. In einigen Ausführungsformen sind die untersten Abschnitte der leitfähigen Pfade LA entlang einer ersten X-Y-Ebene angeordnet, in der DRAM 100A an die Grenzschicht CB grenzt, und die obersten Abschnitte der leitfähigen Pfade LB sind entlang einer zweiten X-Y-Ebene unterhalb der ersten X-Y-Ebene angeordnet, in der die Rechenschaltung 100B an die Grenzschicht CB grenzt.
  • In der in 1B dargestellten Ausführungsform entspricht jede der Bitleitungen B11-B1M und B21-B2M und der Steuerleitungen CL1 und CL2 jeweils einer einzelnen Instanz der Via-Struktur VS und der leitfähigen Pfade LA, L1, L2 und LB. In einigen Ausführungsformen entspricht eine gegebene Bitleitung B11-B1M oder B21-B2M oder eine gegebene Steuerleitung CL1 oder CL2 mehreren Instanzen einer oder mehrerer Via-Strukturen VS oder leitfähiger Pfade LA, L1, L2 oder LB. In einigen Ausführungsformen entspricht eine oder mehrere der Via-Strukturen VS oder der leitfähigen Pfade LA, L1, L2 oder LB mehreren Instanzen von Bitleitungen B11-B1M oder B21-B2M oder von Steuerleitungen CL1 oder CL2, beispielsweise Ausführungsformen, in denen mehrere Bitleitungen einen Eingang zu dem Leseverstärker SA gemeinsam nutzen, oder Ausführungsformen, in denen eine Steuerleitung CL1 oder CL2 mehrere Verbindungen zu dem Leseverstärker SA aufweist.
  • In einigen Ausführungsformen sind die Schaltungen C1 und C2 IC-Vorrichtungsschichten eines IC-Vorrichtungspackages, beispielsweise eines 3D-IC-Packages, und die eine oder die mehreren Strukturschichten 100CB weisen Elemente auf, die eingerichtet sind, eine Kombination von mechanischer Anordnung und elektrischen Verbindungen zwischen IC-Vorrichtungen des IC-Vorrichtungspackages aufrechtzuerhalten. In einigen Ausführungsformen umfasst jede der Schaltungen C1 und C2 einen Teil oder die Gesamtheit eines Halbleiterwafers oder Halbleiter-Dies, beispielsweise in einer Wafer-auf-Wafer-Anordnung, Die-auf-Wafer-Anordnung oder Die-auf-Die-Anordnung. In einigen solchen Ausführungsformen umfassen die Via-Strukturen VS ein oder mehrere Chip-Bond-Elemente, die ein oder mehrere Metallmaterialien umfassen, beispielsweise Lötkugeln oder Kupfersäulen oder andere Metallsäulen oder Metallstifte, und, falls vorhanden, umfasst einer oder beide der leitfähigen Pfade L1 oder L2 ein Pad oder eine andere ähnliche Struktur, die auf dem einen oder den mehreren Halbleiterwafern oder Halbleiter-Dies angeordnet oder mit diesen verbunden ist, wobei die Via-Struktur VS und die leitfähigen Pfade L1 und/oder L2 dadurch geeignet sind, elektrische und/oder mechanische Verbindungen zwischen mehreren Halbleiterwafern und/oder Halbleiter-Dies herzustellen. In einigen Ausführungsformen umfassen einer oder beide der leitfähigen Pfade L1 oder L2 ein oder mehrere Elemente einer oder mehrerer Umverteilungsschichten eines IC-Vorrichtungspackages.
  • In einigen Ausführungsformen umfassen die eine oder die mehreren Strukturschichten 100CB der Grenzschicht CB eine oder mehrere dielektrische Schichten eines IC-Vorrichtungspackages, wobei die eine oder die mehreren dielektrischen Schichten ein oder mehrere elektrisch isolierende Materialien enthalten, beispielsweise Siliziumdioxid (SiO2), ein Epoxid- oder Verkapselungsmaterial oder dergleichen. In einigen Ausführungsformen umfassen die eine oder die mehreren Strukturschichten 100CB ein oder mehrere Substrate, beispielsweise dünne Siliziumschichten, Interposer oder dergleichen, die zwischen den Schaltungen C1 und C2 angeordnet sind. In einigen Ausführungsformen umfassen die Via-Strukturen VS TSV-Strukturen (through silicon via), die in der einen oder den mehreren Strukturschichten 100CB eines IC-Vorrichtungspackages angeordnet sind.
  • In einigen Ausführungsformen umfassen die Via-Strukturen VS TSV-Strukturen mit Breiten von weniger als 1 Mikrometer bis 50 Mikrometer. In einigen Ausführungsformen umfassen die Via-Strukturen VS TSV-Strukturen mit Breiten von 1 Mikron bis 10 Mikron. Andere Bereiche und/oder Werte fallen in den Geltungsbereich der vorliegenden Offenbarung. Mit zunehmender Breite der Via-Strukturen VS sinken ein parasitärer Widerstand, ein Spannungsabfall und die Verlustleistung.
  • In einigen Ausführungsformen sind die Schaltungen C1 und C2 auf einem einzigen Substrat angeordnet, beispielsweise auf einem Halbleiterwafer oder Halbeliter-Die mit Silizium und/oder einem anderen Halbleitermaterial. In einigen dieser Ausführungsformen umfassen die eine oder die mehreren Strukturschichten 100CB der Grenzschicht CB eine oder mehrere dielektrische Schichten und/oder eine oder mehrere Siliziumschichten, in denen Via-Strukturen VS und, falls vorhanden, leitfähige Pfade L1 und L2 angeordnet sind. In einigen Ausführungsformen ist jeder der leitfähigen Pfade L1 und L2, sofern vorhanden, eine metallische Interconnect-Struktur.
  • In einigen Ausführungsformen umfassen die Via-Strukturen VS ein oder mehrere Durchkontaktierungen, die einen oder beide leitfähige Pfade LA oder LB der jeweiligen Schaltung C1 oder C2 direkt kontaktieren. In einigen Ausführungsformen umfassen die Via-Strukturen VS TSV-Strukturen, die in der einen oder den mehreren Strukturschichten 100CB eines einzigen Substrats angeordnet sind.
  • In einigen Ausführungsformen haben die Via-Strukturen VS eine Breite von 10 Nanometern (nm) bis 100 nm. In einigen Ausführungsformen haben die Via-Strukturen VS eine Breite von 25 nm bis 75 nm. Andere Bereiche und/oder Werte fallen in den Geltungsbereich der vorliegenden Offenbarung. Mit abnehmender Breite der Via-Strukturen VS verringern sich die Raumanforderungen, so dass die Via-Strukturen VS mit einem DRAM-Array 100A verbunden werden können, das eine hohe Dichte aufweist.
  • In der in 1A und 1B gezeigten Ausführungsform sind einige der Via-Strukturen VS in einer einzigen X-Z-Ebene angeordnet und dadurch eingerichtet, das DRAM-Array 100A mit der Rechenschaltung 100B elektrisch zu verbinden. In verschiedenen Ausführungsformen, wie in den nicht-einschränkenden Beispielen, die nachstehend in Verbindung mit 1C-1F erläutert sind, sind Instanzen von Via-Strukturen VS anders angeordnet, beispielsweise in mehreren X-Z-Ebenen, und dadurch eingerichtet, das DRAM-Array 100A mit der Rechenschaltung 100B elektrisch zu verbinden.
  • In der in 1A und 1B gezeigten Ausführungsform ist jede Via-Struktur VS in einer der Bitleitungen B11-B1M und B21-B2M oder den Steuerleitungen CL1 und CL2 enthalten. In einigen Ausführungsformen umfasst die Speicherschaltung 100 eine oder mehrere Steuerleitungen (nicht dargestellt) zusätzlich zu den Steuerleitungen CL1 und CL2, und eine oder mehrere Instanzen der Via-Struktur VS sind in einer oder mehreren der zusätzlichen Steuerleitungen enthalten, die eingerichtet sind, ein oder mehrere Steuersignale und/oder Taktsignale zu übertragen. Die in 1B dargestellte Anordnung der Bitleitungen B11-B1M und B21-B2M und der Steuerleitungen CL1 und CL2 ist ein nicht-einschränkendes Beispiel zur Veranschaulichung. Andere Anordnungen, beispielsweise eine oder beide Steuerleitungen CL1 oder CL2, die zwischen einem oder mehreren Bitleitungspaaren B11-B1M oder B21-B2M angeordnet sind, fallen in den Geltungsbereich der vorliegenden Offenbarung.
  • Das DRAM-Array 100A umfasst mehrere DRAM-Zellen MC (in 1A ist der Übersichtlichkeit halber ein einzelnes Exemplar gekennzeichnet), die in einigen Ausführungsformen auch als Speicherzellen MC bezeichnet werden. In der in 1A dargestellten Ausführungsform umfasst jede DRAM-Zelle MC einen einzelnen NMOS-Transistor M1 und ein einzelnes kapazitives Bauelement CD1, das in Reihe zwischen einem Masse-Referenzknoten (durch das analoge Massesymbol gekennzeichnet) und einer der Bitleitungen B11-B1M oder B21-B2M entsprechend den Spalten der DRAM-Zellen MC geschaltet ist. Ein Gate jedes Transistors M1 ist mit einer der Signalleitungen CONV1-CONVN verbunden, die den Zeilen der DRAM-Zellen MC entsprechen.
  • In der in 1A dargestellten Ausführungsform umfasst das DRAM-Array 100A somit DRAM-Zellen MC, die eingerichtet sind, als Reaktion auf Signale (nicht gekennzeichnet), welche auf den Signalleitungen CONV1-CONVN empfangen werden, die Daten zu empfangen und zu speichern, die auf den Bitleitungen B11-B1M und B21-B2M empfangen werden, und Daten an die Bitleitungen B11-B1M und B21-B2M auszugeben, wobei die Daten den Bitleitungssignalen S11-S1M und S21-S2M entsprechen. In einigen Ausführungsformen umfasst das DRAM-Array 100A DRAM-Zellen MC, die ansonsten eingerichtet sind, Daten basierend auf Bitleitungssignalen S11-S1M und S21-S2M als Reaktion auf Signale zu speichern und auszugeben, die auf den Signalleitungen CONV1-CONVN empfangen werden. In verschiedenen Ausführungsformen umfasst eine DRAM-Zelle MC einen PMOS-Transistor M1, einen anderen Referenzknoten als einen Masse-Referenzknoten, beispielsweise einen Knoten für die Versorgungsspannung (VDD-Knoten), einen oder mehrere Transistoren zusätzlich zu dem Transistor M1 und/oder ein oder mehrere kapazitive Bauelemente zusätzlich zu dem kapazitiven Bauelement CD1. In verschiedenen Ausführungsformen umfasst das DRAM-Array 100A jede DRAM-Zelle MC, die mit den mehreren Bitleitungen B11-B1M und B21-B2M gekoppelt ist, und/oder Bitleitungen B11-B1M und B21-B2M, die mit mehreren DRAM-Zellen MC in einer gleichen Zeile gekoppelt sind.
  • In der in 1A und 1B gezeigten Ausführungsform sind die Bitleitungen B11-B1M und B21-B2M und die entsprechenden Bitleitungssignale S11-S1M und S21-S2M zur Veranschaulichung in zwei Gruppen angeordnet, wobei jede Gruppe eine Anzahl M von Bitleitungen B11-B1M und B21-B2M und Bitleitungssignalen S11-S1M und S21-S2M aufweist. In verschiedenen Ausführungsformen haben die Bitleitungen B11-B1M und B21-B2M und die Bitleitungssignale S11-S1M und S21-S2M andere Anordnungen als wie in 1A und 1B dargestellt, beispielsweise mit einer einzigen Gruppe oder mit mehr als zwei Gruppen, oder mit Gruppen mit einer anderen Anzahl von Bitleitungen und Bitleitungssignalen.
  • Das DRAM-Array 100A kann Daten speichern, die ein Volumen und eine Konfiguration aufweisen, welche auf den Werten einer Anzahl von Zeilen N, die den Signalleitungen CONV1-CONVN entsprechen, der Anzahl von Gruppen von Bitleitungen B11-B1M und B21-B2M und der Anzahl M jeder Gruppe von Bitleitungen B11-B1M und B21-B2M basieren. Die Anzahl der Spalten des DRAM-Arrays 100A entspricht der Anzahl der Gruppen von Bitleitungen B11-B1M und B21-B2M mal der Anzahl M jeder Gruppe. Das Gesamtvolumen der Datenbits, die in dem DRAM-Array 100A gespeichert werden können, entspricht somit der Anzahl der Spalten mal der Anzahl der Zeilen N.
  • In der in 1A und 1B dargestellten Ausführungsform ist die Anzahl der Spalten des DRAM-Arrays 100A gleich der Gesamtzahl der Bitleitungen B11-B1M und B21-B2M. In einigen Ausführungsformen ist das DRAM-Array 100A anders konfiguriert, wobei die Anzahl der Spalten größer als die Gesamtzahl der Bitleitungen B11-B1M und B21-B2M ist, indem beispielsweise mehr als eine Spalte enthalten ist, die elektrisch mit jeder der Bitleitungen B11-B1M und B21-B2M verbunden ist, und/oder indem eine Auswahlschaltung, wie beispielsweise eines Multiplexers, zwischen zwei oder mehreren Spalten und jeder der Bitleitungen B11-B1M und B21-B2M enthalten ist.
  • Mit zunehmender Datenspeicherkapazität steigen die Anzahl und die Art der möglichen Anwendungen des DRAM-Arrays 100A, und ebenfalls steigen sowohl die Größe des Arrays als auch der Stromverbrauch. In einigen Ausführungsformen hat das DRAM-Array 100A eine Datenspeicherkapazität von 1 Kilobit (kb) bis 1 28 Gigabit (Gb). In einigen Ausführungsformen hat das DRAM-Array 100A eine Datenspeicherkapazität von 1 Megabit (Mb) bis 16 Gb. In einigen Ausführungsformen hat das DRAM-Array 100A eine Datenspeicherkapazität von 128 Mb bis 1 Gb. Andere Bereiche und/oder Werte können ebenso in den Geltungsbereich der vorliegenden Offenbarung fallen.
  • In einigen Ausführungsformen ist die Anzahl M jeder Gruppe von Bitleitungen B11-B1M und B21-B2M gleich acht, was einem Byte mit acht Datenbits entspricht, und DRAM 100A ist somit kompatibel mit herkömmlichen Speicherkonfigurationen konfiguriert. Andere Werte können in den Geltungsbereich der vorliegenden Offenbarung fallen. In einigen Ausführungsformen hat das DRAM-Array 100A eine Datenspeicherkapazität von 1 Megabyte (MB) bis 16 Gigabyte (GB). In einigen Ausführungsformen hat das DRAM-Array 100A eine Datenspeicherkapazität zwischen 128 MB und 1 GB. Andere Bereiche und/oder Werte können in den Geltungsbereich der vorliegenden Offenbarung fallen.
  • In einigen Ausführungsformen entspricht die Anzahl M jeder Gruppe von Bitleitungen B11-B1M und B21-B2M einer Größe von Gewichtsdatenelementen, die in dem DRAM-Array 100A gespeichert sind und in einer oder mehreren Operationen verwendet werden, welche von der Rechenschaltung 100B durchgeführt werden, wie nachstehend erläutert. Mit zunehmender Größe des Gewichtsdatenelements steigt die Genauigkeit der Gewichtsdaten zusammen mit der Komplexität und der Ausführungszeit der einen oder mehreren von der Rechenschaltung 100B durchgeführten Operationen.
  • In einigen Ausführungsformen entspricht die Größe der Gewichtsdatenelemente der Zahl M, die einen Wert von 2 bis 16 aufweist. In einigen Ausführungsformen entspricht die Größe der Gewichtsdatenelemente der Zahl M, die einen Wert zwischen 4 und 12 aufweist. In einigen Ausführungsformen entspricht die Größe der Gewichtsdatenelemente der Zahl M mit einem Wert von 8, wobei die Gewichtsdatenelemente den Datenbytes entsprechen. Andere Bereiche und/oder Werte können in den Geltungsbereich der vorliegenden Offenbarung fallen.
  • Wenn die Anzahl der Gruppen von Bitleitungen Bil-B1M und B21-B2M zunimmt, sinkt die Anzahl der Zeilen N, die einer gegebenen Datenspeicherkapazität des DRAM-Arrays 100A entspricht, und damit steigt die Anzahl der Dateneinheiten, beispielsweise Gewichtselemente und/oder Bytes, die pro Zeile gespeichert werden können. In einigen Ausführungsformen weist die Anzahl der Gruppen von Bitleitungen Bil-B1M und B21-B2M einen Wert von 512 bis 1M auf. In einigen Ausführungsformen weist die Anzahl der Gruppen von Bitleitungen B11-B1M und B21-B2M einen Wert zwischen 1k und 128k auf. In einigen Ausführungsformen weist die Anzahl der Gruppen von Bitleitungen Bil-B1M und B21-B2M einen Wert zwischen 4k und 32k auf. Andere Bereiche und/oder Werte können in den Geltungsbereich der vorliegenden Offenbarung fallen.
  • Mit steigender Anzahl der Zeilen N sinkt die Anzahl der Spalten, die einer gegebenen Datenspeicherkapazität des DRAM-Arrays 100A entsprechen, wodurch in einigen Ausführungsformen die Gesamtzahl der Bitleitungen B11-B1M und B21-B2M und eine entsprechende Anzahl von Signalen reduziert wird, die an die Rechenschaltung 100B weitergeleitet werden. In einigen Ausführungsformen hat die Anzahl der Zeilen N einen Wert von 8 bis 128k. In einigen Ausführungsformen hat die Anzahl der Zeilen N einen Wert von 16 bis 64k. In einigen Ausführungsformen hat die Anzahl der Zeilen N einen Wert zwischen 128 und 32k. Andere Bereiche und/oder Werte können in den Geltungsbereich der vorliegenden Offenbarung fallen.
  • Die Rechenschaltung 100B ist eine IC (integrated circuit, integrierte Schaltung), die konfiguriert ist, Bitleitungssignale S11-S1M und S21-S2M auf den Bitleitungen B11-B1M und B21-B2M zu erkennen, ein Eingangssignal IN an einem Eingangsanschluss INP zu empfangen und ein Ausgangssignal OUT an einem Ausgangsanschluss OUTP zu erzeugen, indem eine oder mehrere Operationen basierend auf den Signalen S11-S1M und S21-S2M und dem Eingangssignal IN durchgeführt werden.
  • Die Bitleitungssignale S11-S1M und S21-S2M sind elektronische Signale mit Spannungs- und/oder Strompegeln, die logische Zustände von DRAM-Zellen MC in einem Lesevorgang der Speicherschaltung 100 anzeigen. In einigen Ausführungsformen hat ein Bitleitungssignal S11-S1M oder S21-S2M einen Spannungspegel oberhalb eines Referenzspannungspegels, der auf einen geladenen Zustand des kapazitiven Bauelements CD1 einer entsprechenden DRAM-Zelle MC in einem Lesevorgang reagiert, und einen Spannungspegel unterhalb des Referenzspannungspegels, der auf einen entladenen Zustand des kapazitiven Bauelements CD1 der entsprechenden DRAM-Zelle MC in dem Lesevorgang reagiert. In einigen Ausführungsformen liegt der Referenzspannungspegel in der Mitte zwischen einem Masse-Referenzspannungspegel und einem Stromversorgungsspannungspegel.
  • Die Steuerschaltung 110A ist eine elektronische Schaltung, die eingerichtet ist, ein oder mehrere Steuer- und/oder Taktsignale zu erzeugen und/oder weiterzuleiten, die eingerichtet sind, den Betrieb des DRAM 100A während Lese-, Schreib- und anderen Operationen zu steuern. Die Speicherschaltung 100 ist eingerichtet, eine erste Teilmenge oder alle Steuer- und/oder Taktsignale innerhalb des DRAM 100A weiterzuleiten und eine zweite Teilmenge oder alle Steuer- und/oder Taktsignale (in 1B als Signale CS1 und CS2 dargestellt) über Steuerleitungen, beispielsweise die Steuerleitungen CL1 und CL2, die in der Grenzschicht CB angeordnet sind, an die Rechenschaltung 100B weiterzuleiten.
  • In der in 1B dargestellten Ausführungsform ist die Gesamtheit der Steuerschaltung 110A innerhalb der Schaltung C1 so angeordnet, dass die Signale CS1 und CS2 von der Schaltung C1 über die Grenzschicht CB an die Schaltung C2 weitergeleitet werden. In einigen Ausführungsformen befindet sich die gesamte Steuerschaltung 110A in der Schaltung C2, so dass die Signale CS1 und CS2 von der Schaltung C2 über die Grenzschicht CB an die Schaltung C1 weitergeleitet werden. In einigen Ausführungsformen ist die Steuerschaltung 110A auf die Schaltungen C1 und C2 verteilt, so dass ein erster Teil der Signale CS1 und CS2 von der Schaltung C1 durch die Grenzschicht CB zu der Schaltung C2 und ein zweiter Teil der Signale CS1 und CS2 von der Schaltung C2 durch die Grenzschicht CB zu der Schaltung C1 weitergeleitet werden.
  • In einigen Ausführungsformen ist die Speicherschaltung 100 eingerichtet, die Signale CS1 und CS2 zu erzeugen und weiterzuleiten, welche eingerichtet sind, ein oder mehrere Timings des DRAM 100A und der Rechenschaltung 100B während verschiedener Operationen zu synchronisieren, wie unten beschrieben.
  • Die Speicherschaltung 100 ist eingerichtet, die Bitleitungssignale S11-S1M und S21-S2M auf den Bitleitungen B11-B1M und B21-B2M und die Signale CS1 und CS2 auf den Steuerleitungen CL1 und CL1 über Via-Strukturen VS mit verschiedenen Anordnungen weiterzuleiten, wie in nicht-einschränkenden Beispielen in 1C-1F dargestellt. Jede der 1C-1F zeigt X- und Y-Richtungen und einen Teil der Grenzschicht CB, der mehrere Instanzen der Via-Struktur VS enthält, welche in der einen oder mehreren Strukturschichten 100CB angeordnet sind.
  • Die in 1C-1F dargestellten Ausführungsformen sind zum Zweck der Veranschaulichung jeweils vereinfacht. In verschiedenen Ausführungsformen umfasst die Grenzschicht CB ein oder mehrere Elemente zusätzlich zu den in 1C-1F dargestellten Elementen, beispielsweise ein oder mehrere Instanzen von leitfähigen Pfaden L1 und/oder L2, die elektrisch mit einem oder mehreren Instanzen von Via-Strukturen VS verbunden sind.
  • In der in 1C dargestellten Ausführungsform erstreckt sich eine einzelne Reihe von Via-Strukturen VS in X-Richtung entsprechend der Ausführungsform in 1A und 1B. In einigen Ausführungsformen erstreckt sich eine einzelne Reihe von Via-Strukturen VS in Y-Richtung.
  • Die in 1D dargestellte Ausführungsform umfasst eine erste Reihe und eine zweite Reihe von Via-Strukturen VS, die sich in X-Richtung erstrecken. Die Via-Strukturen VS in einer gegebenen Reihe sind in Y-Richtung mit Zwischenräumen zwischen den Via-Strukturen VS der benachbarten Reihe ausgerichtet (fluchten mit diesen). In einigen Ausführungsformen entspricht die in 1D dargestellte Anordnung Bitleitungen, beispielsweise Bitleitungen B11-B1M und B21-B2M, und/oder Steuerleitungen, beispielsweise Steuerleitungen CL1 und CL2, die sich in Y-Richtung erstrecken, wobei die Via-Strukturen VS der ersten Reihe elektrisch mit einer ersten Teilmenge der Bit- und/oder Steuerleitungen verbunden sind und die Via-Strukturen VS der zweiten Reihe elektrisch mit einer zweiten Teilmenge der Bit- und/oder Steuerleitungen verbunden sind, die mit der ersten Teilmenge abwechseln.
  • In der in 1E dargestellten Ausführungsform umfasst ein Array Reihen von Via-Strukturen VS, die sich in X-Richtung erstrecken, wobei die Instanzen der Via-Strukturen VS in Spalten angeordnet sind, die sich in Y-Richtung erstrecken.
  • In der in 1F dargestellten Ausführungsform sind Instanzen von Via-Strukturen VS elektrisch mit Instanzen des leitfähigen Pfades L1 verbunden, die sich in Y-Richtung erstrecken. Die Instanzen des leitfähigen Pfades L1 entsprechen einer Ausführungsform des DRAM 100A, in der ein erstes Teil-Array Bitleitungen B11A, B12A, ... B1MA umfasst und ein zweites Teil-Array Bitleitungen B11B, B12B, ... B1MB umfasst, die jeweils elektrisch mit den jeweiligen Instanzen des leitfähigen Pfades L1 verbunden sind. Die Teil-Arrays sind so eingerichtet, dass sie sich elektrische Verbindungen zu dem Leseverstärker SA über jeweilige Instanzen der Via-Struktur VS teilen. In einigen Ausführungsformen sind die Teil-Arrays anders konfiguriert derart, dass sie sich elektrische Verbindungen zu dem Leseverstärker SA über jeweilige Instanzen der Via-Struktur VS teilen, indem beispielsweise mehrere elektrische Verbindungen in dem leitfähigen Pfad LA enthalten sind anstelle des leitfähigen Pfads L1.
  • Die in 1C-1F dargestellten Ausführungsformen sind nicht-einschränkende Beispiele, die der Veranschaulichung dienen. Andere Anordnungen von Via-Strukturen VS fallen in den Geltungsbereich der vorliegenden Offenbarung. In einigen Ausführungsformen umfasst die Anordnung von Via-Strukturen VS in der Grenzschicht CB eine oder mehrere Kombinationen der Ausführungen wie in 1C-1F dargestellt.
  • Die Rechenschaltung 100B umfasst eine Leseverstärkerschaltung SA, die eingerichtet ist, Leseverstärkersignale basierend auf den Bitleitungssignalen S11-S1M und S21-S2M zu erzeugen, die über die Via-Strukturen VS auf den Bitleitungen B11-B1M und B21-B2M empfangen werden, wobei die Leseverstärkersignale dadurch die logischen Zustände der entsprechenden DRAM-Zellen MC in Leseoperation der Speicherschaltung 100 anzeigen. In verschiedenen Ausführungsformen ist der Leseverstärker SA eingerichtet, Leseverstärkersignale als Digitalsignale zu erzeugen, beispielsweise die Leseverstärkersignale DS11-DS1M und DS21-DS2M, die nachstehend in Verbindung mit 2 erläutert sind, oder Leseverstärkersignale als Analogsignale zu erzeugen, beispielsweise die Leseverstärkersignale AS11-AS1M und AS21-AS2M, die nachstehend in Verbindung mit 3 erläutert sind.
  • Das Eingangssignal IN, das in einigen Ausführungsformen auch als Eingangsvektor IN bezeichnet wird, ist ein oder mehrere elektronische Signale mit Signalpegeln, die mehreren Eingangsdatenelementen entsprechen. In einigen Ausführungsformen umfasst jedes Datenelement der mehreren Datenelemente mehrere Datenbits, beispielsweise acht Datenbits, die einem Datenbyte entsprechen. In einigen Ausführungsformen umfasst die Rechenschaltung 100B eine Auswahlschaltung (nicht dargestellt), die eingerichtet ist, in Betrieb einzelne Bits jedes Datenelements der mehreren Datenelementen auszuwählen, beispielsweise sequentiell. In verschiedenen Ausführungsformen umfasst der Eingangsanschluss INP einen parallelen oder seriellen Anschluss, der zum Empfangen des Eingangssignals IN eingerichtet ist.
  • Mit steigender Anzahl und Größe der Datenelemente des Eingangssignals IN steigt die Anzahl und Art der möglichen Anwendungen der Rechenschaltung 100B, und die Komplexität der Schaltung nimmt ebenfalls zu. In einigen Ausführungsformen ist die Rechenschaltung 100B eingerichtet, ein Eingangssignal IN mit einer Anzahl von Datenelementen von 8 bis 1M zu empfangen. In einigen Ausführungsformen ist die Rechenschaltung 100B eingerichtet, ein Eingangssignal IN mit einer Anzahl von Datenelementen zwischen 1k und 500k zu empfangen. In einigen Ausführungsformen ist die Rechenschaltung 100B eingerichtet, ein Eingangssignal IN mit einer Anzahl von Datenelementen von 50k bis 200k zu empfangen. Andere Bereiche und/oder Werte können in den Geltungsbereich der vorliegenden Offenbarung fallen.
  • In einigen Ausführungsformen ist die Rechenschaltung 100B eingerichtet, ein Eingangssignal IN zu empfangen, das Datenelemente enthält, welche eine Anzahl von Bits von 2 bis 16 aufweisen. In einigen Ausführungsformen ist die Rechenschaltung 100B eingerichtet, das Eingangssignal IN mit Datenelementen zu empfangen, deren Anzahl von Bits zwischen 4 und 12 liegt. In einigen Ausführungsformen ist die Rechenschaltung 100B eingerichtet, ein Eingangssignal IN mit Datenelementen mit 8 Bits zu empfangen. Andere Bereiche und/oder Werte können in den Geltungsbereich der vorliegenden Offenbarung fallen.
  • Die Rechenschaltung 100B ist eingerichtet, das Ausgangssignal OUT, das auch als Ausgangsvektor OUT bezeichnet wird, als ein Datensignal mit mehreren Datenelementen zu erzeugen, wobei jedes Datenelement mehrere Datenbits enthält. Eine steigende Anzahl und Größe der Datenelemente des Ausgangssignals OUT entspricht einer zunehmenden Anzahl und Art möglicher Anwendungen der Rechenschaltung 100B und einer zunehmenden Komplexität der Schaltung. In verschiedenen Ausführungsformen umfasst der Ausgangsanschluss OUTP einen parallelen oder seriellen Anschluss eingerichtet zum Weiterleiten des Ausgangssignals OUT.
  • In einigen Ausführungsformen ist die Rechenschaltung 100B eingerichtet, ein Ausgangssignal OUT mit einer Anzahl der Datenelemente von 8 bis 100k zu erzeugen. In einigen Ausführungsformen ist die Rechenschaltung 100B eingerichtet, ein Ausgangssignal OUT mit einer Anzahl von Datenelementen von 100 zu 50k zu erzeugen. In einigen Ausführungsformen ist die Rechenschaltung 100B eingerichtet, ein Ausgangssignal OUT mit einer Anzahl von Datenelementen von 500 bis 5k zu erzeugen. Andere Bereiche und/oder Werte können in den Geltungsbereich der vorliegenden Offenbarung fallen.
  • In einigen Ausführungsformen ist die Rechenschaltung 100B eingerichtet, ein Ausgangssignal OUT zu erzeugen, das Datenelemente mit einer Anzahl von Bits von 2 bis 16 enthält. In einigen Ausführungsformen ist die Rechenschaltung 100B eingerichtet, ein Ausgangssignal OUT zu erzeugen, das Datenelemente mit einer Anzahl von Bits von 4 bis 12 enthält. In einigen Ausführungsformen ist die Rechenschaltung 100B eingerichtet, ein Ausgangssignal OUT mit Datenelementen mit 8 Bits zu erzeugen. Andere Bereiche und/oder Werte können in den Geltungsbereich der vorliegenden Offenbarung fallen.
  • Die Rechenschaltung 100B ist eingerichtet, die eine oder mehrere Operationen durch logische Kombination der Ausgangssignale des Leseverstärkers mit dem Eingangssignal IN durchzuführen. In einigen Ausführungsformen, in denen das DRAM-Array 100A zum Speichern von Gewichtsdatenelementen konfiguriert ist, entspricht das Eingangssignal IN den Eingangselementen eines neuronalen Netzes, beispielsweise eines CNN, und/oder den Eingangselementen einer neuronalen Netzschicht, beispielsweise einer versteckten Schicht.
  • In einigen Ausführungsformen ist die Rechenschaltung 100B eingerichtet, die Ausgangssignale des Leseverstärkers mit Datenelementen des Eingangssignals IN zu kombinieren, indem sie eine oder mehrere Matrixoperationen durchführt, beispielsweise eine MAC-Operation. In einigen Ausführungsformen ist die Rechenschaltung 100B eingerichtet, die Leseverstärker-Ausgangssignale mit Datenelementen des Eingangssignals IN zu kombinieren, indem sie eine oder mehrere Summationsfunktionen, Skalierungsfunktionen oder ReLU-Funktionen (rectified linear unit) ausführt.
  • In einigen Ausführungsformen ist die Rechenschaltung 100B eingerichtet, die Leseverstärker-Ausgangssignale mit Datenelementen des Eingangssignals IN zu kombinieren, indem sie sequentiell Datenbits jedes Datenelements des Eingangssignals IN auswählt. In einigen Ausführungsformen ist die Rechenschaltung 100B eingerichtet, die Leseverstärker-Ausgangssignale mit Datenelementen des Eingangssignals IN zu kombinieren, indem sie einige oder alle Zeilen CONV1-CONVN in einer Reihe von Leseoperationen sequentiell auswählt.
  • In einigen Ausführungsformen ist die Speicherschaltung 100 als ein neuronales Netz konfiguriert, in dem die Rechenschaltung 100B eingerichtet ist, eine Folge von Operationen durchzuführen, die den Schichten des neuronalen Netzes entsprechen, basierend auf den Gewichtsdatenelementen, welche in dem DRAM-Array 100A gespeichert sind. In solchen Ausführungsformen ist das Eingangssignal IN der Eingang zu einer ersten Schicht des neuronalen Netzes, und die Ausgangsdaten der ersten und der nachfolgenden Schichten sind Eingangsdaten zu den jeweiligen nachfolgenden Schichten des neuronalen Netzes, wobei die Ausgangsdaten der letzten Schicht dem Ausgangssignal OUT entsprechen. In jeder Schicht des neuronalen Netzes ist die Rechenschaltung 100B eingerichtet, mindestens eine der einen oder mehreren Operationen basierend auf einer Teilmenge der Gewichtsdatenelemente durchzuführen, auf die durch sequentielle Leseoperationen in dem DRAM-Array 100A zugegriffen wird. In einigen Ausführungsformen ist die Speicherschaltung 100 als eine visuelle Geometriegruppe (VGG-16) mit sechzehn Schichten konfiguriert, die eingerichtet ist, ein Eingangssignal IN mit Datenelementen zu empfangen, welche einem visuellen Bild entsprechen. Andere Anzahlen von Schichten und/oder Typen von neuronalen Netzen können in den Geltungsbereich der vorliegenden Offenbarung fallen.
  • In einigen Ausführungsformen ist jede Zeile der Zeilen CONV1-CONVN eingerichtet, die Gewichtsdatenelemente zu speichern, welche einer einzelnen Schicht eines neuronalen Netzes entsprechen. In verschiedenen Ausführungsformen sind eine oder mehrere einzelne Zeilen der Zeilen CONV1-CONVN eingerichtet, die Gewichtsdatenelemente zu speichern, welche mehreren Schichten eines neuronalen Netzes entsprechen, und/oder mehrere Zeilen der Zeilen CONV1-CONVN sind eingerichtet, die Gewichtsdatenelemente zu speichern, welche einer einzelnen Schicht eines neuronalen Netzes entsprechen.
  • Dank der oben beschriebenen Konfiguration ist die Speicherschaltung 100 in der Lage, CIM-Operationen unter Verwendung der Rechenschaltung 100B basierend auf den Gewichtsdatenelementen durchzuführen, die in dem DRAM-Array 100A gespeichert sind. Im Vergleich zu anderen Ansätzen ist die Speicherschaltung 100 in der Lage, CIM-Operationen basierend auf einer hohen Speicherkapazität unter Verwendung einer kleineren Fläche und eines geringeren Leistungspegels durchzuführen. In verschiedenen Anwendungen, beispielsweise in CNN-Anwendungen, ermöglicht die Speicherschaltung 100 eine effiziente Anwendung der Gewichtsdatenelemente auf das Eingangssignal IN als Teil von MAC- und anderen Matrixoperationen.
  • 2 ist ein Diagramm einer Rechenschaltung 200 gemäß einigen Ausführungsformen. Die Rechenschaltung 200 kann ganz oder teilweise als die Rechenschaltung 100B wie oben in Verbindung mit 1A-1F beschrieben verwendet werden.
  • Die Rechenschaltung 200 ist eine IC mit einer Leseverstärkerschaltung DSA, NOR-Gattern NG (der Übersichtlichkeit halber ist eine einzelne Instanz gekennzeichnet) und einer Addierbaumschaltung 200T. Die Leseverstärkerschaltung DSA ist als ein Leseverstärker SA verwendbar, wie vorstehend in Verbindung mit 1A-1F beschrieben, und umfasst Eingangsanschlüsse, die mit den Bitleitungen B11-B1M und B21-B2M gekoppelt sind, und Ausgangsanschlüsse, die mit den ersten Eingangsanschlüssen der NOR-Gatter NG gekoppelt sind. Die NOR-Gatter NG umfassen zweite Eingangsanschlüsse, die mit dem Eingangsanschluss INP gekoppelt und eingerichtet sind, Teile des Eingangssignals IN zu empfangen, wie nachstehend erläutert, sowie Ausgangsanschlüsse, die mit den Eingangsanschlüssen der Addierschaltung 200T gekoppelt sind. Die Addierschaltung 200T ist mit dem Ausgangsanschluss OUTP verbunden.
  • Die Leseverstärkerschaltung DSA ist eine IC mit Leseverstärkern DA (der Übersichtlichkeit halber ist eine einzelne Instanz gekennzeichnet), die eingerichtet sind, Bitleitungssignale S11-S1M und S21-S2M auf den Bitleitungen B11-B1M und B21-B2M zu empfangen und Leseverstärkersignale DS11-DS1M und DS21-DS2M als digitale Signale zu erzeugen, die die Spannungs- und/oder Strompegel der Bitleitungssignale S11-S1M und S21-S2M anzeigen. In einigen Ausführungsformen umfassen Leseverstärker DA kreuzgekoppelte Transistoren, die eingerichtet sind, Leseverstärkersignale DS11-DS1M und DS21-DS2M zu erzeugen, die logische Zustände basierend auf Spannungspegeln der Bitleitungssignale S11-S1M und S21-S2M relativ zu einem Referenzspannungspegel aufweisen, wie vorstehend in Verbindung mit 1A und 1B erläutert.
  • In der in 2 dargestellten Ausführungsform ist jede Instanz des Leseverstärkers DA mit einer einzigen der Bitleitungen B11-B1M oder B21-B2M verbunden. In einigen Ausführungsformen ist jede der einen oder mehreren Instanzen des Leseverstärkers DA mit zwei oder mehreren der Bitleitungen B11-B1M oder B21-B2M gekoppelt.
  • In der in 2 dargestellten Ausführungsform umfasst die Leseverstärkerschaltung DSA Leseverstärker DA, die eingerichtet sind, Bitleitungssignale S11-S1M und S21-S2M zu empfangen und Leseverstärkersignale DS11-DS1M und DS21-DS2M mit M gleich 8 zu erzeugen, um Byte-großen Gewichtsdatenelementen W111-W118 und W121-W128 zu entsprechen. In dem in 2 dargestellten, nicht einschränkenden Beispiel entsprechen die Gewichtsdatenelemente W111- W118 und W121-W128 den in der Zeile CONV1 gespeicherten Daten, die Gewichtsdatenelemente W111-W118 entsprechen den acht Bits eines ersten Gewichtsdatenelements, und die Gewichtsdatenelemente W121-W128 entsprechen den acht Bits eines zweiten Gewichtsdatenelements.
  • In einigen Ausführungsformen umfasst die Leseverstärkerschaltung DSA Leseverstärker DA, die eingerichtet sind, Bitleitungssignale S11-S1M und S21-S2M zu empfangen und Leseverstärkersignale DS11-DS1M und DS21-DS2M zu erzeugen, wobei Mein anderer Wert als 8 ist, wie vorstehend in Verbindung mit 1A und 1B erläutert.
  • In der in 2 dargestellten Ausführungsform sind die NOR-Gatter NG in Gruppen angeordnet, die den Gruppen von Bitleitungen B11-B1M und B21-B2M entsprechen, wobei jede Gruppe eine Anzahl M von NOR-Gattern NG enthält. Der zweite Eingangsanschluss jedes NOR-Gatters NG innerhalb einer gegebenen Gruppe ist eingerichtet, einen gleichen Teil des Eingangssignals IN zu empfangen, beispielsweise ein gleiches Bit eines gleichen Datenelements, das einem bestimmten Sequenzschritt entspricht.
  • In der in 2 dargestellten Ausführungsform ist eine erste Gruppe von NOR-Gattern NG eingerichtet, den Abschnitt IN_Bo des Eingangssignals IN zu empfangen, und eine zweite Gruppe von NOR-Gattern NG ist eingerichtet, den Abschnitt IN_B1 des Eingangssignals IN zu empfangen. In einigen Ausführungsformen umfassen die NOR-Gatter NG Gruppen, die eingerichtet sind, eine Anzahl von Abschnitten des Eingangssignals IN von größer als zwei zu empfangen.
  • Die NOR-Gatter NG sind eingerichtet, NOR-Signale N11-N1M und N21-N2M basierend auf den logischen Zuständen der Leseverstärkersignale DS11-DS1M und DS21-DS2M und den Abschnitten des Eingangssignals IN zu erzeugen, die den NOR-Gatter-NG-Gruppen entsprechen.
  • Die Addiererbaumschaltung 200T ist eine IC mit Addierern (in 2 nicht dargestellt), die eingerichtet sind, ein Summierungsdatenelement basierend auf den NOR-Signalen N11-N1M und N21-N2M zu erzeugen, die von den NOR-Gattern NG empfangen werden. In einigen Ausführungsformen enthält das Summationsdatenelement einen Teil oder die Gesamtheit des Ausgangssignals OUT. In einigen Ausführungsformen umfasst die Addierbaumschaltung 200T ein weiteres Schaltungselement (nicht dargestellt), beispielsweise eine Akkumulatorschaltung, die eingerichtet ist, das Ausgangssignal OUT basierend auf dem Summationsdatenelement ganz oder teilweise zu erzeugen. In einigen Ausführungsformen sind das eine oder die mehreren Schaltungselemente eingerichtet, einen Teil oder die Gesamtheit des Ausgangssignals OUT basierend auf mehreren Instanzen von Summationsdatenelementen zu erzeugen, die beispielsweise im Betrieb nacheinander erzeugt werden. In einigen Ausführungsformen umfasst die Addierbaumschaltung 200T eine oder mehrere Instanzen einer Addierbaumschaltung 400, die nachstehend mit Bezug auf 4 erläutert wird.
  • Ein Addierer ist eine elektronische Schaltung mit einem oder mehreren Logikgates, die eingerichtet ist, eine mathematische Operation, beispielsweise eine Addition, basierend auf einem empfangenen ersten und zweiten Datenelement, beispielsweise einem ersten und einem zweiten von NOR-Signalen N11-N1M und N21-N2M, durchzuführen und dadurch ein Summendatenelement zu erzeugen, das der Summe des empfangenen ersten und zweiten Datenelements entspricht. In einigen Ausführungsformen ist der Addierer eingerichtet, das Summendatenelement mit einer Anzahl von Bits zu erzeugen, die um eins größer ist als die Anzahl der Bits jedes des empfangenen ersten und zweiten Datenelements. In verschiedenen Ausführungsformen umfasst der Addierer ein oder mehrere Volladdierergates, Halbaddierergates, Ripple-Carry-Addierschaltungen, Carry-Save-Addierschaltungen, Carry-Select-Addierschaltungen, Carry-Look-Ahead-Addierschaltungen oder andere Schaltungen, die zur Durchführung einiger oder aller Additionsoperationen geeignet sind.
  • Aufgrund der vorstehend erläuterten Konfiguration ist die Rechenschaltung 200 in der Lage, einige oder alle Operationen, beispielsweise Matrixoperationen, durchzuführen, wobei das Ausgangssignal OUT an dem Ausgangsanschluss OUTP erzeugt wird und die eine oder mehrere Operationen auf den Bitleitungssignalen S11-S1M und S21-S2M und dem Eingangssignal IN basieren. Eine Speicherschaltung, die eine Rechenschaltung 200 umfasst, ist somit in der Lage, die vorstehend in Verbindung mit der Speicherschaltung 100 erläuterten Vorteile zu realisieren.
  • 3 ist ein Diagramm einer Rechenschaltung 300 gemäß einigen Ausführungsformen. Die Rechenschaltung 300 kann ganz oder teilweise als die Rechenschaltung 100B wie vorstehend in Verbindung mit 1A-1F beschrieben verwendet werden.
  • Die Rechenschaltung 300 ist eine IC aufweisend eine Leseverstärkerschaltung ASA und eine Analog-Digital-Wandlerschaltung (ADC-Schaltung) 300ADC, die in einigen Ausführungsformen die Addierbaumschaltung 200T wie vorstehend in Verbindung mit 2 beschrieben aufweist. Die Leseverstärkerschaltung ASA kann wie der vorstehend in Verbindung mit 1A-1F beschriebe verwendet werden und umfasst Eingangsanschlüsse, die mit den Bitleitungen B11-B1M und B21-B2M gekoppelt sind, und Ausgangsanschlüsse, die mit den Eingangsanschlüssen der ADC-Schaltung 300ADC gekoppelt sind. Die ADC-Schaltung 300ADC ist mit dem Eingangsanschluss INP und dem Ausgangsanschluss OUTP verbunden.
  • Die Leseverstärkerschaltung ASA ist eine IC aufweisend Leseverstärker AA (zur Klarheit ist eine einzelne Instanz gekennzeichnet), die eingerichtet sind, Bitleitungssignale S11-S1M und S21-S2M auf den Bitleitungen B11-B1M und B21-B2M zu empfangen und Leseverstärkersignale AS11-AS1M und AS21-AS2M als analoge Signale zu erzeugen, die die Spannungs- und/oder Strompegel der Bitleitungssignale S11-S1M und S21-S2M anzeigen. In einigen Ausführungsformen weisen die Leseverstärker SA Puffer oder dergleichen auf, die eingerichtet sind, Leseverstärkersignale AS11-AS1M und AS21-AS2M zu erzeugen, deren Spannungsgrößen auf den Spannungs- und/oder Strompegeln der Bitleitungssignale S11-S1M und S21-S2M basieren.
  • Die ADC-Schaltung 300ADC ist eine IC, die eingerichtet ist, ein Ausgangssignal OUT an dem Ausgangsanschluss OUTP zu erzeugen, indem eine oder mehrere Operationen basierend auf den Leseverstärkersignalen AS11-AS1M und AS21-AS2M, die von der Leseverstärkerschaltung ASA empfangen werden, und dem Eingangssignal IN, das an dem Eingangsanschluss INP empfangen wird, durchgeführt werden. In einigen Ausführungsformen ist die ADC-Schaltung 300ADC eingerichtet, ein Ausgangssignal OUT zu erzeugen, indem eine oder mehrere von einer Matrixberechnung, einer Summationsfunktion, einer Skalierungsfunktion oder einer ReLU-Funktion ausgeführt werden. In einigen Ausführungsformen umfasst die ADC-Schaltung 300ADC die Addierschaltung 200T, die eingerichtet ist, die Summationsfunktion auszuführen. In einigen Ausführungsformen umfasst die ADC-Schaltung 300ADC ein weiteres Schaltungselement (nicht dargestellt), beispielsweise eine Akkumulatorschaltung, die eingerichtet ist, eine oder mehrere Operationen als Teil der Erzeugung einiger oder aller Ausgangssignale OUT durchzuführen.
  • Aufgrund der Konfiguration wie vorstehend erläutert ist die Rechenschaltung 300 in der Lage, einige oder alle Operationen, beispielsweise Matrixoperationen, durchzuführen, wobei das Ausgangssignal OUT an dem Ausgangsanschluss OUTP erzeugt wird, wobei die eine oder mehrere Operationen auf den Bitleitungssignalen S11-S1M und S21-S2M und dem Eingangssignal IN basieren. Eine Speicherschaltung, die eine Rechenschaltung 300 enthält, ist somit in der Lage, die vorstehend in Verbindung mit Speicherschaltung 100 erläuterten Vorteile zu realisieren.
  • 4 ist ein Diagramm der Addiererbaumschaltung 400 gemäß einigen Ausführungsformen. Die Addiererbaumschaltung 400 ist wie einige oder die Gesamtheit der Addiererbaumschaltungen 200T wie vorstehend in Verbindung mit 2 und 3 erläutert verwendbar. Die Addiererbaumschaltung 400 umfasst eine Anzahl u von Addiererschichten ADD1-ADDu.
  • Eine erste Addiererschicht umfasst Addierer ADD1, die eingerichtet sind, eine Anzahl U (= 2u) von Datenelementen SUM11-SUM1U zu empfangen, wodurch die erste Schicht eine Anzahl U/2 von Addierern ADD1 umfasst. In einigen Ausführungsformen entsprechen die Datenelemente SUM11-SUM1U einigen oder der Gesamtheit der NOR-Signale N11-N1M und N21-N2M wie oben in Verbindung mit 2 erläutert. In einigen Ausführungsformen entsprechen die Datenelemente SUM11-SUM1U den internen Signalen der ADC-Schaltung 300ADC wie vorstehend in Verbindung mit 3 erläutert.
  • Jeder Addierer ADD1 ist eingerichtet, eine Additionsoperation an einem jeweils empfangenen Paar von Datenelementen, beispielsweise SUM11 und SUM12, der Datenelemente SUM11-SUM1U durchzuführen und die Summe als ein jeweiliges Datenelement SUM21-SUM2(U/2) auszugeben. Die Addierer ADD1 sind eingerichtet, Datenelemente SUM11-SUM1U zu empfangen, die eine erste Anzahl von Bits enthalten, und Datenelemente SUM21-SUM2(U/2) auszugeben, die eine zweite Anzahl von Bits enthalten, die um eins größer ist als die erste Anzahl von Bits.
  • Eine zweite Schicht von Addierern umfasst eine Anzahl U/4 von Addierern ADD2. Jeder Addierer ADD2 ist eingerichtet, eine Additionsoperation an einem jeweils empfangenen Paar von Datenelementen, beispielsweise SUM21 und SUM22, von Datenelementen SUM21-SUM2(U/2) durchzuführen und die Summe als ein entsprechendes von Datenelementen SUM31-SUM3(U/4) auszugeben. Die Addierer ADD2 sind eingerichtet, Datenelemente SUM21-SUM2(U/2) einschließlich der zweiten Anzahl von Bits zu empfangen und Datenelemente SUM31-SUM3(U/4) einschließlich einer dritten Anzahl von Bits auszugeben, die um eins größer als die zweite Anzahl von Bits ist.
  • Eine letzte Schicht von Addierern umfasst den einzelnen Addierer ADDu, der eingerichtet ist, eine Additionsoperation an einem Paar von Datenelementen SUMu1 und SUMu2 durchzuführen, die von einer vorhergehenden Schicht von Addierern empfangen wurden, und die Summe als Summationsdatenelement SDm auszugeben. Der Addierer ADDu ist eingerichtet, Datenelemente SUMu1 und SUMu2 zu empfangen, die eine vierte Anzahl von Bits enthalten, und ein Summationsdatenelement SDm auszugeben, das eine fünfte Anzahl von Bits enthält, die um eins größer als die vierte Anzahl von Bits ist und gleich der ersten Anzahl von Bits plus der Anzahl u ist. In einigen Ausführungsformen, in denen beispielsweise die Addiererbaumschaltung 400 als ein Teil oder die Gesamtheit der Addiererbaumschaltung 200T verwendet wird, entspricht das Summationsdatenelement SDm einem Teil oder der Gesamtheit des Ausgangssignals OUT wie vorstehend in Verbindung mit 1A-3 erläutert.
  • In verschiedenen Ausführungsformen umfasst die Addiererbaumschaltung 400 eine oder mehrere zusätzliche Schichten von Addierern zwischen der zweiten Schicht und der letzten Schicht wie in 4 dargestellt, wobei jede zusätzliche Schicht konsistent mit den Konfigurationen der ersten Schicht, der zweiten Schicht und der letzten Schicht wie vorstehend erläutert eingerichtet ist, so dass im Betrieb das Summierungsdatenelement SDm basierend auf den empfangenen Datenelementen SUM11-SUM1U erzeugt wird. In einigen Ausführungsformen umfasst die Addiererbaumschaltung 400 nicht die zweite Schicht von Addierern ADD2 und umfasst somit insgesamt u = 2 Schichten, so dass im Betrieb das Summierungsdatenelement SDm basierend auf insgesamt U = 4 Datenelementen SUM11-SUM1U erzeugt wird.
  • Mit steigender Gesamtzahl der Schichten steigt die Zahl der möglichen Anwendungen der Addierschaltung 400 zusammen mit der Größe und Komplexität der Schaltung. In einigen Ausführungsformen umfasst die Addiererbaumschaltung 400 eine Gesamtzahl von 2 bis 9 Schichten. In einigen Ausführungsformen umfasst die Addiererbaumschaltung 400 eine Gesamtzahl von 4 bis 7 Schichten.
  • Die Addierbaumschaltung 400 ist somit in der Lage, die Operationen wie vorstehend in Verbindung mit der Addierbaumschaltung 200T und 2 und 3 erläutert auszuführen. Aufgrund der Bereitstellung der Addierbaumschaltung 400 als ein Teil oder die Gesamtheit der Addierbaumschaltung 200T in einer der Rechenschaltungen 200 oder 300 ist eine Speicherschaltung in der Lage, die vorstehend in Verbindung mit Speicherschaltung 100 diskutierten Vorteile zu realisieren.
  • 5 ist ein Flussdiagramm eines Verfahrens 500 zum Betrieb einer Speicherschaltung gemäß einigen Ausführungsformen. Das Verfahren 500 kann mit einer Speicherschaltung verwendet werden, beispielsweise mit der Speicherschaltung 100 wie vorstehend in Verbindung mit 1A-4 erläutert.
  • Die Reihenfolge der Operationen des Verfahrens 500 in 5 dient lediglich der Veranschaulichung; die Operationen des Verfahrens 500 können gleichzeitig oder in einer anderen Reihenfolge ausgeführt werden als in 5 dargestellt. In einigen Ausführungsformen werden zusätzlich zu den Operationen, die in 5 dargestellt sind, weitere Operationen vor, zwischen, während und/oder nach den in 5 dargestellten Operationen durchgeführt. In einigen Ausführungsformen sind die Operationen des Verfahrens 500 eine Teilmenge eines Verfahrens zum Betreiben eines neuronalen Netzes.
  • Bei 510 werden in einigen Ausführungsformen Gewichtsdatenelemente in einem DRAM-Array gespeichert, das sich in einer ersten Schaltung befindet. In einigen Ausführungsformen umfasst das Speichern der Gewichtsdatenelemente Speichern von Gewichtsdaten, die einer oder mehreren Schichten eines neuronalen Netzes entsprechen. In einigen Ausführungsformen umfasst das Speichern der Gewichtsdatenelemente in dem DRAM-Array Speichern von Gewichtsdaten in Zeilen, die den Schichten des neuronalen Netzes entsprechen. In einigen Ausführungsformen umfasst das Speichern der Gewichtsdatenelemente Speichern von Gewichtsdaten, die einem VGG-16 CNN entsprechen.
  • In einigen Ausführungsformen umfasst das Speichern der Gewichtsdatenelemente in dem DRAM-Array, das sich in der ersten Schaltung befindet, dass die erste Schaltung einem Teil oder der Gesamtheit eines ersten Halbleiterwafers oder eines Dies eines IC-Packages entspricht. In einigen Ausführungsformen umfasst das Speichern der Gewichtsdatenelemente in dem DRAM-Array, das sich in der ersten Schaltung befindet, dass die erste Schaltung einem Teil oder der Gesamtheit einer ersten Schicht innerhalb eines Halbleiterwafers oder eines Dies entspricht. In einigen Ausführungsformen umfasst das Speichern der Gewichtsdatenelemente in dem DRAM-Array, das sich in der ersten Schaltung befindet, Speichern von Gewichtsdaten in dem DRAM-Array 100A, das sich in der Schaltung C1 der Speicherschaltung 100 befindet, wie vorstehend in Verbindung mit 1A-1F erläutert.
  • Bei 520 werden basierend auf den Gewichtsdatenelementen Bitleitungssignale auf Bitleitungen erzeugt, die in der ersten Schaltung angeordnet sind. Das Erzeugen der Bitleitungssignale auf den Bitleitungen umfasst Auswählen einer Teilmenge der Gewichtsdatenelemente, die in einer Zeile von Speicherzellen des DRAM-Arrays gespeichert sind, als Teil der Durchführung einer Leseoperation auf dem DRAM-Array. In einigen Ausführungsformen umfasst das Auswählen der Teilmenge der Gewichtsdatenelemente Auswählen einer Zeile CONV1-CONVN von Speicherzellen MC als Teil einer Leseoperation auf dem DRAM-Array 100A wie vorstehend in Verbindung mit 1A-1F erläutert.
  • Bei 530 werden die Bitleitungssignale entlang Via-Strukturen zwischen der ersten Schaltung und einer zweiten Schaltung, die unter der ersten Schaltung liegt, übertragen. In einigen Ausführungsformen umfasst das Weiterleiten der Bitleitungssignale Verwenden von Via-Strukturen, die zwischen Halbleiterwafers und/oder Dies eines IC-Packages angeordnet sind. In einigen Ausführungsformen umfasst das Übertragen der Bitleitungssignale Verwenden von Via-Strukturen, die zwischen Schichten eines Halbleiterwafers oder eines Dies angeordnet sind. In einigen Ausführungsformen umfasst das Übertragen der Bitleitungssignale Übertragen von Bitleitungssignalen S11-S1M und S21-S2M unter Verwendung von Via-Strukturen VS wie vorstehend in Verbindung mit 1A-1F erläutert.
  • In einigen Ausführungsformen umfasst das Übertragen der Bitleitungssignale Übertragen eines oder mehrerer der Steuer- und/oder Taktsignale CS1 und CS2, wie vorstehend in Verbindung mit 1A-1F erläutert, entlang Via-Strukturen, die zwischen der ersten Schaltung und der zweiten Schaltung angeordnet sind.
  • Bei 540 werden die Bitleitungssignale an einer Leseverstärkerschaltung einer Rechenschaltung empfangen, die in der zweiten Schaltung angeordnet ist. Das Empfangen der Bitleitungssignale an der Leseverstärkerschaltung der Rechenschaltung, die in der zweiten Schaltung angeordnet ist, umfasst Empfangen der Bitleitungssignale an der Rechenschaltung, die in der zweiten Schaltung angeordnet ist, die sich oberhalb oder unterhalb der ersten Schaltung befindet.
  • In einigen Ausführungsformen umfasst das Empfangen der Bitleitungssignale an der Rechenschaltung, die in der zweiten Schaltung angeordnet ist, Empfangen der Bitleitungssignale in einem zweiten Halbleiterwafer und/oder Die eines IC-Packages. In einigen Ausführungsformen umfasst das Empfangen der Bitleitungssignale an der Rechenschaltung, die in der zweiten Schaltung angeordnet ist, Empfangen der Bitleitungssignale in einer zweiten Schicht eines Halbleiterwafers oder Dies. In einigen Ausführungsformen umfasst das Empfangen der Bitleitungssignale an der Rechenschaltung, die in der zweiten Schaltung angeordnet ist, Empfangen der Bitleitungssignale S11-S1M und S21-S2M an der Rechenschaltung 100B, die in der Schaltung C2 der Speicherschaltung 100 angeordnet ist, wie vorstehend in Verbindung mit 1A-1F erläutert.
  • In einigen Ausführungsformen umfasst das Empfangen der Bitleitungssignale an der Leseverstärkerschaltung der Rechenschaltung Empfangen der Bitleitungssignale S11-S1M und S21-S2M an der Leseverstärkerschaltung DSA der Rechenschaltung 200 wie vorstehend in Verbindung mit 2 erläutert. In einigen Ausführungsformen umfasst das Empfangen der Bitleitungssignale an der Leseverstärkerschaltung der Rechenschaltung Empfangen der Bitleitungssignale S11-S1M und S21-S2M an der Leseverstärkerschaltung ASA der Rechenschaltung 300 wie vorstehend in Verbindung mit 3 erläutert.
  • Bei 550 wird die Rechenschaltung verwendet, um ein Ausgangssignal zu erzeugen, indem eine oder mehrere Operationen basierend auf einem Eingangssignal und Leseverstärkersignalen, die von der Leseverstärkerschaltung erzeugt werden, durchgeführt werden. Das Durchführen der einen oder mehreren Operationen umfasst Durchführen einer oder mehrerer Matrixoperationen, beispielsweise einer MAC-Berechnung, einer Summationsfunktion, einer Skalierungsfunktion oder einer ReLU-Funktion.
  • In einigen Ausführungsformen umfasst das Verwenden der Rechenschaltung Verwenden der vorstehend in Verbindung mit 1A-1F erläuterten Rechenschaltung 100B. In einigen Ausführungsformen umfasst das Verwenden der Rechenschaltung Verwenden der vorstehend in Verbindung mit 2 beschriebenen Rechenschaltung 200. In einigen Ausführungsformen umfasst das Verwenden der Rechenschaltung Verwenden der vorstehend in Verbindung mit 3 beschriebenen Rechenschaltung 300.
  • In einigen Ausführungsformen umfasst das Erzeugen des Ausgangssignals durch Durchführen der einen oder mehreren Operationen basierend auf dem Eingangssignal Erzeugen des Ausgangssignals OUT durch Durchführen der einen oder mehreren Operationen basierend auf dem Eingangssignal IN wie vorstehend in Verbindung mit 1A-4 erläutert.
  • In einigen Ausführungsformen umfasst das Durchführen der einen oder mehreren Operationen basierend auf den Leseverstärkersignalen, die von der Leseverstärkerschaltung erzeugt werden, Verwenden der Leseverstärkerschaltung, um die Leseverstärkersignale als digitale oder analoge Signale zu erzeugen, basierend auf den Bitleitungssignalen, welche an der Leseverstärkerschaltung empfangen werden.
  • In einigen Ausführungsformen umfasst das Durchführen der einen oder mehreren Operationen basierend auf den Leseverstärkersignalen, die von der Leseverstärkerschaltung erzeugt werden, Durchführen der einen oder mehreren Operationen basierend auf den Leseverstärkersignalen DS11-DS1M und DS21-DS2M, die von der Leseverstärkerschaltung DSA erzeugt werden, wie vorstehend in Verbindung mit 2 erläutert. In einigen Ausführungsformen umfasst das Durchführen der einen oder mehreren Operationen basierend auf den Leseverstärkersignalen, die von der Leseverstärkerschaltung erzeugt werden, Durchführen der einen oder mehreren Operationen basierend auf den Leseverstärkersignalen AS11-AS1M und AS21-AS2M, die von der Leseverstärkerschaltung ASA erzeugt werden, wie vorstehend in Verbindung mit 3 erläutert.
  • In einigen Ausführungsformen umfasst das Durchführen der einen oder mehreren Operationen Verwenden einer Addierbaumschaltung, um die Summierungsoperation durchzuführen. In einigen Ausführungsformen umfasst das Verwenden der Addierbaumschaltung zur Durchführung der Summierungsoperation Verwenden der Addierbaumschaltung 200T, wie vorstehend in Verbindung mit 2 und 3 erläutert. In einigen Ausführungsformen umfasst das Verwenden der Addierbaumschaltung zur Durchführung der Summierungsoperation Verwenden der Addierbaumschaltung 400 wie vorstehend in Verbindung mit 4 erläutert.
  • In einigen Ausführungsformen umfasst das Durchführen der einen oder mehreren Operationen Synchronisieren der einen oder mehreren Operationen mit einer oder mehreren Operationen des DRAM-Arrays, beispielsweise durch Verwenden von Steuer- und/oder Taktsignalen CS1 und CS2 wie vorstehend in Verbindung mit 1A-1F erläutert.
  • Bei 560 werden in einigen Ausführungsformen einige oder alle Operationen 510-560 wiederholt. In einigen Ausführungsformen umfasst das Wiederholen einiger oder aller Operationen 510-550 Synchronisieren der Durchführung einiger oder aller Operationen 510-550, beispielsweise durch Verwenden von Steuer- und/oder Taktsignalen CS1 und CS2 wie vorstehend in Verbindung mit 1A-1F erläutert.
  • In einigen Ausführungsformen umfasst das Wiederholen einiger oder aller Operationen 510-550 jede Instanz einiger oder aller Operationen 510-550, die der Ausführung einiger oder aller Matrixoperationen eines Schrittes einer Mehrschrittoperation einer Schicht eines neuronalen Netzes entspricht. In einigen Ausführungsformen umfasst das Wiederholen einiger oder aller Operationen 510-550 jede Instanz einiger oder aller Operationen 510-550 entsprechend der Durchführung einiger oder aller Matrixoperationen einer Schicht eines neuronalen Netzes. In einigen Ausführungsformen umfasst das Wiederholen einiger oder aller Operationen 510-505 jede Instanz einiger oder aller Operationen 510-505 entsprechend der Durchführung einiger oder aller Operationen einer Schicht eines VGG-16 CNN.
  • Durch die Durchführung einiger oder aller Operationen des Verfahrens 500 werden Gewichtsdatenelemente, die in einem DRAM-Array in einer ersten Schaltung gespeichert sind, in einer oder mehreren Operationen eines neuronalen Netzes verwendet, die von einer Rechenschaltung durchgeführt werden, welche in einer zweiten Schaltung angeordnet ist, wodurch die vorstehend in Verbindung mit der Speicherschaltung 100 diskutierten Vorteile realisiert werden.
  • 6 ist ein Flussdiagramm eines Verfahrens 600 zur Herstellung einer IC-Vorrichtung gemäß einigen Ausführungsformen. Mit dem Verfahren 600 kann eine Speicherschaltung 100 wie vorstehend in Verbindung mit 1A-4 beschrieben hergestellt werden. In einigen Ausführungsformen sind die Operationen des Verfahrens 600 eine Teilmenge der Operationen eines Verfahrens zur Herstellung eines IC-Packages, beispielsweise eines 2,5D-IC-Packages, eines 3D-IC-Packages oder eines InFO-Packages. In einigen Ausführungsformen sind die Operationen des Verfahrens 600 eine Teilmenge von Operationen eines Verfahrens zur Herstellung eines Halbleiterwafers oder Halbleiter-Dies.
  • In einigen Ausführungsformen werden die Operationen des Verfahrens 600 in der in 6 dargestellten Reihenfolge durchgeführt. In einigen Ausführungsformen werden die Operationen des Verfahrens 600 in einer anderen Reihenfolge als der in 6 dargestellten Reihenfolge ausgeführt. In einigen Ausführungsformen werden ein oder mehrere zusätzliche Operationen vor, während, zwischen und/oder nach den Operationen des Verfahrens 600 durchgeführt.
  • Bei Operation 610 wird in einigen Ausführungsformen ein teilweise verarbeiteter Halbleiter-Wafer empfangen. Der Empfang des teilweise verarbeiteten Halbleiterwafers umfasst Empfangen eines Substrats, das Silizium und/oder ein oder mehrere andere geeignete Halbleitermaterialien enthält.
  • Bei Operation 620 wird ein DRAM-Array in einer ersten IC-Vorrichtungsschicht aufgebaut oder aufgenommen. In einigen Ausführungsformen umfasst das Bilden oder Empfangen des DRAM-Arrays Bilden oder Empfangen des DRAM-Arrays in der ersten IC-Vorrichtungsschicht, die ein erster Halbleiterwafer oder Halbleiter-Die ist. In einigen Ausführungsformen umfasst das Bilden oder Empfangen des DRAM-Arrays Empfangen des DRAM-Arrays in der ersten IC-Vorrichtungsschicht, die ein erster Halbleiterwafer oder ein erster Halbleiter-Die ist, als Teil eines IC-Packageprozesses.
  • In einigen Ausführungsformen umfasst das Bilden oder das Empfangen des DRAM-Arrays Bilden des DRAM-Arrays in der ersten IC-Vorrichtungsschicht, die eine erste Schicht des teilweise verarbeiteten Halbleiterwafers ist.
  • Das Bilden des DRAM-Arrays in dem ersten Halbleiterwafer oder Halbleiter-Die oder in der ersten Schicht des teilweise verarbeiteten Halbleiterwafers umfasst Bilden mehrerer erster IC-Bauelemente, beispielsweise Transistoren, Logikgattern, Speicherzellen, Interconnect-Strukturen und/oder anderen geeigneten Bauelementen, die wie vorstehend in Verbindung mit dem DRAM-Array 100A und 1A-1F erläutert eingerichtet sind.
  • Das Bilden des DRAM-Arrays umfasst Durchführen mehrerer erster Herstellungsoperationen, beispielsweise eines oder mehrerer Lithografie-, Diffusions-, Abscheidungs-, Ätz-, Planarisierungs- oder anderer Operationen, die zum Bilden der mehreren ersten IC-Bauelemente in der ersten IC-Vorrichtungsschicht geeignet sind.
  • In einigen Ausführungsformen umfasst das Bilden oder Empfangen des DRAM-Arrays in der ersten IC-Vorrichtungsschicht Bilden oder Empfangen des DRAM-Arrays 100A, das in der Schaltung C1 der Speicherschaltung 100 angeordnet ist, wie vorstehend in Verbindung mit 1A-1F erläutert.
  • Bei Operation 630 wird eine Rechenschaltung in einer zweiten IC-Vorrichtungsschicht aufgebaut oder empfangen. In einigen Ausführungsformen umfasst das Bilden oder Empfangen der Rechenschaltung Bilden oder Empfangen der Rechenschaltung in der zweiten IC-Vorrichtungsschicht, die ein zweiter Halbleiterwafer oder Halbleiter-Die ist. In einigen Ausführungsformen wird die Rechenschaltung in der zweiten IC-Vorrichtungsschicht, bei der es sich um die zweite Halbleiterscheibe oder den zweiten Halbleiter-Die handelt, als Teil des IC-Packaging-Prozesses gebildet oder aufgenommen.
  • In einigen Ausführungsformen umfasst das Bilden oder Empfangen der Rechenschaltung das Bilden der Rechenschaltung in der zweiten IC-Bauelementschicht, die eine zweite Schicht des teilweise verarbeiteten Halbleiterwafers ist. In einigen Ausführungsformen umfasst das Bilden der Rechenschaltung in der zweiten Schicht des teilweise verarbeiteten Halbleiterwafers Bilden der zweiten Schicht unter der ersten Schicht des teilweise verarbeiteten Halbleiterwafers. In einigen Ausführungsformen umfasst das Bilden der Rechenschaltung in der zweiten Schicht des teilweise verarbeiteten Halbleiterwafers Bilden der zweiten Schicht vor dem Bilden der ersten Schicht des teilweise verarbeiteten Halbleiterwafers.
  • Das Bilden der Rechenschaltung in dem zweiten Halbleiterwafer oder Halbleiter-Die oder in der zweiten Schicht des teilweise verarbeiteten Halbleiterwafers umfasst Bilden mehrerer zweiter IC-Bauelemente, beispielsweise Transistoren, Logikgatter, Speicherzellen, Interconnect-Strukturen und/oder anderer geeigneter Bauelemente, die wie vorstehend in Verbindung mit der Rechenschaltung 100B und 1A-1F erläutert eingerichtet sind.
  • Das Bilden der Rechenschaltung umfasst Durchführen von mehreren zweiten Herstellungsoperationen, beispielsweise eines oder mehrerer Lithografie-, Diffusions-, Abscheidungs-, Ätz-, Planarisierungs- oder anderer Operationen, die zum Bilden der mehreren zweiten IC-Bauelemente in der zweiten IC-Vorrichtungsschicht geeignet sind.
  • In einigen Ausführungsformen umfasst das Bilden oder Empfangen der Rechenschaltung in der zweiten IC-Vorrichtungsschicht Bilden oder Empfangen der Rechenschaltung 100B, der in der Schaltung C2 der Speicherschaltung 100 angeordnet ist, wie vorstehend in Verbindung mit 1A-1F erläutert.
  • In einigen Ausführungsformen umfasst das Bilden oder Empfangen der Rechenschaltung Bilden oder Empfangen der Rechenschaltung 200 wie vorstehend in Verbindung mit 2 erläutert. In einigen Ausführungsformen umfasst das Bilden oder Empfangen der Rechenschaltung Bilden oder Empfangen von NOR-Gattern NG, die mit der Leseverstärkerschaltung DSA und der Addierbaumschaltung 200T gekoppelt sind, wie vorstehend in Verbindung mit 2 erläutert.
  • In einigen Ausführungsformen umfasst das Bilden oder Empfangen der Rechenschaltung Bilden oder Empfangen der Rechenschaltung 300 wie vorstehend in Verbindung mit 3 erläutert. In einigen Ausführungsformen umfasst das Bilden oder Empfangen der Rechenschaltung Bilden oder Empfangen der ADC-Schaltung 300ADC, die mit der Leseverstärkerschaltung ASA gekoppelt ist, wie vorstehend in Verbindung mit 3 erläutert.
  • In einigen Ausführungsformen umfasst das Bilden oder Empfangen der Rechenschaltung Bilden oder Empfangen einer Addiererbaumschaltung, beispielsweise der Addiererbaumschaltung 200T wie vorstehend in Verbindung mit 2 und 3 erläutert oder der Addiererbaumschaltung 400 wie vorstehend in Verbindung mit 4 erläutert.
  • Bei Operation 640 werden Via-Strukturen gebildet, die Bitleitungen des DRAM-Arrays mit einer Leseverstärkerschaltung der Rechenschaltung elektrisch verbinden. Das Bilden der Via-Strukturen umfasst Bilden der Via-Strukturen in einer Grenzschicht zwischen der ersten IC-Vorrichtungsschicht und der zweiten IC-Vorrichtungsschicht, beispielsweise der Grenzschicht CB zwischen den Schaltungen C1 und C2 wie vorstehend in Verbindung mit 1A-1F erläutert.
  • In einigen Ausführungsformen umfasst das Bilden der Via-Strukturen Bilden der Via-Strukturen zwischen dem ersten Halbleiterwafer und/oder Halbleiter-Die und dem zweiten ersten Halbleiterwafer und/oder Halbleiter-Die als Teil des IC-Packaging-Prozesses. Das Bilden der Via-Strukturen als Teil des IC-Packaging-Prozesses umfasst Bilden einer oder mehrerer dielektrischer Schichten, die ein oder mehrere elektrisch isolierende Materialien enthalten, beispielsweise Siliziumdioxid (SiO2), ein Epoxid oder ein Verkapselungsmaterial.
  • Das Bilden der einen oder mehreren dielektrischen Schichten umfasst Durchführen eines oder mehrerer IC-Package-Herstellungsoperationen, einschließlich eines oder mehrerer Die-Trennverfahren, eines Spritzguss- oder Abscheidungsprozesses, eines Bondprozesses, eines Temperprozesses oder eines anderen Verfahrens, das zur Bildung einer oder mehrerer dielektrischer Schichten als Teil der Herstellung eines IC-Packages geeignet ist.
  • Das Bilden der Via-Strukturen als Teil des IC-Packaging-Prozesses umfasst Bilden elektrischer Verbindungen in der einen oder den mehreren dielektrischen Schichten. Die Bildung der elektrischen Verbindungen umfasst Durchführen eines oder mehrerer Herstellungsprozesse, beispielsweise eines Metallabscheidungsprozesses, eines Lötprozesses, eines Klebeprozesses oder eines anderen Prozesses, der für das Bilden elektrischer Verbindungen zwischen Halbleiterwafern und/oder Halbleiter-Dies geeignet ist.
  • In einigen Ausführungsformen umfasst das Bilden der Via-Strukturen Bilden der Via-Strukturen zwischen der ersten Schicht und der zweiten Schicht des teilweise verarbeiteten Halbleiterwafers als Teil der Herstellung des teilweise verarbeiteten Halbleiterwafers.
  • Das Bilden der Via-Strukturen zwischen der ersten Schicht und der zweiten Schicht umfasst Durchführen von mehreren Herstellungsoperationen, einschließlich Abscheiden und Strukturieren einer oder mehrerer Photoresist-Schichten, Durchführen eines oder mehrerer Ätzprozesse und Durchführen eines oder mehrerer Abscheidungsprozesse, wobei ein oder mehrere leitfähige Materialien eingerichtet sind, eine durchgehende Struktur mit geringem Widerstand bilden, die die erste Schicht und die zweite Schicht des teilweise verarbeiteten Halbleiterwafers überspannt.
  • In einigen Ausführungsformen umfasst das Bilden der Via-Strukturen Bilden von TSV-Strukturen.
  • Das elektrische Verbinden der Bitleitungen des DRAM-Arrays mit der Leseverstärkerschaltung der Rechenschaltung umfasst Bilden der Bitleitungen einschließlich der Via-Strukturen. In einigen Ausführungsformen umfasst das elektrische Verbinden der Bitleitungen des DRAM-Arrays mit der Leseverstärkerschaltung der Rechenschaltung elektrisches Verbinden der Bitleitungen B11-B1M und B21-B2M des DRAM-Arrays 100A mit der Leseverstärkerschaltung der Rechenschaltung 100B wie vorstehend in Verbindung mit 1A-1F erläutert.
  • In einigen Ausführungsformen umfasst das elektrische Verbinden der Bitleitungen des DRAM-Arrays mit der Leseverstärkerschaltung der Rechenschaltung elektrisches Verbinden der Bitleitungen B11-B1M und B21-B2M mit der Leseverstärkerschaltung DSA der Rechenschaltung 200, wie vorstehend in Verbindung mit 2 erläutert. In einigen Ausführungsformen umfasst das elektrische Verbinden der Bitleitungen des DRAM-Arrays mit der Leseverstärkerschaltung der Rechenschaltung elektrisches Verbinden der Bitleitungen B11-B1M und B21-B2M mit der Leseverstärkerschaltung ASA der Rechenschaltung 300, wie vorstehend in Verbindung mit 3 erläutert.
  • Bei Operation 650 werden in einigen Ausführungsformen ein oder mehrere zusätzliche Herstellungsoperationen durchgeführt. In einigen Ausführungsformen umfasst das Durchführen der einen oder der mehreren zusätzlichen Herstellungsoperationen Durchführen einer oder mehrerer IC-Packageoperationen, beispielsweise einer Klebe-, Verkapselungs- oder Injektionsoperation. In einigen Ausführungsformen umfasst das Durchführen der einen oder der mehreren zusätzlichen Herstellungsoperationen Durchführen einer oder mehrerer Halbleiterwafer-Verarbeitungsoperationen, beispielsweise einer Abscheidungs-, Ätz- oder Planarisierungsoperation.
  • Durch das Durchführen einiger oder aller Operationen des Verfahrens 600 wird eine IC-Vorrichtung hergestellt, die als eine Speicherschaltung mit einem DRAM-Array, welche in einer ersten Schaltung angeordnet ist, und als eine Rechenschaltung, welche in einer zweiten Schaltung angeordnet ist, konfiguriert ist, wodurch die vorstehend in Verbindung mit der Speicherschaltung 100 erläuterten Vorteile erzielt werden.
  • In einigen Ausführungsformen weist eine Speicherschaltung auf: eine erste Schaltung, die ein DRAM-Array aufweist, wobei das DRAM-Array mehrere Bitleitungen aufweist, eine zweite Schaltung, die eine Rechenschaltung aufweist, wobei die Rechenschaltung eine Leseverstärkerschaltung aufweist, und eine Grenzschicht, die zwischen der ersten Schaltung und der zweiten Schaltung angeordnet ist, wobei die Grenzschicht mehrere Via-Strukturen aufweist, die eingerichtet sind, die mehreren Bitleitungen mit der Leseverstärkerschaltung elektrisch zu verbinden. In einigen Ausführungsformen weist die erste Schaltung einen ersten Halbleiter-Die auf, die zweite Schaltung weist einen zweiten Halbleiter-Die auf und die mehreren Via-Strukturen ist in einer oder mehreren Strukturschichten eines integrierten Schaltungspackages angeordnet, das den ersten Halbleiter-Die und den zweiten Halbleiter-Die aufweist. In einigen Ausführungsformen weist die erste Schaltung eine erste Schicht eines Halbleiter-Dies auf, die zweite Schaltung weist eine zweite Schicht des Halbleiter-Dies auf, und die mehreren Via-Strukturen ist in einer dielektrischen Schicht des Halbleiter-Dies angeordnet. In einigen Ausführungsformen ist die Leseverstärkerschaltung eingerichtet, mehrere Digitalsignale basierend auf mehreren Bitleitungssignalen auf den mehreren Bitleitungen zu erzeugen, und die Rechenschaltung umfasst mehrere NOR-Gatter, die eingerichtet sind, mehrere Ausgangssignale basierend auf den mehreren Digitalsignalen und einem Eingangssignal zu erzeugen, und einen Addiererbaum, der eingerichtet ist, ein Summationsdatenelement basierend auf den mehreren Ausgangssignalen zu erzeugen. In einigen Ausführungsformen ist die Leseverstärkerschaltung eingerichtet, mehrere Analogsignale basierend auf mehreren Bitleitungssignalen auf den mehreren Bitleitungen zu erzeugen, und die Rechenschaltung umfasst einen ADC, der eingerichtet ist, basierend auf den mehreren Analogsignalen und einem Eingangssignal eine oder mehrere Summationsfunktionen, eine Skalierungsfunktion oder eine gleichgerichtete lineare Einheitsfunktion auszuführen. In einigen Ausführungsformen weist die Rechenschaltung einen Addiererbaum auf, der eingerichtet ist, mindestens einen Teil der Summationsfunktion auszuführen. In einigen Ausführungsformen weist das DRAM-Array mehrere DRAM-Zellen auf, die mit den mehreren Bitleitungen verbunden sind, und jede DRAM-Zelle der mehreren DRAM-Zellen weist einen einzelnen Transistor und einen einzelnen Kondensator auf. In einigen Ausführungsformen umfasst das Speicherarray mehrere Zeilen, wobei jede Zeile der mehreren Zeilen mehrere Speicherzellen umfasst, die mit den mehreren Bitleitungen gekoppelt sind, und die mehreren Speicherzellen jeder Zeile der mehreren Zeilen sind eingerichtet, mehrere Gewichtsdatenelemente zu speichern. In einigen Ausführungsformen ist die Speicherschaltung eingerichtet, nacheinander mehrere Signale pro Zeile auf den mehreren Bitleitungen basierend auf den Gewichtsdatenelementen zu erzeugen.
  • In einigen Ausführungsformen weist ein neuronales Netzwerk auf: eine erste Schaltung, eine zweite Schaltung, eine Grenzschicht, die zwischen der ersten Schaltung und der zweiten Schaltung angeordnet ist, und eine Speicherschaltung, die ein Array von DRAM-Zellen aufweist, die in der ersten Schaltung angeordnet sind, eine Rechenschaltung, die in der zweiten Schaltung angeordnet ist, wobei die Rechenschaltung eine Leseverstärkerschaltung und mehrere Bitleitungen aufweist, die jeweils mit dem Array von DRAM-Zellen und der Rechenschaltung verbunden sind, wobei jede Bitleitung der mehreren Bitleitungen eine Via-Struktur aufweist, die in der Grenzschicht angeordnet ist. In einigen Ausführungsformen ist die Leseverstärkerschaltung eingerichtet, mehrere Signale auf den mehreren Bitleitungen zu empfangen, wobei die mehreren Signale auf Gewichtsdatenelementen basiert, die in dem Array von DRAM-Zellen gespeichert sind, und die Rechenschaltung ist eingerichtet, eine Matrixoperation basierend auf den mehreren Signalen und einem Eingangssignal durchzuführen. In einigen Ausführungsformen ist die Leseverstärkerschaltung eingerichtet, mehrere Digitalsignale basierend auf den mehreren Signalen zu erzeugen, und die Rechenschaltung umfasst mehrere NOR-Gattern, die eingerichtet sind, mehrere Ausgangssignale basierend auf den mehreren Digitalsignalen und dem Eingangssignal zu erzeugen, sowie einen Addiererbaum, der eingerichtet ist, ein Summationsdatenelement basierend auf den mehreren Ausgangssignalen zu erzeugen. In einigen Ausführungsformen ist die Leseverstärkerschaltung eingerichtet, mehrere Analogsignale basierend auf den mehreren Signalen zu erzeugen, und die Rechenschaltung umfasst einen ADC, der eingerichtet ist, basierend auf den mehreren Analogsignalen und dem Eingangssignal eine oder mehrere Summationsfunktionen, eine Skalierungsfunktion oder eine gleichgerichtete lineare Einheitsfunktion auszuführen. In einigen Ausführungsformen ist die neuronale Netzwerkschaltung eingerichtet, die Matrixoperation durch Erzeugen der mehreren Signale durch sequentielles Auswählen von Zeilen von DRAM-Zellen des Arrays von DRAM-Zellen durchzuführen. In einigen Ausführungsformen weist die erste Schaltung einen ersten Halbleiter-Die auf, die zweite Schaltung weist einen zweiten Halbleiter-Die auf, und die mehreren Via-Strukturen sind in einer oder mehreren Strukturschichten eines integrierten Schaltungspackages angeordnet, das den ersten Halbleiter-Die und den zweiten Halbleiter-Die aufweist.
  • In einigen Ausführungsformen umfasst ein Verfahren zur Herstellung eines IC-Bauelements: Bilden oder Empfangen eines DRAM-Arrays in einer ersten IC-Vorrichtungsschicht, Bilden oder Empfangen einer Rechenschaltung in einer zweiten IC-Vorrichtungsschicht und Bilden von Via-Strukturen, die Bitleitungen des DRAM-Arrays mit einer Leseverstärkerschaltung der Rechenschaltung elektrisch verbinden. In einigen Ausführungsformen umfasst das Bilden oder Empfangen des DRAM-Arrays in der ersten IC-Vorrichtungsschicht Empfangen des DRAM-Arrays, das in einem ersten Halbleiterwafer oder Halbleiter-Die angeordnet ist, und das Bilden oder Empfangen der Rechenschaltung in der zweiten IC-Vorrichtungsschicht umfasst Empfangen der Rechenschaltung, die in einem zweiten Halbleiterwafer oder Halbleiter-Die angeordnet ist. In einigen Ausführungsformen umfasst das Bilden oder Empfangen des DRAM-Arrays in der ersten IC-Vorrichtungsschicht Bilden des DRAM-Arrays in einer ersten Schicht eines teilweise verarbeiteten Halbleiterwafers, und das Bilden oder Empfangen der Rechenschaltung in der zweiten IC-Vorrichtungsschicht umfasst Bilden der Rechenschaltung in einer zweiten Schicht des teilweise verarbeiteten Halbleiterwafers. In einigen Ausführungsformen umfasst das Bilden oder Empfangen der Rechenschaltung Bilden oder Empfangen von mehreren NOR-Gattern, die mit der Leseverstärkerschaltung und einer Addierbaumschaltung gekoppelt sind. In einigen Ausführungsformen umfasst das Bilden oder Empfangen der Rechenschaltung Bilden oder Empfangen einer Analog-Digital-Wandlerschaltung, die mit der Leseverstärkerschaltung verbunden ist.
  • Vorstehend sind die Merkmale mehrerer Ausführungsformen umrissen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung ohne weiteres als Grundlage für die Entwicklung oder Modifizierung anderer Verfahren und Strukturen verwendet werden kann, um die gleichen Zwecke zu erfüllen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass verschiedene Änderungen, Ersetzungen und Modifikationen hierin vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63226902 [0001]

Claims (20)

  1. Speicherschaltung aufweisend: eine erste Schaltung, die ein dynamisches Direktzugriffsspeicher-Array, DRAM-Array, aufweist, wobei das DRAM-Array mehrere Bitleitungen aufweist; eine zweite Schaltung, die eine Rechenschaltung aufweist, wobei die Rechenschaltung eine Leseverstärkerschaltung aufweist; und eine Grenzschicht, die zwischen der ersten Schaltung und der zweiten Schaltung angeordnet ist, wobei die Grenzschicht mehrere Via-Strukturen umfasst, die eingerichtet sind, die mehreren Bitleitungen mit der Leseverstärkerschaltung elektrisch zu verbinden.
  2. Speicherschaltung nach Anspruch 1, wobei die erste Schaltung einen ersten Halbleiter-Die aufweist, wobei die zweite Schaltung einen zweiten Halbleiter-Die aufweist, wobei die mehreren Via-Strukturen in einer oder mehreren Strukturschichten eines integrierten Schaltungspackages angeordnet ist, das den ersten Halbleiter-Die und den zweiten Halbleiter-Die aufweist.
  3. Speicherschaltung nach Anspruch 1, wobei die erste Schaltung eine erste Schicht eines Halbleiter-Dies aufweist, wobei die zweite Schaltung eine zweite Schicht des Halbleiter-Dies aufweist, wobei die mehreren Via-Strukturen in einer dielektrischen Schicht des Halbleiter-Dies angeordnet ist.
  4. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die Leseverstärkerschaltung eingerichtet ist, mehrere Digitalsignale basierend auf mehreren Bitleitungssignalen auf den mehreren Bitleitungen zu erzeugen, wobei die Rechenschaltung ferner aufweist: - mehrere NOR-Gatter, die eingerichtet sind, mehrere Ausgangssignale basierend auf den mehreren Digitalsignalen und einem Eingangssignal zu erzeugen; und - einen Addiererbaum, der eingerichtet ist, ein Summierungsdatenelement basierend auf den mehreren Ausgangssignalen zu erzeugen.
  5. Speicherschaltung nach einem der Ansprüche 1 bis 4, wobei die Leseverstärkerschaltung eingerichtet ist, mehrere Analogsignale basierend auf mehreren Bitleitungssignalen auf den mehreren Bitleitungen zu erzeugen, und wobei die Rechenschaltung einen Analog-Digital-Wandler aufweist, der eingerichtet ist, basierend auf den mehreren Analogsignalen und einem Eingangssignal eine oder mehrere Summationsfunktionen, Skalierungsfunktionen oder ReLU-Funktionen auszuführen.
  6. Speicherschaltung nach Anspruch 5, wobei die Rechenschaltung ferner einen Addiererbaum aufweist, der eingerichtet ist, mindestens einen Teil der Summationsfunktion auszuführen.
  7. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei das DRAM-Array mehrere DRAM-Zellen aufweist, die mit den mehreren Bitleitungen verbunden sind, und wobei jede DRAM-Zelle der mehreren DRAM-Zellen einen einzelnen Transistor und einen einzelnen Kondensator aufweist.
  8. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei das Speicherarray mehrere Zeilen aufweist, wobei jede Zeile der mehreren Zeilen mehrere Speicherzellen aufweist, die mit den mehreren Bitleitungen verbunden sind, wobei die mehreren Speicherzellen jeder Zeile der mehreren Zeilen eingerichtet ist, mehrere Gewichtsdatenelemente zu speichern.
  9. Speicherschaltung nach Anspruch 8, wobei die Speicherschaltung eingerichtet ist, mehrere Signale zeilenweise nacheinander basierend auf den Gewichtsdatenelementen auf den mehreren Bitleitungen zu erzeugen.
  10. Neuronale Netzwerkschaltung aufweisend: eine erste Schaltung; eine zweite Schaltung; eine Grenzschicht, die zwischen der ersten Schaltung und der zweiten Schaltung angeordnet ist; und eine Speicherschaltung aufweisend: - ein Array von DRAM-Zellen, die in der ersten Schaltung angeordnet sind; und - eine Rechenschaltung, die in der zweiten Schaltung angeordnet ist, wobei die Rechenschaltung eine Leseverstärkerschaltung aufweist; und - mehrere Bitleitungen, die jeweils mit dem Array von DRAM-Zellen und der Rechenschaltung verbunden sind, wobei jede Bitleitung der mehreren Bitleitungen eine Via-Struktur aufweist, die in der Grenzschicht angeordnet ist.
  11. Neuronale Netzwerkschaltung nach Anspruch 10, wobei die Leseverstärkerschaltung eingerichtet ist, mehrere Signale auf den mehreren Bitleitungen zu empfangen, wobei die mehreren Signale auf Gewichtsdatenelementen basiert, die in dem Array von DRAM-Zellen gespeichert sind, wobei die Rechenschaltung eingerichtet ist, eine Matrixoperation basierend auf den mehreren Signalen und einem Eingangssignal durchzuführen.
  12. Neuronale Netzwerkschaltung nach Anspruch 11, wobei die Leseverstärkerschaltung eingerichtet ist, mehrere Digitalsignale basierend auf den mehreren Signalen zu erzeugen, wobei die Rechenschaltung ferner aufweist: - mehrere NOR-Gatter, die eingerichtet sind, mehrere Ausgangssignale basierend den mehreren Digitalsignalen und dem Eingangssignal zu erzeugen; und - einen Addiererbaum, der eingerichtet ist, ein Summierungsdatenelement basierend auf den mehreren Ausgangssignalen zu erzeugen.
  13. Neuronale Netzwerkschaltung nach Anspruch 11, wobei die Leseverstärkerschaltung eingerichtet ist, mehrere Analogsignale basierend auf den mehreren Signalen zu erzeugen, wobei die Rechenschaltung einen Analog-Digital-Wandler aufweist, der eingerichtet ist, basierend auf den mehreren Analogsignalen und dem Eingangssignal eine oder mehrere Summationsfunktionen, Skalierungsfunktionen oder ReLU-Funktionen auszuführen.
  14. Neuronale Netzwerkschaltung nach einem der Ansprüche 11 bis 13, wobei die neuronale Netzwerkschaltung eingerichtet ist, die Matrixoperation durchzuführen, indem die mehreren Signale durch sequentielles Auswählen von Zeilen von DRAM-Zellen des Arrays von DRAM-Zellen erzeugt werden.
  15. Neuronale Netzwerkschaltung nach einem der Ansprüche 10 bis 14, wobei die erste Schaltung einen ersten Halbleiter-Die aufweist, wobei die zweite Schaltung einen zweiten Halbleiter-Die aufweist, wobei die mehreren Via-Strukturen in einer oder mehreren Strukturschichten eines integrierten Schaltungspackages angeordnet sind, das den ersten Halbleiter-Die und den zweiten Halbleiter-Die aufweist.
  16. Verfahren zur Herstellung einer integrierten Schaltung, IC, wobei das Verfahren umfasst: Bilden oder Empfangen eines DRAM-Arrays in einer ersten IC-Vorrichtungsschicht; Bilden oder Empfangen einer Rechenschaltung in einer zweiten IC-Vorrichtungsschicht; und Bildung von Via-Strukturen, die Bitleitungen des DRAM-Arrays mit einer Leseverstärkerschaltung der Rechenschaltung elektrisch verbinden.
  17. Verfahren nach Anspruch 16, wobei das Bilden oder Empfangen des DRAM-Arrays in der ersten IC-Vorrichtungsschicht Empfangen des DRAM-Arrays umfasst, das in einem ersten Halbleiterwafer oder Halbleiter-Die angeordnet ist, und wobei das Bilden oder Empfangen der Rechenschaltung in der zweiten IC-Vorrichtungsschicht Empfangen der Rechenschaltung umfasst, die in einem zweiten Halbleiterwafer oder Halbleiter-Die angeordnet ist.
  18. Verfahren nach Anspruch 16, wobei das Bilden oder Empfangen des DRAM-Arrays in der ersten IC-Vorrichtungsschicht Bilden des DRAM-Arrays in einer ersten Schicht eines teilweise verarbeiteten Halbleiterwafers umfasst, und wobei das Bilden oder Empfangen der Rechenschaltung in der zweiten IC-Vorrichtungsschicht Bilden der Rechenschaltung in einer zweiten Schicht des teilweise verarbeiteten Halbleiterwafers umfasst.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei das Bilden oder Empfangen der Rechenschaltung Bilden oder Empfangen von mehreren NOR-Gattern umfasst, die mit der Leseverstärkerschaltung und einer Addierbaumschaltung gekoppelt sind.
  20. Verfahren nach einem der Ansprüche 16 bis 19, wobei das Bilden oder Empfangen der Rechenschaltung Bilden oder Empfangen einer Analog-Digital-Wandlerschaltung umfasst, die mit der Leseverstärkerschaltung gekoppelt ist.
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