KR20150066555A - 반도체 장치 - Google Patents

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KR20150066555A
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chip
electrodes
package substrate
electrode
wiring
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KR1020157011337A
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가즈타카 고시이시
미츠아키 가타기리
사토시 이사
다이 사사키
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피에스4 뤽스코 에스.에이.알.엘.
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Abstract

용이하게 배선을 끌어올 수 있는 패키지 기판을 구비한 반도체 장치가 제공된다. 이 반도체 장치는 패키지 기판(3), IF칩(1) 및 코어 칩(2)을 구비한다. 패키지 기판은 제1 이면 상에 배열된 복수의 제1 전극(4), 제1 표면 상에 제1 방향(Y방향)을 따라 배열된 복수의 제2 전극(9), 및 제1 전극(4)과 제2 전극(9)을 전기적으로 접속하는 배선(23)을 가진다. IF칩은 복수의 제2 전극(9)과 접합된 복수의 제3 전극을 가진다. 코어 칩은 IF칩과 접속되어 있다. 제1 방향에 있어서, IF칩의 길이는 코어 칩의 제1 방향의 길이보다 길며, 패키지 기판의 길이 이하이다. 제1 전극(4) 중 적어도 하나는 코어 칩의 제1 방향의 단부보다 외측에 배치된다. 제2 전극(9) 중 적어도 하나는 코어 칩의 제1 방향의 단부보다 외측에 배치된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 복수의 반도체 칩이 서로 적층된 칩 적층체를 구비한 반도체 장치에 관한 것이다.
최근, 전자기기의 소형화나 고기능화에 따라 복수의 반도체 칩이 서로 적층된 칩 적층체를 구비한 칩 온 칩(CoC)형 반도체 장치가 개발되고 있다(특개 2010-161102호(이하, 특허문헌 1이라 한다) 참조). 칩 적층체를 구성하는 각각의 반도체 칩은 반도체 기판을 관통하는 관통전극을 가지고 있다. 반도체 칩끼리는 관통전극을 통해 서로 전기적으로 접속된다.
특허문헌 1에 기재된 반도체 장치에서는 칩 적층체를 구성하는 하나의 반도체 칩이 로직 칩(인터페이스 칩)이며, 다른 반도체 칩이 메모리 칩이다. 메모리 칩은 메모리 회로가 형성되어 있는 회로 형성면 및 메모리 칩을 관통하는 관통전극을 가진다. 인터페이스(IF) 칩은 IF회로가 형성되어 있는 회로 형성면 및 IF칩을 관통하는 관통전극을 가진다. 로직 칩은 패키지 기판에 실장되어 있으며, 메모리 칩은 로직 칩 상에 마련되어 있다.
패키지 기판에는 외부단자가 되는 복수의 금속 볼이 마련되어 있다. 금속 볼의 배치나 금속 볼 사이의 피치는, 일반적으로 표준화된 규격에 의해 결정되고 있다. 패키지 기판의 외부단자가 형성된 면의 반대측 면에는 전극 패드가 마련되어 있다. 이 전극 패드와 IF칩에 형성된 전극 패드가 전기적으로 접속되어 있다.
일반적으로 IF칩의 회로패턴은 메모리 칩의 회로패턴보다 간단하기 때문에, IF칩의 회로면적은 메모리 칩의 회로면적보다 작게 할 수 있다. 따라서 통상적으로 IF칩은 메모리 칩보다 작다.
도 1 및 도 2는 발명이 해결하려고 하는 과제 중 하나를 설명하기 위해 본원의 출원인에 의해 작성된 것이며, 패키지 기판의 표면 및 이면의 배선 패턴의 일례를 나타내고 있다.
도 1은, 패키지 기판(103)의 외부단자(104)가 형성된 면(이하, 이면이라 한다)에 형성된 배선 패턴(122)을 나타내고 있다. 또한, 도 1에서는 편의 상 패키지 기판(103)의 이면의 반대측 면(이하, 표면이라 한다)에 형성된 전극 패드(109)나 IF칩(101) 및 메모리 칩(102)의 외형을 나타내는 선도 표시되어 있다. 각각의 외부전극(104)의 부근에는 패키지 기판(103)을 관통하는 비어(118a, 118b)가 마련되어 있다.
도 2는, 패키지 기판(103)의 표면에 형성된 배선 패턴(123)을 나타내고 있다. 또한, 도 2에서는 편의 상 IF칩(101) 및 코어 칩(102)의 외형을 나타내는 선도 표시되어 있다. 외부단자(104)와 전기적으로 접속된 비어(118a, 118b)는 배선(123)을 통해 패키지 기판(103)의 표면에 형성된 전극 패드(109)와 접속된다.
패키지 기판(103)의 외부단자(104)의 위치는 규격에 의해 정해져 있다. IF칩(101)은 메모리 칩(102)보다 작다. 전극 패드(109)는 IF칩(101)의 전극 패드와 접속되기 때문에, 패키지 기판(103)의 중앙 부근에 배열되어 있다. 패키지 기판(103)의 복수의 전극 패드(109)는 IF칩(101)이 존재하는 영역 안에서 일 방향을 따라 배열되어 있다. 그 결과, IF칩(101)의 패드열 방향(도면의 Y방향)의 길이가 짧으면 패키지 기판(103)의 표면에 형성된 배선(123), 즉 외부전극(104)과 IF칩(101)을 전기적으로 접속하는 배선의 밀도가 높아진다.
특히, 도 2에 나타낸 것처럼 패키지 기판(103)의 외측에 마련된 외부전극(104)과 전기적으로 접속된 비어(118a)로부터 끌려온 복수의 배선(123)이 뒤엉키게 된다. 경우에 따라서는 패키지 기판(103)의 표면에 형성된 패드(109)에 배선을 접속하는 것이 곤란한 비어(118b)도 존재한다.
여기서, 용이하게 배선을 끌어올 수 있는 패키지 기판을 구비한 반도체 장치가 요구된다.
특허문헌 1: 특개 2010-161102호
일 실시형태에서의 반도체 장치는 패키지 기판, 인터페이스 칩 및 코어 칩을 구비한다. 패키지 기판은 제1 이면 상에 배열된 복수의 제1 전극, 제1 이면과는 반대측인 제1 표면 상에 제1 방향을 따라 배열된 복수의 제2 전극, 및 제1 전극과 제2 전극을 전기적으로 접속하는 배선을 가진다. 인터페이스 칩은 패키지 기판의 제1 표면 상에 마련되어 있다. 인터페이스 칩은, 패키지 기판과 대향하는 제2 이면 상에 배열된, 복수의 제2 전극과 접합된 복수의 제3 전극을 가진다. 코어 칩은 인터페이스 칩의 제2 이면과는 반대측인 제2 표면 상에 마련되며, 인터페이스 칩과 전기적으로 접속되어 있다. 인터페이스 칩의 제1 방향의 길이는 코어 칩의 제1 방향의 길이보다 길며, 또한 패키지 기판의 제1 방향의 길이 이하이다. 복수의 제1 전극 중 적어도 하나는 코어 칩의 제1 방향의 단부보다 외측에 배치되어 있다. 복수의 제2 전극 중 적어도 하나는 코어 칩의 제1 방향의 단부보다 외측에 배치되어 있다.
상기 구성에 의해, 패키지 기판에 형성된 제1 전극과 제1 전극을 접속하는 배선은, 대략 제1 방향에 직교하는 제2 방향을 따라 형성할 수 있다. 그 결과, 패키지 기판의 배선이 밀집하는 일 없이 해당 배선을 용이하게 끌어올 수 있다.
본 발명의 상기 및 다른 목적, 특징, 이점은 본 발명을 예시한 첨부 도면을 참조하는 이하의 설명으로부터 명백해질 것이다.
도 1은, 관련기술에 따른 반도체 장치의 패키지 기판의 이면 측 배선 레이아웃을 나타낸 도면이다.
도 2는, 관련기술에 따른 반도체 장치의 패키지 기판의 표면 측 배선 레이아웃을 나타낸 도면이다.
도 3은, 제1 실시형태에서의 반도체 장치의 단면도이다.
도 4는, 제1 실시형태에서의 반도체 장치의 다른 단면도이다.
도 5는, 패키지 기판의 이면의 배선 레이아웃을 나타낸 도면이다.
도 6은, 패키지 기판의 표면의 배선 레이아웃을 나타낸 도면이다.
도 7은, 관통배선을 통과하는 부분을 따른 코어 칩의 단면도이다.
도 8은, 일 실시예에서의 IF칩의 단면도이다.
도 9는, 다른 실시예에서의 IF칩의 단면도이다.
도 10은, 제2 실시형태에서의 패키지 기판의 배선 레이아웃을 나타낸 도면이다.
도 11은, 반도체 장치의 회로 블록도이다.
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다. 이하의 실시형태에서는 반도체 장치의 일례로서 DRAM을 들고 있다. 본 발명의 반도체 장치는 DRAM에 한하지 않으며, SRAM, PRAM 또는 플래시 메모리 등의 다른 반도체 장치일 수도 있다.
도 3 및 도 4는, 제1 실시형태에서의 반도체 장치의 단면도이다. 도 5는, 반도체 장치의 패키지 기판의 이면의 배선 레이아웃을 나타내고 있다. 도 6은, 반도체 장치의 패키지 기판의 표면, 즉 도 5에 나타낸 면과는 반대측인 면의 배선 레이아웃을 나타내고 있다. 여기서, 도 3에 나타낸 단면은 도 5의 3A-3A선을 따른 단면이며, 도 4에 나타낸 단면은 도 5의 4A-4A선을 따른 단면이다.
반도체 장치는 복수의 반도체 칩(1, 2)이 서로 적층된 칩 적층체를 구비한 CoC형 반도체 장치이다. 반도체 장치는 패키지 기판(3) 및 패키지 기판(3) 상에 마련된 칩 적층체(1, 2)를 구비하고 있다.
패키지 기판(3)과 칩 적층체(1, 2) 사이에는 비전도성 페이스트(NCP)(12)가 마련되어 있다. 칩 적층체를 구성하는 반도체 칩(1, 2) 사이의 틈에는 언더필 재료(13)가 충전되어 있을 수 있다. 패키지 기판(3) 상에서 칩 적층체의 둘레에는 밀봉수지(14)가 마련되어 있는 것이 바람직하다.
도 3 및 도 4에 나타낸 예에서는 칩 적층체의 최하층의 반도체 칩, 즉 패키지 기판(3)에 접속된 반도체 칩은 IF칩(로직 칩)(1)이다. IF칩(1)은 패키지 기판(3)의 표면 상에 마련되어 있다. IF칩(1) 위에는 코어 칩(메모리 칩)(2)이 마련되어 있다. 코어 칩(2)은 하나일 수도 있고 복수의 코어 칩이 서로 적층되어 있을 수도 있다.
패키지 기판(3)의 이면에는 복수의 제1 전극(4)이 마련되어 있다. 제1 전극(4)은 반도체 장치의 외부단자일 수 있다. 외부단자(4)는, 예를 들면 솔더 볼과 같은 금속 볼일 수 있다. 패키지 기판(3)의 표면에는 복수의 전극(패드)(9)이 마련되어 있다. 각각의 전극(9)은 패키지 기판(3)에 형성된 배선(22, 23)을 통하여 대응하는 외부단자(4)와 전기적으로 접속되어 있다.
IF칩(1)의 이면, 즉 패키지 기판(3)에 대향하는 면에는 복수의 전극(패드)(5)이 마련되어 있다. IF칩(1)의 이면에 형성된 각각의 전극(5)은 패키지 기판(3)의 표면에 형성된 대응하는 전극(9)과 접합되어 있다. 그 때문에 패키지 기판(3)의 전극(9)과 IF칩(1)의 전극(5)은, 도면의 Z방향에서 볼 때 실질적으로 일치하는 위치에 배치된다.
IF칩(1)의 표면, 즉 코어 칩(2)에 대향하는 면에는 복수의 전극(패드)(6)이 마련되어 있다. IF칩(1)의 표면에 형성된 복수의 전극(패드)(6)은 IF칩(1)에 형성된 배선을 통해 IF칩(1)의 이면에 형성된 전극(5)과 전기적으로 접속되어 있다.
IF칩(1)과 코어 칩(2)은 범프 전극(10)을 통해 전기적으로 접속되어 있다. 서로 인접한 코어 칩(2)은 범프 전극(11)을 통해 서로 전기적으로 접속되어 있다. 코어 칩(2)에는 코어 칩(2)의 표면에 형성된 범프 전극(11) 및 코어 칩(2)의 이면에 형성된 범프 전극(10 또는 11)을 전기적으로 접속하는 관통배선(16)이 마련되어 있다. 단, 칩 적층체의 최상층의 코어 칩(2)은 관통배선(16)을 구비하고 있지 않을 수도 있다.
도 5는, 패키지 기판(3)의 이면 측 배선 레이아웃을 나타내고 있다. 배선 및 전극의 위치를 알기 쉽게 하기 위하여, 도 5에는 IF칩(1) 및 코어 칩(2)의 외형을 나타내는 선도 표시되어 있다. 또한, 도 5에서 'V' 는 전원단자를 나타내고, 'G' 는 접지 단자를 나타내며, 'S' 는 신호단자를 나타내고 있다. 또한 도면의 간략화를 위해 일부 배선만이 나타내어져 있으며, 다른 일부 배선은 생략되어 있다.
도 6은, 패키지 기판(3)의 표면 측 배선 레이아웃을 나타내고 있다. 배선 및 전극의 위치를 알기 쉽게 하기 위하여, 도 6에서는 IF칩(1) 및 코어 칩(2)의 외형을 나타내는 선과 IF칩(1)의 표면에 형성된 전극도 나타내어져 있다. 또한 도면의 간략화를 위하여 일부 배선만이 나타내어져 있으며, 다른 일부의 배선은 생략되어 있다.
패키지 기판(3)은 각각의 외부전극(4)에 대응하여 마련된 콘택 플러그(18)를 가진다. 콘택 플러그(18)는 패키지 기판(3)의 이면 측 배선(22)과 패키지 기판(3)의 표면 측 배선(23)을 전기적으로 접속하고 있다. 예를 들면, 어떤 신호를 받는 외부전극(4)은, 패키지 기판(3)의 이면에 형성된 배선(22), 콘택 플러그(18), 및 패키지 기판(3)의 표면에 형성된 배선(23)을 통하여 전극(9)에 전기적으로 접속된다.
패키지 기판(3)의 표면에 늘어서 있는 복수의 제2 전극(9)은 각각 IF칩(1)의 이면에 늘어서 있는 전극(5)에 접속되어 있다. IF칩(1)의 이면 상에 형성된 전극(5)으로부터 입력된 신호(또는 전압)은, IF칩(1)의 내부제어회로를 통해 IF칩(1)의 표면에 형성된 전극(6)으로 출력된다. IF칩(1)의 전극(6)으로부터 출력된 내부신호는 IF칩(1)의 바로 위에 마련된 코어 칩(2)의 이면에 마련된 전극으로 입력된다. 해당 내부신호는 관통전극(16) 및 범프 전극(11)을 통해 다른 코어 칩(2)으로 전송된다.
하나의 웨이퍼로부터 다수 개의 IF칩(1) 및 코어 칩(2)을 제조하는 것을 고려하면, IF칩(1) 및 코어 칩(2)은 가능한 한 작은 것이 바람직하다. 그러나 본 실시형태의 반도체 장치에 있어서, IF칩(1)의 Y방향, 즉 패드열 방향의 길이는 코어 칩(2)의 Y방향의 길이보다 길고, 패키지 기판(3)의 Y방향의 길이 이하로 되어 있다.
본 실시형태에서는 IF칩(1)의, 패키지 기판(3)에 대향하는 면에 형성된 복수의 전극(5)은 Y방향을 따라 배열되어 있다. 마찬가지로 패키지 기판(3)의, IF칩(1)에 대향하는 면에 형성된 복수의 전극(9)도 Y방향을 따라 배열되어 있다. 도 5에서는 복수의 전극(5, 9)은 각각 2열로 배열되어 있지만, 전극(5, 9)의 배열 수는 2열에 한하지 않는다.
패키지 기판(3)의 복수의 외부전극(4) 중 적어도 하나는 코어 칩(2)의 Y방향의 단부보다 외측에 배치되어 있다. 또한 패키지 기판(3)의 표면에 형성된 복수의 전극(9) 중 적어도 하나는 코어 칩(2)의 Y방향의 단부보다 외측에 배치되어 있다. 이로 인해 패키지 기판(3)의 양면에 형성된 전극(4, 9)을 접속하는 배선, 특히 도 6에 나타낸 배선(23)은 대략 X방향을 따라 형성할 수 있다. 즉, 도 2에 나타낸 것처럼 패키지 기판의 외주부로부터 중앙으로 배선을 밀집시킬 필요가 없어진다. 그 결과, 패키지 기판(3)의 배선(23)을 용이하게 끌어올 수 있게 된다. 또한 패키지 기판(3)의 외주부의 배선(23)의 길이가 짧아지므로, 배선용량이 작아진다는 효과도 얻어진다.
IF칩(1)은 패키지 기판(3) 상의 Y방향에서의 가장 외측에 위치하는 외부전극(4)과 같은 정도의 위치까지 연장되어 있는 것이 보다 바람직하다. 이로 인해 패키지 기판(3)의 외부단자(4)와 해당 외부단자(4)에 대응하는 전극(9)을 Y방향에서 거의 같은 정도의 위치에 배치할 수 있다. 그 결과, 외부단자(4)와 해당 외부단자(4)에 대응하는 전극(9)을 접속하는 배선(23)이 보다 짧아지며, 해당 배선(23)을 보다 용이하게 끌어올 수 있게 된다.
또한, 칩 미소화의 관점에서는 IF칩(1)의 X방향의 길이가 코어 칩(2) 및 패키지 기판(3)의 X방향의 길이보다 짧은 것이 바람직하다. 패키지 기판(3)의 Y방향의 길이는 15mm이며, X방향의 길이는 11mm일 수 있다. 또한 IF칩(1)의 Y방향의 길이는 13.25mm이며, X방향의 길이는 2.18mm일 수 있다. 나아가 코어 칩(2)의 Y방향의 길이는 8.5mm이며, X방향의 길이는 7mm일 수 있다. 이들 길이의 수치는 일례이며, 본 발명의 반도체 장치에서는 상기의 수치에 한하지 않는다.
도 5 및 도 6에 나타낸 예에서는 IF칩(1)은 패키지 기판(3)의 X방향에서의 중앙부에 배치되어 있다. 패키지 기판(3)의 표면에 마련된 전극(9)은 Y방향을 따라 2열로 배열되어 있다. 패키지 기판(3)의 외부단자(4)는 IF칩(1)의 양측에 마련되어 있는 것이 바람직하다. IF칩(1)의 한쪽에 마련된 외부단자(4)는 한쪽 열의 전극(9)과 전기적으로 접속되어 있는 것이 바람직하다. IF칩(1)의 다른 쪽에 마련된 외부단자(4)는 다른 쪽 열의 전극(9)과 전기적으로 접속되어 있는 것이 바람직하다. 이러한 구성에 의해 보다 많은 외부단자(4)를 간단한 배선 레이아웃으로 전극(9)과 접속할 수 있다. 당연히 패키지 기판(3) 표면의 전극(9)의 배열 수나 IF칩(1)의 설치위치 등은 임의로 변경할 수 있다.
도 7은, 관통배선(16)을 통과하는 부분을 따른 코어 칩(2)의 단면도를 나타내고 있다. 코어 칩(2)은, 예를 들면 실리콘 기판과 같은 반도체 기판(30) 및 반도체 기판(30) 상에 마련된 다층배선구조(33, 34)를 가진다. 반도체 기판(30)의 한쪽 면에는 복수의 절연층(31)이 형성되어 있다. 다층배선구조는 절연층(31) 안에 형성된 콘택 플러그(33)나 배선 패드(34)를 포함한다. 또한, 다층배선구조는 반도체 칩의 기능 및 용도에 따른 회로 패턴을 포함하고 있다. 메모리 칩의 경우, 다층배선구조는 메모리 회로를 포함한다.
코어 칩(2)에는 반도체 기판(30)을 관통하는 관통전극(35)이 형성되어 있다. 관통전극(35)의 표면에는 패드(반도체)(7)가 형성되어 있다. 절연막(31)의 표면에는 패드(8)가 형성되어 있다. 코어 칩(2)의 표면에 형성된 패드(반도체)(8)의 주위에는 패시베이션 막(32)이 형성되어 있다.
코어 칩(2)의 이면에 형성된 패드(7)와 코어 칩(2)의 표면에 형성된 패드(8)는, 다층배선구조(33, 34)에 의해 전기적으로 접속되어 있다. 어떠한 코어 칩(2)의 이면에 형성된 패드(7)와 다른 코어 칩(2)의 표면에 형성된 패드(8)가 접합되어, 양 패드(7, 8)에 의해 도 3에 나타낸 범프 전극(11)이 형성된다.
도 8은, 관통배선을 통과하는 부분을 따른 IF칩(1)의 단면도를 나타내고 있다. IF칩(1)은, 예를 들면 실리콘 기판과 같은 반도체 기판(40) 및 반도체 기판(40) 상에 마련된 다층배선구조(44)를 가진다. 반도체 기판(40)의 한쪽 면에는 복수의 절연층(41)이 형성되어 있다. 다층배선구조는 절연층(41) 안에 형성된 배선 패드(44) 등을 포함한다. 다층배선구조는 반도체 칩의 기능 및 용도에 따른 회로 패턴을 포함하고 있다. IF칩의 경우, 다층배선구조는 IF회로를 포함한다.
IF칩(1)에는 반도체 기판(40)을 관통하는 관통전극(45)이 형성되어 있다. 관통전극(45)의 표면에는 전극(5)이 형성되어 있다. 절연막(41)의 표면에는 전극(6)이 형성되어 있다. IF칩(1)의 표면에 형성된 전극(6)의 주위에는 패시베이션 막(42)이 형성되어 있다.
IF칩(1)의 이면에 형성된 전극(5)과 IF칩(1)의 표면에 형성된 전극(6)은 다층배선구조(44)에 의해 전기적으로 접속되어 있다. 또한, IF칩(1)의 이면에 형성된 전극(5)은 패키지 기판(3)의 표면에 형성된 전극(9)와 접합되어 있다. 나아가 IF칩(1)의 표면에 형성된 전극(6)은 코어 칩(2)의 이면에 형성된 전극(7)과 전기적으로 접속되어 있다. 이들 전극(6, 7)은 도 3에 나타낸 범프 전극(10)을 형성하고 있다.
도 9는, 관통배선을 통과하는 부분을 따른 IF칩(1a)의 단면도이며, 도 8에 나타낸 IF칩(1)과는 다른 구성을 나타내고 있다. IF칩(1)은 반도체 기판(40) 및 반도체 기판(40) 상에 마련된 다층배선구조(44)를 가진다.
도 8에 나타낸 IF칩(1)은 패키지 기판(3) 측에 반도체 기판(40)이 위치하도록 배치되어 있다. 이를 대신하여 도 9에 나타낸 IF칩(1)은 패키지 기판(3) 측에 다층배선구조(44)가 위치하도록 배치되어 있다. 이렇듯 IF칩(1, 1a)의 구성은 특별히 한정되지 않으며, 임의의 구성을 이용할 수 있다.
도 10은, 제2 실시형태에서의 패키지 기판(3)의 배선 레이아웃을 나타내고 있다. 배선 및 전극의 위치를 알기 쉽게 하기 위해, 도 10에서는 IF칩(1) 및 코어 칩(2)의 외형을 나타내는 선도 표시되어 있다. 또한 도면의 간략화를 위해 일부 배선만이 나타내어져 있으며, 다른 일부 배선은 생략되어 있다. 도 10에서는, 배선(23)은 패키지 기판(3) 이면의 외부단자(4)와 패키지 기판(3) 표면의 전극(9)을 직접 접속하고 있다. 그러나 실제로는 도 5 및 도 6에 나타낸 것처럼, 배선(23) 중간에 콘택 플러그(18)가 마련되어 있을 수 있다. 즉, 도 10에 나타낸 배선(23)은 패키지 기판(3)의 표면 배선과 패키지 기판(3)의 이면 배선을 일체적으로 그린 것이라고 할 수 있다.
본 실시형태에 있어서도, IF칩(1)의 Y방향의 길이는 코어 칩(2)의 Y방향의 길이보다 길며, 패키지 기판(3)의 Y방향의 길이 이하이다. 패키지 기판(3)의 외부전극(4) 중 적어도 하나는 코어 칩(2)의 Y방향의 단부보다 외측에 배치되어 있다. 패키지 기판(3)의 표면에 마련된 복수의 제2 전극(9) 중 적어도 하나는 코어 칩(2)의 Y방향의 단부보다 외측에 배치되어 있다. 이에 따라 패키지 기판(3)에 형성된 외부전극(4)과 전극(9)을 접속하는 배선(23)을 대략 X방향을 따라 형성할 수 있다. 그 결과, 패키지 기판(3)의 배선의 밀집을 억제할 수 있다.
IF칩(1)의 Y방향의 길이가 길어지면 IF칩에 마련된 전극(5) 및 패키지 기판(3) 표면의 전극(9)의 수를 늘릴 수 있다. 이에 따라 외부전극(4)으로서의 전원단자에 접속되는 전원용 배선(23)이나, 외부전극(4)으로서의 접지 단자에 접속되는 접지용 배선(23)을 늘릴 수 있다.
구체적인 일례로서, 패키지 기판 표면의 전극(9, 9a)의 수를 외부전극(4)의 수보다 많게 할 수 있다(도 10의 부호 9a 참조). 이에 따라 전원단자(4)와 접지 단자(4) 중 적어도 하나를 복수의 전극(9) 중 적어도 두 개와 전기적으로 접속시킬 수도 있다. 전원용 배선이나 접지용 배선이 늘어나면, 전원 및 접지로 흐르는 전류의 리턴 패스가 늘어난다. 그 결과, 인덕턴스가 저하되고 전원 노이즈가 억제된다는 이점이 있다.
또한, 패키지 기판(3) 표면의 전극(9) 수의 증가에 의해 신호배선 사이에 전원용 배선이나 접지용 배선이 배치될 수 있게 된다. 보다 구체적으로는, 패키지 기판(3)에 있어서, 각 신호단자(4)와 전기적으로 접속된 전극(9) 양측의 전극(9)을 전원단자(4)와 접지 단자(4) 중 어느 것과 전기적으로 접속시킬 수 있다. 이에 따라 신호배선들간의 노이즈를 차단할 수 있다.
나아가 패키지 기판(3) 표면의 전극(9) 수의 증가에 따라 전극, 접지 및 신호용 단자 이외에도 테스트용 단자를 마련할 수 있다는 이점도 있다.
도 11은, 본 실시형태에서의 반도체 장치의 회로 블록도를 나타낸다. IF칩(1)은 복수의 코어 칩(2)을 제어하는 컨트롤 칩이다. IF칩(1, 1a)의 전극(5)은 패키지 기판(3)의 표면 상에 마련된 전극(9)을 통해 입력신호를 받는다. 이 입력신호는 전극(5)에 전기적으로 접속된 배선에 의해 IF칩(1, 1a) 안의 제어회로부에 전송된다. 제어회로부는 해당 신호를 내부신호로 변환한 후에, 배선을 통해 전극(6)으로 출력한다. 전극(6)으로부터 출력된 내부신호는 코어 칩(2)에 마련된 관통전극(16)을 통해 각 코어 칩(2)으로 입력된다.
IF칩(1)에 마련된 전극(5)에는 클락 단자(5a), 커맨드 단자(5b), 어드레스 단자(5c, 5d), 데이터 입출력단자(5e)가 포함된다. 그 밖에도 캘리브레이션 단자나 전원단자 등이 마련되어 있을 수 있다. 이들 단자(5a~5e)는 각각 패키지 기판(3)의 전극(9)과 접속되어 있다.
클락 단자(5a)는 외부 클락 신호(ICLK)가 공급되는 단자이다. 외부 클락 신호(ICLK)는 내부 클락 발생회로(50)로 공급된다. 내부 클락 발생회로(50)는 내부 클락 신호(ICLK)를 생성하는 회로이다. 생성된 내부 클락 신호(ICLK)는 IF칩(1) 안의 각종 회로 블록으로 공급된다.
커맨드 단자(5b)는 커맨드 신호가 공급되는 단자이다. 이들 커맨드 신호는 커맨드 입력회로(51)를 통해 커맨드 디코더(52)로 공급된다. 커맨드 디코더(52)는 커맨드 입력회로(51)로부터 출력된 커맨드 신호를 디코딩함으로써 각종 내부 커맨드를 생성함과 동시에, 생성한 내부 커맨드를 미리 설정된 레이턴시에 근거하여 지연시킨다. 커맨드 디코더(52)로부터 출력되는 내부 커맨드는 범프 전극(10)을 통해 코어 칩(2)으로 공급된다. 커맨드 디코더(52)로부터 출력되는 내부 커맨드에는 액티브 커맨드(IACT), 프리차지 커맨드(IPRE), 리드 커맨드(IREAD), 라이트 커맨드(IWRITE) 등이 포함된다.
어드레스 단자(5c, 5d)는 어드레스 신호(ADD) 및 뱅크 어드레스 신호(BA)가 공급되는 단자이며, 공급된 어드레스 신호(ADD) 및 뱅크 어드레스 신호(BA)는 어드레스 입력회로(53)를 통해 래치 회로(54, 55)로 공급된다.
어드레스 입력 회로(53)는 공급된 어드레스 신호(ADD) 및 뱅크 어드레스 신호(BA)에 근거하여 칩 어드레스(SID)를 추출 또는 생성할 수 있다. 칩 어드레스(SID)는 내부 클락 신호(ICLK)에 동기화하여 래치 회로(54)에 래치된다. 래치 회로(54)에 래치된 칩 어드레스(SID)는 범프 전극(10)을 통해 코어 칩(2)으로 공급된다.
또한, 래치 회로(55)는 어드레스 신호(ADD) 및 뱅크 어드레스 신호(BA)의 다른 일부를 내부 클락 신호(ICLK)에 동기화하여 래치하며, 범프 전극(10)을 통해 이들 신호를 코어 칩(2)으로 공급한다.
데이터 입출력단자(5e)는 라이트 데이터(DQ)의 입출력을 수행하기 위한 단자이며, 데이터 입력회로(56)에 접속되어 있다. 데이터 입력회로(56)는 데이터 입출력단자(5e)로부터 공급되는 라이트 데이터(DQ)를 받아 범프 전극(10)을 통해 라이트 데이터를 코어 칩(2)으로 공급한다.
이어서, 코어 칩(2)의 회로구성에 대하여 설명한다. 각 코어 칩(2)의 칩 어드레스 비교회로(60)는 칩 선택신호(SID)와 자신이 보유한 칩 정보가 일치할 때, 커맨드 데이터가 출력하는 내부 커맨드 신호에 따라 내부신호를 출력한다. 즉, 칩 어드레스 비교회로(60)는 IF칩(1)에 의해 공급된 칩 어드레스(SID)와 코어 칩(2)에 할당된 고유의 칩 어드레스를 비교하고, 양자가 일치한 경우에 커맨드를 활성화시킨다. MDDADT신호는 로우계 내부 커맨드 신호가 활성화했을 때 활성화되는 신호이다.
코어 칩(2)에 포함되는 메모리 셀 어레이(61)는 복수의 뱅크로 분할되어 있다. 뱅크란, 개별적으로 커맨드를 접수할 수 있는 단위이다. 바꿔 말하자면, 각각의 뱅크는 서로 비배타적으로 독립하여 동작할 수 있다. 메모리 셀 어레이(61) 안에서는 복수의 워드선(WL)이 복수의 비트선(BL)과 교차하고 있다. 워드선(WL)과 비트선(BL)의 교점에 메모리 셀(MC)이 배치되어 있다. 또한, 도 11에서는 편의 상 하나의 워드 선(WL), 하나의 비트선(BL) 및 한 개의 메모리 셀(MC)만이 나타내어져 있다. 워드선(WL)의 선택은 로우 디코더(62)에 의해 수행된다. 또한 비트선(BL)은 센스 앰프(63)에 접속되어 있다. 센스 앰프(63)의 선택은 컬럼 디코더(65)에 의해 수행된다.
로우 디코더(62)에는 로우계 제어회로(64)를 통해 로우 어드레스가 공급된다. 로우계 제어회로(64)에는 칩 어드레스 비교회로(60)를 통해 어드레스 신호(MDDADT) 및 어드레스(ADD)가 공급된다.
로우계 제어회로(64)는, 액티브 커맨드가 활성화되어 있는 경우에는 뱅크 어드레스에 근거하여 선택된 뱅크의 로우 디코더로 어드레스 신호(ADD)를 공급한다. 이에 따라 지정된 뱅크의 지정된 워드선이 활성화된다. 즉, 로우 억세스가 수행된다.
로우계 제어회로(64)는, 리프레쉬 커맨드가 활성화되어 있는 경우에는 도시하지 않은 리프레쉬 카운터의 카운트값을 모든 뱅크의 로우 디코더로 공급한다. 이에 따라 모든 뱅크의 지정된 워드선이 활성화되고, 리프레쉬 동작이 수행된다.
컬럼 디코더(65)에는 컬럼계 제어회로(66)를 통해 컬럼 어드레스가 공급된다. 컬럼계 제어회로(66)에는 칩 어드레스 비교회로(60)를 통해 어드레스 신호(ADD), 뱅크 어드레스(BA), 리드 커맨드(READEN) 및 라이트 커맨드(WRITEEN)가 공급된다.
컬럼계 제어회로(66)는 리드 커맨드(READEN) 또는 라이트 커맨드(WRITEEN)가 활성화되어 있는 경우, 뱅크 어드레스(BA)에 근거하여 선택된 뱅크의 컬럼 디코더(65)로 어드레스 신호(ADD)를 공급한다. 이에 따라 지정된 뱅크의 지정된 센스 앰프(63)가 데이터 앰프 회로(67)에 접속된다.
리드 커맨드(READEN)가 활성화되어 있는 경우, 센스 앰프(63)를 통해 메모리 셀 어레이(61)로부터 독출된 리드 데이터는 데이터 앰프 회로(67) 및 범프 전극(10)을 통해 IF칩(1)으로 전송된다. 또한, 라이트 커맨드(WRITEEN)가 활성화되어 있는 경우, 범프 전극(10)을 통해 IF칩(1)으로부터 전송된 라이트 데이터는 데이터 앰프 회로(67) 및 센스 앰프(63)를 통해 메모리 셀 어레이(61)에 기록된다.
이상, 본 발명자에 의해 수행된 발명의 실시예에 근거하여 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 그 요지를 벗어나지 않는 범위에서 다양한 변경이 가능하다는 것은 말할 필요도 없다.
예를 들면, 상기 실시예에서는 4개의 코어 칩(2)과 하나의 IF칩(1)을 가지는 칩 적층체가 패키지 기판(3)에 탑재되어 있다. 그러나 칩 적층체를 구성하는 반도체 칩의 종류나 수는 임의적인 것이며, 목적이나 용도 등에 따라 적절히 선택된다.
이 출원은 2012년 10월 15일에 출원된 일본특허출원번호 제2012-227844호를 기초로 하는 우선권을 주장하며, 참조에 의해 그 개시의 전부를 여기에 포함한다.
1 IF칩
2 코어 칩
3 패키지 기판
4 외부단자
5 IF칩 이면의 전극
6 IF칩 표면의 전극
9 패키지 기판 표면의 전극
10 범프 전극
11 관통배선
12 비전도성 페이스트
13 언더필 재료
14 밀봉수지
18 콘택 플러그
22 패키지 기판의 이면 배선
23 패키지 기판의 표면 배선

Claims (6)

  1. 제1 이면 상에 배열된 복수의 제1 전극, 상기 제1 이면과는 반대측인 제1 표면 상에 제1 방향을 따라 배열된 복수의 제2 전극, 및 상기 제1 전극과 상기 제2 전극을 전기적으로 접속하는 배선을 가지는 패키지 기판;
    상기 패키지 기판의 상기 제1 표면 상에 마련된 인터페이스 칩으로서, 상기 패키지 기판과 대향하는 제2 이면 상에 배열되며, 상기 복수의 제2 전극과 접합된 복수의 제3 전극을 가지는 인터페이스 칩; 및
    상기 인터페이스 칩의 상기 제2 이면과는 반대측인 제2 표면 상에 마련되며, 상기 인터페이스 칩과 전기적으로 접속된 코어 칩을 구비하며,
    상기 인터페이스 칩의 상기 제1 방향의 길이는 상기 코어 칩의 제1 방향의 길이보다 길며, 또한 상기 패키지 기판의 제1 방향의 길이 이하이고,
    상기 복수의 제1 전극 중 적어도 하나는 상기 코어 칩의 상기 제1 방향의 단부보다 외측에 배치되어 있으며,
    상기 복수의 제2 전극 중 적어도 하나는 상기 코어 칩의 상기 제1 방향의 단부보다 외측에 배치되어 있는 반도체 장치.
  2. 제1항에 있어서,
    상기 인터페이스 칩의 상기 제1 방향에 직교하는 제2 방향의 길이는, 상기 코어 칩 및 상기 패키지 기판의 상기 제2 방향의 길이보다 짧은 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 인터페이스 칩의 상기 제2 표면에는, 상기 제1 방향을 따라 배열된 복수의 제4 전극이 마련되어 있으며,
    상기 코어 칩의 상기 인터페이스 칩과 대향하는 면에는, 상기 제1 방향을 따라 배열되고, 상기 복수의 제4 전극 각각과 접합된 복수의 제5 전극이 마련되어 있는 반도체 장치.
  4. 제1항부터 제3항 중 어느 한 항에 있어서,
    상기 복수의 제1 전극은 전원단자, 접지 단자 및 신호단자를 포함하며,
    상기 제2 전극의 수는 상기 제1 전극의 수보다 많고,
    상기 전원단자와 접지 단자 중 적어도 하나는, 상기 배선에 의해 상기 제2 전극 중 적어도 두 개와 전기적으로 접속되어 있는 반도체 장치.
  5. 제1항부터 제3항 중 어느 한 항에 있어서,
    상기 복수의 제1 전극은 전원단자, 접지 단자 및 신호단자를 포함하며,
    각각의 상기 신호단자와 전기적으로 접속된 상기 제2 전극 양측의 상기 제2 전극은, 상기 전원단자와 상기 접지 단자 중 어느 것과 전기적으로 접속되어 있는 반도체 장치.
  6. 제1항부터 제5항 중 어느 한 항에 있어서,
    상기 제2 전극은 전원용 전극, 접지용 전극, 신호용 전극 및 테스트용 전극을 포함하는 반도체 장치.
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