WO2014132835A1 - 半導体装置 - Google Patents

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WO2014132835A1
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input
substrate
semiconductor chip
semiconductor
pads
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PCT/JP2014/053714
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哲至 森下
松井　義徳
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ピーエスフォー ルクスコ エスエイアールエル
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    • H01L2924/386—Wire effects

Definitions

  • the present invention relates to a semiconductor device, and more particularly, to a chip and substrate wiring method in a stacked semiconductor device.
  • DRAM Dynamic Random Access Memory
  • two or more memory chips are stacked on a wiring board having a plurality of substrate electrodes.
  • the memory chip is usually rectangular, and a pad for data input / output is formed on one side of the mobile DRAM.
  • the pad group of the memory chip and the substrate electrode group of the wiring board are electrically connected by a bonding wire.
  • the memory chip may be used as a part of such a laminate or may be used alone. For example, assuming that the number of bits of data input / output simultaneously is 32 bits, when only one memory chip is stacked on a wiring board, 32 data pads and 32 board electrodes may be connected one-to-one. .
  • the total number of data pads is 64.
  • only half of the 32 data pads of the memory chip need be used. That is, the 16 data pads of the lower memory chip and the 16 data pads of the upper memory chip are connected to the 32 substrate electrodes of the wiring board. According to such a connection method, the memory capacity can be doubled without changing the interface with the memory chip as viewed from the wiring board. Whether to use all 32 data pads or half 16 data pads can be set as a bonding option in the memory chip (see Patent Documents 1 and 2).
  • a semiconductor device includes a wiring substrate on which a plurality of substrate electrodes are arranged, and a plurality of pads that are stacked on the wiring substrate and arranged on a first side facing the plurality of substrate electrode rows.
  • a part of the pad group arranged in the center is connected to the plurality of substrate electrodes, and the other of the first and second semiconductor chips.
  • some pad groups arranged at both ends are connected to a plurality of substrate electrodes.
  • a semiconductor device includes a wiring board, first and second semiconductor chips, and first and second conductive members.
  • the wiring board is a first to third board electrode group each including a plurality of first board electrodes, and the first board electrode group is disposed between the second and third board electrode groups.
  • the first to third substrate electrode groups are included.
  • Each of the first and second semiconductor chips is a first to third input / output terminal group including a plurality of first input / output terminals, and the first input / output terminal group includes the second and second input / output terminal groups.
  • 3 includes first to third input / output terminal groups arranged between the three input / output terminal groups.
  • the first conductive member includes a plurality of first input / output terminals of the first input / output terminal group of the first semiconductor chip, and a plurality of first substrate electrodes of the first substrate electrode group of the wiring board. Are connected correspondingly.
  • the second conductive member includes a plurality of first input / output terminals of the second and third input / output terminal groups of the second semiconductor chip, and a plurality of the second and third substrate electrode groups of the wiring board.
  • the first substrate electrode is connected correspondingly. Then, the first and second semiconductor chips are stacked together to form a chip stack, and the chip stack is mounted on the wiring board.
  • the present invention in a semiconductor device in which semiconductor chips are stacked, it becomes easy to efficiently wire the semiconductor chip and the wiring board.
  • FIG. 2A and FIG. 2B are diagrams showing a general connection example between a pad of a semiconductor chip and a substrate electrode of a wiring board.
  • FIG. 3A and FIG. 3B are diagrams showing a connection example in the first embodiment between a pad of a semiconductor chip and a substrate electrode of a wiring board.
  • It is a functional block diagram of a semiconductor chip. It is a functional block diagram from a memory cell array to data pad DQ.
  • FIG. 10 is a schematic diagram showing a connection relationship of a write operation in a half mode (DQ0 to DQ15).
  • FIG. 10 is a schematic diagram showing a connection relationship of a write operation in a half mode (DQ16 to DQ31).
  • FIG. 10 is a schematic diagram showing a connection relationship of a read operation in a half mode (DQ0 to DQ15).
  • FIG. 6 is a schematic diagram showing a connection relationship of a read operation in a half mode (DQ16 to DQ31). It is a sectional side view of the semiconductor device in a 2nd embodiment. It is a top view of the semiconductor device in a 2nd embodiment.
  • FIG. 1 is a side sectional view of a semiconductor device 100 according to the first embodiment.
  • members that are not highly related to the connection are omitted.
  • the semiconductor device 100 includes a wiring substrate 108 and semiconductor chips 102 (first semiconductor chip) and 104 (second semiconductor chip) stacked thereon.
  • the wiring substrate 108 is formed using the insulator 106 as a substrate, and has solder balls 112 as external terminals on the back surface and substrate electrodes 116 on the surface.
  • the substrate electrode 116 and the solder ball 112 are electrically connected inside the insulator 106.
  • the semiconductor device 100 in this embodiment is a memory device called DDP (Dual Die Package), and the semiconductor chips 102 and 104 are both DRAMs.
  • DDP Double Die Package
  • the semiconductor chips 102 and 104 have a plurality of pads 118 (DQ terminals) as data input / output terminals.
  • the pad 118 and the substrate electrode 116 are electrically connected by a wire 114.
  • data can be input and output between the solder ball 112 (external terminal) and the semiconductor chips 102 and 104.
  • the semiconductor chips 102 and 104 are sealed with a resin 110.
  • FIG. 2A and FIG. 2B are diagrams showing examples of connections generally assumed between the pads 118 of the semiconductor chips 102 and 104 and the substrate electrodes 116 of the wiring substrate 108.
  • FIG. FIG. 2A shows an example of connection between the lower semiconductor chip 102 and the substrate electrode 116.
  • the semiconductor chip 102 has 16 pads 118-1 to 118-16. Actually, the semiconductor chip 102 often has 32 pads 118, and generally has 4n pads 118 (n is a natural number).
  • substrate electrodes 116 are also arranged on the wiring substrate 108. As shown in FIG. 2A, the substrate electrodes 116-5 to 116-13 at the center are arranged on the semiconductor chip 102 side (inner side), and the substrate electrodes 116-1 to 116-4 and 116-13 at both ends are arranged. ⁇ 116-16 are arranged on the outside.
  • the semiconductor device 100 is a stacked type, half of the 16 pads 118 of the semiconductor chip 102 are used.
  • the central pads 118-5 to 118-13 are connected to the central substrate electrodes 116-5 to 116-13.
  • the pads 118-n + 1 to 118-3n at the center are connected to the inner substrate electrodes 116-n + 1 to 116-3n by the wires 114a.
  • FIG. 2B shows an example of connection between the upper semiconductor chip 104 and the substrate electrode 116.
  • the semiconductor chip 104 also uses half of the eight pads 118-5 to 118-13.
  • the pads 118-5 to 118-13 at the center are connected to the substrate electrodes 116-1 to 116-4 and 116-13 to 116-16 at both ends.
  • the pads 118-n + 1 to 118-3n in the central portion are connected to the substrate electrodes 116-1 to 116-n and 116-3n + 1 to 116-4n located outside by the wires 114b.
  • the wires 114a and 114b are concentrated in the vicinity of the center of the row of the pads 118. For this reason, the risk that the wire 114a and the wire 114b come into contact with each other increases, and wire bonding processing becomes difficult.
  • FIG. 3A and FIG. 3B are diagrams showing connection examples in the present embodiment between the pads 118 of the semiconductor chips 102 and 104 and the substrate electrodes 116 of the wiring substrate 108.
  • FIG. 3A shows an example of connection between the lower semiconductor chip 102 and the substrate electrode 116.
  • the 16 (4n) substrate electrodes 116 (first substrate electrodes) of the wiring substrate 108 are arranged in a straight line instead of in two rows.
  • pads 118-1 to 118-4 first input / output terminals belonging to the second input / output terminal group
  • FIG. 3B shows an example of connection between the upper semiconductor chip 104 and the substrate electrode 116.
  • the pads 118-1 to 118-4 and 118-13 to 118-16 at both ends are used instead of the center. That is, the pads 118-1 to 118-4 and 118-13 to 118-16 at both ends are connected to the substrate electrodes 116-1 to 116-4 and 116-13 to 116-16 at both ends.
  • the pads 118-1 to 118-n and 118-3n + 1 to 118-4n at both ends are connected to the substrate electrodes 116-1 to 116-n and 116-3n + 1 to 116-4n at both ends.
  • the wire 114a is separated into a central portion (first conductive member), and 114b is separated into both end portions (second conductive member). For this reason, the risk that the wire 114a and the wire 114b come into contact with each other is reduced, and wire bonding processing is facilitated. As a result, the distance between the substrate electrode 116 and the substrate electrode 116 can be reduced. Further, since it is not necessary to divide the substrate electrodes 116 into two rows, there is an advantage that the size of the wiring substrate 108 can be reduced.
  • the lower semiconductor chip 102 may use the pads 118 at both ends, and the upper semiconductor chip 104 may use the pads 118 at the center.
  • the semiconductor chips 102 and 104 in the present embodiment not only select whether to use 4n of the 4n pads 118 or 2n, but also when using 2n, the central portion. It is also possible to select whether to use 2n of 2n or 2n of both ends.
  • n 8
  • a mode using all 32 pads is referred to as a “full mode”
  • a mode using 16 pads is referred to as a “half mode”.
  • FIG. 4 is a functional block diagram of the semiconductor chip 102. Since there is no difference between the configurations of the semiconductor chip 102 and the semiconductor chip 104, the semiconductor chip 102 will be described here.
  • command decoder 122 From the command / address terminal 120, various commands and addresses CA are input.
  • the command is sent to the command decoder 122.
  • the ACT signal generated by the command decoder 122 is sent to the row decoder 124, and the XWRITE signal (write command) and the XREAD signal (read command) are sent to the column decoder 126 and the array interface control circuit 128.
  • the address is sent to the address buffer 130.
  • the row address CX is sent to the row decoder 124
  • the column address CY is sent to the column decoder 126.
  • the address buffer 130 receives the bonding setting signal BOP1 from the bonding option terminal 138, and generates selection information CYXT / CYXN based on the bonding setting signal BOP1.
  • the selection information CYXT / CYXN is sent to the column decoder 126, the read / write amplifier 132, and the array interface control circuit 128.
  • the selection information CYXT / CYXN is information necessary for determining whether to use the full mode or the half mode.
  • the selection information CYXT / CYXN is a signal indicating whether a predetermined bit of the column address is valid or invalidated.
  • a predetermined column address is selected. Indicates that the predetermined bit of the column address is enabled when the semiconductor chip 104 is used in the half mode.
  • the selection information CYXT / CYXN is also used when deciding which of the center pad and the pads at both ends is to be used in the half mode. Details will be described later.
  • the row decoder 124 selects a word line of the memory cell array 142 according to the designated row address CX.
  • the column decoder 126 selects a bit line of the memory cell array 142 according to the column address CY.
  • the selected bit line is connected to the read / write amplifier 132 via the sense amplifier SA.
  • the read / write amplifier 132 and the array interface circuit 134 are connected by a bus GBUS, the array interface circuit 134 and the data input / output circuit 136 are connected by a bus LBUS, and the data input / output circuit 136 has 32 pads 118 (data input / output terminals). Connected.
  • the pad 118 is referred to as data terminals DQ0 to DQ31.
  • the 32 nodes of the column switch circuit YSW on the memory cell array 142 side are referred to as N0 to N31.
  • Bonding setting signals BOP1 and BOP2 are input from the bonding option BOP terminals 138 and 139.
  • the bonding setting signals BOP1 and BOP2 are sent to the bonding selection circuit 140.
  • the bonding setting signals BOP1 and BOP2 use the semiconductor chip 104 in the full mode or the half mode, and in the half mode, use the pads 118 at both ends or the pads 118 at the center. Is specified. It should be noted that whether to use the full mode or the half mode may be set in the bonding selection circuit 140 in advance.
  • the bonding selection circuit 140 supplies MDX16_T / B, MDX32_T / B, and MDSW_T / B to the array interface circuit 134 and the array interface control circuit 128.
  • the array interface control circuit 128 supplies MDX32A_T / B, MDX32B_T / B, CRXRD_T / B, CRXRE_T / B, XWRITEA_T / B, XWRITEB_T / B, XREADA_T / B, and XREADB_T / B to the array interface circuit 134.
  • the ** _ T signal and the ** _ B signal are complementary to each other. Further, the ** _ T signal is abbreviated as ** signal as appropriate.
  • MDX32_T H
  • MDX16_T L
  • DQ0 to DQ15 in the half mode (16 terminals)
  • MDX32_T L
  • MDX16_T H
  • DQ16 to DQ31 are used in the half mode (16 terminals) (hereinafter also referred to as “half mode (16 to 31)”)
  • FIG. 5 is a functional block diagram from the memory cell array 142 to the data terminal DQ.
  • description will be made focusing on the nodes N0 and N16 and the data terminals DQ0 and DQ16.
  • node N0 is connected to data terminal DQ0
  • node N16 is connected to data terminal DQ16.
  • the data terminals DQ0 to DQ15 are used. There are cases where nodes N0 to N15 and data terminals DQ0 to DQ15 are connected, and nodes N16 to N31 and data terminals DQ0 to DQ15 are connected. In other words, data terminal DQ0 may be connected to node N0 or to node N16.
  • the nodes N0 to N15 and the data terminals DQ16 to DQ31 may be connected, and the nodes N16 to N31 and the data terminals DQ16 to DQ31 may be connected. That is, data terminal DQ16 may be connected to node N0 or to node N16.
  • the read / write amplifier 132 includes a buffer 144 (0) connected to the node N0 and a buffer 144 (16) connected to the node N16.
  • the array interface circuit 134 includes a read circuit 146 for reading and a write circuit 148 for writing.
  • the read / write amplifier 132 and the array interface circuit 134 are connected by a bus GBUS, and the array interface circuit 134 and the data input / output circuit 136 are connected by a bus LBUS.
  • the read circuit 146 (0) and the write circuit 148 (0) are connected to the data amplifier / write buffer 144 (0) or the data amplifier / write buffer 144 (16), and the data input / output circuit 136 (0) or data It is connected to the input / output circuit 136 (16).
  • FIG. 6 is a circuit diagram of the write circuit 148 (0).
  • the write circuit 148 (0) selects the write data input from either the data terminal DQ0 or the data terminal DQ16 and supplies it to the node N0.
  • the write circuit 148 (0) is controlled by MDSW, MDX32A, and XWRITEA.
  • the MDX 32A is controlled by MDX 32_T and MDSW_B.
  • XWRITEA is controlled by XWRITE (write command) and CYXN (selection information).
  • FIG. 9 is a circuit diagram of the write circuit 148 (16).
  • the write circuit 148 (16) selects the write data input from either the data terminal DQ0 or the data terminal DQ16 and supplies it to the node N16.
  • the write circuit 148 (16) is controlled by MDX16, MDX32B, and XWRITEB. As shown in FIG. 10, the MDX 32B is controlled by the MDX 32_T and the MDX 16_B. Further, as shown in FIG. 11, XWRITEB is controlled by XWRITE (write command) and CYXT (selection information).
  • FIG. 12 is a schematic diagram showing the connection relationship of the write operation in the full mode.
  • MDX16 L
  • MDSW L
  • MDX32 H.
  • CYXN H
  • CYXT H
  • XWRITEA_T H
  • XWRITEB_T H.
  • the data of the data terminal DQ0 is input to the node N0 in the write circuit 148 (0) of FIG.
  • the write circuit 148 (16) of FIG. 9 the data at the data terminal DQ16 is input to the node N16.
  • FIG. 13 is a schematic diagram showing the connection relation of the write operation in the half mode (0 to 15).
  • data is input from the data terminals DQ0 to DQ15, but no data is input from the data terminals DQ16 to 31.
  • MDX16 H
  • MDSW L
  • MDX32 L
  • MDX32A_T H
  • MDX32B_T H
  • the write circuit 148 (0) of FIG. 6 the data at the data terminal DQ0 is input to the node N0.
  • the write circuit 148 (16) of FIG. 9 the data at the data terminal DQ0 is input to the node N16.
  • the connection destination of the data terminal DQ0 is one of the nodes N0 and N16, and is selected by XWRITEA and XWRITEB, in other words, by selection information CYXT and CYXN.
  • FIG. 14 is a schematic diagram showing the connection relationship of the write operation in the half mode (16 to 31).
  • data is input from data terminals DQ16 to DQ31, but no data is input from data terminals DQ0 to DQ15.
  • MDX16 L
  • MDSW H
  • MDX32 L
  • MDX32A_T L
  • MDX32B_T H
  • the data at the data terminal DQ16 is input to the node N0 in the write circuit 148 (0) of FIG.
  • the write circuit 148 (16) of FIG. 9 the data at the data terminal DQ16 is input to the node N16.
  • the connection destination of the data terminal DQ16 is one of the nodes N0 and N16, and is selected by XWRITEA and XWRITEB, in other words, by selection information CYXT and CYXN.
  • the data terminals DQ0 to DQ15 and the data terminals DQ16 to DQ31 are controlled by the selection information CYXT and CYXN. it can.
  • the selection information CYXT and CYXN is supplied from the command / address terminal 120 as part of the address information.
  • FIG. 15 is a circuit diagram of the read circuit 146 (0).
  • the read circuit 146 (0) selects the read data output from either the node N0 or the node N16 and supplies it to the data terminal DQ0.
  • the read circuit 146 (0) is controlled by CYXRD and XREADA.
  • XREADA is controlled by XREAD (read command) and MDX16_T.
  • CYXRD is controlled by CYXT (selection information) and MDX16.
  • FIG. 18 is a circuit diagram of the read circuit 146 (16).
  • the read circuit 146 (16) selects the read data output from either the node N0 or the node N16 and supplies it to the data terminal DQ16.
  • the read circuit 146 (16) is controlled by CYXRE and XREADB. As shown in FIG. 19, XREADB is controlled by XREAD (read command) and MDSW_T. As shown in FIG. 20, CYXRE is controlled by CYXT (selection information) and MDSW.
  • FIG. 21 is a schematic diagram showing the connection relationship of the read operation in the full mode.
  • the data at the node N0 is output to the data terminal DQ0 in the read circuit 146 (0) of FIG.
  • the read circuit 146 (16) of FIG. 18 the data of the node N16 is output to the data terminal DQ16.
  • FIG. 22 is a schematic diagram showing the connection relationship of the read operation in the half mode (0 to 15).
  • data terminals DQ0 to DQ15 can receive data, but data terminals DQ16 to DQ31 cannot receive data.
  • CYXRE H, but CYXRD is changed by CYXT.
  • the data of nodes N0 and N16 are output to data terminal DQ0.
  • the nodes N0 and N16 are selected by the selection information CYXT.
  • the read circuit 146 (16) of FIG. 18 the data of the nodes N0 and N16 are not output to the data terminal DQ16.
  • FIG. 23 is a schematic diagram showing the connection relationship of the read operation in the half mode (16 to 31).
  • data terminals DQ16 to DQ31 can receive data, but cannot receive data from data terminals DQ0 to DQ15.
  • CYXRD L, but CYXRE is changed by CYXT.
  • the read circuit 146 (0) of FIG. 15 the data of the nodes N0 and N16 are not output to the data terminal DQ0.
  • the data of nodes N0 and N16 are output to data terminal DQ16.
  • the nodes N0 and N16 are selected by the selection information CYXT.
  • FIG. 24 is a side sectional view of the semiconductor device 100 according to the second embodiment.
  • a semiconductor chip 152 first semiconductor chip
  • a semiconductor chip 102 third semiconductor chip
  • a semiconductor chip 154 second semiconductor chip
  • a semiconductor chip are formed on the wiring substrate 108.
  • 104 fourth semiconductor chip is stacked.
  • FIG. 25 is a plan view of the semiconductor device 100 according to the second embodiment.
  • the wiring board 108 has a substrate electrode group 116a arranged on one side and a substrate electrode group 116b (second substrate electrode) arranged on the other side.
  • the semiconductor chips 102, 104, 152, and 154 are all rectangular, and pads 118 for data input / output are arranged on the short sides.
  • the pad group 118a of the semiconductor chips 102 and 104 faces the substrate electrode group 116a.
  • the directions of the semiconductor chips 152 and 154 are different from those of the semiconductor chips 102 and 104.
  • the pad group 118b (second input / output terminal) of the semiconductor chips 152 and 154 is opposed to the substrate electrode group 116b.
  • connection method between the pad group 118a and the substrate electrode group 116a of the semiconductor chips 102 and 104 and the connection method between the pad group 118b and the substrate electrode group 116b of the semiconductor chips 152 and 154 are the same as the connection method described in the first embodiment. is there.

Abstract

【課題】積層型の半導体チップと配線基板とのワイヤ接続を効率化する。 【解決手段】半導体装置１００は、複数の基板電極１１６が配列される配線基板１０８と、配線基板１０８の上に積層され、複数の基板電極列１１６と対向する第１の辺に複数のパッド１１８が配列される第１の半導体チップ１０２と、第１の半導体チップ１０２の上に積層され、複数の基板電極列１１６と対向する第２の辺に複数のパッド１１８が配列される第２の半導体チップ１０４とを備える。ここで、第１の半導体チップ１０２および第２の半導体チップ１０６のうちの一方のパッド群１１８においては、中央部に配列される一部のパッド群１１８が複数の基板電極１１６と接続され、他方のパッド群１１８においては、両端部に配列される一部のパッド群１１８が複数の基板電極１１６と接続される。

Description

半導体装置
　本発明は半導体装置に関し、特に、積層型の半導体装置におけるチップと基板の配線方法に関する。
　ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。近年においては、この要求を満たすため複数のメモリチップ（半導体チップ）を積層し、これらを電気的に接続する方法が提案されている。
　具体的には、複数の基板電極を有する配線基板に、２つ以上のメモリチップを積層する。メモリチップは、通常、長方形であり、モバイル用のＤＲＡＭにおいてはそのうちの一辺にデータ入出力用のパッドが形成される。メモリチップのパッド群と配線基板の基板電極群はボンディングワイヤにより電気的に接続される。
　メモリチップは、このような積層体の一部として使われることもあれば、単体で使われることもある。たとえば、同時に入出力するデータのビット数が３２ビットであるとすると、配線基板に１つだけメモリチップを積層するときには、３２個のデータバッドと３２個の基板電極を１対１接続すればよい。
　一方、配線基板に２つのメモリチップを積層するときには、データバッド数は合計６４個になる。この場合には、メモリチップの３２個のデータバッドうち、その半分の１６個だけを使えばよい。すなわち、下段のメモリチップの１６個のデータバッドと上段のメモリチップの１６個のデータバッドを、配線基板の３２個の基板電極と接続する。このような接続方法によれば、配線基板からみたメモリチップとのインタフェースを変化させることなく、メモリ容量を２倍にすることができる。３２個すべてのデータバッドを使用するか、半分の１６個のデータバッドを使用するかはメモリチップにボンディングオプションとして設定可能である（特許文献１，２参照）。
特開２０１１－１６５２５４号公報 特開２００４－１１８９１５号公報
　しかし、２以上のメモリチップを積層するときには、上下段のメモリチップそれぞれから配線基板までボンディングワイヤを接続する必要があるため、単層型に比べるとボンディングワイヤのレイアウトが格段に複雑になる。ボンディングワイヤ同士の接触を避けるためには基板電極と基板電極の間隔をある程度大きくとらざるをえず、その結果、配線基板そのものが大きくなってしまうこともある。
　本発明の一側面による半導体装置は、複数の基板電極が配列される配線基板と、配線基板の上に積層され、複数の基板電極列と対向する第１の辺に複数のパッドが配列される第１の半導体チップと、第１の半導体チップの上に積層され、複数の基板電極列と対向する第２の辺に複数のパッドが配列される第２の半導体チップと、を備える。第１および第２の半導体チップのうちの一方のパッド群においては、中央部に配列される一部のパッド群が複数の基板電極と接続され、第１および第２の半導体チップのうちの他方のパッド群においては、両端部に配列される一部のパッド群が複数の基板電極と接続される。
　本発明の他の一側面による半導体装置は、配線基板と、第１及び第２の半導体チップと、第１及び第２の導電部材とを、を備える。配線基板は、各々が複数の第１の基板電極を含む第１乃至第３の基板電極群であって、第１の基板電極群が当該第２及び第３の基板電極群の間に配置された当該第１乃至第３の基板電極群を含む。第１及び第２の半導体チップのそれぞれは、各々が複数の第１の入出力端子を含む第１乃至第３の入出力端子群であって、第１の入出力端子群が第２及び第３の入出力端子群の間に配置された第１乃至第３の入出力端子群を含む。第１の導電部材は、第１の半導体チップの第１の入出力端子群の複数の第１の入出力端子と、配線基板の前記第１の基板電極群の複数の第１の基板電極とを、対応して接続する。第２の導電部材は、第２の半導体チップの第２及び第３の入出力端子群の複数の第１の入出力端子と、配線基板の前記第２及び第３の基板電極群の複数の第１の基板電極とを、対応して接続する。そして、前記第１及び第２の半導体チップが互いに積層されてチップ積層体を形成し、当該チップ積層体が前記配線基板に実装される。
　本発明によれば、半導体チップを積層するタイプの半導体装置において、半導体チップと配線基板を効率的に配線しやすくなる。
第１の実施形態における半導体装置の側断面図である。 図２（ａ）および図２（ｂ）は、半導体チップのパッドと配線基板の基板電極との一般的な接続例を示す図である。 図３（ａ）および図３（ｂ）は、半導体チップのパッドと配線基板の基板電極との第１の実施形態における接続例を示す図である。 半導体チップの機能ブロック図である。 メモリセルアレイからデータパッドＤＱまでの機能ブロック図である。 ライト回路（データパッドＰ０）の回路図である。 ライト回路（データパッドＰ０）の入力信号を生成する回路の回路図である。 ライト回路（データパッドＰ０）の入力信号を生成する回路の回路図である。 ライト回路（データパッドＰ１６）の回路図である。 ライト回路（データパッドＰ１６）の入力信号を生成する回路の回路図である。 ライト回路（データパッドＰ１６）の入力信号を生成する回路の回路図である。 フルモードにおけるライト動作の接続関係を示す模式図である。 ハーフモード（ＤＱ０～ＤＱ１５）におけるライト動作の接続関係を示す模式図である。 ハーフモード（ＤＱ１６～ＤＱ３１）におけるライト動作の接続関係を示す模式図である。 リード回路（データパッドＤＱ０）の回路図である。 リード回路（データパッドＤＱ０）の入力信号を生成する回路の回路図である。 リード回路（データパッドＤＱ０）の入力信号を生成する回路の回路図である。 リード回路（データパッドＤＱ１６）の回路図である。 リード回路（データパッドＤＱ１６）の入力信号を生成する回路の回路図である。 リード回路（データパッドＤＱ１６）の入力信号を生成する回路の回路図である。 フルモードにおけるリード動作の接続関係を示す模式図である。 ハーフモード（ＤＱ０～ＤＱ１５）におけるリード動作の接続関係を示す模式図である。 ハーフモード（ＤＱ１６～ＤＱ３１）におけるリード動作の接続関係を示す模式図である。 第２の実施形態における半導体装置の側断面図である。 第２の実施形態のおける半導体装置の平面図である。
　以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
［第１の実施形態］
　図１は、第１の実施形態における半導体装置１００の側断面図である。複数の半導体チップ１０２，１０４と配線基板１０８の接続関係を示すため、図１ではその接続との関連性が薄い部材については捨象している。
　半導体装置１００は、配線基板１０８とその上に積層される半導体チップ１０２（第１の半導体チップ），１０４（第２の半導体チップ）を含む。配線基板１０８は、絶縁体１０６を基板として形成され、裏面に外部端子としてのはんだボール１１２、表面に基板電極１１６を有する。基板電極１１６とはんだボール１１２は絶縁体１０６の内部において電気的に接続されている。
　本実施形態における半導体装置１００は、ＤＤＰ（Dual Die Package）とよばれるメモリデバイスであり、半導体チップ１０２，１０４は、いずれもＤＲＡＭである。
　半導体チップ１０２，１０４は、データ入出力端子として複数のパッド１１８（ＤＱ端子）を有する。パッド１１８と基板電極１１６は、ワイヤ１１４により電気的に接続される。これにより、はんだボール１１２（外部端子）と半導体チップ１０２，１０４との間でデータの入出力が可能となる。半導体チップ１０２，１０４は、樹脂１１０により封止される。
　図２（ａ）および図２（ｂ）は、半導体チップ１０２，１０４のパッド１１８と配線基板１０８の基板電極１１６との一般的に想定される接続例を示す図である。図２（ａ）は、下段の半導体チップ１０２と基板電極１１６との接続例を示す。
　ここでは、説明を簡単にするため、半導体チップ１０２は１６個のパッド１１８－１～１１８－１６を有しているものとする。実際には、半導体チップ１０２は３２個のパッド１１８を有することが多く、一般化すれば４ｎ個（ｎは自然数）のパッド１１８を有する。
　配線基板１０８にも１６個（４ｎ個）の基板電極１１６が配列される。図２（ａ）に示すように、中央部の基板電極１１６－５～１１６－１３は半導体チップ１０２側（内側）に配列され、両端部の基板電極１１６－１～１１６－４，１１６－１３～１１６－１６は外側に配列される。
　半導体装置１００は積層型であるため、半導体チップ１０２の１６個のパッド１１８のうち、半分の８個のパッド１１８が使用対象となる。図２（ａ）では、中央部のパッド１１８－５～１１８－１３が、同じく中央部の基板電極１１６－５～１１６－１３と接続される。一般化すると、中央部のパッド１１８－ｎ＋１～１１８－３ｎが、ワイヤ１１４ａにより内側の基板電極１１６－ｎ＋１～１１６－３ｎと接続される。
　図２（ｂ）は、上段の半導体チップ１０４と基板電極１１６との接続例を示す。半導体チップ１０４も１６個のパッド１１８のうち、半分の８個のパッド１１８－５～１１８－１３が使用対象となる。図２（ａ）では、中央部のパッド１１８－５～１１８－１３が、両端部の基板電極１１６－１～１１６－４，１１６－１３～１１６－１６と接続される。一般化すると、中央部のパッド１１８－ｎ＋１～１１８－３ｎが、ワイヤ１１４ｂにより外側にある基板電極１１６－１～１１６－ｎ，１１６－３ｎ＋１～１１６－４ｎと接続される。
　図２（ａ）、図２（ｂ）を比べるとあきらかなように、ワイヤ１１４ａ、１１４ｂがパッド１１８の列の中央付近に集中している。このため、ワイヤ１１４ａとワイヤ１１４ｂが接触するリスクが高くなり、ワイヤボンディング加工が難しくなる。これを回避するためには、図２（ａ）、図２（ｂ）に示すように、基板電極１１６を内側と外側に２列にならべって、基板電極１１６の間隔を十分に確保する必要がある。このような理由により、配線基板１０８が大きくなりやすいという問題がある。
　図３（ａ）および図３（ｂ）は、半導体チップ１０２，１０４のパッド１１８と配線基板１０８の基板電極１１６との本実施形態における接続例を示す図である。図３（ａ）は、下段の半導体チップ１０２と基板電極１１６との接続例を示す。
　上述の接続例と異なり、配線基板１０８の１６個（４ｎ個）の基板電極１１６（第１の基板電極）は２列ではなく一直線に配列される。半導体チップ１０２の１６個のパッド（第１の入出力端子）１１８のうち、両端部のパッド１１８－１～１１８－４（第２の入出力端子群に属する第１の入出力端子），１１８－１３～１１８－１６（第３の入出力端子群に属する第１の入出力端子）に挟まれた中央部のパッド１１８－５～１１８－１３（第１の入出力端子群に属する第１の入出力端子）が、同じく両端部の基板電極１１６－１～１１６－４（第２の基板電極群に属する第１の基板電極），１１６－１３～１１６－１６（第３の基板電極群に属する第１の基板電極）に挟まれた中央部の基板電極１１６－５～１１６－１３（第１の基板電極群に属する第１の基板電極）と接続される。一般化すると、中央部のパッド１１８－ｎ＋１～１１８－３ｎが、内側の基板電極１１６－ｎ＋１～１１６－３ｎと接続される。基本的には、図２（ａ）と同じである。
　図３（ｂ）は、上段の半導体チップ１０４と基板電極１１６との接続例を示す。第１実施形態においては半導体チップ１０４の１６個のパッド１１８のうち、中央部ではなく両端部のパッド１１８－１～１１８－４，１１８－１３～１１８－１６が使用対象となる。すなわち、両端部のパッド１１８－１～１１８－４，１１８－１３～１１８－１６は、両端部の基板電極１１６－１～１１６－４，１１６－１３～１１６－１６と接続される。一般化すると、両端部のパッド１１８－１～１１８－ｎ，１１８－３ｎ＋１～１１８－４ｎが、両端の基板電極１１６－１～１１６－ｎ，１１６－３ｎ＋１～１１６－４ｎと接続される。
　図３（ａ）、図３（ｂ）に示す接続方法によれば、ワイヤ１１４ａは中央部（第１の導電部材）、１１４ｂは両端部（第２の導電部材）に分離されている。このため、ワイヤ１１４ａとワイヤ１１４ｂが接触するリスクが低くなり、ワイヤボンディング加工が容易となる。この結果、基板電極１１６と基板電極１１６の間隔を小さくすることができる。また、基板電極１１６を２列に分ける必要もないため、配線基板１０８のサイズを小さくできるというメリットがある。
　なお、下段の半導体チップ１０２が両端部のパッド１１８を使用し、上段の半導体チップ１０４が中央部のパッド１１８を使用してもよいことはいうまでもない。
　このように、本実施形態における半導体チップ１０２，１０４は、４ｎ個のパッド１１８のうち４ｎ個を使用するか、２ｎ個を使用するかの選択だけでなく、２ｎ個を使用するときには、中央部の２ｎ個を使用するか、両端部の２ｎ個を使用するかについても選択可能である。以下、ｎ＝８、すなわち、パッド１１８の数と基板電極１１６の数がそれぞれ３２個であるとして説明する。また、３２個のパッドすべてを使用するモードを「フルモード」、１６個のパッドを使用するモードを「ハーフモード」とよぶことにする。
　図４は、半導体チップ１０２の機能ブロック図である。半導体チップ１０２と半導体チップ１０４の構成に違いはないため、ここでは半導体チップ１０２を対象として説明する。
　コマンド／アドレス端子１２０からは、各種のコマンドやアドレスＣＡが入力される。コマンドは、コマンドデコーダ１２２に送られる。コマンドデコーダ１２２が生成するＡＣＴ信号はロウデコーダ１２４に送られ、ＸＷＲＩＴＥ信号（ライトコマンド）やＸＲＥＡＤ信号（リードコマンド）はカラムデコーダ１２６とアレイインタフェース制御回路１２８に送られる。
　アドレスは、アドレスバッファ１３０に送られる。このうち、ロウアドレスＣＸはロウデコーダ１２４に送られ、カラムアドレスＣＹはカラムデコーダ１２６に送られる。また、アドレスバッファ１３０は、ボンディングオプション端子１３８からボンディング設定信号ＢＯＰ１を受け取り、ボンディング設定信号ＢＯＰ１に基づいて、選択情報ＣＹＸＴ／ＣＹＸＮを発生する。選択情報ＣＹＸＴ／ＣＹＸＮは、カラムデコーダ１２６、リードライトアンプ１３２およびアレイインタフェース制御回路１２８に送られる。選択情報ＣＹＸＴ／ＣＹＸＮは、フルモードかハーフモードのいずれかで使用するかを決定するときに必要な情報である。具体的には、選択情報ＣＹＸＴ／ＣＹＸＮは、カラムアドレスの所定のビットを有効にするか無効にするかを示す信号であり、半導体チップ１０４をフルモードで使用する際には、カラムアドレスの所定のビットが無効にすることを示し、半導体チップ１０４をハーフモードで使用する際には、カラムアドレスの所定のビットを有効にすることを示す。さらに、選択情報ＣＹＸＴ／ＣＹＸＮは、ハーフモードのとき中央部のパッドと両端部のパッドのいずれを使用するかを決定するときにも使用される。詳細は後述する。
　ロウデコーダ１２４は、指定されたロウアドレスＣＸにしたがってメモリセルアレイ１４２のワード線を選択する。カラムデコーダ１２６は、カラムアドレスＣＹにしたがってメモリセルアレイ１４２のビット線を選択する。選択されたビット線はセンスアンプＳＡを介してリードライトアンプ１３２と接続される。リードライトアンプ１３２とアレイインタフェース回路１３４はバスＧＢＵＳにより接続され、アレイインタフェース回路１３４とデータ入出力回路１３６はバスＬＢＵＳにより接続され、データ入出力回路１３６は３２個のパッド１１８（データ入出力端子）と接続される。以下、パッド１１８をデータ端子ＤＱ０～ＤＱ３１とよぶ。また、メモリセルアレイ１４２側のカラムスイッチ回路ＹＳＷの３２個のノードをＮ０～Ｎ３１とよぶ。
　ボンディングオプションＢＯＰ端子１３８，１３９からは、ボンディング設定信号ＢＯＰ１，ＢＯＰ２が入力される。ボンディング設定信号ＢＯＰ１，ＢＯＰ２は、ボンディング選択回路１４０に送られる。ボンディング設定信号ＢＯＰ１，ＢＯＰ２は、半導体チップ１０４を、フルモードかハーフモードのいずれで使用するか、及び、ハーフモードのとき、両端部のパッド１１８を使用するか中央部のパッド１１８を使用するかを指定する。なお、フルモードかハーフモードのいずれで使用するかはボンディング選択回路１４０にあらかじめ設定しておいてもよい。
　ボンディング選択回路１４０は、ＭＤＸ１６＿Ｔ／Ｂ，ＭＤＸ３２＿Ｔ／Ｂ，ＭＤＳＷ＿Ｔ／Ｂをアレイインタフェース回路１３４とアレイインタフェース制御回路１２８に供給する。アレイインタフェース制御回路１２８は、ＭＤＸ３２Ａ＿Ｔ／Ｂ，ＭＤＸ３２Ｂ＿Ｔ／Ｂ，ＣＲＸＲＤ＿Ｔ／Ｂ，ＣＲＸＲＥ＿Ｔ／Ｂ，ＸＷＲＩＴＥＡ＿Ｔ／Ｂ，ＸＷＲＩＴＥＢ＿Ｔ／Ｂ，ＸＲＥＡＤＡ＿Ｔ／Ｂ，ＸＲＥＡＤＢ＿Ｔ／Ｂをアレイインタフェース回路１３４に供給する。ここで、＊＊＿Ｔ信号と＊＊＿Ｂ信号は互いに相補であることを意味する。また、＊＊＿Ｔ信号を、適宜、＊＊信号として略記する。
　具体的には、フルモード（３２端子）のときには、ＭＤＸ３２＿Ｔ＝Ｈ，ＭＤＸ１６＿Ｔ＝Ｌ，ＭＤＳＷ＿Ｔ＝Ｌに設定される。ハーフモード（１６端子）のうち、ＤＱ０～ＤＱ１５を使用するときには（以下、「ハーフモード（０～１５）」ともよぶ）、ＭＤＸ３２＿Ｔ＝Ｌ，ＭＤＸ１６＿Ｔ＝Ｈ，ＭＤＳＷ＿Ｔ＝Ｌに設定される。ハーフモード（１６端子）のうち、ＤＱ１６～ＤＱ３１を使用するときには（以下、「ハーフモード（１６～３１）」ともよぶ）、ＭＤＸ３２＿Ｔ＝Ｌ，ＭＤＸ１６＿Ｔ＝Ｌ，ＭＤＳＷ＿Ｔ＝Ｈに設定される。
　これらの信号により、ノードＮ０～Ｎ３１とデータ端子ＤＱ０～ＤＱ３１の接続が制御される。データ端子ＤＱ０～ＤＱ３１（パッド１１８）の全部または一部は、ワイヤ１１４を介して基板電極１１６と接続され、更に、はんだボール１１２（外部端子）と接続される。
　図５は、メモリセルアレイ１４２からデータ端子ＤＱまでの機能ブロック図である。ここでは、ノードＮ０，Ｎ１６、データ端子ＤＱ０，ＤＱ１６を中心として説明する。フルモードのときには、ノードＮ０はデータ端子ＤＱ０と接続され、ノードＮ１６はデータ端子ＤＱ１６と接続される。
　ハーフモード（０～１５）のときには、データ端子ＤＱ０～ＤＱ１５が使用対象となる。ノードＮ０～Ｎ１５とデータ端子ＤＱ０～ＤＱ１５を接続する場合と、ノードＮ１６～Ｎ３１とデータ端子ＤＱ０～ＤＱ１５を接続する場合がある。すなわち、データ端子ＤＱ０は、ノードＮ０と接続される場合とノードＮ１６と接続される場合がある。
　同様にして、ハーフモード（１６～３１）のときには、ノードＮ０～Ｎ１５とデータ端子ＤＱ１６～ＤＱ３１を接続する場合と、ノードＮ１６～Ｎ３１とデータ端子ＤＱ１６～ＤＱ３１を接続する場合がある。すなわち、データ端子ＤＱ１６は、ノードＮ０と接続される場合とノードＮ１６と接続される場合がある。
　リードライトアンプ１３２は、ノードＮ０と接続されるバッファ１４４（０）とノードＮ１６と接続されるバッファ１４４（１６）を含む。アレイインタフェース回路１３４は、読み出しのためのリード回路１４６、書き込みのためのライト回路１４８を含む。リードライトアンプ１３２とアレイインタフェース回路１３４はバスＧＢＵＳにより接続され、アレイインタフェース回路１３４とデータ入出力回路１３６はバスＬＢＵＳにより接続される。
　リード回路１４６（０），ライト回路１４８（０）は、データアンプ／ライトバッファ１４４（０）またはデータアンプ／ライトバッファ１４４（１６）と接続され、かつ、データ入出力回路１３６（０）またはデータ入出力回路１３６（１６）と接続される。リード回路１４６（１６），ライト回路１４８（１６）についても同様である。これらの接続変更は、図４に関連して説明した各種信号により設定される。以下、ライト動作については図６～図１４に関連して説明し、リード動作については図１５～図２３に関連して説明する。
　まず、ライト動作について説明する。
　図６は、ライト回路１４８（０）の回路図である。ライト回路１４８（０）は、データ端子ＤＱ０またはデータ端子ＤＱ１６のいずれかから入力されたライトデータを選択し、ノードＮ０に供給する。ライト回路１４８（０）は、ＭＤＳＷ、ＭＤＸ３２ＡおよびＸＷＲＩＴＥＡにより制御される。図７に示すように、ＭＤＸ３２Ａは、ＭＤＸ３２＿ＴおよびＭＤＳＷ＿Ｂにより制御される。また、図８に示すようにＸＷＲＩＴＥＡは、ＸＷＲＩＴＥ（ライトコマンド）およびＣＹＸＮ（選択情報）により制御される。
　図９は、ライト回路１４８（１６）の回路図である。ライト回路１４８（１６）は、データ端子ＤＱ０またはデータ端子ＤＱ１６のいずれかから入力されたライトデータを選択し、ノードＮ１６に供給する。ライト回路１４８（１６）は、ＭＤＸ１６、ＭＤＸ３２ＢおよびＸＷＲＩＴＥＢにより制御される。図１０に示すように、ＭＤＸ３２Ｂは、ＭＤＸ３２＿ＴおよびＭＤＸ１６＿Ｂにより制御される。また、図１１に示すようにＸＷＲＩＴＥＢは、ＸＷＲＩＴＥ（ライトコマンド）およびＣＹＸＴ（選択情報）により制御される。
　図１２は、フルモードにおけるライト動作の接続関係を示す模式図である。フルモード（３２パッド）においては、ＭＤＸ１６＝Ｌ，ＭＤＳＷ＝Ｌ，ＭＤＸ３２＝Ｈとなる。また、ＣＹＸＮ＝Ｈ，ＣＹＸＴ＝Ｈに設定される結果、ＸＷＲＩＴＥＡ＿Ｔ＝Ｈ，ＸＷＲＩＴＥＢ＿Ｔ＝Ｈとなる。ＭＤＸ３２Ａ＿Ｔ／Ｂ＝Ｈ／Ｌ，ＭＤＳＷ＿Ｔ／Ｂ＝Ｌ／Ｈとなるため、図６のライト回路１４８（０）においては、データ端子ＤＱ０のデータがノードＮ０に入力される。また、図９のライト回路１４８（１６）においては、データ端子ＤＱ１６のデータがノードＮ１６に入力される。
　図１３は、ハーフモード（０～１５）におけるライト動作の接続関係を示す模式図である。図１３では、データ端子ＤＱ０～ＤＱ１５からはデータが入力されるが、データ端子ＤＱ１６～３１からはデータは入力されない。ハーフモード（０～１５）においては、ＭＤＸ１６＝Ｈ，ＭＤＳＷ＝Ｌ，ＭＤＸ３２＝Ｌとなる。ＭＤＸ３２Ａ＿Ｔ＝Ｈ，ＭＤＸ３２Ｂ＿Ｔ＝Ｈとなるため、図６のライト回路１４８（０）においては、データ端子ＤＱ０のデータがノードＮ０に入力される。また、図９のライト回路１４８（１６）においても、データ端子ＤＱ０のデータがノードＮ１６に入力される。データ端子ＤＱ０の接続先はノードＮ０，Ｎ１６のいずれかであり、ＸＷＲＩＴＥＡ，ＸＷＲＩＴＥＢにより、いいかえれば、選択情報ＣＹＸＴ，ＣＹＸＮにより選択される。
　図１４は、ハーフモード（１６～３１）におけるライト動作の接続関係を示す模式図である。図１４では、データ端子ＤＱ１６～ＤＱ３１からはデータが入力されるが、データ端子ＤＱ０～１５からはデータは入力されない。ハーフモード（１６～３１）においては、ＭＤＸ１６＝Ｌ，ＭＤＳＷ＝Ｈ，ＭＤＸ３２＝Ｌとなる。ＭＤＸ３２Ａ＿Ｔ＝Ｌ，ＭＤＸ３２Ｂ＿Ｔ＝Ｈとなるため、図６のライト回路１４８（０）においては、データ端子ＤＱ１６のデータがノードＮ０に入力される。また、図９のライト回路１４８（１６）においても、データ端子ＤＱ１６のデータがノードＮ１６に入力される。データ端子ＤＱ１６の接続先はノードＮ０，Ｎ１６のいずれかであり、ＸＷＲＩＴＥＡ，ＸＷＲＩＴＥＢにより、いいかえれば、選択情報ＣＹＸＴ，ＣＹＸＮにより選択される。
　このように、ハーフモードでは、データ端子ＤＱ０～ＤＱ１５とデータ端子ＤＱ１６～ＤＱ３１のいずれか、いいかえれば、中央部のパッド１１８と両端部のパッド１１８のいずれを使うかを選択情報ＣＹＸＴ，ＣＹＸＮにより制御できる。図４に関連して説明したように、選択情報ＣＹＸＴ，ＣＹＸＮはアドレス情報の一部としてコマンド／アドレス端子１２０から供給される。
　次にリード動作について説明する。
　図１５は、リード回路１４６（０）の回路図である。リード回路１４６（０）は、ノードＮ０またはノードＮ１６のいずれかから出力されるリードデータを選択し、データ端子ＤＱ０に供給する。リード回路１４６（０）は、ＣＹＸＲＤおよびＸＲＥＡＤＡにより制御される。図１６に示すように、ＸＲＥＡＤＡは、ＸＲＥＡＤ（リードコマンド）およびＭＤＸ１６＿Ｔにより制御される。また、図１７に示すようにＣＹＸＲＤは、ＣＹＸＴ（選択情報）とＭＤＸ１６により制御される。
　図１８は、リード回路１４６（１６）の回路図である。リード回路１４６（１６）は、ノードＮ０またはノードＮ１６のいずれかから出力されるリードデータを選択し、データ端子ＤＱ１６に供給する。リード回路１４６（１６）は、ＣＹＸＲＥおよびＸＲＥＡＤＢにより制御される。図１９に示すように、ＸＲＥＡＤＢは、ＸＲＥＡＤ（リードコマンド）およびＭＤＳＷ＿Ｔにより制御される。また、図２０に示すようにＣＹＸＲＥは、ＣＹＸＴ（選択情報）とＭＤＳＷにより制御される。
　図２１は、フルモードにおけるリード動作の接続関係を示す模式図である。フルモード（３２パッド）においては、ＭＤＸ１６＝Ｌ，ＭＤＳＷ＝Ｌとなる。ＣＹＸＲＤ＝Ｌ，ＣＹＸＲＥ＝Ｈとなるため、図１５のリード回路１４６（０）においては、ノードＮ０のデータがデータ端子ＤＱ０に出力される。また、図１８のリード回路１４６（１６）においては、ノードＮ１６のデータがデータ端子ＤＱ１６に出力される。
　図２２は、ハーフモード（０～１５）におけるリード動作の接続関係を示す模式図である。図２２において、データ端子ＤＱ０～ＤＱ１５はデータを受信可能だが、データ端子ＤＱ１６～ＤＱ３１はデータを受信できない。ハーフモード（０～１５）においては、ＭＤＸ１６＝Ｈ，ＭＤＳＷ＝Ｌとなる。ＣＹＸＲＥ＝Ｈであるが、ＣＹＸＲＤは、ＣＹＸＴにより変更される。図１５のリード回路１４６（０）においては、ノードＮ０，Ｎ１６のデータがデータ端子ＤＱ０に出力される。ノードＮ０，Ｎ１６は、選択情報ＣＹＸＴにより選択される。図１８のリード回路１４６（１６）においては、ノードＮ０，Ｎ１６のデータはいずれもデータ端子ＤＱ１６に出力されない。
　図２３は、ハーフモード（１６～３１）におけるリード動作の接続関係を示す模式図である。図２３において、データ端子ＤＱ１６～ＤＱ３１はデータを受信可能だが、データ端子ＤＱ０～ＤＱ１５からはデータを受信できない。ハーフモード（１６～３１）においては、ＭＤＸ１６＝Ｌ，ＭＤＳＷ＝Ｈとなる。ＣＹＸＲＤ＝Ｌであるが、ＣＹＸＲＥは、ＣＹＸＴにより変更される。図１５のリード回路１４６（０）においては、ノードＮ０，Ｎ１６のデータはいずれもデータ端子ＤＱ０に出力されない。一方、図１８のリード回路１４６（１６）においては、ノードＮ０，Ｎ１６のデータがデータ端子ＤＱ１６に出力される。ノードＮ０，Ｎ１６は、選択情報ＣＹＸＴにより選択される。
［第２の実施形態］
　図２４は、第２の実施形態における半導体装置１００の側断面図である。第２の実施形態においては、配線基板１０８の上に、半導体チップ１５２（第１の半導体チップ）、半導体チップ１０２（第３の半導体チップ）、半導体チップ１５４（第２の半導体チップ）および半導体チップ１０４（第４の半導体チップ）が積層される。
　図２５は、第２の実施形態のおける半導体装置１００の平面図である。配線基板１０８は、一辺に基板電極群１１６ａが配列され、他の一辺に基板電極群１１６ｂ（第２の基板電極）が配列される。半導体チップ１０２，１０４，１５２，１５４はいずれも長方形であり、その短辺にデータ入出力用のパッド１１８が配列される。半導体チップ１０２，１０４のパッド群１１８ａは、基板電極群１１６ａと対向する。一方、半導体チップ１５２，１５４は、半導体チップ１０２，１０４とは向きが異なる。半導体チップ１５２，１５４のパッド群１１８ｂ（第２の入出力端子）は、基板電極群１１６ｂと対向している。半導体チップ１０２，１０４のパッド群１１８ａと基板電極群１１６ａの接続方法および半導体チップ１５２，１５４のパッド群１１８ｂと基板電極群１１６ｂの接続方法は、第１の実施形態において説明した接続方法と同様である。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　１００　半導体装置
　１０２，１０４，１５２，１５４　半導体チップ
　１０６　絶縁体
　１０８　配線基板
　１１０　樹脂
　１１２　はんだボール
　１１４　ワイヤ
　１１６　基板電極
　１１８　パッド
　１２０　コマンド／アドレス端子
　１２２　コマンドデコーダ
　１２４　ロウデコーダ
　１２６　カラムデコーダ
　１２８　アレイインタフェース制御回路
　１３０　アドレスバッファ
　１３２　リードライトアンプ
　１３４　アレイインタフェース回路
　１３６　データ入出力回路
　１３８，１３９　ボンディングオプション端子
　１４０　ボンディング選択回路
　１４２　メモリセルアレイ
　１４４　データアンプ／ライトバッファ
　１４６　リード回路
　１４８　ライト回路

Claims (20)

  1. 　複数の基板電極が配列される配線基板と、
    　前記配線基板の上に積層され、前記複数の基板電極と対向する第１の辺に沿って複数のパッドが配列される第１の半導体チップと、
    　前記第１の半導体チップの上に積層され、前記複数の基板電極にと対向する第２の辺に沿って複数のパッドが配列される第２の半導体チップと、を備え、
    　前記第１および第２の半導体チップの一方に含まれる前記複数のパッドのうち、中央部に配列される一部のパッドが前記複数の基板電極の一部と接続され、
    　前記第１および第２の半導体チップの他方に含まれる前記複数のパッドのうち、両端部に配列される一部のパッドが前記複数の基板電極の他の一部と接続されることを特徴とする半導体装置。
  2. 　前記第１および第２の半導体チップは、前記中央部または前記両端部に位置するパッド群のいずれを使用するかを選択可能であることを特徴とする請求項１に記載の半導体装置。
  3. 　前記配線基板には、４ｎ個の基板電極が配列され（ｎは自然数）、
    　前記第１の半導体チップは、前記第１の辺に４ｎ個のパッドが配列され、
    　前記第２の半導体チップは、前記第２の辺に４ｎ個のパッドが配列され、
    　前記第１および第２の半導体チップのうちの前記一方のパッド群においては、ｎ＋１番目から３ｎ番目までに位置する２ｎ個のパッドが前記複数の基板電極と接続され、
    　前記第１および第２の半導体チップのうちの前記他方のパッド群においては、１番目からｎ番目および３ｎ＋１番目から４ｎ番目までに位置する２ｎ個のパッドが前記複数の基板電極と接続されることを特徴とする請求項１に記載の半導体装置。
  4. 　前記第１および第２の半導体チップのうちの前記一方のパッド群においては、前記中央部に配列されるパッド群は前記複数の基板電極のうちの中央部に位置する基板電極群と接続され、
    　前記第１および第２の半導体チップのうちの前記他方のパッド群においては、前記両端部に配列されるパッド群は前記複数の基板電極のうちの両端部に位置する基板電極群と接続されることを特徴とする請求項１に記載の半導体装置。
  5. 　前記第１および第２の半導体チップは長方形形状を有し、
    　前記第１の半導体チップにおいて前記複数のパッドが配列される第１の辺と、前記第２の半導体チップにおいて前記複数のパッドが配列される第２の辺はいずれも短辺であることを特徴とする請求項１に記載の半導体装置。
  6. 　前記第１および第２の半導体チップのパッドと前記配線基板の基板電極はボンディングワイヤにより接続されることを特徴とする請求項１に記載の半導体装置。
  7. 　前記第１および第２の半導体チップはメモリチップであり、前記複数のパッドはデータ入出力用のパッドであることを特徴とする請求項１に記載の半導体装置。
  8. 　前記複数の基板電極は、一直線上に配列されることを特徴とする請求項１に記載の半導体装置。
  9. 　前記第１の半導体チップと第２の半導体チップの間に積層される第３の半導体チップと、
    　前記第２の半導体チップの上に積層される第４の半導体チップと、を更に備え、
    　前記配線基板には、第１の基板電極列と第２の基板電極列が形成され、
    　前記第１および第２の半導体チップの前記第１および第２の辺は、前記第１の基板電極列と対向し、
    　前記第３の半導体チップは、前記第２の基板電極列と対向する第３の辺に複数のパッドが配列され、
    　前記第４の半導体チップは、前記第２の基板電極列と対向する第４の辺に複数のパッドが配列され、
    　前記第３および第４の半導体チップのうちの一方のパッド群においては、中央部に配列される一部のパッド群が前記第２の基板電極列に含まれる複数の基板電極と接続され、
    　前記第３および第４の半導体チップのうちの他方のパッド群においては、両端部に配列される一部のパッド群が前記第２の基板電極列に含まれる複数の基板電極と接続されることを特徴とする請求項１に記載の半導体装置。
  10. 　前記第１の基板電極列と前記第２の基板電極列は、略直交する方向に形成されることを特徴とする請求項９に記載の半導体装置。
  11. 　前記第３および第４の半導体チップは長方形形状を有し、
    　前記第３の半導体チップにおいて前記複数のパッドが配列される第３の辺と、前記第４の半導体チップにおいて前記複数のパッドが配列される第４の辺はいずれも短辺であることを特徴とする請求項９に記載の半導体装置。
  12. 　各々が複数の第１の基板電極を含む第１乃至第３の基板電極群であって、当該第１の基板電極群が当該第２及び第３の基板電極群の間に配置された当該第１乃至第３の基板電極群を含む配線基板と、
    　それぞれが、各々が複数の第１の入出力端子を含む第１乃至第３の入出力端子群であって、当該第１の入出力端子群が当該第２及び第３の入出力端子群の間に配置された当該第１乃至第３の入出力端子群を含む、第１及び第２の半導体チップと、
    　前記第１の半導体チップの前記第１の入出力端子群の前記複数の第１の入出力端子と、前記配線基板の前記第１の基板電極群の前記複数の第１の基板電極とを、対応して接続する複数の第１の導電部材と、
    　前記第２の半導体チップの前記第２及び第３の入出力端子群の前記複数の第１の入出力端子と、前記配線基板の前記第２及び第３の基板電極群の前記複数の第１の基板電極とを、対応して接続する複数の第２の導電部材と、を備え、
    　前記第１及び第２の半導体チップが互いに積層されてチップ積層体を形成し、当該チップ積層体が前記配線基板に実装されることを特徴とする半導体装置。
  13. 　前記配線基板の前記第１乃至第３の基板電極群の前記複数の第１の基板電極が第１の方向に沿って一列に並んで配置されることを特徴とする請求項１２に記載の半導体装置。
  14. 　前記第１の半導体チップの前記第１乃至第３の入出力端子群の前記複数の第１の入出力端子が前記第１の方向に沿って一列に並んで配置され、前記第２の半導体チップの前記第１乃至第３の入出力端子群の前記複数の第１の入出力端子が前記第１の方向に沿って一列に並んで配置されることを特徴とする請求項１３に記載の半導体装置。
  15. 　前記第１乃至第２の半導体チップのそれぞれは、複数の内部回路と前記第１の方向に延伸する第１のエッジとを含み、前記第１乃至第３の入出力端子群の前記複数の第１の入出力端子と前記第１のエッジとの間には、いずれの内部回路も配置されないことを特徴とする請求項１４に記載の半導体装置。
  16. 　前記第１の導電部材の本数が前記第２の導電部材の本数と実質的に等しいことを特徴とする請求項１２に記載の半導体装置。
  17. 　前記第１の半導体チップの前記第１の入出力端子群の前記複数の第１の入出力端子のそれぞれが、前記第２の半導体チップの前記第１の入出力端子群の前記複数の第１の入出力端子のうちの対応する１つと縦方向に一列になるように、かつ、前記第１の半導体チップの前記第２の入出力端子群の前記複数の第１の入出力端子のそれぞれが、前記第２の半導体チップの前記第２の入出力端子群の前記複数の第１の入出力端子のうちの対応する１つと縦方向に一列になるように、かつ、　前記第１の半導体チップの前記第３の入出力端子群の前記複数の第１の入出力端子のそれぞれが、前記第２の半導体チップの前記第３の入出力端子群の前記複数の第１の入出力端子のうちの対応する１つと縦方向に一列になるように、前記第１の半導体チップと前記第２の半導体チップとが積層されることを特徴とする請求項１２に記載の半導体装置。
  18. 　前記配線基板は、各々が複数の第２の基板電極を含む第４乃至第６の基板電極群であって、当該第第４の基板電極群が当該第５及び第６の基板電極群の間に配置された当該第４乃至第６の基板電極群をさらに含み、
    　前記チップ積層体は、各々が複数の第２の入出力端子を含む第４乃至第６の入出力端子群であって、当該第４の入出力端子群が当該第５及び第６の入出力端子群の間に配置された当該第４乃至第６の入出力端子群を含む第３の半導体チップであって、前記第１及び第２の半導体チップの間に配置された当該第３の半導体チップをさらに含み、
    　前記配線基板の前記第１乃至第３の基板電極群の前記複数の第１の基板電極が第１の方向に沿って一列に並んで配置され、前記配線基板の前記第４乃至第６の基板配線群の前記複数の第２の基板電極が前記第１の方向と交差する第２の方向に沿って一列に並んで配置され、前記第１の半導体チップの前記第１乃至第３の入出力端子群の前記複数の第１の入出力端子が前記第１の方向に沿って一列に並んで配置され、前記第２の半導体チップの前記第１乃至第３の入出力端子群の前記複数の第１の入出力端子が前記第１の方向に沿って一列に並んで配置され、前記第３の半導体チップの前記第４乃至第６の入出力端子群の前記複数の第２の入出力端子が前記第２の方向に沿って一列に並んで配置され、前記半導体装置は、さらに、
    　前記第３の半導体チップの前記第４の入出力端子群の前記複数の第２の入出力端子と、前記配線基板の前記第４の基板電極群の前記複数の第２の基板電極とを、対応して接続する複数の第３の導電部材を備えることを特徴とする請求項１２に記載の半導体装置。
  19. 　前記配線基板は、各々が複数の第２の基板電極を含む第４乃至第６の基板電極群であって、当該第第４の基板電極群が当該第５及び第６の基板電極群の間に配置された当該第４乃至第６の基板電極群をさらに含み、
    　前記チップ積層体は、各々が複数の第２の入出力端子を含む第４乃至第６の入出力端子群であって、当該第４の入出力端子群が当該第５及び第６の入出力端子群の間に配置された当該第４乃至第６の入出力端子群を含む第３の半導体チップであって、前記第１及び第２の半導体チップの間に配置された当該第３の半導体チップをさらに含み、
    　前記配線基板の前記第１乃至第３の基板電極群の前記複数の第１の基板電極が第１の方向に沿って一列に並んで配置され、前記配線基板の前記第４乃至第６の基板配線群の前記複数の第２の基板電極が前記第１の方向と交差する第２の方向に沿って一列に並んで配置され、前記第１の半導体チップの前記第１乃至第３の入出力端子群の前記複数の第１の入出力端子が前記第１の方向に沿って一列に並んで配置され、前記第２の半導体チップの前記第１乃至第３の入出力端子群の前記複数の第１の入出力端子が前記第１の方向に沿って一列に並んで配置され、前記第３の半導体チップの前記第４乃至第６の入出力端子群の前記複数の第２の入出力端子が前記第２の方向に沿って一列に並んで配置され、前記半導体装置は、さらに、
    　前記第３の半導体チップの前記第５及び第６の入出力端子群の前記複数の第２の入出力端子と、前記配線基板の前記第５及び第６の基板電極群の前記複数の第２の基板電極とを、対応して接続する複数の第３の導電部材を備えることを特徴とする請求項１２に記載の半導体装置。
  20. 　前記第３の半導体チップは、前記第１及び第２の半導体チップから前記第２の方向にオーバーハングする第１の領域を含み、前記第４乃至第６の入出力端子群は前記第１の領域に配置されることを特徴とする請求項１８に記載の半導体装置。
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