JP2010219291A - 半導体装置 - Google Patents
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Abstract
【課題】上部の部材による応力の影響を受けにくくするチップレイアウトを考慮し特性変動を最小限に抑えるようにした半導体装置を提供すること
【解決手段】アナログ回路を含む第1のICチップ1上に該第1のICチップ1とは異なる部材を積層して実装する半導体装置において、アナログ回路の構成要素のうちアナログ特性の変動に影響する回路ブロックを、前記部材の端部(エッジ)から一定の距離離れた領域13に配置する。14は特性変動が予測できない領域であるので配置を避ける。前記部材はICチップでもICチップでなくてもよい。また前記アナログ特性の変動に影響する回路ブロックとは、基準電圧源、分圧抵抗、あるいは誤差増幅器などである。9はパッドである。
【選択図】図4
【解決手段】アナログ回路を含む第1のICチップ1上に該第1のICチップ1とは異なる部材を積層して実装する半導体装置において、アナログ回路の構成要素のうちアナログ特性の変動に影響する回路ブロックを、前記部材の端部(エッジ)から一定の距離離れた領域13に配置する。14は特性変動が予測できない領域であるので配置を避ける。前記部材はICチップでもICチップでなくてもよい。また前記アナログ特性の変動に影響する回路ブロックとは、基準電圧源、分圧抵抗、あるいは誤差増幅器などである。9はパッドである。
【選択図】図4
Description
本発明は、応力による影響を受けやすいアナログ回路を含む第1のICチップ上に、該第1のICチップとは異なる部材(例えば、第2のICチップ)を積層して実装する半導体装置に係り、特に、積層した場合に、応力による影響を受けにくくし、特性変動を最小限に抑えることができるチップレイアウトを有する半導体装置に関する。
近年、電子回路の小型化、高性能化が要求されており、そのために、複数のチップを樹脂で封止してパッケージ化することによって実装密度を向上させる技術(例えば、特許文献1(特開平5−114693号公報))、電子回路を構成する半導体装置を複数の半導体チップを多層化して構成する技術(例えば、特許文献2(特開2005−277356号公報))が提案されている。
半導体チップを多層化する場合に、上部の半導体チップを搭載することにより下部の半導体チップに応力がかかり、応力に敏感なアナログ回路の特性が劣化して信頼性が低下することが知られている。
このような特性の劣化を解消するためのものとして、例えば特許文献3(特開2008−187076号公報)には、アナログICにおいては、実装時に下部のチップにかかる応力により特性が変動するため、デジタル回路の上にのみスペーサーを設け、アナログ回路の上にはスペーサーを設けないようにすることが開示されている。
しかしながら、特許文献1〜2には、多層化したことによる応力により下層のチップの特性劣化については全く考慮されていない。
また特許文献3では、多層化による下部のチップの特性劣化を考慮し、アナログセル上にスペーサーを設けないようにすることは開示されているが、上部のチップが下部のチップに与える応力の影響する範囲についてまでは考慮されていない。
そこで、本発明は、ICチップの上に部材(ICチップを含む)を積層した場合に、上部の部材が下部のICチップに与える応力の影響する範囲まで考慮し、上部の部材による応力の影響を受けにくくするチップレイアウトを提案することにより特性変動を最小限に抑えるようにした半導体装置を提供することを目的としている。
本発明は、上記目的を達成するために、次のような構成を採用した。
a)少なくともアナログ回路を含む第1のICチップ上に該第1のICチップとは異なる部材を積層して実装する半導体装置において、前記アナログ回路の構成要素のうちアナログ特性の変動に影響する回路ブロックを、前記部材の端部(エッジ)から一定の距離離れた領域に配置することを特徴としている。また、少なくともアナログ回路を含む第1のICチップ上に該第1のICチップとは異なる部材を積層して実装する半導体装置において、前記アナログ回路の構成要素のうちアナログ特性の変動に影響する回路ブロックを、前記部材の下部を除く領域で、かつ前記部材の端部(エッジ)から一定の距離離れた領域に配置することを特徴としている。
a)少なくともアナログ回路を含む第1のICチップ上に該第1のICチップとは異なる部材を積層して実装する半導体装置において、前記アナログ回路の構成要素のうちアナログ特性の変動に影響する回路ブロックを、前記部材の端部(エッジ)から一定の距離離れた領域に配置することを特徴としている。また、少なくともアナログ回路を含む第1のICチップ上に該第1のICチップとは異なる部材を積層して実装する半導体装置において、前記アナログ回路の構成要素のうちアナログ特性の変動に影響する回路ブロックを、前記部材の下部を除く領域で、かつ前記部材の端部(エッジ)から一定の距離離れた領域に配置することを特徴としている。
b)前記部材が第2のICチップを含むこと、前記アナログ特性の変動に影響する回路ブロックが、少なくとも基準電圧源、分圧抵抗、あるいは誤差増幅器のいずれかを含んでいることも特徴としている。
本発明によれば、下部のチップ(第1のチップ)のレイアウトにおいて、特性変動の少ない領域にアナログ特性変動に重要なブロックをレイアウトすること、一定の特性変動が予測される領域には、変動を予測することで補正が可能なアナログブロックをレイアウトすること、エッジがかかる可能性のある領域には、変動があっても問題にならないロジック部などのブロックをレイアウトするようにしたことにより、積層した場合に応力による特性変動の少ない半導体装置を提供することができる。
図1および2は、2つのチップを積層し、パッケージングした場合の断面図の一部を示す図である。
図1は、2つのチップを直接貼り合わせて実装した例であり、図2は、ワイヤリングしやすくするために2つのチップの間にスペーサーを挟んだ場合の例である。
図1,2において、1は第1のチップ、2は第2のチップ、3は接着剤、4はボンディングワイヤ、5はパッケージ樹脂、6は基板、7は電極、8はスペーサーである。
図1では、基板6上に接着剤3により第1のチップ1が接着され、該第1のチップ上に接着剤3により第2のチップ1が接着され、第1のチップ1と第2のチップ2のパッド部(図示せず)と基板6の所望のボンディングパッド(図示せず)がボンディングワイヤ4で接続され、基板6の裏側に電極7が取り付けられる。
図2では、基板6上に接着剤3により第1のチップ1が接着され、該第1のチップ上に接着剤3によりスペーサー8が接着され、該スペーサー8上に接着剤3により第2のチップ2が接着され、第1のチップ1と第2のチップ2のパッド部(図示せず)と基板6の所望のボンディングパッド(図示せず)がボンディングワイヤ4で接続され、基板6の裏側に電極7が取り付けられる。
第1のチップ1と第2のチップ2のパッド部(図示せず)から基板6へはボンディングワイヤ4で接続される。スペーサー8は、通常ICチップと同じシリコンを使う場合が多い。
図3は、第1のチップ1および第2のチップのパッド9と基板6のボンディングパッド10の間を接続するボンディングワイヤの例を示す図である。基板6には配線層があり、所望の電極(ボンディングパッド)と接続される。
図3に示すように、第2のチップ2を第1のチップ1に搭載する場合、量産時のばらつきにより、数十〜百数十μm程度、上下左右にずれるため、第2のチップ2の端面(エッジ部)の位置は、図3に積層時の外側ずれマージンを示す破線11と積層時の内側ずれマージンを示す破線12の間になる可能性が大きい。
第2のチップを搭載する場合に第1のチップに生じる特性について考慮すると、図4に示すように、特性の変化が少ない領域(第2のチップ2による影響を常に受けない領域)13、一定の特性変動がある領域(第2のチップ2の下になる領域)15、特性変動が予測できない領域(第2のチップ2のエッジ部がかかる可能性のある領域)14の3つが考えられる。
実装時のチップにかかる応力は、チップ上にかかる材質の依存性があるため、上記3つの領域を考慮することによって第1のチップのチップレイアウトを考慮することが望ましい。
図5は、アナログ回路の例としてのボルテージレギュレータ(VR)を示す図である。ボルテージレギュレータ(VR)は一定の電圧を出力する用途に広く用いられている回路である。ボルテージレギュレータ(VR)は、同図に示すように、基準電圧源25、出力ドライバトランジスタ26、誤差増幅器27、分圧抵抗(R1,R2)28などから構成される。21〜24は端子である。
ここで、基準電圧源25、誤差増幅器27、分圧抵抗(R1,R2)28などのアナログ回路は、その特性が応力の影響を受けやすいので、本発明では、これらの回路を応力のない領域すなわち図4の特性の変化が少ない領域13にレイアウトするようにしたものである。
図6は、第1のチップにレイアウトされたボルテージレギュレータ(VR)が実際にエッジ部による影響を受け、出力電圧VOUTが変動したことを示すヒストグラムである。
同図において、横軸は出力電圧VOUT、縦軸はその電圧が計測された回数を示し、ハッチングされた棒グラフは上層に第2のチップを設けない場合(第1のチップに加わる応力が少ない場合)のヒストグラムで、黒の棒グラフは上層に第2のチップを設けた場合(第1のチップに加わる応力が大きい場合)のヒストグラムである。
図6からわかるように、第1のチップにレイアウトされたボルテージレギュレータ(VR)は、上層に第2のチップ2を載せない場合の出力電圧VOUTの平均が2.815V程度(ハッチングの棒グラフ参照)であるのに対して、上層に第2のチップ2を載せた場合の出力電圧VOUTの平均は2.795V程度であり(黒の棒グラフ参照)、約20mVも変動してしまうことがわかる。この変動は、用途によっては許容できない誤差になる。また、第2のチップ2による影響を受けない場所(図4の特性の変化が少ない領域13)では第1のチップの特性の変動が少ないことが観測されている。
第1のチップ1としては、比較的規模の大きい複合電源ICが想定され(例えば、特許文献4(特開2004−193475号公報))、複合電源ICを構成する内部回路のうち、精度の要求が高いボルテージレギュレータ(VR)、特にその構成要素である基準電圧源、誤差増幅器、分圧抵抗などは、特性の変化が少ない領域(第2のチップ2による影響を常に受けない領域)13にレイアウトされることが望ましいことがわかる。なお、一定の特性変動がある領域(第2のチップ2の下になる領域)15の下部は、変動の予測が可能なので、予測を盛り込んで設計することで精度の要求が高いボルテージレギュレータ(VR)などのアナログ回路ブロックをこの部分にレイアウトすることも可能である。
なお、上記実施例では第1のチップおよび第2のチップとしてICチップを想定しているが、第2のチップは必ずしもICチップでなくてもよく、その搭載により第1のチップに応力を与えるものであればどのような部材でも本発明に適用できることはいうまでもない。
1:第1のICチップ
2:第2のICチップ
3:接着剤
4:ボンディングワイヤ
5:パッケージ樹脂
6:基板
7:電極
8:スペーサー
9:パッド
10:ボンディングパッド
11:積層時の外側ずれマージン
12:積層時の内側ずれマージン
13:特性の変化が少ない領域
14:特性変動の予測ができない領域
15:一定の特性変動がある領域
21〜24:端子
25:基板電圧源
26:出力ドライバトランジスタ
27:誤差増幅器
28:分圧抵抗
2:第2のICチップ
3:接着剤
4:ボンディングワイヤ
5:パッケージ樹脂
6:基板
7:電極
8:スペーサー
9:パッド
10:ボンディングパッド
11:積層時の外側ずれマージン
12:積層時の内側ずれマージン
13:特性の変化が少ない領域
14:特性変動の予測ができない領域
15:一定の特性変動がある領域
21〜24:端子
25:基板電圧源
26:出力ドライバトランジスタ
27:誤差増幅器
28:分圧抵抗
Claims (4)
- 少なくともアナログ回路を含む第1のICチップ上に該第1のICチップとは異なる部材を積層して実装する半導体装置において、
前記アナログ回路の構成要素のうちアナログ特性の変動に影響する回路ブロックを、前記部材の端部(エッジ)から一定の距離離れた領域に配置したことを特徴とする半導体装置。 - 少なくともアナログ回路を含む第1のICチップ上に該第1のICチップとは異なる部材を積層して実装する半導体装置において、
前記アナログ回路の構成要素のうちアナログ特性の変動に影響する回路ブロックを、前記部材の下部を除く領域で、かつ前記部材の端部(エッジ)から一定の距離離れた領域に配置したことを特徴とする半導体装置。 - 請求項1または2記載の半導体装置において、
前記部材が、第2のICチップであることを特徴とする半導体装置。 - 請求項1または2記載の半導体装置において、
前記アナログ特性の変動に影響する回路ブロックは、少なくとも基準電圧源、分圧抵抗、あるいは誤差増幅器のいずれかを含んでいることを特徴とする半導体装置。
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JP2009064296A JP2010219291A (ja) | 2009-03-17 | 2009-03-17 | 半導体装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014132835A1 (ja) * | 2013-02-26 | 2014-09-04 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
-
2009
- 2009-03-17 JP JP2009064296A patent/JP2010219291A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2014132835A1 (ja) * | 2013-02-26 | 2014-09-04 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
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