JP6793025B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
特許文献1には、CSP(chip size package)と呼ばれる半導体装置では封止膜下に銅からなる再配線を設けているので、使用環境中の水分が封止膜に浸透することにより、イオンマイグレーションによるショートが発生することがある旨が開示されている。イオンマイグレーション(electrochemical migration)とは、銅配線間で電位差が生じるとClイオンやBrイオンといったハロゲンイオンと水分の存在により銅がイオン化し、溶出した銅イオンが隣接する配線に移動する現象である。陽極より溶出した銅イオンは、陰極側で時間と共に還元されて銅化合物となり、デンドライト(樹枝状晶)状に成長し、結果として配線間を短絡してしまう。
このイオンマイグレーションの問題に対して、特許文献1では、銅層からなる再配線の下面、側面、および上面にポリイミドからなる保護膜を設ける技術を開示している。
また、特許文献2では複数の樹脂部を形成し、その樹脂部上にそれぞれ配線となる導電部を配置する技術を開示している。これにより、隣り合う2つの導電部間で樹脂層の表面距離が長くなることにより、マイグレーションを原因とする電気的なショートが発生しにくくなるとされている。
特開2004−349610号公報 特開2006−313832号公報
先行技術文献に開示されるような集積回路と電極との接続配線に限られず、半導体装置の高電流化、高電力化の要求に伴って、半導体基板上に形成された集積回路の複数の配線層(この配線層にはアルミニウム、銅または銅合金が用いられる)の上部に、銅または銅合金で構成される配線を形成することがある。これにより、集積回路の配線の寄生抵抗値を低減することができ、半導体装置の低損失化が図れるという効果がある。
この場合、隣接する配線間でイオンマイグレーションに起因して配線間の絶縁性が阻害されることを抑止し、かつ低コストに、隣接する配線間隔を狭小化することが望まれる。
特許文献1開示の技術では再配線の周りを同一材料の保護膜で覆う構造のため、製造方法が複雑となり、製造コストが高い。
特許文献2に開示の技術では、導電部の間隔はその下層の樹脂部の間隔より小さくできないため、導電部の間隔の狭小化に制約がある。導電部が下層の樹脂部の側壁を覆う構造とすることでこの制約を緩和していると考えられる一方で、これによりイオンマイグレーションの発生を抑制する効果が低下するおそれがある。
かかる課題を解決するため、第1の電源配線から供給される電源電位と第2の電源配線から供給される基準電位とに接続され、入力信号に応じて出力端子に出力信号を出力する集積回路を有する半導体装置において、集積回路が形成される半導体基板と、半導体基板上に形成される無機絶縁膜と、無機絶縁膜の上に形成される有機絶縁膜と、無機絶縁膜の上に形成される第1の配線と、有機絶縁膜の上に形成される第2の配線と、無機絶縁膜の上に、有機絶縁膜、第1の配線及び第2の配線を覆って設けられた樹脂層とを有し、第1の配線及び第2の配線はそれぞれ第1の電源配線、第2の電源配線、または出力端子のいずれか一つに接続され、第1の配線と第2の配線とが互いに隣接して配置される場合、第1の配線と第2の配線との配線間隔は第1の配線間隔とされ、第1の配線に与えられる電位と第2の配線に与えられる電位とが異なるように、互いに異なる接続先に接続され、第1の配線間隔は、同じ電位が与えられる第1の配線が互いに隣接されて配置される場合の配線間隔に等しい。
さらに、有機絶縁膜は樹脂膜として形成される。
互いに隣接する配線間のイオンマイグレーションに起因する絶縁性の信頼性の低下を抑制しながら、配線間の間隔を狭小化する。
半導体装置の断面図である。 互いに隣接する第1の配線及び第2の配線を含む場合の配線層の平面図である。 図2Aの配線層を含む半導体装置の断面図である。 第1の実装形態による半導体装置の配線層の平面図である。 図3Aの第1の実装形態による半導体装置の断面図である。 第2の実装形態による半導体装置の断面図である。 半導体装置に配置される集積回路の例である。 半導体装置の製造工程を示す図である。 半導体装置の製造工程を示す図である。 半導体装置の製造工程を示す図である。 半導体装置の製造工程を示す図である。
以下、本発明の実施の形態について図面を参照して説明する。
図1は、実施の形態に係る半導体装置の断面図である。本実施例に係る半導体装置は、シリコン基板などの半導体基板1上に、SiO、Siのような無機絶縁膜2が形成される。図示しないが、絶縁膜2の下には、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子や、それらを結線するAl配線層を含んだ集積回路が配置される。図5に半導体装置に配置される集積回路の例を示す。ここでは駆動回路の例を示す。駆動回路54には第1の電源配線51から電源電位VDDが、第2の電源配線52から基準電位GNDが供給され、入力信号Vinを受けて、出力端子53に出力電圧Voutを出力する。出力端子53は半導体装置の外部負荷に接続され、出力電圧Voutにより外部負荷を駆動する。ここで、電源電圧は半導体装置の外部から与えられる電源電圧でもよく、あるいは半導体装置に設けられた降圧回路または昇圧回路にて生成された電源電圧であってもよい。また、異なる電源電圧で動作する複数の集積回路を有していてもよい。
図1に示されるように、絶縁膜2上に配線層が設けられる。配線層は第1の配線7と第2の配線8とを有する。第1の配線7は絶縁膜2上に形成されるのに対して、第2の配線8は絶縁膜2上に形成された樹脂膜3上に形成されている。樹脂膜3は、例えばポリイミド系樹脂で形成され、その膜厚は1〜5μmである。第1の配線7と第2の配線8とは、膜厚が2〜10μmの銅(Cu)またはCu合金である導電層5を有する。なお、導電層5はCuまたはCu合金には限られず、イオンマイグレーションを生じやすいとされる金属(例えば、銀(Ag)や金(Au)など)またはその合金であっても本発明の効果が見込める。また、図1の例では、配線7,8の下層にCr,Ti,TiW等からなる下層バリヤメタル4が、配線7,8の上層にAu,Pd,Ni等からなる上層バリヤメタル6が配置されている。第1の配線7、第2の配線8及び樹脂膜3を覆うように、絶縁膜2上面に封止材9が設けられている。封止材9は一般的にはエポキシ樹脂を主成分とする樹脂層である。
本実施例において、隣接して配置された第1の配線7と第2の配線8とは互いに異なる電位に設定される。例えば第1の配線7を集積回路の基準電位GNDに、第2の配線8を集積回路の電源電位VDDに設定するのは好適な例である。この場合、第1の配線7を絶縁膜2下に形成されている第2の電源配線52と図示しないコンタクトを形成し、また第2の配線8を樹脂膜3及び絶縁膜2下に形成されている第1の電源配線51と図示しないコンタクトを形成することにより実現できる。なお、電位の設定はこの例に限られない。第1の配線及び第2の配線はそれぞれ集積回路の第1の電源配線、第2の電源配線、または出力端子のいずれか一つに接続され、第1の配線と第2の配線とは、第1の配線に与えられる電位と第2の配線に与えられる電位とが異なるように、互いに異なる接続先に接続されていればよい。
イオンマイグレーションは、異なる材料間の界面または同じ材料であっても異なる工程で形成された層間の界面で生じやすく、また印加される電界に対して平行方向に生じる。本実施例の構成では隣接する一方の配線を樹脂膜3上に設けることにより、樹脂膜3の側壁面と封止材9との界面10が電界方向11に対して非平行になる。すなわち、隣接する配線間に、樹脂膜3と封止材9との間に形成され半導体基板(基板面)と平行な界面A及び絶縁膜2と封止材9との界面Bに加え、樹脂膜3と封止材9との間に形成され半導体基板(基板面)と非平行な界面Cが形成される。これにより、隣接する第1の配線7と第2の配線8との間でのイオンマイグレーションの発生が抑制される。なお、平行、非平行とは製造誤差等を許容するものであることはいうまでもなく、界面Aと界面Bのなす角が界面Cと界面Bのなす角よりも大きくなるようデバイスが設計されていればよい。
なお、変形例として、有機系の絶縁膜である樹脂膜3に代えて、SiO、Siのような無機絶縁膜で形成することも可能である。Cuがイオン化するために水分が必要なことが知られているが、水分の吸着量はSiO、Siからなる絶縁膜に比べてポリイミド系の樹脂は比較的大きい。このため、樹脂膜3を無機絶縁膜とすることでイオンマイグレーションの発生をさらに抑制することができる。
図2A及び図2Bを用いて本実施例がイオンマイグレーションの発生を抑制しながら、隣接する配線間隔を狭小化する点について説明する。配線層の最小配線間隔は、製造プロセスにおける加工精度、隣接する配線間の寄生容量、集積回路の動作周波数等に基づき定められる。図2A(図2B)の例では絶縁膜2上に形成される第1の配線7aと第1の配線7bとがあらかじめ定められた最小配線間隔d2で配置されている。
一方、第2の配線8は樹脂膜3上に設けられる。樹脂膜は無機絶縁膜に比較すると柔らかく、加工が容易である一方、加工精度が低いためプロセスマージンをより広く取っておく必要がある。このため、図2A(図2B)における第2の配線8bと第2の配線8cのように隣接させると、イオンマイグレーションの発生抑制効果は最も高められる一方、樹脂膜間の最小間隔d3に加え、導電層5の側面と樹脂膜3の側面との間に所定の間隔d5が必要となることで、この場合の隣接する配線間隔d4は最小配線間隔d2よりも著しく大きくなってしまう。これに対して、第1の配線7と第2の配線8とを隣接させる場合には、隣接する配線の一方のみに樹脂膜3が設けられるため、第1の配線7と第2の配線8との隣接する配線間隔d1を最小配線間隔d2と同じにすることができる。これにより、樹脂膜3を設けない場合と同じ配線密度でよりイオンマイグレーションの発生を抑制可能な配線層を実現できる。
配線間隔の一例を示すと、配線間隔d1=配線間隔d2=20μm、樹脂膜間の最小間隔d3=40μm、配線間隔d4=60μm、導電層5の側面と樹脂膜3の側面との間の間隔d5=10μmである。なお、間隔d5は間隔d6(=d1−d5)以下の値とすることが望ましい。間隔d5が小さくなることで樹脂膜3と樹脂層9との界面の幅を短くし、絶縁膜2と樹脂層9との界面の幅をより長くとることができるためである。
図2A(図2B)に示す配線配置の場合において、第1の配線7同士が隣接する場合または第2の配線8同士が隣接する場合において、各配線に対する電位の与え方について説明する。隣接する第1の配線7aと第1の配線7bとは同じ電位に設定することが望ましい。例えば、第1の配線7a及び7bをともに集積回路の第1の電源配線51または第2の電源配線52に接続することで実現できる。また、隣接する第2の配線8aと第2の配線8bとは互いに異なる電位に設定することが望ましい。電位の与え方は、図1において説明した隣接する第1の配線7と第2の配線8の場合と同様である。
図3A及び図3Bを用いて、本実施例にかかる半導体装置が、ワイヤボンディングにより半導体チップと外部電極とを接続するパッケージを有する場合の配線層の構造について説明する。図3Aは配線層の平面図であり、図3BがA−A’線における断面図である。半導体基板1上に全面に形成された絶縁膜2を含み、絶縁膜2上に複数の樹脂膜3が形成されている。樹脂膜3は、その上に第2の配線8が形成される樹脂膜3aと、その上にボンディングパッド導電層31が形成されるボンディングパッド樹脂膜3bとを含む。ボンディングパッド導電層31には、Au、Cu等からなるワイヤ32が接続される(平面図では見やすさのため、ワイヤとの接続部分を表示している)。ボンディングパッド樹脂膜3bはボンディングパッド導電層31にワイヤ32を接続する際に印加される圧力を吸収する役割を果たす。ワイヤボンディング時の絶縁膜2への機械的なストレスを緩和できるので、絶縁膜2のクラック等の発生を抑えられ、高い信頼性を確保することができる。さらに、樹脂膜3aとボンディングパッド樹脂膜3bとは同じプロセスで形成できるため、樹脂膜3aを無機絶縁膜とするよりも低コストに作成が可能になる。
図3Aに示されるように、互いに隣接する第1のボンディングパッド及び第2のボンディングパッドに対し、第1のボンディングパッドには第1の配線7を接続し、第2のボンディングパッドには第2の配線8を接続する。第1の配線7は絶縁膜2上に形成されているのに対し、第2の配線8は絶縁膜2上に形成される樹脂膜3上に形成されている。これにより、ボンディングパッドが千鳥状のような狭ピッチに配置され、隣接するボンディングパッドに異なる電位の給電や信号の入出力がされる場合であっても、イオンマイグレーションによる導電層間の絶縁性の低下を抑制することができる。
図4を用いて、本実施例にかかる半導体装置が、ハンダボールにより半導体チップと外部電極とを接続するパッケージを有する場合の配線層の構造について説明する。図3の構造と相違する部分を中心に説明する。まず、第1の配線7、第2の配線8及び樹脂膜3を覆うように、絶縁膜2上面に樹脂層41が設けられている。樹脂層41は、例えばポリイミド系樹脂で形成される。第2の配線8は接続配線42を介して、ハンダボール43と接続されている。さらに、樹脂層41上に接続配線42、ハンダボール43の一部を覆うように樹脂材44が設けられている。樹脂材44は一般的にはポリイミド系樹脂を主成分とする樹脂層である。図4の例でも接続配線42の下に樹脂層41が設けられていることにより、ハンダボール接続時の絶縁膜2への機械的なストレスを緩和できるので、絶縁膜2のクラック等の発生を抑えられ、高い信頼性を確保することができる。
なお、図4の例では配線上に上層バリヤメタルは設けられていない。図3の例ではワイヤとの接着性を高めるためにAu,Pd,Ni等からなる上層バリヤメタルを設けていたが、図4の例ではワイヤボンディングの導電層を同層に有さないため、上層バリヤメタルを設けていない。
図6A〜図6Dを用いて、図1に示した半導体装置の製造方法を説明する。半導体基板1の上にSiO、Si等からなる絶縁膜2を堆積する。絶縁膜2上にポリイミド系の樹脂層を形成してフォトリソグラフィー法により樹脂膜3を形成する。その後、全面にCr、Ti、TiW等からなる下層バリヤメタル4をメタルスパッタリング法で堆積する。この状態を図6Aに示す。次に、第1の配線及び第2の配線を形成する部分以外が覆われるように、フォトリソグラフィー法によりレジスト部61を形成する。この状態を図6Bに示す。この後、レジスト部61に覆われていない部分62に配線を形成する。まず、Cu又はCu合金からなる導電層5、及びAu、Pd、Ni等からなる上層バリヤメタルを無電界メッキ法にて形成する。この状態を図6Cに示す。その後、レジスト部61を除去し(図6D)、その段階で露出した下層バリヤメタル4をエッチング法により除去する。続いて、必要なワイヤボンディング、ハンダボール等を形成し、エポキシ樹脂等からなる封止材9をトランスファーモールド法で堆積することにより、半導体装置を完成させる(図1)。
1:半導体基板、2:絶縁膜、3:樹脂膜、4:下層バリヤメタル、5:導電層、6:上層バリヤメタル、7:第1の配線、8:第2の配線、9:封止材

Claims (10)

  1. 第1の電源配線から供給される電源電位と第2の電源配線から供給される基準電位とに接続され、入力信号に応じて出力端子に出力信号を出力する集積回路を有する半導体装置において、
    前記集積回路が形成される半導体基板と、
    前記半導体基板の上に形成される無機絶縁膜と、
    前記無機絶縁膜の上に形成される有機絶縁膜と、
    前記無機絶縁膜の上に形成される第1の配線と、
    前記有機絶縁膜の上に形成される第2の配線と、
    前記無機絶縁膜の上に、前記有機絶縁膜、前記第1の配線及び前記第2の配線を覆うように設けられた樹脂層とを有し、
    前記第1の配線及び前記第2の配線はそれぞれ前記第1の電源配線、前記第2の電源配線、または前記出力端子のいずれか一つに接続され、
    前記第1の配線と前記第2の配線とが互いに隣接して配置される場合、前記第1の配線と前記第2の配線との配線間隔は第1の配線間隔とされ、前記第1の配線に与えられる電位と前記第2の配線に与えられる電位とが異なるように、互いに異なる接続先に接続され、
    前記第1の配線間隔は、同じ電位が与えられる前記第1の配線が互いに隣接されて配置される場合の配線間隔に等しい半導体装置。
  2. 請求項1において、
    前記有機絶縁膜は樹脂膜である半導体装置。
  3. 請求項2において、
    互いに隣接して配置された前記第1の配線と前記第2の配線との間には、
    前記樹脂膜と前記樹脂層との間に形成され前記半導体基板と平行な界面と、
    前記無機絶縁膜と前記樹脂層との界面と、
    前記樹脂膜と前記樹脂層との間に形成され前記半導体基板と非平行な界面とを有する半導体装置。
  4. 請求項3において、
    前記樹脂膜と前記樹脂層との間に形成され前記半導体基板と平行な界面の幅は、前記無機絶縁膜と前記樹脂層との界面の幅以下である半導体装置。
  5. 請求項2において、
    複数のボンディングパッドを有し、
    前記複数のボンディングパッドのそれぞれは、ボンディングパッド樹脂膜と前記ボンディングパッド樹脂膜の上に形成されるボンディングパッド導電層とを有し、
    前記ボンディングパッド樹脂膜と前記樹脂膜とは同層に形成される半導体装置。
  6. 請求項5において、
    前記複数のボンディングパッドは互いに隣接する第1のボンディングパッドと第2のボンディングパッドとを含み、
    前記第1のボンディングパッドは前記無機絶縁膜の上に形成される前記第1の配線に接続され、前記第2のボンディングパッドは前記樹脂層の上に形成される前記第2の配線に接続される半導体装置。
  7. 請求項6において、
    前記ボンディングパッド導電層と前記第1の配線及び前記第2の配線は同層に形成される半導体装置。
  8. 請求項7において、
    前記第1のボンディングパッドと前記第2のボンディングパッドとは千鳥状に配置されている半導体装置。
  9. 請求項2において、
    前記第1の配線及び前記第2の配線は銅または銅合金である導電層を有し、
    前記樹脂膜はポリイミド系樹脂により形成され、前記樹脂層はエポキシ系樹脂により形成されている半導体装置。
  10. 請求項7において、
    前記ボンディングパッド導電層、前記第1の配線及び前記第2の配線は、銅または銅合金である導電層及び前記導電層の上に形成される少なくともAu、Pd,Niのいずれかを含むバリヤメタルを有し、
    前記樹脂膜はポリイミド系樹脂により形成され、前記樹脂層はエポキシ系樹脂により形成されている半導体装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7095615B2 (ja) * 2019-02-12 2022-07-05 株式会社デンソー 半導体装置
CN110544679B (zh) * 2019-08-30 2021-05-18 颀中科技(苏州)有限公司 芯片重布线结构及其制备方法
WO2023135959A1 (ja) * 2022-01-17 2023-07-20 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および、半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3848080B2 (ja) * 2000-12-19 2006-11-22 富士通株式会社 半導体装置の製造方法
JP2004140115A (ja) * 2002-10-16 2004-05-13 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2010147282A (ja) * 2008-12-19 2010-07-01 Renesas Technology Corp 半導体集積回路装置
US10083924B2 (en) * 2014-11-13 2018-09-25 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof

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