JP2001110978A - 半導体装置の実装構造 - Google Patents
半導体装置の実装構造Info
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- JP2001110978A JP2001110978A JP28324999A JP28324999A JP2001110978A JP 2001110978 A JP2001110978 A JP 2001110978A JP 28324999 A JP28324999 A JP 28324999A JP 28324999 A JP28324999 A JP 28324999A JP 2001110978 A JP2001110978 A JP 2001110978A
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Abstract
(57)【要約】
【課題】 実装面積が小さくかつクラックの発生を抑制
し得る高密度実装で高信頼性の半導体装置の実装構造を
提供する。 【解決手段】 フレキシブルな中間接続層３１〜３３を
含む実装ユニットＵ１〜Ｕ３を用いて実装回路基板１１
にＣＳＰ構成の複数の半導体チップ２１〜２３を実装す
る。例えば、実装ユニットＵ３において、半導体チップ
２３のパッド側に形成された外部接続用の複数の突起電
極ＢＭＰは、中間接続層３３上の導電パターンＣＰＴの
所定箇所と接続されている。中間接続層３３は、少なく
とも接続された半導体チップ２３の横方向に延在してい
る。他の実装ユニットＵ１，Ｕ２においても同様であ
り、半導体チップ２１〜２３を積層する形態を有して、
各中間接続層３１〜３３の外部端子ＴＭを実装回路基板
１１に接続している。
し得る高密度実装で高信頼性の半導体装置の実装構造を
提供する。 【解決手段】 フレキシブルな中間接続層３１〜３３を
含む実装ユニットＵ１〜Ｕ３を用いて実装回路基板１１
にＣＳＰ構成の複数の半導体チップ２１〜２３を実装す
る。例えば、実装ユニットＵ３において、半導体チップ
２３のパッド側に形成された外部接続用の複数の突起電
極ＢＭＰは、中間接続層３３上の導電パターンＣＰＴの
所定箇所と接続されている。中間接続層３３は、少なく
とも接続された半導体チップ２３の横方向に延在してい
る。他の実装ユニットＵ１，Ｕ２においても同様であ
り、半導体チップ２１〜２３を積層する形態を有して、
各中間接続層３１〜３３の外部端子ＴＭを実装回路基板
１１に接続している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の実装
形態に係り、特にＢＧＡ（Ball Grid Array）やＣＳＰ
（Chip Size Package またはChip Scale Package）の構
造を有する半導体装置の実装構造及び実装方法に関す
る。
形態に係り、特にＢＧＡ（Ball Grid Array）やＣＳＰ
（Chip Size Package またはChip Scale Package）の構
造を有する半導体装置の実装構造及び実装方法に関す
る。
【０００２】
【従来の技術】半導体装置の実装は、リードフレームを
利用した製品の実装の他、はんだバンプ等の外部接続端
子を利用して回路基板に接続する製品も多用されてい
る。その中でも、ＣＳＰ（Chip Size Package またはCh
ip Scale Package）は、半導体ベアチップ表面のパッド
に外部接続端子を直接形成し、基板に実装する構造を有
する。従ってＣＳＰは、実装面積が最小限に抑えられ、
実装面の限られた製品、あるいは携帯機器等、小型化が
要求される製品に使用される。
利用した製品の実装の他、はんだバンプ等の外部接続端
子を利用して回路基板に接続する製品も多用されてい
る。その中でも、ＣＳＰ（Chip Size Package またはCh
ip Scale Package）は、半導体ベアチップ表面のパッド
に外部接続端子を直接形成し、基板に実装する構造を有
する。従ってＣＳＰは、実装面積が最小限に抑えられ、
実装面の限られた製品、あるいは携帯機器等、小型化が
要求される製品に使用される。
【０００３】図５は、ＣＳＰに適用される従来の実装形
態を示す断面図である。実装基板６１にＣＳＰ構成の半
導体チップ６２が実装されている。すなわち、半導体チ
ップ６２の複数の外部端子（はんだバンプ）６３は、実
装基板６１上の導電パターン６１１の所定箇所とクリー
ムはんだ印刷等の技術を用いて接続される。パッド６４
に接続されている外部端子６３以外の領域は保護膜６５
で覆われている。実装基板６１上における導電パターン
６１１の所定箇所以外の領域には絶縁膜（保護膜）６１
２で覆われている。
態を示す断面図である。実装基板６１にＣＳＰ構成の半
導体チップ６２が実装されている。すなわち、半導体チ
ップ６２の複数の外部端子（はんだバンプ）６３は、実
装基板６１上の導電パターン６１１の所定箇所とクリー
ムはんだ印刷等の技術を用いて接続される。パッド６４
に接続されている外部端子６３以外の領域は保護膜６５
で覆われている。実装基板６１上における導電パターン
６１１の所定箇所以外の領域には絶縁膜（保護膜）６１
２で覆われている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成は、複数のＩＣを積層する方向には実装できない構造
である。さらなる実装密度が要求される場合、半導体チ
ップを複数積層し、実装するという方策が講じられる
が、このような構成では対処不可能である。
成は、複数のＩＣを積層する方向には実装できない構造
である。さらなる実装密度が要求される場合、半導体チ
ップを複数積層し、実装するという方策が講じられる
が、このような構成では対処不可能である。
【０００５】また、実装構造において、半導体チップ６
２を構成するシリコンと、実装基板６１を構成するエポ
キシ樹脂等の熱膨張率は異なっている。矢印Ｆ１，Ｆ２
は、それぞれ実装基板６１と半導体チップ６２の熱膨張
による応力の大きさの相違を矢印の長さで簡略的に表し
ている。従って、外部端子（はんだバンプ）６３の接続
部は、上述のような応力の影響によって、クラックＣＲ
Ｋを起こす恐れがある。クラックＣＲＫが発生すると、
電気抵抗は増加し、最悪、オープンになるなどの不具合
を招くという問題がある。
２を構成するシリコンと、実装基板６１を構成するエポ
キシ樹脂等の熱膨張率は異なっている。矢印Ｆ１，Ｆ２
は、それぞれ実装基板６１と半導体チップ６２の熱膨張
による応力の大きさの相違を矢印の長さで簡略的に表し
ている。従って、外部端子（はんだバンプ）６３の接続
部は、上述のような応力の影響によって、クラックＣＲ
Ｋを起こす恐れがある。クラックＣＲＫが発生すると、
電気抵抗は増加し、最悪、オープンになるなどの不具合
を招くという問題がある。
【０００６】本発明は上記のような事情を考慮してなさ
れたもので、その課題は、実装面積が小さくかつクラッ
クの発生を抑制し得る高密度実装で高信頼性の半導体装
置の実装構造を提供することにある。
れたもので、その課題は、実装面積が小さくかつクラッ
クの発生を抑制し得る高密度実装で高信頼性の半導体装
置の実装構造を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の実
装構造は、半導体チップの突起電極部と、実装回路基板
とが電気的に接続される実装構造に関し、半導体チップ
と、この半導体チップの突起電極部が接続される導電パ
ターンが設けられて少なくとも前記突起電極部の接続位
置から横方向に延在し、延在端部に外部端子を有するフ
レキシブルな中間接続層とで構成される実装ユニットを
具備し、前記半導体チップを積層する形態を有して前記
実装ユニットを複数重ね、前記中間接続層それぞれの外
部端子を前記実装回路基板に接続したことを特徴とす
る。
装構造は、半導体チップの突起電極部と、実装回路基板
とが電気的に接続される実装構造に関し、半導体チップ
と、この半導体チップの突起電極部が接続される導電パ
ターンが設けられて少なくとも前記突起電極部の接続位
置から横方向に延在し、延在端部に外部端子を有するフ
レキシブルな中間接続層とで構成される実装ユニットを
具備し、前記半導体チップを積層する形態を有して前記
実装ユニットを複数重ね、前記中間接続層それぞれの外
部端子を前記実装回路基板に接続したことを特徴とす
る。
【０００８】本発明によれば、実装ユニット単位での実
装を重ねて高密度実装を実現する。半導体チップにおけ
る突起電極部の接続領域と実装回路基板への接続領域の
間は、上記フレキシブルな中間接続層が介在している。
中間接続層は、回路基板や半導体チップの応力に追従し
て変形する緩衝材となる。
装を重ねて高密度実装を実現する。半導体チップにおけ
る突起電極部の接続領域と実装回路基板への接続領域の
間は、上記フレキシブルな中間接続層が介在している。
中間接続層は、回路基板や半導体チップの応力に追従し
て変形する緩衝材となる。
【０００９】
【発明の実施の形態】図１は本発明の第１実施形態に係
るＣＳＰ（Chip Size Package またはChip Scale Packa
ge）に適用される半導体装置の実装構造の要部を示す断
面図であり、図１（ａ）は概観を示し、図１（ｂ）は、
同図（ａ）における１Ｂ部分の詳細な断面図を示してい
る。
るＣＳＰ（Chip Size Package またはChip Scale Packa
ge）に適用される半導体装置の実装構造の要部を示す断
面図であり、図１（ａ）は概観を示し、図１（ｂ）は、
同図（ａ）における１Ｂ部分の詳細な断面図を示してい
る。
【００１０】図１（ａ）に示すように、実装回路基板１
１にＣＳＰ構成の複数の半導体チップ２１〜２３を実装
するにあたって、それぞれフレキシブルな中間接続層３
１〜３３を含む実装ユニットＵ１〜Ｕ３を用いる。例え
ば、実装ユニットＵ３では、図１（ｂ）に示すように、
半導体チップ２３のパッド側に形成された外部接続用の
複数の突起電極ＢＭＰは、中間接続層３３上の導電パタ
ーンＣＰＴの所定箇所と接続されている。中間接続層３
３は、導電パターンＣＰＴの接続ポイント以外絶縁膜Ｐ
ＲＦで覆われている。各接続は導電性熱圧着、異方性導
電膜などを用いてもよい。中間接続層３３は、少なくと
も接続された半導体チップ２３の横方向に延在してい
る。
１にＣＳＰ構成の複数の半導体チップ２１〜２３を実装
するにあたって、それぞれフレキシブルな中間接続層３
１〜３３を含む実装ユニットＵ１〜Ｕ３を用いる。例え
ば、実装ユニットＵ３では、図１（ｂ）に示すように、
半導体チップ２３のパッド側に形成された外部接続用の
複数の突起電極ＢＭＰは、中間接続層３３上の導電パタ
ーンＣＰＴの所定箇所と接続されている。中間接続層３
３は、導電パターンＣＰＴの接続ポイント以外絶縁膜Ｐ
ＲＦで覆われている。各接続は導電性熱圧着、異方性導
電膜などを用いてもよい。中間接続層３３は、少なくと
も接続された半導体チップ２３の横方向に延在してい
る。
【００１１】上記のような実装ユニットＵ３の半導体チ
ップ２３と中間接続層３３の接続構成は、他の、実装ユ
ニットＵ１における半導体チップ２１と中間接続層３１
の接続構成、実装ユニットＵ２における半導体チップ２
２と中間接続層３２の接続構成においても同様である。
ップ２３と中間接続層３３の接続構成は、他の、実装ユ
ニットＵ１における半導体チップ２１と中間接続層３１
の接続構成、実装ユニットＵ２における半導体チップ２
２と中間接続層３２の接続構成においても同様である。
【００１２】このような実装ユニットＵ１〜Ｕ３は、半
導体チップ２１〜２３を積層する形態を有して重ねられ
る。実装ユニットＵ１〜Ｕ３は、それぞれ下面が接着剤
ＡＤＨを介して固定されている。また、上記接着剤ＡＤ
Ｈの代りに容易に剥がしやすい粘着性のシートあるいは
テープ（図示せず）を挟んでもよい。そして、中間接続
層３１〜３３それぞれの外部端子ＴＭを実装回路基板１
１に接続している。
導体チップ２１〜２３を積層する形態を有して重ねられ
る。実装ユニットＵ１〜Ｕ３は、それぞれ下面が接着剤
ＡＤＨを介して固定されている。また、上記接着剤ＡＤ
Ｈの代りに容易に剥がしやすい粘着性のシートあるいは
テープ（図示せず）を挟んでもよい。そして、中間接続
層３１〜３３それぞれの外部端子ＴＭを実装回路基板１
１に接続している。
【００１３】上記構成によれば、ＣＳＰ構成の半導体チ
ップ２１〜２３の高密度実装が可能である。しかも、半
導体チップ（２１〜２３）と実装回路基板１１の熱膨張
率が互いに異なっていても、熱サイクルによる互いの伸
縮は直接影響し合うことはない。
ップ２１〜２３の高密度実装が可能である。しかも、半
導体チップ（２１〜２３）と実装回路基板１１の熱膨張
率が互いに異なっていても、熱サイクルによる互いの伸
縮は直接影響し合うことはない。
【００１４】すなわち、実装回路基板１１への実装に
は、実装ユニットＵ１〜Ｕ３として、上記フレキシブル
な中間接続層３１〜３３が介在しているからである。中
間接続層（３１〜３３）は、回路基板１１や半導体チッ
プ（２１〜２３）の応力に追従して変形する緩衝材とな
り、接続部のクラック発生を抑制することができる。
は、実装ユニットＵ１〜Ｕ３として、上記フレキシブル
な中間接続層３１〜３３が介在しているからである。中
間接続層（３１〜３３）は、回路基板１１や半導体チッ
プ（２１〜２３）の応力に追従して変形する緩衝材とな
り、接続部のクラック発生を抑制することができる。
【００１５】また、実装ユニットＵ１〜Ｕ３は、中間接
続層３１〜３３の延在方向を同じにして他の実装回路の
上に複数重ねることができる。これにより、実装回路基
板１１の一領域に集中した接続領域を有することがで
き、実装面積を小さくすることができる。
続層３１〜３３の延在方向を同じにして他の実装回路の
上に複数重ねることができる。これにより、実装回路基
板１１の一領域に集中した接続領域を有することがで
き、実装面積を小さくすることができる。
【００１６】また、実装ユニットＵ１〜Ｕ３は、それぞ
れ同様な中間接続層３１〜３３の長さを有している。よ
って、半導体チップ２１〜２３それぞれの回路遅延など
の条件に差が生じ難い。
れ同様な中間接続層３１〜３３の長さを有している。よ
って、半導体チップ２１〜２３それぞれの回路遅延など
の条件に差が生じ難い。
【００１７】図２は、第１実施形態の変形例に係る実装
構造を示す概観図である。図１と同様の箇所に同一の符
号を付す。上記図１では、中間接続層３１〜３３の延在
方向を同じにして実装ユニットＵ１〜Ｕ３を重ねる構成
であったが、図２では、中間接続層３１〜３３の延在方
向を異ならせている。これにより、実装回路基板１１の
複数領域に分散した接続領域を有することができる。実
装回路基板１１の配線パターンのレイアウト上都合がよ
いときにはこのような実装形態をとることができる。こ
のように、中間接続層３１〜３３を有する実装ユニット
Ｕ１〜Ｕ３は、高密度実装が達成できると共に配線の自
由度も持ち合わせている。
構造を示す概観図である。図１と同様の箇所に同一の符
号を付す。上記図１では、中間接続層３１〜３３の延在
方向を同じにして実装ユニットＵ１〜Ｕ３を重ねる構成
であったが、図２では、中間接続層３１〜３３の延在方
向を異ならせている。これにより、実装回路基板１１の
複数領域に分散した接続領域を有することができる。実
装回路基板１１の配線パターンのレイアウト上都合がよ
いときにはこのような実装形態をとることができる。こ
のように、中間接続層３１〜３３を有する実装ユニット
Ｕ１〜Ｕ３は、高密度実装が達成できると共に配線の自
由度も持ち合わせている。
【００１８】図３は、本発明の第２実施形態に係るＣＳ
Ｐ（Chip Size Package またはChipScale Package）に
適用される半導体装置の実装構造の要部を示す断面図で
あり、図３（ａ）は概観を示し、図３（ｂ）は、同図
（ａ）における３Ｂ部分の詳細な断面図を示している。
Ｐ（Chip Size Package またはChipScale Package）に
適用される半導体装置の実装構造の要部を示す断面図で
あり、図３（ａ）は概観を示し、図３（ｂ）は、同図
（ａ）における３Ｂ部分の詳細な断面図を示している。
【００１９】図３（ａ）に示すように、実装回路基板１
１にＣＳＰ構成の複数の半導体チップ４１〜４６を実装
するにあたって、それぞれフレキシブルな中間接続層５
１〜５３を含む実装ユニットＵ１０〜Ｕ３０を用いる。
例えば、実装ユニットＵ３０では、図３（ｂ）に示すよ
うに、半導体チップ４５，４６それぞれのパッド側に形
成された外部接続用の複数の突起電極ＢＭＰが、中間接
続層５３両面上の導電パターンＣＰＴの所定箇所と接続
されている。中間接続層５３は、導電パターンＣＰＴ接
続ポイント以外絶縁膜ＰＲＦで覆われている。各接続は
導電性熱圧着、異方性導電膜などを用いてもよい。中間
接続層５３は、少なくとも接続された半導体チップ４
５，４６の横方向に延在している。
１にＣＳＰ構成の複数の半導体チップ４１〜４６を実装
するにあたって、それぞれフレキシブルな中間接続層５
１〜５３を含む実装ユニットＵ１０〜Ｕ３０を用いる。
例えば、実装ユニットＵ３０では、図３（ｂ）に示すよ
うに、半導体チップ４５，４６それぞれのパッド側に形
成された外部接続用の複数の突起電極ＢＭＰが、中間接
続層５３両面上の導電パターンＣＰＴの所定箇所と接続
されている。中間接続層５３は、導電パターンＣＰＴ接
続ポイント以外絶縁膜ＰＲＦで覆われている。各接続は
導電性熱圧着、異方性導電膜などを用いてもよい。中間
接続層５３は、少なくとも接続された半導体チップ４
５，４６の横方向に延在している。
【００２０】上記のような実装ユニットＵ３０の半導体
チップ４５，４６と中間接続層５３の接続構成は、他
の、実装ユニットＵ１０における半導体チップ４１、４
２と中間接続層５１の接続構成、実装ユニットＵ２０に
おける半導体チップ４３，４４と中間接続層５２の接続
構成においても同様である。
チップ４５，４６と中間接続層５３の接続構成は、他
の、実装ユニットＵ１０における半導体チップ４１、４
２と中間接続層５１の接続構成、実装ユニットＵ２０に
おける半導体チップ４３，４４と中間接続層５２の接続
構成においても同様である。
【００２１】このような実装ユニットＵ１０〜Ｕ３０
は、半導体チップ４１〜４６を積層する形態を有して重
ねられる。実装ユニットＵ１０〜Ｕ３０は、それぞれ下
面が接着剤ＡＤＨを介して固定されている。また、上記
接着剤ＡＤＨの代りに容易に剥がしやすい粘着性のシー
トあるいはテープ（図示せず）を挟んでもよい。そし
て、中間接続層５１〜５３それぞれの表裏の外部端子Ｔ
Ｍａ，ＴＭｂを実装回路基板１１に接続している。
は、半導体チップ４１〜４６を積層する形態を有して重
ねられる。実装ユニットＵ１０〜Ｕ３０は、それぞれ下
面が接着剤ＡＤＨを介して固定されている。また、上記
接着剤ＡＤＨの代りに容易に剥がしやすい粘着性のシー
トあるいはテープ（図示せず）を挟んでもよい。そし
て、中間接続層５１〜５３それぞれの表裏の外部端子Ｔ
Ｍａ，ＴＭｂを実装回路基板１１に接続している。
【００２２】上記構成によれば、前記第１実施形態と同
様に、ＣＳＰ構成の半導体チップ４１〜４６の高密度実
装が可能である。また、半導体チップ（４１〜４６）と
実装回路基板１１の熱膨張率が互いに異なっていても接
続部にクラック等の懸念はない。実装ユニットＵ１０〜
Ｕ３０としてフレキシブルな中間接続層５１〜５３が介
在しているからであり、熱サイクルによる互いの伸縮は
直接影響し合うことはない。
様に、ＣＳＰ構成の半導体チップ４１〜４６の高密度実
装が可能である。また、半導体チップ（４１〜４６）と
実装回路基板１１の熱膨張率が互いに異なっていても接
続部にクラック等の懸念はない。実装ユニットＵ１０〜
Ｕ３０としてフレキシブルな中間接続層５１〜５３が介
在しているからであり、熱サイクルによる互いの伸縮は
直接影響し合うことはない。
【００２３】さらに、実装ユニットＵ１０〜Ｕ３０は、
前記第１実施形態と同様に、それぞれ同様な中間接続層
５１〜５３の長さを有している。よって、半導体チップ
４１〜４６それぞれの回路遅延などの条件に差が生じ難
い。
前記第１実施形態と同様に、それぞれ同様な中間接続層
５１〜５３の長さを有している。よって、半導体チップ
４１〜４６それぞれの回路遅延などの条件に差が生じ難
い。
【００２４】図４は、第２実施形態の変形例に係る実装
構造を示す概観図である。図３と同様の箇所に同一の符
号を付す。上記図３では、中間接続層５１〜５３の延在
方向を同じにして実装ユニットＵ１０〜Ｕ３０を重ねる
構成であったが、図２では、中間接続層５１〜５３の延
在方向を異ならせている。これにより、実装回路基板１
１の複数領域に分散した接続領域を有することができ
る。実装回路基板１１の配線パターンのレイアウト上都
合がよいときにはこのような実装形態をとることができ
る。このように、中間接続層５１〜５３を有する実装ユ
ニットＵ１０〜Ｕ３０は、高密度実装が達成できると共
に配線の自由度も持ち合わせている。
構造を示す概観図である。図３と同様の箇所に同一の符
号を付す。上記図３では、中間接続層５１〜５３の延在
方向を同じにして実装ユニットＵ１０〜Ｕ３０を重ねる
構成であったが、図２では、中間接続層５１〜５３の延
在方向を異ならせている。これにより、実装回路基板１
１の複数領域に分散した接続領域を有することができ
る。実装回路基板１１の配線パターンのレイアウト上都
合がよいときにはこのような実装形態をとることができ
る。このように、中間接続層５１〜５３を有する実装ユ
ニットＵ１０〜Ｕ３０は、高密度実装が達成できると共
に配線の自由度も持ち合わせている。
【００２５】以上各実施形態によれば、実装ユニット
（Ｕ１〜Ｕ３、Ｕ１０〜Ｕ３０）は、ポリイミドなどの
テープを用いた中間接続層（３１〜３３、５１〜５３）
を有する。回路基板１１では加熱、冷却時に発生する伸
縮は著しいが、中間接続層（３１〜３３、５１〜５３）
を介して接続するので、半導体チップ（２１〜２３、４
１〜４６）に直接影響しない。これにより、ＣＳＰのよ
うな半導体チップに直接突起電極を形成するような構成
への接続部のクラック発生を抑制することができる。
（Ｕ１〜Ｕ３、Ｕ１０〜Ｕ３０）は、ポリイミドなどの
テープを用いた中間接続層（３１〜３３、５１〜５３）
を有する。回路基板１１では加熱、冷却時に発生する伸
縮は著しいが、中間接続層（３１〜３３、５１〜５３）
を介して接続するので、半導体チップ（２１〜２３、４
１〜４６）に直接影響しない。これにより、ＣＳＰのよ
うな半導体チップに直接突起電極を形成するような構成
への接続部のクラック発生を抑制することができる。
【００２６】実装ユニット（Ｕ１〜Ｕ３、Ｕ１０〜Ｕ３
０）は、半導体チップを複数積み重ねる形態をとること
ができる。しかも、複数の半導体チップを積層した実装
ユニット下には他の回路の実装領域が存在可能である。
これにより、高密度実装が達成できると共に実装レイア
ウトの自由度も得られる。
０）は、半導体チップを複数積み重ねる形態をとること
ができる。しかも、複数の半導体チップを積層した実装
ユニット下には他の回路の実装領域が存在可能である。
これにより、高密度実装が達成できると共に実装レイア
ウトの自由度も得られる。
【００２７】なお、中間接続層（３１〜３３、５１〜５
３）における実装回路基板１１への外部端子（ＴＭ，Ｔ
Ｍａ，ｂ）による接続は、中間接続層（３１〜３３、５
１〜５３）の端部領域において重なった中間接続層にビ
ア等を設けるなどして、積層実装とする半導体チップの
総合的な接続形態を構成したり、このような接続形態を
実現する専用の配線板を設けるなど、更なる実装面積の
縮小をめざした方策も考えられる。
３）における実装回路基板１１への外部端子（ＴＭ，Ｔ
Ｍａ，ｂ）による接続は、中間接続層（３１〜３３、５
１〜５３）の端部領域において重なった中間接続層にビ
ア等を設けるなどして、積層実装とする半導体チップの
総合的な接続形態を構成したり、このような接続形態を
実現する専用の配線板を設けるなど、更なる実装面積の
縮小をめざした方策も考えられる。
【００２８】
【発明の効果】以上説明したように本発明によれば、半
導体チップの突起電極とフレキシブルな中間接続層を実
装ユニットとしてこれを複数積み重ね、中間接続層によ
り実装回路基板の所定部に接続する。これにより、半導
体チップと回路基板の熱膨張率の違いによる応力の影響
をなくしつつ、高密度実装が達成される。また、実装ユ
ニットとして各中間接続層は同じ長さで各半導体チップ
それぞれの回路遅延の条件は同じとすることができる。
これにより、高密度実装で各接続部の信頼性は終始良好
となる高信頼性の半導体装置の実装構造を提供すること
ができる。
導体チップの突起電極とフレキシブルな中間接続層を実
装ユニットとしてこれを複数積み重ね、中間接続層によ
り実装回路基板の所定部に接続する。これにより、半導
体チップと回路基板の熱膨張率の違いによる応力の影響
をなくしつつ、高密度実装が達成される。また、実装ユ
ニットとして各中間接続層は同じ長さで各半導体チップ
それぞれの回路遅延の条件は同じとすることができる。
これにより、高密度実装で各接続部の信頼性は終始良好
となる高信頼性の半導体装置の実装構造を提供すること
ができる。
【図１】本発明の第１実施形態に係るＣＳＰに適用され
る半導体装置の実装構造の要部を示す断面図であり、図
１（ａ）は概観を示し、図１（ｂ）は、同図（ａ）にお
ける１Ｂ部分の詳細な断面図を示している。
る半導体装置の実装構造の要部を示す断面図であり、図
１（ａ）は概観を示し、図１（ｂ）は、同図（ａ）にお
ける１Ｂ部分の詳細な断面図を示している。
【図２】第１実施形態の変形例に係る実装構造を示す概
観図である。
観図である。
【図３】本発明の第２実施形態に係るＣＳＰに適用され
る半導体装置の実装構造の要部を示す断面図であり、図
３（ａ）は概観を示し、図３（ｂ）は、同図（ａ）にお
ける３Ｂ部分の詳細な断面図を示している。
る半導体装置の実装構造の要部を示す断面図であり、図
３（ａ）は概観を示し、図３（ｂ）は、同図（ａ）にお
ける３Ｂ部分の詳細な断面図を示している。
【図４】第２実施形態の変形例に係る実装構造を示す概
観図である。
観図である。
【図５】ＣＳＰに適用される従来の実装形態を示す断面
図である。
図である。
１１…実装回路基板 ２１〜２３，４１〜４６…半導体チップ ３１〜３３，５１〜５３…中間接続層 Ｕ１〜Ｕ３，Ｕ１０〜Ｕ３０…実装ユニット ＢＭＰ…突起電極 ＣＰＴ…導電パターン ＰＲＦ…絶縁膜 ＴＭ，ＴＭａ，ＴＭｂ…外部端子
Claims (4)
- 【請求項１】 半導体チップの突起電極部と、実装回路
基板とが電気的に接続される実装構造に関し、 半導体チップと、この半導体チップの突起電極部が接続
される導電パターンが設けられて少なくとも前記突起電
極部の接続位置から横方向に延在し、延在端部に外部端
子を有するフレキシブルな中間接続層とで構成される実
装ユニットを具備し、 前記半導体チップを積層する形態を有して前記実装ユニ
ットを複数重ね、前記中間接続層それぞれの外部端子を
前記実装回路基板に接続したことを特徴とする半導体装
置の実装構造。 - 【請求項２】 前記実装ユニットは前記中間接続層を同
じ向きにして複数重ねられ、前記実装回路基板の一領域
に集中した接続領域を有することを特徴とする請求項１
記載の半導体装置の実装構造。 - 【請求項３】 前記実装ユニットは前記中間接続層を異
なる向きにして複数重ねられ、前記実装回路基板の複数
領域に分散した接続領域を有することを特徴とする請求
項１記載の半導体装置の実装構造。 - 【請求項４】 前記実装ユニットは前記中間接続層の表
裏に半導体チップをを搭載したことを特徴とする請求項
１〜３いずれか一つに記載の半導体装置の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28324999A JP2001110978A (ja) | 1999-10-04 | 1999-10-04 | 半導体装置の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28324999A JP2001110978A (ja) | 1999-10-04 | 1999-10-04 | 半導体装置の実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001110978A true JP2001110978A (ja) | 2001-04-20 |
Family
ID=17663023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28324999A Withdrawn JP2001110978A (ja) | 1999-10-04 | 1999-10-04 | 半導体装置の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001110978A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7466577B2 (en) | 2005-03-30 | 2008-12-16 | Hitachi, Ltd., Intellectual Property Group | Semiconductor storage device having a plurality of stacked memory chips |
| CN100464419C (zh) * | 2005-04-08 | 2009-02-25 | 尔必达存储器株式会社 | 层叠型半导体装置 |
| US8110907B2 (en) | 2008-02-14 | 2012-02-07 | Elpida Memory, Inc. | Semiconductor device including first substrate having plurality of wires and a plurality of first electrodes and a second substrate including a semiconductor chip being mounted thereon, and second electrodes connected with first electrodes of first substrate |
-
1999
- 1999-10-04 JP JP28324999A patent/JP2001110978A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7466577B2 (en) | 2005-03-30 | 2008-12-16 | Hitachi, Ltd., Intellectual Property Group | Semiconductor storage device having a plurality of stacked memory chips |
| CN100464419C (zh) * | 2005-04-08 | 2009-02-25 | 尔必达存储器株式会社 | 层叠型半导体装置 |
| US8110907B2 (en) | 2008-02-14 | 2012-02-07 | Elpida Memory, Inc. | Semiconductor device including first substrate having plurality of wires and a plurality of first electrodes and a second substrate including a semiconductor chip being mounted thereon, and second electrodes connected with first electrodes of first substrate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050419 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060808 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060927 |