JP5677160B2

JP5677160B2 - 半導体装置

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Publication number: JP5677160B2
Application number: JP2011068712A
Authority: JP
Inventors: 田渉二瀬
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-03-25
Filing date: 2011-03-25
Publication date: 2015-02-25
Anticipated expiration: 2031-03-25
Also published as: JP2012204670A; US20120242402A1; US8653629B2

Description

半導体装置に関する。

近年、ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｕｒａｔｉｏｎ）製品の製造コストを下げるために、ダイソートテストは、ウェハに形成された複数のＬＳＩチップに対して実行される。これにより、１個当たりのテストの時間を削減し、単価を下げている。また、コストを下げるため、安価なカンチ式のテスタが使用されている。

しかしながら、これらのテスタは、テスタについている電源の数が少なく、チップに供給される電源の数が十分では無い場合がある。

特開２００３−７７８１

製造コストを低減することが可能な半導体装置を提供する。

実施例に従った半導体装置は、半導体基板と、前記半導体基板に形成され、第１の電源配線を含む第１の電源配線層を備える複数のＬＳＩ領域と、前記半導体基板に形成された第１の電源端子と、前記ＬＳＩ領域の間のダイシングライン領域に、前記ＬＳＩ領域と前記ダイシングライン領域とを区画するダイシングラインに沿って形成され、前記第１の電源配線と前記第１の電源端子とを電気的に接続する第２の電源配線を含む第２の電源配線層と、を備える。少なくとも前記ＬＳＩ領域において、前記第１の電源配線と前記第２の電源配線との境界にバリアメタル膜が形成されている。

図１は、実施例１に係る半導体装置１００の構成の一例を示す平面図である。図２は、図１に示す半導体装置１００の領域Ａを上方から見た一例を示す上面図である。図３は、図２のＢ−Ｂ線に沿った半導体装置１００の断面の一例を示す断面図である。図４は、半導体装置１００の断面の他の例を示す断面図である。図５は、実施例２に係る半導体装置２００の構成の一例を示す平面図である。図６は、図５の領域ＡのＢ−Ｂ線に沿った半導体装置２００の断面の一例を示す断面図である。図７は、半導体装置２００の断面の他の例を示す断面図である。図８は、実施例３に係る半導体装置３００の構成の一例を示す平面図である。図９は、図８に示す電圧発生回路の構成の一例を示す図である。図１０は、電圧発生回路の構成の変形例を示す図である。図１１は、半導体基板１がウェハである場合の半導体装置の構成の一例を示す図である。

以下、各実施例について図面に基づいて説明する。

図１は、実施例１に係る半導体装置１００の構成の一例を示す平面図である。また、図２は、図１に示す半導体装置１００の領域Ａを上方から見た一例を示す上面図である。また、図３は、図２のＢ−Ｂ線に沿った半導体装置１００の断面の一例を示す断面図である。

図１ないし３に示すように、半導体装置１００は、半導体基板１と、複数のＬＳＩ領域Ｌ１と、第１のテスト用電源端子Ｔ１と、ダイシングライン領域Ｄ１と、を備える。

半導体基板１は、例えば、シリコン等の半導体で構成されるウェハである。

複数のＬＳＩ領域Ｌ１は、半導体基板１に形成され、複数の電源配線Ｓ１を含む電源配線層を備える。ＬＳＩ領域Ｌ１は、ワイヤボンデイング用のパッドＰ１を、さらに含む。このパッドＰ１は、半導体基板１上に形成された絶縁膜、ポリイミド膜（樹脂膜）の開口部から露出した部分が、ボンディングワイヤ（図示せず）と接続される。

第１の電源配線Ｓ１は、パッドＰ１にコンタクト配線Ｃ１を介して電気的に接続されている。

なお、パッドＰ１およびコンタクト配線Ｃ１は、例えば、Ａｌを含む導電材料により構成される。

第１のテスト用電源端子Ｔ１は、半導体基板１上に形成され、ＬＳＩ領域Ｌ１のテスト時にＬＳＩ領域Ｌ１の第１の電源配線Ｓ１に供給するための第１のテスト用電圧が印加される。この第１のテスト用電源端子Ｔ１は、半導体基板１の外周に配置されている。なお、第１のテスト用電源端子Ｔ１は、ダイシングライン領域Ｄ１に配置されていてもよい。

これにより、カンチ式テスタの電源の針の数を削減でき、固定カードの針宛の自由度が上がり、ＬＳＩチップの製造コストを低減することができる。

また、ダイシングライン領域Ｄ１は、半導体基板１上に形成され、隣接するＬＳＩ領域Ｌ１間に位置する。このダイシングライン領域Ｄ１は、ＬＳＩ領域Ｌ１を切り出すダイシング時に切断（除去）される。

このダイシングライン領域Ｄ１は、ＬＳＩ領域Ｌ１とダイシングライン領域Ｄ１とを区画するダイシングラインＤ１ａ、Ｄ１ｂに沿って形成され、第１のテスト用電源端子Ｔ１と第１の電源配線Ｓ１との間を電気的に接続する第１のテスト用電源配線ＳＴ１を含む電源配線層を備える。

なお、図３の例では、第１のテスト用電源配線ＳＴ１と第２の配線Ｓ電源配線Ｓ１とは、例えば、多層構造のうちの異なる層に形成されている。このため、第１のテスト用電源配線ＳＴ１は、コンタクト配線ＳＴ１ａを介して、第１の配線Ｓ電源配線Ｓ１と電気的に接続されている。

なお、第１のテスト用電源配線ＳＴ１、コンタクト配線ＳＴ１ａは、例えば、Ｃｕを含む導電層である。特に、第１のテスト用電源配線ＳＴ１は、Ｃｕ、Ａｌ−Ｃｕ系合金、またはＡＬＳＩ−Ｃｕ系合金からなる導電層である。

また、第１のテスト用電源配線ＳＴ１（コンタクト配線ＳＴ１ａ）の側面および底面には、第１のテスト用電源配線ＳＴ１の組成物（例えば、Ｃｕ）の拡散を防止するための第１のバリアメタル膜Ｍ１が成膜されている。このバリアメタル膜Ｍ１は、例えば、ＴａＮで構成される。

ここで、ＬＳＩ領域Ｄ１において、第１の配線Ｓ電源配線Ｓ１と第１のテスト用電源配線ＳＴ１との間に設けられた第１のバリアメタル膜Ｍ１を含むようになっている。

すなわち、ダイシング後、ＬＳＩ領域Ｄ１には、切断された第１のテスト用電源配線ＳＴ１の残りの一部と、この第１のテスト用電源配線ＳＴ１と第１の配線Ｓ電源配線Ｓ１との間に位置する第１のバリアメタル膜Ｍ１とが、含まれることになる。

これにより、ダイシング後、第１のテスト用電源配線ＳＴ１が、ダイシングされた断面から腐食しても、第１のバリアメタル膜Ｍ１から第１の配線Ｓ電源配線Ｓ１側に腐食が伝わらない。すなわち、ダイシング後も、第１の配線Ｓ電源配線Ｓ１の腐食は、抑制される。

なお、隣接するＬＳＩ領域Ｌ１間（ダイシングラインダイシングラインＤ１ａとダイシングラインＤ１ｂとの間）のダイシングライン領域Ｄ１の幅は、例えば、隣接するＬＳＩ領域Ｌ１間に延在する第１のテスト用電源配線ＳＴ１の幅の２倍よりも、小さく設定される。例えば、ダイシングライン領域Ｄ１の幅は、３０μｍ〜２５０μｍ程度である。

ここで、図４は、半導体装置１００の断面の他の例を示す断面図である。なお、図４に示すボール電極Ｂ１、接続電極Ｂ１ａ等は、図１では省略されている。

図４に示すように、半導体装置１００の変形例は、ＬＳＩ領域Ｌ１上にポリイミド膜（樹脂膜）Ｚ１を介して設けられたＷＣＳＰ（ＷａｆｅｒｌｅｖｅｌＣｈｉｐＳｉｚｅＰａｃｋａｇｅ）用のボール電極Ｂ１を、さらに備える。

ＬＳＩ領域Ｌ１は、ボール電極Ｂ１に、接続電極Ｂ１、ビア配線Ｐ１ａを介して、電気的に接続されたパッドＰ１を含む。そして、第１の電源配線Ｓ１は、このパッドＰ１に電気的に接続されている。

これにより、例えば、ダイシング後、ＬＳＩチップの通常動作時に、所定の電源電圧が、ボール電極Ｂ１、接続電極Ｂ１ａ、ビア配線Ｐ１ａ、パッドＰ１、およびコンタクト配線Ｃ１を介して、第１の電源配線Ｓ１に印加され、ＬＳＩチップの内部回路に供給されることになる。

以上のように、半導体基板（ウェハ）のダイシングされる領域にダイシングテスト用の電源配線を設け、各ＬＳＩ領域とダイシングテスト用のテスト用電源配線を接続することにより、テスト用の電源端子を１つに集約してウェハ外周に配置することができる。

さらに、既述のようにテスト用電源配線とＬＳＩチップの電源配線との間にバリアメタルを介在させることにより、ダイシング後も、ＬＳＩチップの電源配線の腐食を抑制することができる。

さらに、テスト用電源配線をダイシングライン領域に配置して集約することにより、ウェハ１枚当たりのチップ数を増加させることができる。

以上のように、本実施例１に係る半導体装置によれば、ＬＳＩチップの製造コストを低減することができる。

本実施例２においては、２本のテスト用電源配線をダイシングライン領域に設けた半導体装置の構成例について説明する。

図５は、実施例２に係る半導体装置２００の構成の一例を示す平面図である。また、図６は、図５の領域ＡのＢ−Ｂ線に沿った半導体装置２００の断面の一例を示す断面図である。なお、図５、図６において、図１ないし４の符号と同じ符号は、実施例１と同様の構成を示す。

図５および図６に示すように、本実施例２において、半導体装置２００は、半導体基板１と、複数のＬＳＩ領域Ｌ１と、第１のテスト用電源端子Ｔ１と、第２のテスト用電源端子Ｔ２と、ダイシングライン領域Ｄ１と、を備える。

すなわち、半導体装置２００は、実施例１と比較して、第２のテスト用電源端子Ｔ２を、さらに備える。さらに、ダイシングライン領域Ｄ１の電源配線層には、ＬＳＩ領域Ｌ１とダイシングライン領域Ｄ１とを区画するダイシングラインＤ１ａ、Ｄ１ｂに沿って形成され、第２の電源配線Ｓ２が備えられている。

この第２のテスト用電源端子Ｔ２は、半導体基板１に形成され、ＬＳＩ領域Ｌ１のテスト時に、ＬＳＩ領域Ｌ１の第２の電源配線Ｓ２に供給するための第１のテスト用電圧と異なる第２のテスト用電圧が印加されるようになっている。この第２のテスト用電圧は、例えば、接地電圧、または、第１のテスト用電圧と異なる電圧である。

この第２のテスト用電源端子Ｔ２は、半導体基板１の外周に配置されている。なお、第２のテスト用電源端子Ｔ２は、ダイシングライン領域Ｄ１に配置されていてもよい。

また、ダイシングライン領域Ｄ１は、第１のテスト用電源配線ＳＴ１の下方に位置し且つ第２のテスト用電源端子Ｔ２と第２の電源配線Ｓ１との間を電気的に接続する第２のテスト用電源配線ＳＴ２を、さらに含む。なお、第２のテスト用電源配線ＳＴ２は、第１のテスト用電源配線ＳＴ１の上方に配置されていてもよい。

なお、図６の例では、第２のテスト用電源配線ＳＴ２と第２の電源配線Ｓ１とは、例えば、多層構造のうちの異なる層に形成されている。このため、第２のテスト用電源配線ＳＴ２は、コンタクト配線ＳＴ２ａを介して、第２の電源配線Ｓ１と電気的に接続されている。

なお、第２のテスト用電源配線ＳＴ２、コンタクト配線ＳＴ２ａは、例えば、Ｃｕを含む導電層である。特に、第２のテスト用電源配線ＳＴ２は、ＣｕまたはＡＬＳＩ−Ｃｕ系合金からなる導電層である。

また、第２のテスト用電源配線ＳＴ２（コンタクト配線ＳＴ２ａ）の側面および底面には、第２のテスト用電源配線ＳＴ２の組成物（例えば、Ｃｕ）の拡散を防止するための第２のバリアメタル膜Ｍ２が成膜されている。このバリアメタル膜Ｍ２は、例えば、ＴａＮで構成される。

ここで、ＬＳＩ領域Ｄ２において、第２の電源配線Ｓ１と第２のテスト用電源配線ＳＴ２との間に設けられた第２のバリアメタル膜Ｍ２を含むようになっている。

すなわち、ダイシング後、ＬＳＩ領域Ｄ１には、切断された第２のテスト用電源配線ＳＴ２の残りの一部と、この第２のテスト用電源配線ＳＴ２と第２の電源配線Ｓ１との間に位置する第２のバリアメタル膜Ｍ２とが、含まれることになる。

これにより、ダイシング後、第２のテスト用電源配線ＳＴ２が、ダイシングされた断面から腐食しても、第２のバリアメタル膜Ｍ２から第２の電源配線Ｓ１側に腐食が伝わらない。すなわち、ダイシング後も、第２の電源配線Ｓ１の腐食は、抑制される。

なお、隣接するＬＳＩ領域Ｌ１間（ダイシングラインＤ１ａとダイシングラインＤ１との間）のダイシングライン領域Ｄ１の幅は、例えば、隣接するＬＳＩ領域Ｌ１間に延在する第１、第２のテスト用電源配線ＳＴ１、ＳＴ２の幅の２倍よりも、小さい。例えば、ダイシングライン領域Ｄ１の幅は、３０μｍ〜２５０μｍ程度である。

上述のように、第１、第２のテスト用電源配線ＳＴ１、ＳＴ２を上下に配置することにより、ダイシングライン領域Ｄ１の幅をより狭くすることができる。これにより、テスト時に印加する電圧の種類を増加させつつ、ウェハ１枚当たりのＬＳＩチップの数を増加させることができる。

ここで、図７は、半導体装置２００の断面の他の例を示す断面図である。なお、図７において、図６の符号と同じ符号は、同様の構成を示す。

図７に示すように、ワイヤボンデイング用のパッドＰ１は、ダイシングライン領域１まで延在し、この延在した部分が第１、第２のテスト用電源配線ＳＴ１、ＳＴ２とは別のテスト用電源配線（図示せず）と電気的に接続されているようにしてもよい。該別のテスト用電源配線は、例えば、半導体基板１に形成され、ＬＳＩ領域Ｌ１のテスト時に第３のテスト用電圧が印加されるテスト用端子（図示せず）に接続される。

上述のように、第１、第２のテスト用電源配線ＳＴ１、ＳＴ２に加え、第３のテスト用電源配線をさらに配置する。これにより、テスト時に印加する電圧の種類をさらに増加させつつ、ウェハ１枚当たりのＬＳＩチップの数を増加させることができる。

以上のように、半導体基板（ウェハ）のダイシングされる領域にダイシングテスト用の電源配線を設け、各ＬＳＩ領域とダイシングテスト用のテスト用電源配線を接続することにより、テスト用の電源端子を１つに集約してウェハ外周に配置することができる。なお、既述のように、テスト用の電源端子は、ダイシングライン領域Ｄ１に集約して配置されていてもよい。

以上のように、本実施例２に係る半導体装置によれば、実施例１と同様に、ＬＳＩチップの製造コストを低減することができる。

本実施例３においては、２本のテスト用電源配線をダイシングライン領域に設けた半導体装置のさらに他の構成例について説明する。

図８は、実施例３に係る半導体装置３００の構成の一例を示す平面図である。また、図９は、図８に示す電圧発生回路の構成の一例を示す図である。なお、図８の領域ＡのＢ−Ｂ線に沿った半導体装置３００の断面は、実施例２の図６、図７と同様である。なお、図８において、図５の符号と同じ符号は、実施例２と同様の構成を示す。

図８に示すように、半導体装置３００は、実施例２と比較して、第２のテスト用電源端子Ｔ２に代えて、制御端子Ｔ２ａと、電圧発生回路Ｇ１とを、さらに備える。

電圧生成回路Ｇ１は、半導体基板１に形成され、ＬＳＩ領域Ｌ１のテスト時にＬＳＩ領域Ｌ１の第２の電源配線Ｓ１に供給するための第２のテスト用電圧を、第１のテスト用電源端子Ｔ１に印加された第１のテスト用電圧に基づいて生成し出力する。

制御端子Ｔ２ａは、半導体基板１に形成され、電圧生成回路Ｇ１が生成する第２のテスト用電圧の大きさを制御するための制御信号が印加されるようになっている。なお、この制御端子Ｔ２ａは、必要に応じて省略されてもよい。この場合、第２のテスト用電圧は、一定値になる。

図９に示すように、電圧生成回路Ｇ１は、例えば、第１のテスト用電源端子Ｔ１に印加された第１のテスト用電圧を昇圧し出力する昇圧回路２と、昇圧回路２の出力をレベルシフトして該第２のテスト用電圧を出力するレベルシフタ３と、を有する。

このレベルシフタ３の出力は、該制御信号により制御される。

このように、第１の電圧生成回路Ｇ１が第１のテスト用電圧に基づいて第２のテスト用電圧を生成することにより、第２のテスト用電源端子Ｔ２を省略することができる。

ここで、図１０は、電圧発生回路の構成の変形例を示す図である。

図１０に示すように、半導体装置３００は、必要なテスト用電圧の種類に応じて、複数の電圧発生回路Ｇ１、Ｇ２を備えてもよい。

電圧生成回路Ｇ１は、図９の構成と同様の構成を有する。

さらに、電圧生成回路Ｇ２は、半導体基板１に形成され、ＬＳＩ領域Ｌ１のテスト時にＬＳＩ領域Ｌ１のさらに他の電源配線に供給するための他のテスト用電圧を、第１のテスト用電源端子Ｔ１に印加された第１のテスト用電圧に基づいて生成し出力する。

図９に示すように、電圧生成回路Ｇ２は、例えば、第１のテスト用電源端子Ｔ１に印加された第１のテスト用電圧を減圧して出力する減圧回路４と、減圧回路４の出力をレベルシフトして該他のテスト用電圧を出力するレベルシフタ５と、を有する。

このレベルシフタ５の出力は、該制御信号により制御される。

このように、第１、第２の電圧生成回路Ｇ１、Ｇ２が第１のテスト用電圧に基づいて数種類のテスト用電圧を生成することができる。

これにより、テスト時に複数のテスト用電圧を必要とする場合でも、カンチ式テスタの電源の針の数を削減でき、固定カードの針宛の自由度が上がり、ＬＳＩチップの製造コストを低減することができる。

以上のように、本実施例３に係る半導体装置によれば、実施例２と同様に、ＬＳＩチップの製造コストを低減することができる。

ここで、以上の各実施例で説明した半導体装置をウェハに形成した場合の全体的な構成の一例について説明する。図１１は、半導体基板１がウェハである場合の半導体装置１００の構成の一例を示す図である。なお、図１１では、実施例１の半導体装置１００について記載しているが、実施例２、３の半導体装置２００、３００も同様である。

図１１に示すように、ウェハである半導体基板１にＬＳＩ領域Ｌ１がマトリクス状に配置され、隣接するＬＳＩ領域Ｌ１間にダイシングライン領域Ｄ１が延在して形成されている。

なお、既述の各実施例においては、１本または２本のテスト用電源配線がダイシングライン領域に配置されているが、３本以上のテスト用電源配線がダイシングライン領域に上下方向に配置されていてもよい。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１半導体基板（ウェハ）
１００半導体装置
Ｌ１ＬＳＩ領域
Ｔ１第１のテスト用電源端子
Ｄ１ダイシングライン領域

Claims

半導体基板と、
前記半導体基板に形成され、第１の電源配線及び第３の電源配線を含む第１の電源配線層を備え、マトリクス状に配置された複数のＬＳＩ領域と、
前記半導体基板に形成された第１の電源端子と、
前記ＬＳＩ領域の間のダイシングライン領域に、前記ＬＳＩ領域と前記ダイシングライン領域とを区画するダイシングラインに沿って形成され、前記第１の電源配線と前記第１の電源端子とを電気的に接続する第２の電源配線、及び、前記第２の電源配線の下層に形成され、前記第３の電源配線と接続する第４の電源配線を含む第２の電源配線層と、
前記半導体基板に形成され、前記第１の電源端子に印加された電圧に基づいて電圧を生成し、前記第４の電源配線に出力するテスト用電圧生成回路と、を備え、
少なくとも前記ＬＳＩ領域において、前記第１の電源配線と前記第２の電源配線との境界、及び、前記第３の電源配線と前記第４の電源配線との境界にバリアメタル膜が形成される
ことを特徴とする半導体装置。
前記バリアメタル膜は、ＴａＮであることを特徴とする請求項１に記載の半導体装置。
テスト時に、前記第１の電源端子にテスト用電圧が印加され、前記テスト用電圧は、前記第２の電源配線により、前記第１の電源配線に供給されることを特徴とする請求項１又は２に記載の半導体装置。
前記ＬＳＩ領域は、ワイヤボンデイング用のパッドを、さらに含み、
前記第１の電源配線は、前記パッドに電気的に接続されていることを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置。
前記隣接するＬＳＩ領域間の前記ダイシングライン領域の幅は、前記隣接するＬＳＩ領域間に延在する前記第２、第４の電源配線の幅の２倍よりも、小さいことを特徴とする請求項１に記載の半導体装置。
第１の電源配線及び第３の電源配線を含む第１の電源配線層を備え、マトリクス状に配置された複数のＬＳＩ領域と、
第１の電源端子と、
前記ＬＳＩ領域の間のダイシングライン領域に、前記ＬＳＩ領域と前記ダイシングライン領域とを区画するダイシングラインに沿って形成され、前記第１の電源配線と電気的に接続する第２の電源配線、及び、前記第２の電源配線の下層に形成され、前記第３の電源配線と接続する第４の電源配線とを含む第２の電源配線層と、
前記半導体基板に形成され、前記第１の電源端子に印加された電圧に基づいて電圧を生成し、前記第４の電源配線に出力するテスト用電圧生成回路と、を備え、
少なくとも前記ＬＳＩ領域において、前記第１の電源配線と前記第２の電源配線との境界、及び、前記第３の電源配線と前記第４の電源配線との境界にバリアメタル膜が形成されていることを特徴とする半導体ウェハ。
前記バリアメタル膜は、ＴａＮであることを特徴とする請求項６に記載の半導体ウェハ。