JP2003007781A - 半導体記憶装置テスト機構、プロービング装置及びプローブ基板 - Google Patents

Abstract

(57)【要約】 【課題】 １ウエハ当たりのテスト時間を短縮すること
ができ、半導体記憶装置の生産性を向上させることがで
きる手段を提供する。 【解決手段】 ウエハ１の上には、スタティック型半導
体記憶装置のチップ２がマトリクス状に配置されてい
る。ウエハ１上の周辺部には共用パッド３が設置されて
いる。さらに、ウエハ１上には、各チップ列毎に、各共
用パッド３からスクライブライン内にわたって伸びる導
電配線４が形成され、導電配線４は該チップ列に属する
各チップ２に接続されている。各共用パッド３は、プロ
ービング機構５により、共通源Ｃ−１〜Ｃ−４に接続さ
れることができる。データリテンションテスト時には、
共用パッド３から各チップに電源電圧及びグランド電圧
が印加され、複数のチップをデータリテンション状態に
保持することができ、これにより１ウエハ当たりのテス
ト時間を短縮することができるようになっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スタティック型半
導体記憶装置のウエハテストの１つであるデータリテン
ションテストにおいて、１ウエハ当たりのテスト時間の
短縮を図ることができる半導体記憶装置テスト機構と、
該テスト機構に対してプロービングを行うプロービング
装置ないしはプローブ基板とに関するものである。

【０００２】

【従来の技術】スタティックＲＡＭ等のスタティック型
半導体記憶装置のウエハテストにおいては、従来、１〜
数チップ毎に、各チップのパッドにプロービングして順
次所定のテストを行い、ウエハ上の全チップに対してテ
ストを行うようにしている。各チップに対するテスト項
目は多種あり、これらのテスト時間には差があるが、ほ
とんどのテスト項目については、テスト時間はミリ秒オ
ーダーである。しかしながら、データリテンションテス
トについては、テスト時間は数秒〜数十秒と比較的長
く、このためテスト時間の短縮が求められている。

【０００３】以下、図１１に示すような全体回路構成を
備えたスタティックＲＡＭの１つのチップに対する従来
のデータリテンションテストのテスト手法を説明する。
図１１に示すように、チップ１００には、アドレスレコ
ード回路１０１と、メモリセルアレイ１０２と、入出力
回路１０３と、センスアンプ／ライトドライバ１０４
と、種々の回路素子と、多数のチップ内パッド（Ａ０〜
Ａｎ、ＤＱ０〜ＤＱｉ、／ＷＥ、／ＣＳ、Ｖｃｃ、ＧＮ
Ｄ）とが設けられている。なお、ＡＤ０〜ＡＤｍはアド
レスデコード信号を示し、ＤＢ０〜ＤＢｊはデータバス
を示している。

【０００４】かかるチップ１００に対する従来のデータ
リテンションテストにおいては、まず、次のような手順
で、チップ１００の全ビットに所定のデータを書き込
む。すなわち、／ＣＳを「Ｌ」にするとともに／ＷＥを
「Ｌ」にして、チップ１００をライトモードにする。そ
して、アドレスピンＡ０〜Ａｎ（チップ内パッド）で順
次アドレスを選択しつつ、ＤＱ０〜ＤＱｊに書き込みデ
ータを入力し、チップ内の全ビットに所定のデータを書
き込む。

【０００５】次に、／ＣＳを「Ｈ」にすることにより、
全ビットを非選択状態とする。これにより、各入出ピン
（チップ内パッド）が外部からの信号を受け付けなくな
る、いわゆるデータリテンション状態となる。そして、
電源電圧Ｖccのレベルを、データリテンション時の最小
電圧規格以下のレベルまで低下させる。このように電源
電圧Ｖccが低下したデータリテンション状態で所定時間
だけ待機する。この後、電源電圧Ｖccを上昇させ、／Ｃ
Ｓを「Ｌ」にするとともに／ＷＥを「Ｈ」にして、チッ
プ１００をリードモードにする。そして、チップ内の全
ビットのデータを読み出し、先に書き込まれたデータが
保持されているか否かを判定する。

【０００６】

【発明が解決しようとする課題】以上がチップ１００に
対するデータリテンションテストの流れである。この場
合、データの書き込み（ライト）又は読み出し（リー
ド）に要する時間はミリ秒オーダーであるが、データリ
テンション状態での待機時間は数秒〜数十秒である。こ
こで、１ウエハ当たりのデータリテンションテストに要
する時間は、１チップに対するデータリテンション状態
での待機時間に、１ウエハ当たりの全チップテスト完了
までのプロービングの回数を乗じた時間にほぼ等しくな
る。このため、ウエハプロセスの微細化あるいはウエハ
の大口径化に伴って１ウエハ当たりのチップ数が増加す
ると、１ウエハ当たりのテスト時間が非常に長くなり、
該半導体記憶装置の生産性が低下するといった問題があ
る。

【０００７】本発明は、このような背景下において上記
従来の問題を解決するためになされたものであって、ス
タティック型半導体記憶装置のデータリテンションテス
トを行う際に、１ウエハ当たりのチップ数が多い場合で
も、１ウエハ当たりのテスト時間を短縮することがで
き、該半導体記憶装置の生産性を向上させることができ
る手段を提供することを目的ないしは解決すべき課題と
する。

【０００８】

【課題を解決するための手段】上記課題を解決するため
になされた本発明の第１の態様にかかる半導体記憶装置
テスト機構（半導体記憶装置テスト構造体）は、（ｉ）
ウエハ上に配置された複数のスタティック型半導体記憶
装置（例えば、ＳＲＡＭ）のチップに対してデータリテ
ンションテストを行うための半導体記憶装置テスト機構
であって、（ii）ウエハ表面の周辺部に配置され、少な
くとも電源電圧共用パッド（Ｖｃｃ）とグランド電圧共
用パッド（ＧＮＤ）とを含む、複数のチップに共用の共
用パッドと、（iii）共用パッドからスクライブライン
内にわたって形成され、複数のチップに接続される導電
配線とが設けられ、（iv）プロービングにより共用パッ
ドに所定の電位が与えられたときには、該電位が導電配
線を介して複数のチップに印加され、データリテンショ
ンテスト中に共用パッドに電源電圧及びグランド電圧が
印加されたときには、複数のチップがデータリテンショ
ン状態に保持されるようになっていて、（ｖ）データリ
テンションテスト時に、順次、複数のチップに対してチ
ップ内パッドへのプロービングにより全ビットに所定の
データを書き込む動作と、複数のチップにデータが書き
込まれた後でプロービングが解除された時点からデータ
リテンション状態を保持し続ける動作と、必要に応じて
データリテンション状態で所定時間だけ待機する動作
と、書き込み動作と同様に複数のチップについて全ビッ
トのデータを読み出して先に書き込まれたデータが保持
されているか否かを判定する動作とを行う手段（例え
ば、回路）を備えていることを特徴とするものである。

【０００９】なお、特開平６−１２５０６３号公報に
は、ウエハ上の複数のＳＲＡＭチップの電源を共用し
て、スタンバイ電流の測定を容易に行えるようにした半
導体記憶装置が開示されている。しかしながら、この従
来の半導体記憶装置は、ウエハ上の全チップに順次所定
のデータを書き込んだ後、全チップ共用の電源でデータ
リテンション状態を保持するようにした本発明にかかる
半導体記憶装置テスト機構とは、全く異なる構成のもの
である。

【００１０】本発明の第２の態様にかかる半導体記憶装
置テスト機構は、第１の態様にかかる半導体記憶装置テ
スト機構において、（ａ）各チップに、それぞれ、テス
トモードパッドと、チップ内電源線と共用電源線との接
続／非接続を切り換えるＰＭＯＳトランジスタとが設け
られ、（ｂ）書き込み時及び読み出し時に、テストモー
ドパッドに所定の電位を印加することにより該チップを
データリテンション状態からアクティブ状態に変化させ
る一方、ＰＭＯＳトランジスタをオンからオフに切り換
えることにより該チップのアクティブ時の電圧が共用電
源線を介してデータリテンション状態の他のチップに印
加されるのを防止するようになっていることを特徴とす
るものである。

【００１１】本発明の第３の態様にかかる半導体記憶装
置テスト機構は、（ｉ）ウエハ上に行列状（マトリクス
状）に配置された複数のスタティック型半導体記憶装置
のチップに対してデータリテンションテストを行うため
の半導体記憶装置テスト機構であって、（ii）それぞれ
ウエハ表面の周辺部に配置された、チップ列数と同数の
行方向チップ選択信号パッド及びチップ行数と同数の列
方向チップ選択信号パッドと、（iii）各行方向チップ
選択信号パッドからスクライブライン内にわたって形成
され対応するチップ列に属する複数のチップに接続され
る列配線と、各列方向チップ選択信号パッドからスクラ
イブライン内にわたって形成され対応するチップ行に属
する複数のチップに接続される行配線とを含み、各チッ
プをそれぞれ１つの列配線と１つの行配線とに接続する
ようになっている格子状の導電配線とが設けられてい
て、（iv）対応する列配線及び行配線に所定の電位を印
加することによりチップが選択されたときには、該チッ
プをデータリテンション状態からアクティブ状態に切り
換え、該チップ内の全ビットを、順次、所定の周期で自
動的にアドレス選択するカウンタ回路と、（ｖ）該チッ
プが選択されたときにはカウンタ回路を非活性状態から
活性状態に切り換えてデータの書き込み動作又は読み出
し動作を行わせる一方、選択されていないときには該チ
ップをデータリテンション状態にする回路とが、各チッ
プに設けられていることを特徴とするものである。

【００１２】本発明の第４の態様にかかる半導体記憶装
置テスト機構は、第３の態様にかかる半導体記憶装置テ
スト機構において、（ａ）ウエハ表面の周辺部に配置さ
れ、少なくとも電源電圧共用パッドとグランド電圧共用
パッドと複数の制御信号共用パッドとを含む、複数のチ
ップに共用の共用パッドと、（ｂ）共用パッドからスク
ライブライン内にわたって形成され、複数のチップに接
続される導電配線とが設けられ、（ｃ）プロービングに
より共用パッドに所定の電位が与えられたときには、該
電位が導電配線を介して複数のチップに印加され、デー
タリテンションテスト中に共用パッドに電源電圧及びグ
ランド電圧が印加されたときには、複数のチップがデー
タリテンション状態に保持され、かつ共用パッドに制御
信号が印加されたときには、チップ選択信号により選択
されたチップにおいて読み出し／書き込みの切り換え
と、書き込みデータの入力と、読み出しデータの検出と
が行われるようになっていて、（ｄ）データリテンショ
ンテスト時には、順次、チップ選択信号及び制御信号に
より全チップに所定のデータを書き込む動作と、全チッ
プを非選択としてデータリテンション状態で所定時間だ
け待機する動作と、順次チップを選択してその全ビット
のデータを読み出して先に書き込まれたデータが保持さ
れているか否かを判定する動作とを行う手段（例えば、
回路）を備えていることを特徴とするものである。

【００１３】本発明の第５の態様にかかる半導体記憶装
置テスト機構は、第１〜第４の態様のいずれか１つにか
かる半導体記憶装置テスト機構において、データリテン
ションテストを行なう前に電源線とグランド線とがショ
ートしている（あるいは、その他の欠陥がある）不良チ
ップを検出し、不良チップに対して各チップに備えられ
た電源線と共用電源線との接続／非接続を切り換えるＰ
ＭＯＳトランジスタをオフに固定し、不良チップの電源
線と共用電源線とを非接続状態に固定してデータリテン
ションテストを行うようになっていることを特徴とする
ものである。

【００１４】本発明の第６の態様にかかるプロービング
装置は、第１〜第５の態様のいずれか１つにかかる半導
体記憶装置テスト機構に対してプロービングを行うプロ
ービング装置であって、（ｉ）ウエハを把持するチャッ
クと、（ii）チャック周辺部において該チャックに付設
され、チャックに把持されたウエハの周辺部に設けられ
た共用パッドにプロービングを行うプローブを備えたプ
ローバとが設けられ、（iii）プローバが、データリテ
ンションテスト中に、ウエハ上に配置されたすべてのチ
ップの上方に位置しないようにして、プローブで共用パ
ッドにプロービングを行うことができ、これにより（従
来の）プローブ基板で各チップの内部パッドへの（従来
と同様の）プロービングを行うことができるようになっ
ていることを特徴とするものである。

【００１５】本発明の第７の態様にかかるプローブ基板
は、（ｉ）ウエハ上に行列状に配置された複数のスタテ
ィック型半導体記憶装置のチップに対してデータリテン
ションテストを行うためのプローブ基板であって、（i
i）各チップの周辺部に、それぞれ、行方向に並ぶ行方
向パッドと列方向に並ぶ列方向パッドとが設けられてい
て、（iii）プローブ基板上に、対応するチップ列に属
する複数のチップの所定のパッドに行方向チップ選択信
号を印加する列配線と、対応するチップ行に属する複数
のチップの所定のパッドに列方向チップ選択信号を印加
する行配線とを含み、各チップがそれぞれ１つの列配線
と１つの行配線とに接続されるようになっている格子状
の導電配線が設けられ、（iv）ウエハ上の全てのチップ
にプロービングした後、１つの列配線と１つの行配線と
に所定の電位を印加することにより順次チップを選択し
てデータリテンションテストを行うことができるように
なっていることを特徴とするものである。

【００１６】

【発明の実施の形態】実施の形態１．以下、図１〜図３
を参照しつつ、本発明の実施の形態１にかかる半導体記
憶装置テスト機構ないしはそのデータリテンションテス
トのテスト方法を具体的に説明する。

【００１７】図１に示すように、ウエハ１の上には、ス
タティック型半導体記憶装置（ＳＲＡＭ等）のチップ２
が、ｙ行・ｘ列の行列状（マトリクス状）に並んで多数
配置されている。そして、ウエハ１上の周辺部（周縁近
傍部）には複数の共用パッド３が設置されている。な
お、共用パッド３は、各チップ列（コラム）毎に４つず
つ設けられている。さらに、ウエハ１上には、各チップ
列毎に、各共用パッド３からスクライブライン内にわた
って伸びる導電配線４が形成されている。これらの導電
配線４は、該チップ列に属する各チップ２に接続されて
いる。また、各チップ列の各共用パッド３は、それぞ
れ、プロービング機構５により、共通源Ｃ−１〜Ｃ−４
（共通電源又は制御信号源）に接続されることができる
ようになっている。

【００１８】図２は、各チップ２内の回路構成を示して
いる。図２に示すように、各チップ２内の回路には、高
抵抗Ｒ２１〜Ｒ２４、ノードｎ２１〜ｎ２３、Ｐｃｈト
ランジスタＰ２１〜Ｐ２３、ＮｃｈトランジスタＮ２１
等の各種回路素子が設けられている。また、チップ２の
周辺部には複数のチップ内パッド６（ＳＥＴ１、Ｖｃ
ｃ、ＧＮＤ、ＴＭ１、／ＣＳ）が配置されている。

【００１９】次に、ウエハ１上の各チップ２のデータリ
テンションテストにおける具体的なテスト方法を説明す
る。図３は、ウエハ１においてチップ２のデータリテン
ションテストを行う際の、各パッドの電位の、テストの
流れに沿った変化形態を示している。なお、図３におい
てＴ０〜Ｔ１２は、それぞれあるタイミングポイント
（時点）を示しているが、各タイミングポイント間の長
さは、実際の時間の長さに対応しているわけではない。
以下、このデータリテンションテストにおけるテスト手
順とチップ２内の状態とを説明する。

【００２０】図３に示すように、このデータリテンショ
ンテストにおいては、Ｔ０〜Ｔ１の期間では、Ｃ−Ｖcc
（共用パッド３）に電圧を印加する。この電圧レベル
は、データリテンション時の最小電圧規格以下のレベル
「Ｖｐｄ」とする。このとき、図２に示すチップ２内の
回路において、ノードｎ２２が初期状態として「Ｌ」レ
ベルになっているので、ＰｃｈトランジスタＰ２２はオ
ンとなり、ＮｃｈトランジスタＮ２１はオフとなる。こ
のとき、ノードｎ２１はＣ−Ｖccと同一レベルとなり、
その結果ＰｃｈトランジスタＰ２１はオフとなる。この
場合、全チップ２とも、電圧が供給されていない状態に
ある。

【００２１】次に、Ｔ１〜Ｔ２の期間（テスト）では、
従来のプロービング手法でもってチップ２にプロービン
グを行い、Ｖcc、ＴＭ１、／ＣＳ及びＳＥＴ１（チップ
内パッド６）のレベルを、それぞれ、「Ｖｐｄ」、
「Ｌ」、「Ｈ」及び「Ｖｐｄ」にする。この状態で電源
電流を測定し、チップ２内に、ＶccとＧＮＤ（チップ内
パッド６）との間のショートなどの不具合により異常な
電流が生じていないかの判定を行う。そして、正常であ
れば、Ｔ２〜Ｔ３の期間（ライト）で、ＳＥＴ１を
「Ｌ」にして、ＰｃｈトランジスタＰ２３をオンさせ
る。これにより、ノードｎ２２は「Ｈ」レベルとなり、
これに伴ってＰｃｈトランジスタＰ２２はオフとなり、
ＮｃｈトランジスタＮ２１はオンとなる。ここで、ＴＭ
１を「Ｈ」レベルにすると、ノードｎ２１は「Ｈ」レベ
ルとなり、その結果ＰｃｈトランジスタＰ２１がオフす
る。

【００２２】かくして、ノードｎ２２は、共用パッドＣ
−Ｖccに電圧が印加されている間は「Ｈ」レベルに固定
される。このとき、高抵抗Ｒ２１をＣ−Ｖccのレベルが
ほとんどダウンしない抵抗値とし、かつＴＭ１の「Ｈ」
レベルをＰｃｈトランジスタＰ２１がオンしないレベル
とすることにより、Ｃ−Ｖccのレベルを一定に保つよう
にする。この状態で、それまで「Ｖｐｄ」レベルにあっ
たＶccを、動作可能なレベル「Ｖａ」にする。このと
き、ノードｎ２３が「Ｌ」であるので、従来の／ＣＳ及
び他のアドレスピンなどへの信号入力により、通常の動
作を行うことができるアクティブ状態となる。この状態
で、チップ２の全ビットに、所定のデータを書き込む。

【００２３】このようにしてチップ２にデータを書き込
んだ後、Ｔ３〜Ｔ４の期間（切換）で、データリテンシ
ョンを行うために、Ｖcc、ＴＭ１及び／ＣＳのレベル
を、それぞれ、「Ｖｐｄ」、「Ｌ」及び「Ｈ」にする。
なお、ＳＥＴ１はオープン状態とする。このとき、ノー
ドｎ２３が「Ｈ」レベルであるので、チップ２がデータ
リテンション状態になる。また、ノードｎ２１が「Ｌ」
レベルであるので、ＰｃｈトランジスタＰ２１がオン
し、Ｃ−Ｖccのレベルがチップ２に供給される。

【００２４】次に、Ｔ４〜Ｔ５の期間（データリテンシ
ョン（ＤＲ））で、プローブをチップ２から離脱させ
る。このとき、Ｃ−Ｖccからの電圧供給により、データ
リテンション状態が保持される。このように、プローブ
がチップ２から離脱した時点から、データリテンション
状態での待機時間がスタートする。ただし、先の判定
で、異常電流が認められたときは、タイミングポイント
Ｔ２の前にプローブをチップ２から離脱させる。このと
き、ノードｎ２２は「Ｌ」レベルのままであるので、Ｐ
ｃｈトランジスタＰ２１はオフに固定される。この場合
は、チップ２は不良品であるので、以後のテストの対象
とはしない。このようなＴ１〜Ｔ５の動作を、順次、ウ
エハ１上の全チップ２に対して行う。

【００２５】この後、最初にデータが書き込まれたチッ
プ２について、その待機時間のスタート時点から全チッ
プ２へのデータの書き込みが完了した時点までの経過時
間が、必要とされるデータリテンションの待機時間（以
下、「必要待機時間」という。）より短ければ、上記経
過時間が必要待機時間に達するまで待機し、この後Ｔ５
〜Ｔ６の期間（リード）でデータのリード動作を行う。
他方、上記経過時間が必要待機時間以上あれば、待機す
ることなく直ちに、Ｔ５〜Ｔ６の期間でデータのリード
動作を行う。

【００２６】Ｔ５〜Ｔ６の期間では、従来のプロービン
グ動作でもって、各チップ２について、データが書き込
まれた順番で、順次、全ビットのデータを読み出し、先
に書き込まれたデータが保持されているか否かを判定す
る。この判定が完了した後、Ｔ６〜Ｔ７の期間（切換）
で、Ｖcc、ＴＭ１及び／ＣＳのレベルを、それぞれ、
「Ｖｐｄ」、「Ｌ」及び「Ｈ」にする。なお、ＳＥＴ１
はオープン状態のままである。この後、Ｔ７〜Ｔ８の期
間で、プローブをチップ２から離脱させる。これによ
り、この１つのウエハ１についてのデータリテンション
テストが終了する。

【００２７】以上のような手法で、１つのウエハ１につ
いてデータリテンションテストを行うことにより、ウエ
ハ１上に多数のチップ２が配置されている場合でもテス
ト時間を短くすることができ、半導体記憶装置の生産性
を向上させることができる。この場合、データの書き込
み又は読み出しに要する時間（ライト／リード時間）、
及びプロービングをチップ２から次のチップ２へ移行さ
せるのに要する時間（インデックス時間）は、各チップ
２のデータリテンションにおける必要待機時間に対して
十分に短い。

【００２８】したがって、実施の形態１にかかるデータ
リテンションテストでは、各チップ２に対して２回ずつ
のプロービングを必要とするが、これによるテスト時間
の増加はわずかである。他面、データリテンションにお
ける待機時間の短縮分は、プロービングの増加に起因す
るテスト時間の増加分に比べてはるかに大きい。このた
め、１ウエハ当たりのデータリテンションテストにおけ
るテスト時間が大幅に短縮される。

【００２９】なお、前記のデータリテンションテストで
は、各チップ２の全ビットに対して１つのデータを書き
込んでデータリテンションテストを行っている。しかし
ながら、このようなデータリテンションテストに加え
て、さらに各チップ２の全ビットに対して上記データと
は逆のデータを書き込んでデータリテンションテストを
行うようにしてもよい。この場合は、図３に示すタイミ
ングチャートにおけるＴ６〜Ｔ１６の６つの期間で、そ
れぞれ、前記のＴ２〜Ｔ８の６つの期間と同一の操作を
行えばよい。

【００３０】実施の形態２．以下、図１と、図４〜図８
とを参照しつつ、本発明の実施の形態２にかかる半導体
記憶装置テスト機構ないしはそのデータリテンションテ
ストのテスト方法を具体的に説明する。

【００３１】図１に示すように、実施の形態２において
も、ウエハ１の上に、スタティック型半導体記憶装置の
チップ２がｙ行・ｘ列の行列状（マトリクス状）に並ん
で多数配置される。そして、ウエハ１上の周辺部には複
数の共用パッド３が設置される。さらに、ウエハ１上に
は、各チップ列毎に、各共用パッド３からスクライブラ
イン内にわたって伸びる導電配線４が形成され、これら
の導電配線４は該チップ列に属する各チップ２に接続さ
れる。また、各チップ列の各共用パッド３は、それぞ
れ、プロービング機構５により共通源Ｃ−１〜Ｃ−４に
接続されることができる。以上の点については、実施の
形態１の場合と同様である。しかしながら、実施の形態
２は、以下の点で実施の形態１とは異なる。

【００３２】すなわち、図４に示すように、実施の形態
２では、ウエハ１上においてその周辺部近傍に、チップ
行が伸びる方向（横方向）に一列に並ばチップ選択信号
パッドＲＯＷ０〜ＲＯＷｘと、チップ列が伸びる方向
（縦方向）に一列に並ぶＣＯＬ０〜ＣＯＬｙとが設置さ
れている。そして、各チップ選択信号パッドＲＯＷ０〜
ＲＯＷｘ、ＣＯＬ０〜ＣＯＬｙからスクライブライン内
にわたって伸びる格子状の導電配線４が形成され、これ
らの導電配線４は各チップ２に接続されている。具体的
には、各チップ選択信号パッドＲＯＷ０〜ＲＯＷｘは、
それぞれ、対応するチップ列に属する各チップ２に接続
されている。他方、各チップ選択信号パッドＣＯＬ０〜
ＣＯＬｙは、それぞれ、対応するチップ行に属する各チ
ップ２に接続されている。

【００３３】図５及び図６に、実施の形態２におけるチ
ップ２内の回路構成を示す。図５及び図６に示すよう
に、各チップ２内の回路には、アドレスデコード回路８
と、メモリセルアレイ９と、入出力回路１０と、センス
アンプ／ライトドライバ１１と、アドレス／データカウ
ンタ回路１２と、データデコード回路１３とが設けられ
ている。なお、図７（ａ）、（ｂ）に、それぞれ、アド
レス／データカウンタ回路１２の具体的な回路構成と、
そのカウンタ回路動作のタイミングチャートとを示す。

【００３４】さらに、チップ２内の回路には、高抵抗Ｒ
２２〜Ｒ２４、Ｒ６０〜Ｒ６３、ノードｎ２１〜ｎ２
３、ｎ６１、ｎ６２、ＰｃｈトランジスタＰ２１、Ｐ２
２、ＮｃｈトランジスタＮ２１、Ｎ６１、クロックドイ
ンバータＣＩ１〜ＣＩ３、ナンド回路ＮＲ６０〜ＮＲ６
ｊ、ＭＯＳゲートＣＧ６０〜ＣＧ６ｊ等の各種回路素子
が設けられている。そして、チップ２の周辺部近傍には
複数のチップ内パッド６ないしはピン（Ｖｃｃ、ＧＮ
Ｄ、ＴＭ１、／ＣＳ、／ＷＥ、Ａ０〜Ａｎ、ＤＱ０〜Ｄ
Ｑｉ等）が配置されている。また、ＡＤ０〜ＡＤｍはア
ドレスデコード信号を示し、ＤＢ０〜ＤＢｊはデータバ
スを示している。なお、図７（ｃ）に、クロックドイン
バータＣＩ１〜ＣＩ３の具体的な回路構成を示す。

【００３５】次に、ウエハ１上の各チップ２のデータリ
テンションテストにおける具体的なテスト方法を説明す
る。図８は、１つのウエハ１についてチップ２のデータ
リテンションテストを行う際の、各パッドの電位の、テ
ストの流れに沿った変化形態を示している。なお、図８
においてＴ０〜Ｔ１２は、それぞれあるタイミングポイ
ントを示している。以下、このデータリテンションテス
トにおけるテスト手順とチップ２内の状態とを説明す
る。

【００３６】図８に示すように、このデータリテンショ
ンテストにおいては、Ｔ０〜Ｔ１の期間（テスト）で、
Ｃ−Ｖcc（共用パッド３）に電圧を印加する。この電圧
レベルは、ライト／リードの動作可能なレベル「Ｖａ」
とする。このとき、図５に示す回路において、ノードｎ
２２が初期状態として「Ｌ」レベルになっているので、
ＰｃｈトランジスタＰ２２はオンとなり、Ｎｃｈトラン
ジスタＮ２１はオフとなる。その結果、ノードｎ２１は
Ｃ−Ｖccと同一のレベルになり、ＰｃｈトランジスタＰ
２１がオフとなる。これは、すべてのチップ２に電圧が
供給されていない状態である。ここで、チップ選択信号
パッドＲＯＷ０〜ＲＯＷｘのうちの１つと、チップ選択
信号パッドＣＯＬ０〜ＣＯＬｙのうちの１つとをそれぞ
れ「Ｈ」レベルにして、１つのチップ２を選択する。

【００３７】選択されたチップ２は、図６に示す回路に
おいてＲＯＷ（チップ選択信号パッド）とＣＯＬ（チッ
プ選択信号パッド）とがともに「Ｈ」レベルであるの
で、信号ＴＭ２が「Ｈ」となる。これに伴って、図５に
示す回路において、クロックドインバータＣＩ３がオン
となる。ここで、Ｃ−ＳＥＴ１（共用パッド３）が
「Ｌ」レベルであるので、ノードｎ２２は「Ｈ」レベル
となる。このため、ＰｃｈトランジスタＰ２２はオフと
なり、ＮｃｈトランジスタＮ２１はオンとなる。これに
伴って、ノードｎ２１は「Ｌ」レベルとなり、Ｐｃｈト
ランジスタＰ２１がオンとなる。このとき、チップ２の
Ｖcc（チップ内パッド６ないしは信号線）にＣ−Ｖcc
（共用パッド３）の電圧が供給される。この状態で電源
電流を測定し、チップ２内でＶccとＧＮＤとの間のショ
ートなどの不具合により異常な電流が生じていないかを
判定する。

【００３８】この判定の結果がパス（正常）であるかフ
ェイル（異常）であるかに応じて、Ｔ１〜Ｔ２の期間
（処置）で、Ｃ−ＳＥＴ１（共用パッド３）の入力によ
り処理を行う。判定結果がパスであれば、図５に示す回
路において、Ｃ−ＳＥＴ１をオープンにしてＰｃｈトラ
ンジスタＰ２１をオンさせておき、チップ２のＶccにＣ
−Ｖccの電圧が供給される状態にしておく。

【００３９】他方、判定結果がフェイルであれば、図５
に示す回路において、Ｃ−ＳＥＴ１を「Ｈ」レベルにし
て、ノードｎ２２を「Ｌ」レベルにする。これにより、
ＰｃｈトランジスタＰ２２がオンとなり、Ｎｃｈトラン
ジスタＮ２１がオフとなる。その結果、Ｐｃｈトランジ
スタＰ２１がオフとなる。これは、チップ２にＣ−Ｖcc
の電圧が供給されない状態である。以上のようなＴ０〜
Ｔ２の期間の動作を、順次、１つのウエハ１の全チップ
２に対して実行する。なお、判定結果がフェイルのチッ
プ２は不良品とし、以後テストの対象とはしない。

【００４０】次に、Ｔ２〜Ｔ４の期間（ライト）で、Ｒ
ＯＷ、ＣＯＬ信号により、ウエハ１上のテスト対象とな
っているすべてのチップ２を選択する。この場合、図６
に示す回路において、信号ＴＭ２が「Ｈ」レベルであ
り、チップ２が動作できるアクティブ状態となるので、
全チップ２の全ビットに同時に所定のデータを書き込
む。この書き込み動作においては、Ｃ−Ｒ／Ｗ（共用パ
ッド３）が「Ｌ」レベルのときに、チップ２はライトモ
ードとなる。このとき、図５に示す回路のノードｎ２２
が「Ｈ」レベルとなり、図６に示す回路の信号ＳＴＤＱ
が「Ｈ」レベルとなる。

【００４１】このため、図６に示す回路中のＮｃｈトラ
ンジスタＮ６１がオンし、ノードｎ６１とＣ−ＴＤＱ
（共用パッド３）とが導通状態となる。ここで、Ｃ−Ｔ
ＤＱにデータを入力し、Ｃ−ＣＬＫ（共用パッド３）に
所定の周期のクロックを入力することにより、アドレス
／データカウンタ回路１２が、図７（ｂ）に示すような
パターンで動作する。かくして、アドレス／データカウ
ンタ回路１２は、図６に示す回路においてＣＡ０〜ＣＡ
ｎ及びＣＤ０〜ＣＤｋのクロック信号を出す。ここで、
クロック信号ＣＤ０〜ＣＤｋは、データデコーダ回路１
３を介して、データデコード信号ＤＤ０〜ＤＤｊのうち
１つを「Ｈ」レベルにして、ＣＤ０〜ＣＤｋのクロック
信号に従って、順次選択を行なう。

【００４２】このライトモードでは、信号ＷＲが「Ｌ」
レベルであれば、ＮＡＮＤ回路ＮＲ６０〜ＮＲ６ｊは、
すべてのデータデコード信号ＤＤ０〜ＤＤｊを受け付け
なくなる。この場合、出力が「Ｈ」レベルに固定され、
信号ＴＭ２が「Ｈ」レベルであるので、ＭＯＳゲートＣ
Ｇ６０〜ＣＧ６ｊはすべてオンとなる。そして、ライト
モードでは、クロックドインバータＣＩ１がオフとなる
一方、クロックドインバータＣＩ２がオンとなる。この
とき、Ｃ−ＴＤＱ（共用パッド３）のデータが、クロッ
クドインバータＣＩ２とＭＯＳゲートＣＧ６０〜ＣＧ６
ｊとを介して、データバスＤＢ０〜ＤＢｊに伝達され
る。この後、これらのデータは、ライトドライバ１１を
介してメモリセルアレイ９に書き込まれる。

【００４３】この場合、図５に示す回路においてＴＭ１
（チップ内パッド６）が「Ｌ」レベルであれば、信号Ｃ
ＳＢは「Ｈ」レベルに固定される。その結果、図６に示
す回路における従来のデータピンＤＱ０〜ＤＱｊ（チッ
プ内パッド６）のための入出力回路１０が非活性状態と
なり、データバスＤＢ０〜ＤＢｊへの入出力ができない
状態となる。その結果、従来のアドレスピンＡ０〜Ａｎ
（チップ内パッド６）の入力を受け付けない状態とな
る。

【００４４】このため、アドレス選択は、アドレス／デ
ータカウンタ回路１２の出力信号ＣＡ０〜ＣＡｎに基づ
いて、アドレスデコード回路８を介して出力されるアド
レスデコード信号ＡＤ０〜ＡＤｍのうちの１つを「Ｈ」
レベルにすることにより行う（１つのアドレスを選択す
る）。このようにして、Ｃ−ＣＬＫのクロックに従っ
て、順次、各ビットにデータを書き込む。全ビットにデ
ータが書き込まれるまで、Ｃ−ＣＬＫにクロックを入力
する。

【００４５】次に、Ｔ４〜Ｔ６の期間（データリテンシ
ョン）で、全チップ２を非選択としてデータリテンショ
ン状態にする。そして、Ｃ−Ｖccをデータリテンション
時の最小電圧規格以下のレベル「Ｖｐｄ」にして、１つ
のチップ２に対して必要な時間だけ待機する。このと
き、チップ選択信号パッドＲＯＷ０〜ＲＯＷｘ、ＣＯＬ
０〜ＣＯＬｙがすべて「Ｌ」レベルであるので、すべて
のチップ２において、図６に示す回路における信号ＴＭ
２が「Ｌ」レベルとなる。ここで、図６に示す回路の信
号ＣＳＢが「Ｈ」レベルであるので、ノードｎ６２は
「Ｌ」レベルになる。これにより、アドレスデコード信
号ＡＤ０〜ＡＤｍがすべて「Ｌ」レベルとなり、全ビッ
トが非選択状態となる。

【００４６】この後、Ｔ６〜Ｔ８の期間（リード）で、
Ｃ−Ｖccを、ライト／リードの動作が可能なレベル「Ｖ
ａ」にする。ここで、チップ選択信号パッドＲＯＷ０〜
ＲＯＷｘ、ＣＯＬ０〜ＣＯＬｙにより、順次チップ２を
１つずつ選択しつつ、Ｃ−Ｒ／Ｗ（共用パッド３）を
「Ｈ」レベルにしてリードモードとする。そして、Ｃ−
ＣＬＫにクロックを入力して選択されたチップ２の全ビ
ットを順次読み出し、選択されたチップ２が先に書き込
まれたデータを保持しているか否かを判定する。

【００４７】この読み出し動作時においては、図６に示
す回路における信号ＷＲが「Ｈ」レベルであるので、Ｎ
ＡＮＤ回路ＮＲ６０〜ＮＲ６ｊの出力がデータデコード
信号ＤＤ０〜ＤＤｊにより変化する。ここで、ＭＯＳゲ
ートＣＧ６０〜ＣＧ６ｊのうちの１つを選択的にオンさ
せる。かくして、クロックドインバータＣＩ１がオンで
あり、クロックドインバータＣＩ２がオフであるので、
メモリセルアレイ９のデータが、センスアンプ１１を介
してデータバスＤＢ０〜ＤＢｊに出力される。そのうち
の１つにより、ＭＯＳゲートＣＧ６０〜ＣＧ６ｊがオン
であるデータが、クロックドインバータＣＩ１を介して
Ｃ−ＴＤＱに出力される。

【００４８】このＣ−ＴＤＱの出力データが先に書き込
まれたデータと一致していれば、データが正常に保持さ
れていると判定することができる。このようにしてＣ−
ＣＬＫのクロックに従って、順次、各ビットのデータを
読み出す。このとき、全ビットを読み出すまで、Ｃ−Ｃ
ＬＫにクロックを入力する。このようなＴ６〜Ｔ８の期
間の動作を、順次、１つのウエハ１のすべてのチップ２
に対して行い、すべてのチップ２についてこの動作の実
行が完了したときに、このウエハ１についてのデータリ
テンションテストが完了する。

【００４９】以上のような手法でデータリテンションテ
ストを行うことにより、従来のプロービングが不要とな
る。したがって、１ウエハ当たりのデータリテンション
待機時間が１チップに対して必要な時間だけになる。こ
のため、１ウエハ当たりのデータリテンションテスト時
間を短くすることができ、半導体記憶装置の生産性の向
上を図ることができる。

【００５０】実施の形態３．以下、本発明の実施の形態
３を説明する。図９に、実施の形態１又は実施の形態２
にかかる半導体記憶装置テスト機構ないしはデータリテ
ンションテストにおいて、ウエハ１の周辺部に配置され
た共用パッド３にプロービングするためのプロービング
装置の構成を示す。以下、このプロービング装置におけ
るプロービングの手順を説明する。

【００５１】図９に示すように、このプロービング装置
においては、ウエハ１をチャック１５上に載せる（把持
させる）前は、ウエハ１の周辺部に配置された共用パッ
ド３（図１参照）にプロービングを行うための左側プロ
ーバ１６ａと右側プローバ１６ｂとが、ともに外側位置
Ａに位置している。両プローバ１６ａ、１６ｂは、それ
ぞれ、複数のプローブ１７を備えている。この状態で、
従来と同様に、ウエハ１をチャック１５上に載せる（把
持させる）。次に、両プローバ１６ａ、１６ｂをそれぞ
れ内側位置Ｂに移動させ、ウエハ１の周辺部に配置され
た共用パッド３（図１、図４参照）に対してプロービン
グを行い、各プローバ１７をそれぞれ対応する共用パッ
ド３に当接させる。

【００５２】ここで、両プローバ１６ａ、１６ｂは、チ
ャック１５と一体化された構造とされ、矢印Ｘ１、Ｘ２
で示す方向（水平方向）と矢印Ｙ１、Ｙで示す方向（上
下方向）とにスライドできるようになっている。そし
て、この状態で、複数のプローブ１７を備えた従来のプ
ローブ基板１８により、従来と同様に、ウエハ１上の各
チップ２（図１、図４参照）へのプロービングを行うこ
とができる。プローブ基板１８が従来と同様のチップ間
移動を行う際には、チャック１５と両プローバ１６ａ、
１６ｂが一体的に移動するので、ウエハ１の周辺部に配
置された共用パッド３へのプロービングを保持したま
ま、従来と同様のウエハテストを行うことができる。

【００５３】かくして、テスト完了後は、両プローバ１
６ａ、１６ｂを外側位置Ａに移動させて、従来どおり、
ウエハ１をチャック１５から搬出する。このような両プ
ローバ１６ａ、１６ｂを設置することにより、ウエハ１
の周辺部に配置された共用パッド３（図１参照）へのプ
ロービングを容易に行うことができる。

【００５４】実施の形態４．以下、本発明の実施の形態
４を説明する。図１０に示すように、実施の形態４で
は、ウエハ１上に行列状に配置された複数のチップ２の
各々の周辺部に、それぞれ、チップ内パッド６’（○印
部分）が設けられている。各チップ２のチップ内パッド
６’は、行方向に並ぶ４つのパッド（行方向パッド）
と、列方向に並ぶ４つのパッド（列方向パッド）とで構
成されている。

【００５５】そして、データリテンションテスト時に、
これらのチップ２のチップ内パッド６’にプロービング
を行うために、プローブ基板１９が設けられている。こ
のプローブ基板１９には、対応するチップ列に属する複
数のチップ２の所定のパッドにチップ選択信号ＲＯＷ０
〜ＲＯＷｘを印加するための列配線（縦方向）と、対応
するチップ行に属する複数のチップ２の所定のパッドに
チップ選択信号ＣＯＬ０〜ＣＯＬｙを印加するための行
配線とを含む格子状の導電配線４’が設けられている。
なお、各チップ２は、それぞれ１つの列配線と１つの行
配線とに接続されている。

【００５６】つまり、このプローブ基板１９の導電配線
４’は、実施の形態２におけるスクライブライン内の導
電配線４に対応するもの、ないしは等価なものといえ
る。さらに、プローブ基板１９には、チップ内パッド
６’（○印部分）に対応する位置にそれぞれプローブ
（図示せず）が設置されている。かくして、このプロー
ブ基板１９で１つのウエハ１上に配置されたすべてのチ
ップ２のチップ内パッド６’（○印部分）にプロービン
グすることにより、実施の形態２の場合と同様に、デー
タリテンションテストを行うことができる。

【００５７】実施の形態４では、このようなプローブ基
板１９を用いているので、実施の形態２におけるウエハ
１の周辺部に配置されたパッドと、スクライブライン内
の導電配線とを設ける必要がない。このため、ウエハプ
ロセスを簡素化ないしは容易化することができる。

【００５８】

【発明の効果】本発明の第１の態様にかかる半導体記憶
装置テスト機構によれば、データリテンションテスト中
に、共用パッドから各チップに電源電圧及びグランド電
圧が印加され、これにより複数のチップをデータリテン
ション状態に保持することができる。したがって、従来
のデータリテンションテストの場合のように、データラ
イト／リードを行うプローブ基板によるプロービングで
データリテンション状態を維持する必要がない。したが
って、ウエハ上に多数のチップが配置されている場合で
もテスト時間を短くすることができ、半導体記憶装置の
生産性を向上させることができる。

【００５９】本発明の第２の態様にかかる半導体記憶装
置テスト機構によれば、まずもって第１の態様にかかる
半導体記憶装置テスト機構の場合と同様の効果が得られ
る。さらに、書き込み時及び読み出し時に、テストモー
ドパッドに所定の電位を印加することによりチップをデ
ータリテンション状態からアクティブ状態に変化させる
ことができ、かつＰＭＯＳトランジスタをオンからオフ
に切り換えることにより該チップのアクティブ時の電圧
が共用電源線を介してデータリテンション状態の他のチ
ップに印加されるのを防止することができる。このた
め、データリテンションテストを容易化することがで
き、かつその精度を高めることができる。

【００６０】本発明の第３の態様にかかる半導体記憶装
置テスト機構によれば、カウンタ回路によりチップ内の
全ビットを、順次、所定の周期で自動的にアドレス選択
することができ、かつ該チップが選択されたときにはカ
ウンタ回路を非活性状態から活性状態に切り換えてデー
タの書き込み動作又は読み出し動作を行わせることがで
きる。このため、従来のプロービングが不要となり、１
ウエハ当たりのデータリテンション待機時間が１チップ
に対して必要な時間だけになる。このため、１ウエハ当
たりのデータリテンションテスト時間を短くすることが
でき、半導体記憶装置の生産性の向上を図ることができ
る。

【００６１】本発明の第４の態様にかかる半導体記憶装
置テスト機構によれば、まずもって第３の態様にかかる
半導体記憶装置テスト機構の場合と同様の効果が得られ
る。さらに、データリテンションテスト時には、順次、
チップ選択信号及び制御信号により全チップに所定のデ
ータを書き込み、全チップを非選択としてデータリテン
ション状態で所定時間だけ待機し、順次チップを選択し
てその全ビットのデータを読み出して先に書き込まれた
データが保持されているか否かを判定するようにしてい
るので、テスト時間をより短くすることができ、半導体
記憶装置の生産性をより向上させることができる。

【００６２】本発明の第５の態様にかかる半導体記憶装
置テスト機構によれば、まずもって第１〜第４の態様の
いずれか１つにかかる半導体記憶装置テスト機構の場合
と同様の効果が得られる。さらに、データリテンション
テストを行なう前に不良チップを検出し、不良チップに
対してはデータリテンションテストを行わないようにし
ているので、該テストを無駄なく行うことができ、テス
ト時間を一層短くすることができ、半導体記憶装置の生
産性を一層向上させることができる。

【００６３】本発明の第６の態様にかかるプロービング
装置によれば、プローバが、データリテンションテスト
中に、ウエハ上に配置されたすべてのチップの上方に位
置しないようにして、プローブで共用パッドにプロービ
ングを行うことができ、これにより従来のプローブ基板
で各チップの内部パッドへの従来と同様のプロービング
を行うことができる。このため、ウエハの周辺部に配置
された共用パッドへのプロービングを容易に行うことが
できる。

【００６４】本発明の第７の態様にかかるプローブ基板
によれば、ウエハ上の全てのチップにプロービングした
後、１つの列配線と１つの行配線とに所定の電位を印加
することにより順次チップを選択してデータリテンショ
ンテストを行うことができるので、ウエハの周辺部に配
置されたパッドと、スクライブライン内の導電配線とを
設ける必要がない。このため、ウエハプロセスを簡素化
ないしは容易化することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１又は２にかかる半導体
記憶装置テスト機構の概略構成を示す模式図である。

【図２】 実施の形態１にかかる半導体記憶装置テスト
機構を構成する１つのチップの回路構成を示す回路図で
ある。

【図３】 実施の形態１にかかる半導体記憶装置テスト
機構におけるデータリテンションテストの処理手順を示
すタイミングチャートである。

【図４】 本発明の実施の形態２にかかる半導体記憶装
置テスト機構の概略構成を示す模式図である。

【図５】 実施の形態２にかかる半導体記憶装置テスト
機構を構成する１つのチップの回路構成の一部を示す回
路図である。

【図６】 実施の形態２にかかる半導体記憶装置テスト
機構を構成する１つのチップの回路構成の一部を示す回
路図である。

【図７】 （ａ）はアドレス／データカウンタ回路の回
路図であり、（ｂ）はアドレス／データカウンタ回路の
動作を示すタイミングチャートであり、（ｃ）はクロッ
クドインバータの回路図である。

【図８】 実施の形態２にかかる半導体記憶装置テスト
機構におけるデータリテンションテストの処理手順を示
すタイミングチャートである。

【図９】 本発明の実施の形態３にかかるプロービング
装置の概略構成を示す模式図である。

【図１０】 本発明の実施の形態４にかかるプローブ基
板の概略構成を示す模式図である。

【図１１】 従来の半導体記憶装置テスト機構を構成す
る１つのチップの回路構成を示す回路図である。

【符号の説明】

１ ウエハ、 ２ チップ、 ３ 共用パッド、 ４
導電配線、 ４’ 導電配線、 ５ プロービング機
構、 ６ チップ内パッド、 ６’ チップ内パッド、
８ アドレスデコード回路、 ９ メモリセルアレ
イ、 １０ 入出力回路、 １１ センスアンプ／ライ
トドライバ、 １２ アドレス／データカウンタ回路、
１３ データデコード回路、 １５ チャック、 １
６ プローバ、 １６ａ プローバ、 １６ｂ プロー
バ、 １７ プローブ、 １８ プローブ基板、 １９
プローブ基板、 Ｃ−１〜Ｃ−４ 共通源、 ＣＧ６
０〜ＣＧ６ｊ ＭＯＳゲート、 ＣＩ１〜ＣＩ３ クロ
ックドインバータ、 ＣＯＬ０〜ＣＯＬｙ チップ選択
信号パッド、 ＤＢ０〜ＤＢｊ データバス、 ｎ２１
〜ｎ２３ ノード、ｎ６１〜ｎ６２ ノード、 Ｎ２１
Ｎｃｈトランジスタ、Ｎ６１ Ｎｃｈトランジスタ、
ＮＲ６０〜ＮＲ６ｊ ＮＡＮＤ回路、 Ｐ２１〜Ｐ２
３ Ｐｃｈトランジスタ、 Ｒ２１〜Ｒ２４ 高抵抗、
Ｒ６０〜Ｒ６３ 高抵抗、 ＲＯＷ０〜ＲＯＷｘ チ
ップ選択信号パッド。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ウエハ上に配置された複数のスタティッ
   ク型半導体記憶装置のチップに対してデータリテンショ
   ンテストを行うための半導体記憶装置テスト機構であっ
   て、 ウエハ表面の周辺部に配置され、少なくとも電源電圧共
   用パッドとグランド電圧共用パッドとを含む、複数のチ
   ップに共用の共用パッドと、 上記共用パッドからスクライブライン内にわたって形成
   され、上記複数のチップに接続される導電配線とが設け
   られ、 プロービングにより上記共用パッドに所定の電位が与え
   られたときには、該電位が導電配線を介して上記複数の
   チップに印加され、データリテンションテスト中に上記
   共用パッドに電源電圧及びグランド電圧が印加されたと
   きには、上記複数のチップがデータリテンション状態に
   保持されるようになっていて、 データリテンションテスト時に、順次、上記複数のチッ
   プに対してチップ内パッドへのプロービングにより全ビ
   ットに所定のデータを書き込む動作と、上記複数のチッ
   プにデータが書き込まれた後で上記プロービングが解除
   された時点からデータリテンション状態を保持し続ける
   動作と、必要に応じてデータリテンション状態で所定時
   間だけ待機する動作と、上記書き込み動作と同様に上記
   複数のチップについて全ビットのデータを読み出して先
   に書き込まれたデータが保持されているか否かを判定す
   る動作とを行う手段を備えている半導体記憶装置テスト
   機構。
2. 【請求項２】 各チップに、それぞれ、テストモードパ
   ッドと、チップ内電源線と共用電源線との接続／非接続
   を切り換えるＰＭＯＳトランジスタとが設けられ、 書き込み時及び読み出し時に、テストモードパッドに所
   定の電位を印加することにより該チップをデータリテン
   ション状態からアクティブ状態に変化させる一方、ＰＭ
   ＯＳトランジスタをオンからオフに切り換えることによ
   り該チップのアクティブ時の電圧が共用電源線を介して
   データリテンション状態の他のチップに印加されるのを
   防止するようになっている、請求項１に記載の半導体記
   憶装置テスト機構。
3. 【請求項３】 ウエハ上に行列状に配置された複数のス
   タティック型半導体記憶装置のチップに対してデータリ
   テンションテストを行うための半導体記憶装置テスト機
   構であって、 それぞれウエハ表面の周辺部に配置された、チップ列数
   と同数の行方向チップ選択信号パッド及びチップ行数と
   同数の列方向チップ選択信号パッドと、 各行方向チップ選択信号パッドからスクライブライン内
   にわたって形成され対応するチップ列に属する複数のチ
   ップに接続される列配線と、各列方向チップ選択信号パ
   ッドからスクライブライン内にわたって形成され対応す
   るチップ行に属する複数のチップに接続される行配線と
   を含み、各チップをそれぞれ１つの列配線と１つの行配
   線とに接続するようになっている格子状の導電配線とが
   設けられていて、 対応する列配線及び行配線に所定の電位を印加すること
   によりチップが選択されたときには、該チップをデータ
   リテンション状態からアクティブ状態に切り換え、該チ
   ップ内の全ビットを、順次、所定の周期で自動的にアド
   レス選択するカウンタ回路と、 該チップが選択されたときにはカウンタ回路を非活性状
   態から活性状態に切り換えてデータの書き込み動作又は
   読み出し動作を行わせる一方、選択されていないときに
   は該チップをデータリテンション状態にする回路とが、
   各チップに設けられている半導体記憶装置テスト機構。
4. 【請求項４】 ウエハ表面の周辺部に配置され、少なく
   とも電源電圧共用パッドとグランド電圧共用パッドと複
   数の制御信号共用パッドとを含む、複数のチップに共用
   の共用パッドと、 上記共用パッドからスクライブライン内にわたって形成
   され、上記複数のチップに接続される導電配線とが設け
   られ、 プロービングにより上記共用パッドに所定の電位が与え
   られたときには、該電位が導電配線を介して上記複数の
   チップに印加され、データリテンションテスト中に上記
   共用パッドに電源電圧及びグランド電圧が印加されたと
   きには、上記複数のチップがデータリテンション状態に
   保持され、かつ上記共用パッドに制御信号が印加された
   ときには、チップ選択信号により選択されたチップにお
   いて読み出し／書き込みの切り換えと、書き込みデータ
   の入力と、読み出しデータの検出とが行われるようにな
   っていて、 データリテンションテスト時には、順次、チップ選択信
   号及び制御信号により全チップに所定のデータを書き込
   む動作と、全チップを非選択としてデータリテンション
   状態で所定時間だけ待機する動作と、順次チップを選択
   してその全ビットのデータを読み出して先に書き込まれ
   たデータが保持されているか否かを判定する動作とを行
   う手段を備えている、請求項３に記載の半導体記憶装置
   テスト機構。
5. 【請求項５】 データリテンションテストを行なう前に
   電源線とグランド線とがショートしている不良チップを
   検出し、不良チップに対して各チップに備えられた電源
   線と共用電源線との接続／非接続を切り換えるＰＭＯＳ
   トランジスタをオフに固定し、不良チップの電源線と共
   用電源線とを非接続状態に固定してデータリテンション
   テストを行うようになっている、請求項１〜４のいずれ
   か１つに記載の半導体記憶装置テスト機構。
6. 【請求項６】 請求項１〜５のいずれか１つに記載され
   た半導体記憶装置テスト機構に対してプロービングを行
   うプロービング装置であって、 ウエハを把持するチャックと、 チャック周辺部において該チャックに付設され、チャッ
   クに把持されたウエハの周辺部に設けられた共用パッド
   にプロービングを行うプローブを備えたプローバとが設
   けられ、 上記プローバが、データリテンションテスト中に、ウエ
   ハ上に配置されたすべてのチップの上方に位置しないよ
   うにして、プローブで上記共用パッドにプロービングを
   行うことができ、これによりプローブ基板で各チップの
   内部パッドへのプロービングを行うことができるように
   なっているプロービング装置。
7. 【請求項７】 ウエハ上に行列状に配置された複数のス
   タティック型半導体記憶装置のチップに対してデータリ
   テンションテストを行うためのプローブ基板であって、 各チップの周辺部に、それぞれ、行方向に並ぶ行方向パ
   ッドと列方向に並ぶ列方向パッドとが設けられていて、 プローブ基板上に、対応するチップ列に属する複数のチ
   ップの所定のパッドに行方向チップ選択信号を印加する
   列配線と、対応するチップ行に属する複数のチップの所
   定のパッドに列方向チップ選択信号を印加する行配線と
   を含み、各チップがそれぞれ１つの列配線と１つの行配
   線とに接続されるようになっている格子状の導電配線が
   設けられ、 ウエハ上の全てのチップにプロービングした後、１つの
   列配線と１つの行配線とに所定の電位を印加することに
   より順次チップを選択してデータリテンションテストを
   行うことができるようになっているプローブ基板。