KR20100031053A - 반도체 장치 패키지의 본드 와이어 재 루트를 위한 디스크리트 도전층을 사용한 반도체 장치 - Google Patents
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Abstract
Description
Claims (28)
- 제1 다이 본딩 패드와 복수의 리드를 포함하는 리드 프레임;상기 제1 다이 본딩 패드에 접합되고 버티컬 디스크리트(vertical discrete) 반도체 장치를 포함하는 제1 반도체 장치; 및상기 버티컬 디스크리트 반도체 장치 최상부 내의 도전성 물질층으로부터 형성되는 절연된 도전성 트레이스;를 포함하는 반도체 패키지 조립체로서상기 도전성 트레이스는 제1 본드 와이어와 제2 본드 와이어 사이에 도전 경로를 제공하도록 구성되고, 상기 제1 본드 와이어는 절연된 도전성 트레이스의 제1 말단부를 복수의 리드들의 제1 리드들에 연결하고, 제2 본드 와이어는 절연된 도전성 트레이스의 제2 말단부에 연결되고, 상기 도전 경로는 제3 본드 와이어가 다른 본드 와이어를 교차하는 것을 피하도록 제3 본드 와이어 아래로 지나거나, 제1 또는 제2 본드 와이어의 길이를 예정 최대 길이보다 짧게 만드는 것을 특징으로 하는 반도체 패키지 조립체.
- 제1항에 있어서, 상기 도전성 트레이스는 금속 트레이스를 포함하는 것을 특징으로 하는 반도체 패키지 조립체.
- 제1항에 있어서, 상기 도전성 트레이스는 도전성 폴리실리콘 트레이스를 포함하는 것을 특징으로 하는 반도체 패키지 조립체.
- 제1항에 있어서, 부분적으로 버티컬 디스크리트 반도체 장치와 리드 프레임을 덮도록 설정된 캡슐화제를 더 포함하는 것을 특징으로 하는 반도체 패키지 조립체.
- 제1항에 있어서, 상기 버티컬 디스크리트 반도체 장치는 버티컬 금속 산화 반도체 전계 효과 트렌지스터(MOSFET)인 것을 특징으로 하는 반도체 패키지 조립체.
- 제1항에 있어서, 상기 버티컬 디스크리트 반도체 장치는 이중 공통 드레인 금속 산화 반도체 전계 효과 트렌지스터(MOSFET)를 포함하는 것을 특징으로 하는 반도체 패키지 조립체.
- 제1항에 있어서, 제2 본드 와이어가 도전성 트레이스의 제2 말단부와 제2 반도체 장치 사이에 전기적으로 연결된 제2 반도체 장치를 더 포함하는 것을 특징으로 하는 반도체 패키지 조립체.
- 제7항에 있어서, 상기 제2 반도체 장치는 전력 제어(power control) IC를 포함하고, 상기 버티컬 디스크리트 반도체 장치는 이중 공통 드레인 금속 산화 반도체 전계 효과 MOSFET을 포함하는 것을 특징으로 하는 반도체 패키지 조립체.
- 제8항에 있어서, 상기 전력 제어 IC가 이중 공통 드레인 MOSFET의 최상부에 수직으로 쌓여 있는 것을 특징으로 하는 반도체 패키지 조립체.
- 제9항에 있어서, 상기 전력 제어 IC가 이중 공통 드레인 MOSFET의 최상부에 절연되어 부착된 것을 특징으로 하는 반도체 패키지 조립체.
- 제7항에 있어서, 상기 리드 프레임은 제1 및 제2 다이 본딩 패드 사이의 측 면에 간격을 두고 있는 제2 다이 본딩 패드를 더 포함하고, 상기 제2 반도체 장치가 상기 제2 다이 본딩 패드에 접합된 것을 특징으로 하는 반도체 패키지 조립체.
- 제11항에 있어서, 상기 제1 반도체 장치는 버티컬 디스크리트 MOSFET임을 특징으로 하는 반도체 패키지 조립체.
- 제12항에 있어서, 제2 반도체 장치는 집적 회로인 것을 특징으로 하는 반도체 패키지 조립체.
- 제6항에 있어서, 상기 도전성 트레이스의 아래에 있는 이중 공통 드레인 MOSFET은 비활성 셀이나 셀이 없는 구역을 더 포함하는 것을 특징으로 하는 반도체 패키지 구조체.
- 제7항에 있어서, 제1 반도체 장치는 추가적인 마스킹 단계를 필요로 하지 않는 것을 특징으로 하는 반도체 패키지 조립체.
- 제1항에 있어서, 상기 도전성 트레이스의 전체 영역은 버티컬 디스크리트 MOSFET의 활성 영역의 5%보다 작은 것을 특징으로 하는 반도체 패키지 조립체.
- 제7항에 있어서, 버티컬 디스크리트 반도체 장치, 제2 장치 및 리드 프레임을 적어도 부분적으로 덮는 캡슐화제를 더 포함하는 것을 특징으로 하는 반도체 패키지 조립체.
- 리드 프레임;배터리 전력 제어 집적 회로(IC); 및배터리 전력 제어 IC에 전기적으로 연결된 제1 및 제2 공통 드레인 금속 산화 반도체 전계 효과 트렌지스터(MOSFET);를 포함하는 배터리 보호 패키지 조립체로서상기 배터리 전력 제어 IC 및 제1 및 제2 공통 드레인 MOSFET은 리드 프레임의 다이 패드 위에 함께 포장되어 있고, 상기 전력 제어 IC는 상기 제1 및 제2 공통 드레인 MOSFET중 하나의 최상단에 수직으로 쌓여 있고, 상기 제1 및/또는 제2 MOSFET은 적어도 한 개 이상의 도전성 물질층으로부터 형성된 절연된 도전성 트레 이스를 포함하고, 상기 도전성 트레이스는 제1 본드 와이어 및 제2 본드 와이어 사이의 도전 경로를 제공하도록 설정되었고, 상기 도전 경로는 제3 본드 와이어와 다른 본드 와이어가 교차하지 않도록 제3 본드 와이어 아래로 지나거나, 도전 경로가 제1 및 제2 본드 와이어를 예정된 최대 길이보다 짧아지는 특징을 갖는 배터리 보호 패키지 조립체.
- a) 버티컷 디스크리트 반도체 장치를 리드프레임에 장착하고;b) 상기 버티컬 디스크리트 반도체 장치의 최상부에 집적 회로(IC)를 절연하여 쌓고;c) 도전성 트레이스를 형성하기 위해 전력 제어 IC로 덮이지 않은 버티컬 디스크리트 반도체의 최상부의 일부를 사용하고; 그리고,d) 도전성 트레이스의 제1 말단에 제1 본드 와이어를 결합하고 도전성 트레이스의 제2말단에 제2 본드 와이어를 결합하고, 제3 본드 와이어가 제3 본드 와이어가 다른 본드 와이어와 교차하지 않도록 도전성 트레이스의 위를 지나거나 도전 경로가 제1 및 제2 본드 와이어의 길이를 예정된 최대 길이보다 짧아지도록 하는 결과를 가져오는 단계를 포함하는;반도체 패키지 조립체를 형성하는 방법.
- 제19항에 있어서, 상기 버티컬 디스크리트 반도체는 버티컬 MOSFET인 것을 특징으로 하는 반도체 피키지 조립체를 형성하는 방법.
- 적어도 하나 이상의 활성 장치 구역과 적어도 하나 이상의 도전층을 포함하는 복수의 물질층;반도체 장치의 표면에 형성된 제1 및 제2 와이어 본딩 패드; 및하나의 도전층으로부터 형성되고, 상기 제1 및 제2 본딩 패드 사이에 도전 경로를 제공함으로서 그들 사이를 전기적으로 연결시켜 주고, 적어도 하나 이상의 도전층으로부터 절연되고, 형성된 도전층의 남은 부분을 포함하고, 적어도 하나 이상의 활성 장치 영역으로부터 절연된 도전성 트레이스;를 포함하는 디스크리트 반도체 장치.
- 제21항에 있어서, 상기 장치는 버티컬 반도체 장치인 것을 특징으로 하는 장치.
- 제22항에 있어서, 상기 장치는 버티컬 디스크리트 MOSFET인 장치.
- 제21항에 있어서, 상기 도전성 트레이스는 금속의 최상부층으로부터 형성된 것을 특징으로 하는 장치.
- 제24항에 있어서, 상기 도전성 트레이스 금속은 원천 금속(source metal)의 최상부층 금속과 같은 금속으로부터 형성되고, 상기 금속의 최상부층은 패턴화된 것을 특징으로 하는 장치.
- 제21항에 있어서, 상기 도전성 트레이스는 장치내의 도전성 폴리실리콘 층으로부터 형성된 것을 특징으로 하는 장치.
- 제21항에 있어서, 상기 도전성 트레이스는 제1 본드 와이어와 제2 본드 와이어 사이에 도전 경로를 제공하도록 설정되었고, 상기 도전 경로는 제3 본드 와이어가 다른 본드 와이어와 교차하는 것을 피하기 위해 제3 본드 와이어의 아래로 지나가도록 위치한 것을 특징으로 하는 장치.
- 제21항에 있어서, 상기 도전성 트레이스는 제1 본드 와이어 및 제2 본드 와이어 사이에 도전 경로를 제공하도록 설정되었고, 상기 도전 경로는 제1 또는 제2 본드 와이어의 길이가 예정된 최대 길이보다 짧게 되도록 크기와 위치가 정해진 것을 특징으로 하는 장치.
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