TW201503317A - 半導體裝置 - Google Patents

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semiconductor wafer
semiconductor
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Satoshi Morishita
Yoshinori Matsui
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Ps4 Luxco Sarl
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Abstract

將與層積型的半導體晶片和配線基板的銲接線連接效率化。 半導體裝置(100)，具備：排列著複數個基板電極(116)的配線基板(108)；和層積在配線基板(108)之上，在與複數個基板電極列(116)相對向的第1邊排列著複數個墊片(118)的第1半導體晶片(102)；和層積在第1半導體晶片(102)之上，在與複數個基板電極列(116)相對向的第2邊排列著複數個墊片(118)的第2半導體晶片(104)。在此，在第1半導體晶片(102)及第2半導體晶片(106)之中的一方的墊片群(118)中，排列在中央部的一部分的墊片群(118)是與複數個基板電極(116)連接，在另一方的墊片群(118)中，排列在兩端部的一部分的墊片群(118)是與複數個基板電極(116)連接。

Description

半導體裝置
本發明是有關一種半導體裝置，特別是有關一種層積型的半導體裝置的晶片與基板的配線方法。
DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)等之半導體裝置所要求的記憶容量年年增大。近年來，為了滿足此要求，提案一種層積複數個記憶體晶片(半導體晶片)，將該些電性連接的方法。
具體而言，在具有複數個基板電極的配線基板，層積兩個以上的記憶體晶片。記憶體晶片，通常為長方形，行動用的DRAM中，在其中之一邊形成資料輸出入用的墊片。記憶體晶片的墊片群與配線基板的基板電極群是藉由接合線電性連接。
記憶體晶片，可作為此種的層積體的一部分使用，也可以單體使用。例如：一旦同時輸出入的資料的位元數為32位元，當僅將一個記憶體晶片層積在配線基板時，一對一連接32個資料墊片與32個基板電極即可。
一方面，當在配線基板層積兩個記憶體晶片時，資料墊片數量合計64個。此時，記憶體晶片的32個資料墊片中，可以只使用其一半16個。亦即，將下段的記憶體晶片的16個資料墊片和上段的記憶體晶片的16個資料墊片，與配線基板的32個基板電極連接。只要藉由此種連接方法，就不會改變與由配線基板觀看的記憶體晶片的介面部，記憶體容量增2倍。使用全部32個資料墊片，或使用一半16個資料墊片，可作為接合選擇設定在記憶體晶片(參照專利文獻1、2)。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開第2011-165254號公報
[專利文獻2]日本特開第2004-118915號公報
但是，當層積2個以上的記憶體晶片時，由於從上下段的各個記憶體晶片到配線基板必須連接接合線，因此與單層型相比，接合線的佈置非常複雜。為了避免接合線彼此接觸，將基板電極與基板電極的間隔繪製某種程度大小，其結果，配線基板本身也會變大。
藉由本發明之一觀點的半導體裝置，具備：排列著複數個基板電極的配線基板；和層積在配線基板之上，在與複數個基板電極列相對向的第1邊排列著複數個墊片的第1半導體晶片；和層積在第1半導體晶片之上，在與複數個基板電極列相對向的第2邊排列著複數個墊片的第2半導體晶片。在第1及第2半導體晶片之中的一方的墊片群中，排列在中央部的一部分的墊片群是與複數個基板電極連接，在第1及第2半導體晶片之中的另一方的墊片群中，排列在兩端部的一部分的墊片群是與複數個基板電極連接。
藉由本發明之另一觀點的半導體裝置，具備：配線基板；和第1及第2半導體晶片；和第1及第2導電構件。配線基板，是各別為包含複數個第1基板電極的第1至第3基板電極群，第1基板電極群包含配置在該第2及第3基板電極群之間的該第1至第3基板電極群。第1及第2半導體晶片的各個，是各別為包含複數個第1輸出入端子的第1至第3輸出入端子群，第1輸出入端子群包含配置在第2及第3輸出入端子群之間的第1至第3輸出入端子群。第1導電構件，是對應第1半導體晶片的第1輸出入端子群的複數個第1輸出入端子與配線基板的前述第1基板電極群的複數個第1基板電極而連接。第2導電構件，是對應第2半導體晶片的第2及第3輸出入端子群的複數個第1輸出入端子與配線基板的前述第2及第3基板電極群的複數個第1基板電極而連接。而且，前述 第1及第2半導體晶片是互相層積形成晶片層積體，該晶片層積體安裝在前述配線基板。
若藉由本發明，在層積半導體晶片之型式的半導體裝置中，很容易將半導體晶片與配線基板有效的配線。
100‧‧‧半導體裝置
102、104、152、154‧‧‧半導體晶片
106‧‧‧絕緣體
108‧‧‧配線基板
110‧‧‧樹脂
112‧‧‧銲球
114‧‧‧銲線
116‧‧‧基板電極
118‧‧‧墊片
120‧‧‧指令/位址端子
122‧‧‧指令解碼器
124‧‧‧行解碼器
126‧‧‧列解碼器
128‧‧‧陣列介面控制電路
130‧‧‧位址緩衝器
132‧‧‧讀寫放大器
134‧‧‧陣列介面電路
136‧‧‧資料輸出入電路
138、139‧‧‧接合選擇端子
140‧‧‧接合選擇電路
142‧‧‧記憶胞陣列
144‧‧‧資料放大器/寫入緩衝器
146‧‧‧讀出電路
148‧‧‧寫入電路
第1圖是第1實施形態的半導體裝置的側剖面圖。
第2圖(a)及第2圖(b)是表示半導體晶片的墊片與配線基板的基板電極的一般連接例之圖。
第3圖(a)及第3圖(b)是表示半導體晶片的墊片與配線基板的基板電極的第1實施形態的連接例之圖。
第4圖是半導體晶片的功能方塊圖。
第5圖是記憶胞陣列至資料墊片DQ的功能方塊圖。
第6圖是寫入電路(資料墊片P0)的電路圖。
第7圖是生成寫入電路(資料墊片P0)的輸入信號的電路的電路圖。
第8圖是生成寫入電路(資料墊片P0)的輸入信號的電路的電路圖。
第9圖是寫入電路(資料墊片P16)的電路圖。
第10圖是生成寫入電路(資料墊片P16)的輸入信 號的電路的電路圖。
第11圖是生成寫入電路(資料墊片P16)的輸入信號的電路的電路圖。
第12圖是表示全模式的寫入動作的連接關係的模式圖。
第13圖是表示半模式(DQ0~DQ15)的寫入動作的連接關係的模式圖。
第14圖是表示半模式(DQ16~DQ31)的寫入動作的連接關係的模式圖。
第15圖是讀出電路(資料墊片DQ0)的電路圖。
第16圖是生成讀出電路(資料墊片DQ0)的輸入信號的電路的電路圖。
第17圖是生成讀出電路(資料墊片DQ0)的輸入信號的電路的電路圖。
第18圖是讀出電路(資料墊片DQ16)的電路圖。
第19圖是生成讀出電路(資料墊片DQ16)的輸入信號的電路的電路圖。
第20圖是生成讀出電路(資料墊片DQ16)的輸入信號的電路的電路圖。
第21圖是表示全模式的讀出動作的連接關係的模式圖。
第22圖是表示半模式(DQ0~DQ15)的讀出動作的連接關係的模式圖。
第23圖是表示半模式(DQ16~DQ31)的讀出動作的 連接關係的模式圖。
第24圖是第2實施形態的半導體裝置的側剖面圖。
第25圖是第2實施形態的半導體裝置的平面圖。
以下，一面參照所附圖面、一面針對本發明之最佳實施形態做詳細說明。
[第1實施形態]
第1圖是第1實施形態的半導體裝置100的側剖面圖。為了表示複數個半導體晶片102、104與配線基板108的連接關係，在第1圖中，捨棄有關與該連接之關連性薄弱的構件。
半導體裝置100，包含：配線基板108與層積在其上的半導體晶片102(第1導體晶片)、104(第2導體晶片)。配線基板108，是以絕緣體106作為基板而形成，在背面具有作為外部端子的銲球112，在表面具有基板面極116。基板電極116與銲球112，在絕緣體106的內部電性連接。
本實施形態的半導體裝置100，為藉由DDP(Dual Die Package：雙晶片封裝)的記憶體驅動器，半導體晶片102、104，皆為DRAM。
半導體晶片102、104，是作為資料輸出入端子，具有複數個墊片118(DQ端子)。墊片118與基板 電極116，藉由銲線114電性連接。藉此，資料可在銲球112(外部端子)與半導體晶片102、104之間輸出入。半導體晶片102、104，藉由樹脂110密封。
第2圖(a)及第2圖(b)是表示半導體晶片102、104的墊片118與配線基板108的基板電極116之一般假設的連接例之圖。第2圖(a)是表示下段的半導體晶片102與基板電極116的連接例。
在此，為了簡單說明，半導體晶片102具有16個墊片118-1~118-16。實際上，半導體晶片102多數具有32個墊片118，只要一般化即具有4n個(n為自然數)墊片118。
在配線基板108也排列著16個(4n個)基板電極116。如第2圖(a)所示，中央部的基板電極116-5~116-13是排列在半導體晶片102側(內側)，兩端部的基板電極116-1~116-4、116-13~116-16是排列在外側。
由於半導體裝置100是層積型，半導體晶片102的16個墊片118之中，一半8個墊片118為使用對象。在第2圖(a)中，中央部的墊片118-5~118-13，同樣是與中央部的基板電極116-5~116-13連接。若一般化，中央部的墊片118-n+1~118-3n，是藉由銲線114a與內側的基板電極116-n+1~116-3n連接。
第2圖(b)是表示上段的半導體晶片104與基板電極116的連接例。半導體晶片104亦是16個墊片118之中，一半8個墊片118-5~118-13為使用對象。在 第2圖(a)中，中央部的墊片118-5~118-13，是與兩端部的基板電極116-1~116-4、116-13~116-16連接。若一般化，中央部的墊片118-n+1~118-3n，是藉由銲線114b與在外側的基板電極116-1~116-n、116-3n+1~116-4n連接。
第2圖(a)、第2圖(b)相比很明顯的，銲線114a、114b集中在墊片118之列的中央附近。因此，銲線114a與銲線114b接觸的風險變高，打線接合加工困難。為了避免這情形，如第2圖(a)、第2圖(b)所示，將基板電極116兩列排列在內側與外側，需要充分確保基板電極116的間隔。因這樣的理由，配線基板108會有容易變大的問題。
第3圖(a)及第3圖(b)是表示半導體晶片102、104的墊片118與配線基板108的基板電極116之本實施形態的連接例之圖。第3圖(a)是表示下段的半導體晶片102與基板電極116的連接例。
與上述連接例不同，配線基板108的16個(4n個)基板電極116(第1基板電極)不是兩列，是一直線排列。半導體晶片102的16個墊片(第1輸出入端子)118之中，夾持在兩端部的墊片118-1~118-4(屬於第2輸出入端子群的第1輸出入端子)、118-13~118-16(屬於第3輸出入端子群的第1輸出入端子)的中央部的墊片118-5~118-13(屬於第1輸出入端子群的第1輸出入端子)，同樣是與夾持在兩端部的基板電極116-1~ 116-4(屬於第2基板電極群的第1基板電極)、116-13~116-16(屬於第3基板電極群的第1基板電極)的中央部的基板電極116-5~116-13(屬於第1基板電極群的第1基板電極)連接。若一般化，中央部的墊片118-n+1~118-3n，是與內側的基板電極116-n+1~116-3n連接。基本上是與第2圖(a)相同。
第3圖(b)是表示上段的半導體晶片104與基板電極116的連接例。於第1實施形態中，半導體晶片104的16個墊片118之中，不是中央部，是兩端部的墊片118-1~118-4、118-13~118-16為使用對象。亦即，兩端部的墊片118-1~118-4、118-13~118-16，是與兩端部的基板電極116-1~116-4、116-13~116-16連接。若一般化，兩端部的墊片118-1~118-n、118-3n+1~118-4n，是與兩端部的基板電極116-1~116-n、116-3n+1~116-4n連接。
若藉由第3圖(a)、第3圖(b)所示的連接方法，銲線114a是在中央部(第1導電構件)分離，114b是在兩端部(第2導電構件)分離。因此，銲線114a與銲線114b接觸的風險變低，打線接合加工變容易。此結果，能縮小基板電極116與基板電極116的間隔。而且，由於亦不必將基板電極116分成兩列，因此具有可縮小配線基板108之尺寸的優點。
再者，理所當然下段的半導體晶片102使用兩端部的墊片118，上段的半導體晶片104使用中央部的 墊片118。
像這樣，本實施形態的半導體晶片102、104，不但可選擇4n個墊片118之中使用4n個，或使用2n個，當使用2n個時，無論選擇使用中央部的2n個，或使用兩端部的2n個都可以。以下，n=8，亦即，墊片118的數量與基板電極116的數量各為32個做說明。而且，使用全部32個墊片的模式稱為「全模式」，使用16個墊片的模式稱為「半模式」。
第4圖是半導體晶片102的功能方塊圖。由於半導體晶片102與半導體晶片104的構成不同，在此以半導體晶片102為對象做說明。
由指令/位址端子120，輸入各種的指令和位址CA。指令，傳送到指令解碼器122。生成指令解碼器122的ACT信號傳送到行解碼器124，XWRITE信號(寫入指令)和XREAD信號(讀出指令)會傳送到列解碼器126與陣列介面控制電路128。
位址，傳送到位址緩衝器130。當中，行位址CX傳送到行解碼器124，列位址CY傳送到列解碼器126。而且，位址緩衝器130，由接合選擇端子138接受接合設定信號BOP1，根據接合設定信號BOP1，產生選擇資訊CYXT/CYXN。選擇資訊CYXT/CYXN，傳送到列解碼器126、讀寫放大器132及陣列介面控制電路128。選擇資訊CYXT/CYXN，是當決定以全模式或半模式之任一模式使用時所必要的資訊。具體而言，選擇資訊 CYXT/CYXN，是表示列位址的既定位元為有效或無效的信號，以全模式使用半導體晶片104之際，表示列位址的既定位元為無效，以半模式半導體晶片104使用之際，表示列位址的既定位元為有效。進而，選擇資訊CYXT/CYXN，是當半模式時，決定使用中央部的墊片與兩端部的墊片的任一個時皆可使用。詳細於後述。
行解碼器124，是隨著所指定的行位址CX選擇記憶胞陣列142的字元線。列解碼器126，是隨著列位址CY選擇記憶胞陣列142的位元線。所選擇的位元線經由感測放大器SA與讀寫放大器132連接。讀寫放大器132與陣列介面電路134藉由滙流排GBUS連接，陣列介面電路134與資料輸出入電路136藉由滙流排LBUS連接，資料輸出入電路136與32個墊片118(資料輸出入端子)連接。以下，墊片118稱為資料端子DQ0~DQ31。而且，記憶胞陣列142側的列開關電路YSW的32個節點稱為N0~N31。
由接合選擇BOP端子138、139，輸入接合設定信號BOP1、BOP2。接合設定信號BOP1、BOP2，傳送到接合選擇電路140。接合設定信號BOP1、BOP2，是指定以全模式或半模式的任一模式使用半導體晶片104，以及當半模式時，使用兩端部的墊片118或使用中央部的墊片118。再者，以全模式或半模式的任一模式使用，可以預先設定在接合選擇電路140。
接合選擇電路140，是將MDX16_T/B、 MDX32_T/B、MDSW_T/B供給到陣列介面電路134與陣列介面控制電路128。陣列介面控制電路128，是將MDX32A_T/B、MDX32B_T/B、CRXRD_T/B、CRXRE_T/B、XWRITEA_T/B、XWRITEB_T/B、XREADA_T/B、XREADB_T/B供給到陣列介面電路134。在此，**_T信號與**_B信號為互補之意。而且，**_T信號適合作為**信號而予略記。
具體而言，當全模式(32端子)時，設定成MDX32_T=H、MDX16_T=L、MDSW_T=L。半模式(16端子)之中，當使用DQ0~DQ15時(以下亦稱「半模式(0~15)」)，設定成MDX32_T=H、MDX16_T=L、MDSW_T=L。半模式(16端子)之中，當使用DQ16~DQ31時(以下亦稱「半模式(16~31)」)，設定成MDX32_T=L、MDX16_T=L、MDSW_T=H。
藉由該些信號，控制節點N0~N31與資料端子DQ0~DQ31的連接。資料端子DQ0~DQ31(墊片118)的全部或一部分，是經由銲線114與基板電極116連接，更與銲球112(外部端子)連接。
第5圖是記憶胞陣列142至資料端子DQ的功能方塊圖。在此，以節點N0、N16、資料端子DQ0、DQ16為中心做說明。當全模式時，節點N0與資料端子DQ0連接，節點N16與資料端子DQ16連接。
當半模式(0~15)時，資料端子DQ0~DQ15為使用對象。具有：連接節點N0~N15與資料端子 DQ0~DQ15的情形；和連接節點N16~N31與資料端子DQ0~DQ15的情形。亦即，資料端子DQ0，具有：與節點N0連接的情形和與節點N16連接的情形。
同樣的，當半模式(16~31)時，具有：連接節點N0~N15與資料端子DQ16~DQ31的情形；和連接節點N16~N31與資料端子DQ16~DQ31的情形。亦即，資料端子DQ16，具有：與節點N0連接的情形和與節點N16連接的情形。
讀寫放大器132，包含：與節點N0連接的緩衝器144(0)和與節點N16連接的緩衝器144(16)。陣列介面電路134，包含供讀出的讀出電路146、供寫入的寫入電路148。讀寫放大器132與陣列介面電路134是藉由滙流排GBUS連接，陣列介面電路134與資料輸出入電路136是藉由滙流排LBUS連接。
讀出電路146(0)、寫入電路148(0)，是與資料放大器/寫入緩衝器144(0)或資料放大器/寫入緩衝器144(16)連接，且與資料輸出入電路136(0)或資料輸出入電路136(16)連接。有關讀出電路146(16)、寫入電路148(16)亦相同。該些連接變更，是根據與第4圖相關連所說明的各種信號設定。以下，有關寫入動作是與第6圖~第14圖相關連做說明，有關讀出動作是與第15圖~第23圖相關連做說明。
首先，針對寫入動作做說明。
第6圖是寫入電路148(0)的電路圖。寫入電路148 (0)，是選擇從資料端子DQ0或資料端子DQ16的任一個輸入的寫入資料，供給到節點N0。寫入電路148(0)，是藉由MDSW、MDX32A及XWRITEA控制。如第7圖所示，MDX32A，是藉由MDX32_T及MDSW_B控制。而且，如第8圖所示XWRITEA，是藉由XWRITE(寫入指令)及CYXN(選擇資訊)控制。
第9圖是寫入電路148(16)的電路圖。寫入電路148(16)，是選擇從資料端子DQ0或資料端子DQ16的任一個輸入的寫入資料，供給到節點N16。寫入電路148(16)，是藉由MDX16、MDX32B及XWRITEB控制。如第10圖所示，MDX32B，是藉由MDX32_T及MDX16_B控制。而且，如第11圖所示XWRITEB，是藉由XWRITE(寫入指令)及CYXN(選擇資訊)控制。
第12圖是表示全模式的寫入動作的連接關係的模式圖。在全模式(32墊片)中，MDX16=L、MDSW=L、MDX32=H。而且，設定成CYXN=H、CYXT=H的結果，XWRITEA_T=H、XWRITEB_T=H。由於MDX32A_T/B=H/L、MDSW_T/B=L/H，在第6圖的寫入電路148(0)中，資料端子DQ0的資料輸入到節點N0。而且，在第9圖的寫入電路148(16)中，資料端子DQ16的資料輸入到節點N16。
第13圖是表示半模式(0~15)的寫入動作的連接關係的模式圖。在第13圖中，雖是從資料端子DQ0~DQ15輸入資料，但不會從資料端子DQ16~31輸 入資料。在半模式(0~15)中，MDX16=H、MDSW=L、MDX32=L。由於MDX32A_T=H、MDX32B_T=H，在第6圖的寫入電路148(0)中，資料端子DQ0的資料輸入到節點N0。而且，在第9圖的寫入電路148(16)中，資料端子DQ16的資料也會輸入到節點N16。資料端子DQ0的連接點為節點N0、N16的任一個，藉由XWRITEA、XWRITEB，換句話就是藉由選擇資訊CYXT、CYXN選擇。
第14圖是表示半模式(16~31)的寫入動作的連接關係的模式圖。在第14圖中，雖是從資料端子DQ16~DQ31輸入資料，但不會從資料端子DQ0~15輸入資料。在半模式(16~31)中，MDX16=L、MDSW=H、MDX32=L。由於MDX32A_T=L、MDX32B_T=H，在第6圖的寫入電路148(0)中，資料端子DQ16的資料輸入到節點N0。而且，在第9圖的寫入電路148(16)中，資料端子DQ16的資料也會輸入到節點N16。資料端子DQ16的連接點為節點N0、N16的任一個，藉由XWRITEA、XWRITEB，換句話就是藉由選擇資訊CYXT、CYXN選擇。
像這樣，在半模式中，可將使用資料端子DQ0~DQ15與資料端子DQ16~DQ31的任一個，換句話就是，中央部的墊片118與兩端部的墊片118的任一個，藉由選擇資訊CYXT、CYXN控制。如與第4圖相關連所做說明，選擇資訊CYXT、CYXN是作為位址資訊的一部 分從指令/位址端子120供給。
其次，針對讀出動作做說明。
第15圖是讀出電路146(0)的電路圖。讀出電路146(0)，是選擇從節點N0或節點N16的任一個輸出的讀出資料，供給到資料端子DQ0。讀出電路146(0)，是藉由CYXRD及XREADA控制。如第16圖所示，XREADA，是藉由XREAD(讀出指令)及MDX16-T控制。而且，如第17圖所示CYXRD，是藉由CYXT(選擇資訊)與MDX16控制。
第18圖是讀出電路146(16)的電路圖。讀出電路146(16)，是選擇從節點N0或節點N16的任一個輸出的讀出資料，供給到資料端子DQ16。讀出電路146(16)，是藉由CYXRE及XREADB控制。如第19圖所示，XREADB，是藉由XREAD(讀出指令)及MDSW_T控制。而且，如第20圖所示CYXRD，是藉由CYXT(選擇資訊)與MDSW控制。
第21圖是表示全模式的讀出動作的連接關係的模式圖。在全模式(32墊片)中，MDX16=L、MDSW=L。由於CYXRD=L、CYXRE=H，因此在第15圖的讀出電路146(0)中，節點N0的資料輸出到資料端子DQ0。而且，在第18圖的讀出電路146(16)中，節點N16的資料輸出到資料端子DQ16。
第22圖是表示半模式(0~15)的讀出動作的連接關係的模式圖。在第22圖中，資料端子DQ0~ DQ15雖可接收資料，但資料端子DQ16~DQ31無法接收資料。在半模式(0~15)中，MDX16=H、MDSW=L。雖是CYXRE=H，但CYXRD，是藉由CYXT變更。在第15圖的讀出電路146(0)中，節點N0、N16的資料輸出到資料端子DQ0。節點N0、N16，是藉由選擇資訊CYXT選擇。在第18圖的讀出電路146(16)中，節點N0、N16的資料皆未輸出到資料端子DQ16。
第23圖是表示半模式(16~31)的讀出動作的連接關係的模式圖。在第23圖中，資料端子DQ16~DQ31雖可接收資料，但無法由資料端子DQ0~DQ15接收資料。在半模式(16~31)中，MDX16=L、MDSW=H。雖是CYXRD=L，但CYXRE，是藉由CYXT變更。在第15圖的讀出電路146(0)中，節點N0、N16的資料皆未輸出到資料端子DQ0。一方面，在第18圖的讀出電路146(16)中，節點N0、N16的資料輸出到資料端子DQ16。節點N0、N16，是藉由選擇資訊CYXT選擇。
[第2實施形態]
第24圖是第2實施形態的半導體裝置100的側剖面圖。在第2實施形態中，在配線基板108之上，層積：半導體晶片152(第1半導體晶片)、半導體晶片102(第3半導體晶片)、半導體晶片154(第2半導體晶片)及半導體晶片104(第4半導體晶片)。
第25圖是第2實施形態的半導體裝置100的 平面圖。配線基板108，是一邊排列著基板電極群116a，另一邊排列著基板電極群116b(第2基板電極)。半導體晶片102、104、152、154皆為長方形，其短邊排列著資料輸出入用的墊片118。半導體晶片102、104的墊片群118a，是與基板電極群116a相對向。一方面，半導體晶片152、154，是與半導體晶片102、104方向相異。半導體晶片152、154的墊片群118b(第2輸出入端子)，是與基板電極群116b相對向。半導體晶片102、104的墊片群118a與基板電極群116a的連接方法及半導體晶片152、154的墊片群118b與基板電極群116b的連接方法，是與第1實施形態所說明的連接方法相同。
以上，雖是針對本發明的最佳實施形態做說明，但本發明並不限於上述實施形態，可在不脫離本發明之主旨的範圍做各種變更，該些皆包含在本發明之範圍內。
100‧‧‧半導體裝置
102、104‧‧‧半導體晶片
106‧‧‧絕緣體
108‧‧‧配線基板
110‧‧‧樹脂
112‧‧‧銲球
114a、114b‧‧‧銲線
116‧‧‧基板電極
118‧‧‧墊片

Claims (20)

  1. 一種半導體裝置，其特徵為：具備：排列著複數個基板電極的配線基板；和層積在前述配線基板之上，沿著與前述複數個基板電極相對向的第1邊排列著複數個墊片的第1半導體晶片；和層積在前述第1半導體晶片之上，沿著與前述複數個基板電極相對向的第2邊排列著複數個墊片的第2半導體晶片，包含前述第1及第2半導體晶片之一方的前述複數個墊片之中，排列在中央部的一部分的墊片是與前述複數個基板電極的一部分連接，包含前述第1及第2半導體晶片之另一方的前述複數個墊片之中，排列在兩端部的一部分的墊片是與前述複數個基板電極的另一部分連接。
  2. 如申請專利範圍第1項所記載的半導體裝置，其中，前述第1及第2半導體晶片，可選擇使用位在前述中央部或前述兩端部的墊片群的任一個。
  3. 如申請專利範圍第1項所記載的半導體裝置，其中，在前述配線基板，排列著4n個基板電極(n為自然數)；前述第1半導體晶片，在前述第1邊排列著4n個墊片；前述第2半導體晶片，在前述第2邊排列著4n個墊片； 在前述第1及第2半導體晶片之中的前述一方的墊片群中，位在第n+1號至第3n號的2n個墊片是與前述複數個基板電極連接，在前述第1及第2半導體晶片之中的前述另一方的墊片群中，位在第1號至第n號及第3n+1號至第4n號的2n個墊片是與前述複數個基板電極連接。
  4. 如申請專利範圍第1項所記載的半導體裝置，其中，在前述第1及第2半導體晶片之中的前述一方的墊片群中，排列在前述中央部的墊片群，是與位在前述複數個基板電極之中的中央部的基板電極群連接；在前述第1及第2半導體晶片之中的前述另一方的墊片群中，排列在前述兩端部的墊片群，是與位在前述複數個基板電極之中的兩端部的基板電極群連接。
  5. 如申請專利範圍第1項所記載的半導體裝置，其中，前述第1及第2半導體晶片具有長方形形狀；在前述第1半導體晶片中排列著前述複數個墊片的第1邊和在前述第2半導體晶片中排列著前述複數個墊片的第2邊皆為短邊。
  6. 如申請專利範圍第1項所記載的半導體裝置，其中，前述第1及2半導體晶片的墊片與前述配線基板的基板電極是藉由接合線連接。
  7. 如申請專利範圍第1項所記載的半導體裝置，其中，前述第1及第2半導體晶片是記憶體晶片，前述複數個墊片是資料輸出入用的墊片。
  8. 如申請專利範圍第1項所記載的半導體裝置，其中，前述複數個基板電極，是排列在一直線上。
  9. 如申請專利範圍第1項至第8項的任一項所記載的半導體裝置，其中，更具備：層積在前述第1半導體晶片與第2半導體晶片之間的第3半導體晶片；和層積在前述第2半導體晶片之上的第4半導體晶片，在前述配線基板，形成第1基板電極列與第2基板電極列，前述第1及第2半導體晶片的前述第1及第2邊，是與前述第1基板電極列相對向，前述第3半導體晶片，是在與前述第2基板電極列相對向的第3邊排列著複數個墊片，前述第4半導體晶片，是在與前述第2基板電極列相對向的第4邊排列著複數個墊片，在前述第3及第4半導體晶片之中的一方的墊片群中，排列在中央部的一部分的墊片群是與包含於前述第2基板電極列的複數個基板電極連接，在前述第3及第4半導體晶片之中的另一方的墊片群 中，排列在兩端部的一部分的墊片群是與包含於前述第2基板電極列的複數個基板電極連接。
  10. 如申請專利範圍第9項所記載的半導體裝置，其中，前述第1基板電極列與前述第2基板電極列，是形成在略直交的方向。
  11. 如申請專利範圍第9項所記載的半導體裝置，其中，前述第3及第4半導體晶片具有長方形形狀；在前述第3半導體晶片中排列著前述複數個墊片的第3邊和在前述第4半導體晶片中排列著前述複數個墊片的第4邊皆為短邊。
  12. 一種半導體裝置，其特徵為：具備：各別為包含複數個第1基板電極的第1至第3基板電極群，該第1基板電極群包含配置在該第2及第3基板電極群之間的該第1至第3基板電極群的配線基板；和分別是各別為包含複數個第1輸出入端子的第1至第3輸出入端子群，該第1輸出入端子群包含配置在該第2及第3輸出入端子群之間的該第1至第3輸出入端子群的第1及第2半導體晶片；和對應前述第1半導體晶片的前述第1輸出入端子群的前述複數個第1輸出入端子與前述配線基板的前述第1基板電極群的前述複數個第1基板電極而連接的複數個第1 導電構件；和對應前述第2半導體晶片的前述第2及第3輸出入端子群的前述複數個第1輸出入端子與前述配線基板的前述第2及第3基板電極群的前述複數個第1基板電極而連接的複數個第2導電構件，前述第1及第2半導體晶片互相層積，形成晶片層積體，該晶片層積體安裝在前述配線基板。
  13. 如申請專利範圍第12項所記載的半導體裝置，其中，前述配線基板的前述第1至第3基板電極群的前述複數個第1基板電極是沿著第1方向排成一列而配置。
  14. 如申請專利範圍第13項所記載的半導體裝置，其中，前述第1半導體晶片的前述第1至第3輸出入端子群的前述複數個第1輸出入端子是沿著前述第1方向排成一列而配置，前述第2半導體晶片的前述第1至第3輸出入端子群的前述複數個第1輸出入端子是沿著前述第1方向排成一列而配置。
  15. 如申請專利範圍第14項所記載的半導體裝置，其中，前述第1至第2半導體晶片的各個，是包含複數個內部電路與朝前述第1方向延伸的第1邊緣；未在前述第1至第3輸出入端子群的前述複數個第1輸出入端子與前述第1邊緣之間，配置任何的內部電路。
  16. 如申請專利範圍第12項所記載的半導體裝置，其中，前述第1導電構件的條數，實際上與前述第2導電構件的條數相等。
  17. 如申請專利範圍第12項至第16項的任一項所記載的半導體裝置，其中，以前述第1半導體晶片的前述第1輸出入端子群的前述複數個第1輸出入端子的各個，是與前述第2半導體晶片的前述第1輸出入端子群的前述複數個第1輸出入端子之中所對應的一個朝縱方向成一列的方式，且以前述第1半導體晶片的前述第2輸出入端子群的前述複數個第1輸出入端子的各個，是與前述第2半導體晶片的前述第2輸出入端子群的前述複數個第1輸出入端子之中所對應的一個朝縱方向成一列的方式，且以前述第1半導體晶片的前述第3輸出入端子群的前述複數個第1輸出入端子的各個，是與前述第2半導體晶片的前述第3輸出入端子群的前述複數個第1輸出入端子之中所對應的一個朝縱方向成一列的方式，層積著前述第1半導體晶片與前述第2半導體晶片。
  18. 如申請專利範圍第12項所記載的半導體裝置，其中，前述配線基板，是各別為包含複數個第2基板電極的第4至第6基板電極群，更包含：該第4基板電極群配置在該第5及第6基板電極群之間的該第4至第6基板電極 群，前述晶片層積體，是各別包含複數個第2輸出入端子的第4至第6輸出入端子群，該第4輸出入端子群包含配置在該第5及第6輸出入端子群之間的該第4至第6輸出入端子群的第3半導體晶片，更包含配置在前述第1及第2半導體晶片之間的該第3半導體晶片，前述配線基板的前述第1至第3基板電極群的前述複數個第1基板電極是沿著第1方向排成一列而配置；前述配線基板的前述第4至第6基板配線群的前述複數個第2基板電極是沿著與前述第1方向交叉的第2方向排成一列而配置，前述第1半導體晶片的前述第1至第3輸出入端子群的前述複數個第1輸出入端子是沿著前述第1方向排成一列而配置，前述第2半導體晶片的前述第1至第3輸出入端子群的前述複數個第1輸出入端子是沿著前述第1方向排成一列而配置，前述第3半導體晶片的前述第4至第6輸出入端子群的前述複數個第2輸出入端子是沿著前述第2方向排成一列而配置，前述半導體裝置，更具備：對應前述第3半導體晶片的前述第4輸出入端子群的前述複數個第2輸出入端子與前述配線基板的前述第4基板電極群的前述複數個第2基板電極而連接的複數個第3 導電構件。
  19. 如申請專利範圍第12項所記載的半導體裝置，其中，前述配線基板，是各別為包含複數個第2基板電極的第4至第6基板電極群，更包含：該第4基板電極群配置在該第5及第6基板電極群之間的該第4至第6基板電極群，前述晶片層積體，是各別包含複數個第2輸出入端子的第4至第6輸出入端子群，該第4輸出入端子群包含配置在該第5及第6輸出入端子群之間的該第4至第6輸出入端子群的第3半導體晶片，更包含配置在前述第1及第2半導體晶片之間的該第3半導體晶片，前述配線基板的前述第1至第3基板電極群的前述複數個第1基板電極是沿著第1方向排成一列而配置，前述配線基板的前述第4至第6基板配線群的前述複數個第2基板電極是沿著與前述第1方向交叉的第2方向排成一列而配置，前述第1半導體晶片的前述第1至第3輸出入端子群的前述複數個第1輸出入端子是沿著前述第1方向排成一列而配置，前述第2半導體晶片的前述第1至第3輸出入端子群的前述複數個第1輸出入端子是沿著前述第1方向排成一列而配置，前述第3半導體晶片的前述第4至第6輸出入端子群 的前述複數個第2輸出入端子是沿著前述第2方向排成一列而配置，前述半導體裝置，更具備：對應前述第3半導體晶片的前述第5及第6輸出入端子群的前述複數個第2輸出入端子與前述配線基板的前述第5及第6基板電極群的前述複數個第2基板電極而連接的複數個第3導電構件。
  20. 如申請專利範圍第18項或第19項所記載的半導體裝置，其中，前述第3半導體晶片，包含從前述第1及第2半導體晶片朝前述第2方向向外伸的第1區域，前述第4至第6輸出入端子群配置在前述第1區域。
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