JP2008004639A - 半導体装置 - Google Patents

Abstract

【課題】供給電圧よりも高電圧で駆動する種々のチップを搭載でき、電圧の異なる複数のチップを短時間でテスト可能な半導体装置を提供する。
【解決手段】内部回路２１及び内部回路２１の駆動に必要な内部電圧を生成する内部電圧生成回路２２をそれぞれ有する複数の半導体チップ２０と、複数の半導体チップ２０に電気的に接続され、供給電圧Ｖ１を昇圧する昇圧回路１４、供給電圧Ｖ１を降圧する降圧回路１５を含み、供給電圧Ｖ１から複数の半導体チップ２０に供給するための複数の電源電圧を生成する電源電圧生成回路１１と電源電圧生成回路１１を制御する制御回路１２とを有する電源チップ１０とを備える。
【選択図】図１

Description

本発明は、半導体装置に係り、特に、複数のチップを組み合わせたマルチチップパッケージ型の半導体装置に関する。

携帯機器等の電子機器の高機能化及び小型化の要求に伴い、単一のパッケージ内に複数のチップを搭載するマルチチップパッケージ（ＭＣＰ）型の半導体装置が用いられてきている。ＭＣＰは、組み合わせによっては各チップで使用される電源電圧が異なるため、それぞれの電源電圧を外部から供給する必要があるが、各チップに供給するための数種類の電源を基板上に準備しなければならないため、基板面積の増大を招いていた。

基板面積の増大を防ぎ、高集積化を図るために、定電圧発生回路を基板上の四隅に配置し、定電圧発生回路の出力電圧を定電圧発生回路に隣接する他の半導体チップに供給する半導体装置が知られている（例えば、特許文献１参照）。

しかしながら、特許文献１の半導体装置では、定電圧発生回路が供給電圧以下の電圧しか出力できないため、不揮発性半導体装置等のように、消去・書き込み等の動作によっては供給電圧より高電圧で駆動させる必要のある種々のチップを搭載することができない。また、特許文献１の半導体装置を電圧加速試験によりテストする場合、耐圧の観点から電圧値の最も低い半導体チップにテスト時の電圧値を設定しなければならないため、試験時間が延びてしまう。
特開平３−２１０５０号公報

本発明は、供給電圧よりも高電圧で駆動する種々のチップを搭載でき、電圧の異なる複数のチップを短時間でテスト可能な半導体装置を提供する。

本願発明の態様によれば、内部回路及び内部回路の駆動に必要な内部電圧を生成する内部電圧生成回路をそれぞれ有する複数の半導体チップと、複数の半導体チップに電気的に接続され、供給電圧を昇圧する昇圧回路、供給電圧を降圧する降圧回路を含み、供給電圧から複数の半導体チップに供給するための複数の電源電圧を生成する電源電圧生成回路と電源電圧生成回路を制御する制御回路とを有する電源チップとを備える半導体装置が提供される。

本願発明の他の態様によれば、内部回路、内部回路の駆動に必要な内部電圧の供給を受けるための複数の端子及び内部電圧の供給を制御するチップ制御回路をそれぞれ有する複数の半導体チップと、複数の半導体チップに電気的に接続され、供給電圧を昇圧する昇圧回路、供給電圧を降圧する降圧回路を含み、内部電圧を生成する電源電圧生成回路とチップ制御回路に接続されチップ制御回路からの制御信号に応じて電源電圧生成回路を制御する制御回路とを有する電源チップとを備える半導体装置が提供される。

本発明によれば、供給電圧よりも高電圧で駆動する種々のチップを搭載でき、電圧の異なる複数のチップを短時間でテスト可能な半導体装置を提供する。

次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第１の実施の形態）
−半導体装置−
第１の実施の形態に係る半導体装置は、図１に示すように、複数の半導体チップ（第１〜第３半導体チップ２０，３０，４０）と、複数の半導体チップ２０，３０，４０に電気的に接続され、外部から供給される供給電圧Ｖ１を基に複数の半導体チップ２０，３０，４０に供給するための複数の電源電圧を生成する電源電圧生成回路１１及び電源電圧生成回路１１を制御する制御回路１２とを有する電源チップ１０とを備える。第１〜第３半導体チップ２０，３０，４０及び電源チップ１０は、基板１上に搭載されている。

図１では、３個の第１〜第３半導体チップ２０，３０，４０を例示したが、半導体チップの個数は、半導体装置の仕様に応じていくつあってもよい。第１〜第３半導体チップ２０，３０，４０としては、ＤＲＡＭ、ＳＲＡＭ、擬似ＳＲＡＭ（ＰＳＲＡＭ）、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等の不揮発性の半導体メモリを搭載した半導体チップが利用可能である。

第１半導体チップ２０は、内部回路２１，及び内部回路２１の駆動に必要な内部電圧を生成する内部電圧生成回路２２、及び出力端子１６ａに電気的に接続されたチップ電源端子２３を有する。第２半導体チップ３０は、内部回路３１，及び内部回路３１の駆動に必要な内部電圧を生成する内部電圧生成回路３２、及び出力端子１６ｂに電気的に接続されたチップ電源端子３３を有する。第３半導体チップ４０は、内部回路４１，及び内部回路４１の駆動に必要な内部電圧を生成する内部電圧生成回路４２、及び出力端子１６ｄに電気的に接続されたチップ電源端子４３を有する。

電源チップ１０は、電源電圧生成回路１１及び制御回路１２に電気的に接続された電源端子１３を更に有する。電源端子１３には、半導体装置の外部から供給電圧Ｖ１が供給される。供給電圧Ｖ１は、半導体装置の仕様によって異なるが、一定電圧が供給される。

電源電圧生成回路１１は、供給電圧Ｖ１を昇圧する昇圧回路１４及び供給電圧Ｖ１を降圧する降圧回路１５を備える。昇圧回路１４は、第１昇圧回路１４１，第２昇圧回路１４２，・・・・・，及び第ｋ昇圧回路１４３を有する（ｋは３以上の任意の整数）。降圧回路１５は、第１降圧回路１５１，第２降圧回路１５２，・・・・・，及び第ｋ降圧回路１５３を有する（ｋは３以上の任意の整数）。「ｋは３以上の任意の整数」と記載したが、第１〜第ｋ昇圧回路１４１〜１４３及び第１〜第ｋ降圧回路１５２の数は、それぞれ２つでも良く、半導体チップ数とその仕様に応じていくつ設けてもよい。

制御回路１２は、昇圧回路１４及び降圧回路１５を制御し、電源端子１３に供給された供給電圧Ｖ１から複数の半導体チップ２０，３０，４０に供給するための複数の電源電圧を電源電圧生成回路１１に生成させる。制御回路１２には、電源電圧生成回路１１の制御情報が記憶される。電源電圧生成回路１１の制御情報としては、例えば、複数の半導体チップ２０，３０，４０に供給する複数の電源電圧をいずれの昇圧回路１４又は降圧回路１５を用いて生成するか等の制御情報が含まれる。また、多様な電圧値の供給電圧Ｖ１が投入されても対応可能とするために、供給電圧Ｖ１の大きさに応じて複数の電源電圧を生成させるための複数の設定条件が制御情報に含まれている。第１〜第ｋ昇圧回路１４１〜１４３又は第１〜第ｋ降圧回路１５１〜１５３が生成した電源電圧は、電源チップ１０内に配置された出力端子１６ａ，１６ｂ，・・・・・，１６ｃ，１６ｄ，１６ｅ，・・・・・，１６ｆに供給される。

−半導体装置の動作−
図１に示す第１の実施の形態に係る半導体装置の動作の一例を、図２に示すフローチャートを用いて説明する。以下の説明では、一例として、図１に示す第１半導体チップ２０がＮＯＲ型フラッシュメモリを、第２半導体チップ３０がＮＡＮＤ型フラッシュメモリを、第３半導体チップ４０がＰＳＲＡＭをそれぞれ搭載する場合を説明する。また、供給電圧Ｖ１は２．０Ｖとし、第１半導体チップ２０に入力される電源電圧が３．０Ｖ、第２半導体チップ３０に入力される電源電圧が５．０Ｖ、第３半導体チップ４０に入力される電源電圧が１．８Ｖである場合を説明する。

図２のステップＳ１１において、図１の電源端子１３に電圧供給装置（図示せず）が接続され、電圧供給装置を介して電源端子１３に一定電圧の供給電圧Ｖ１が入力される。供給電圧Ｖ１の供給を受けて、電源チップ１０の制御回路１２及び電源電圧生成回路１１が駆動する。

ステップＳ１３において、制御回路１２が、制御回路１２に記憶された制御情報を読み出して、第１〜第ｋ昇圧回路１４１〜１４３及び第１〜第ｋ降圧回路１５１〜１５３のいずれかを制御し、第１〜第３半導体チップ２０，３０，４０に供給する複数の電源電圧を生成させる。

例えば、第１昇圧回路１４１が、制御回路１２からの制御信号に基づいて、２．０Ｖの供給電圧Ｖ１を電源電圧３．０Ｖに昇圧して、出力端子１６ａに出力する。第２昇圧回路１４２が、制御回路１２からの制御信号に基づいて、供給電圧Ｖ１を電源電圧５．０Ｖに昇圧して、出力端子１６ｂに出力する。第３降圧回路１５１が、制御回路１２からの制御信号に基づいて、供給電圧Ｖ１を電源電圧１．８Ｖに降圧して、出力端子１６ｄに出力する。

ステップＳ１５において、出力端子１６ａに出力した電源電圧３．０Ｖを、第１半導体チップ２０のチップ電源端子２３に出力する。更に、出力端子１６ｂに出力した電源電圧５．０Ｖを、第２半導体チップ３０のチップ電源端子３３に出力し、出力端子１６ｄに供給された電源電圧１．８Ｖを、第３半導体チップ４０のチップ電源端子４３に出力する。この結果、出力端子１６ａ，１６ｂ，１６ｄからの電源電圧供給を受けて、第１〜第３半導体チップ２０，３０，４０それぞれの内部電圧生成回路２２，３２，４２が動作する。

ステップＳ１７において、内部電圧生成回路２２，３２，４２が、内部電圧生成回路２２，３２，４２のそれぞれに記憶された内部電圧制御情報をそれぞれ読み出して、内部回路２１，３１，４１のそれぞれが有する複数の機能ブロックに対応した複数の内部電圧をそれぞれ生成する。ステップＳ１９において、内部回路２１，３１，４１が、内部電圧の供給を受けて種々の動作を実行する。

例えば、第３半導体チップ４０の内部回路４１に搭載されたＮＡＮＤ型フラッシュメモリのデータを消去する制御信号が内部電圧生成回路４２に入力された場合、内部電圧生成回路４２が、チップ電源端子４３に入力された電源電圧５．０Ｖから例えば内部電圧１０Ｖを生成する。そして、内部回路４１が、内部電圧１０Ｖの供給を受けて、制御信号に基づきＮＡＮＤ型フラッシュメモリのデータを消去する。

第１の実施の形態に係る半導体装置によれば、電源電圧生成回路１１内の昇圧回路１４及び降圧回路１５により、単一電源（供給電圧Ｖ１）から多様な電源電圧を生成できるため、供給電圧Ｖ１の大きさに関係なく様々な種類の半導体チップを搭載できる。また、第１〜第３半導体チップ２０，３０，４０毎に電源電圧生成回路を設置しなくて済むため、半導体チップの面積及び半導体装置の小型化が図れる。

また、後述する半導体装置の試験方法により更に明らかとなるが、図１の半導体装置をテスト（試験）する場合に、テスト信号Ｓの入力に基づいて、電源電圧生成回路１１が第１〜第３半導体チップ２０，３０，４０それぞれの耐圧限界となる電源電圧をそれぞれ生成できるので、電圧値の最も低い半導体チップに合わせるように、テスト時の電圧値を設定する必要がなく、試験時間を短縮できる。

−半導体装置の試験方法−
図３に示すフローチャートを用いて、図１に示す第１の実施の形態に係る半導体装置を試験する場合の試験方法の一例を説明する。ステップＳ１１及びＳ１３に示す手順は、図２のステップＳ１１及びＳ１３と実質的に同様であるので、重複した記載を省略する。

図３のステップＳ１３１において、図１の制御回路１２に、半導体装置の外部からテスト信号Ｓが入力されたか否かが判定される。テスト信号Ｓが入力された場合には、制御回路１２が、制御回路１２に記憶されたテスト信号の入力に基づく制御情報を読み出して、第１〜第ｋ昇圧回路１４１〜１４３及び第１〜第ｋ降圧回路１５１〜１５３のいずれかを制御し、第１〜第３半導体チップ２０，３０，４０それぞれの耐圧限界となる電源電圧に昇圧する。耐圧限界まで昇圧された複数の電源電圧は、出力端子１６ａ，１６ｂ，１６ｄに出力する。

ステップＳ１５１において、出力端子１６ａ、１６ｂ，１６ｄにそれぞれ出力した電源電圧を、第１〜第３半導体チップ２０，３０，４０のチップ電源端子２３，３３，４３のそれぞれに出力する。これにより、出力端子１６ａ，１６ｂ，１６ｄからの電源電圧供給を受けて、内部電圧生成回路２２，３２，４２が動作する。

ステップＳ１７１において、内部電圧生成回路２２，３２，４２が、内部電圧生成回路２２，３２，４２に記憶された内部電圧制御情報をそれぞれ読み出して、内部回路２１，３１，４１のそれぞれに含まれる複数の機能ブロックの耐圧限度となる複数の内部電圧を生成する。内部回路２１は、内部電圧の供給を受けて、種々の動作を実行する。ユーザは、内部回路２１の動作を観察、検証等することにより、図１に示す半導体装置の試験（電圧加速試験）が可能となる。

図１に示す半導体装置によれば、制御回路１２が、第１〜第３半導体チップ２０，３０，４０の特性を試験する場合に、昇圧回路１４及び降圧回路１５を制御して、第１〜第３半導体チップ２０，３０，４０それぞれの耐圧限界となる電源電圧をそれぞれ生成させる。これにより、各半導体チップ毎に好適な電圧をそれぞれ供給して電圧加速試験を行うことができるので、電圧値の最も低い半導体チップに試験時の電圧値を設定する必要がなく、試験時間を短縮できる。

また、第１〜第３半導体チップ２０，３０，４０がそれぞれ内部電圧生成回路２２，３２，４２を備えるため、図１の半導体装置に対して電圧加速試験を行う場合に、内部回路２１，３１，４１に含まれる各モジュールの耐圧限界となる複数の内部電圧を生成できる。これにより、試験時間を短縮可能な精度の高い電圧加速試験が実施できる。

なお、図３に示す試験方法においては、供給電圧Ｖ１として一定電圧が供給される場合を説明したが、供給電圧Ｖ１は可変であってもよい。例えば、供給電圧Ｖ１が、任意の傾きで所定の電圧値まで昇圧される場合には、制御回路１２により、電源電圧生成回路１１が出力端子１６ａ，１６ｂ，１６ｃ，・・・・・，に供給する複数の電源電圧を、一律に決まった傾きで、一定の電源値まで上げていくように制御するのが好ましい。

供給電圧Ｖ１が可変の場合も、第１〜第３半導体チップ２０，３０，４０が電源投入を検知して、各内部回路２１，３１，４１のリダンダンシー（冗長）置換情報、各種トリミング情報のフェーズ情報の読み込みなどを実行する。これらの動作の実行時に、出力端子パッド１６ａ，１６ｂ，１６ｃ，・・・・・から出力される電源電圧の傾きが一定になることにより、供給電圧Ｖ１が可変であっても、第１〜第３半導体チップ２０，３０，４０の動作保証がし易くなる。

（第２の実施の形態）
第２の実施の形態に係る半導体装置は、図４に示すように、複数の半導体チップ２０，３０と、複数の半導体チップ２０，３０に電気的に接続され、供給電圧Ｖ１を昇圧する昇圧回路１４、供給電圧Ｖ１を降圧する降圧回路１５を含み、内部電圧を生成する電源電圧生成回路１１及び制御回路１２とを有する電源チップ１０とを備える。複数の半導体チップ２０，３０及び電源チップ１０は、基板１上に搭載されている。

図２においては、基板１上に２つの第１及び第２半導体チップ２０，３０を搭載する例を示すが、半導体チップの個数は、仕様に応じていくつあってもよい。第１及び第２半導体チップ２０，３０としては、ＤＲＡＭ、ＳＲＡＭ、ＰＳＲＡＭ、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等の不揮発性の半導体メモリを搭載した半導体チップが利用可能である。

第１半導体チップ２０は、内部回路２１、内部回路２１の駆動に必要な内部電圧の供給を受けるための複数の端子２６ａ，２６ｂ，２６ｃ及び内部電圧の供給を制御するチップ制御回路２４を有する。端子２６ａ，２６ｂ，２６ｃは、電源チップ１０の出力端子１６ａ，１６ｂ，１６ｃに電気的に接続されている。端子２６ａ，２６ｂ，２６ｃの数は、内部回路２１の機能ブロックの数や仕様に応じていくつあってもよい。チップ制御回路２４は、電源チップ１０の制御回路１２に電気的に接続されている。

第２半導体チップ３０は、内部回路３１、内部回路３１の駆動に必要な内部電圧の供給を受けるための複数の端子３６ｖ，３６ｗ，３６ｘ，３６ｙ及び内部電圧の供給を制御するチップ制御回路３４を有する。端子３６ｖ，３６ｗ，３６ｘ，３６ｙは、電源チップ１０の出力端子１６ｖ，１６ｗ，１６ｘ，１６ｙに電気的に接続されている。端子３６ｖ，３６ｗ，３６ｘ，３６ｙの数は、内部回路３４の機能ブロックの数や仕様に応じていくつあってもよい。チップ制御回路３４は、電源チップ１０の制御回路１２に電気的に接続されている。

電源チップ１０の制御回路１２は、昇圧回路１４及び降圧回路１５を制御し、電源端子１３に供給された供給電圧Ｖ１から、複数の半導体チップ２０，３０に供給するための複数の電源電圧を電源電圧生成回路１１に生成させる。制御回路１２は、チップ制御回路２４，３４から入力される制御信号に基づいて動作する。第１〜第ｋ昇圧回路１４１〜１４３又は第１〜第ｋ降圧回路１５１〜１５３により生成された複数の内部電圧は、電源チップ１０内に配置された出力端子１６ａ，１６ｂ，１６ｃ，・・・・・，１６ｖ，１６ｗ，１６ｘ，１６ｙ，・・・・・に出力され、第１及び第２半導体チップ２０，３０の各端子２６ａ〜２６ｃ，３６ｖ，３６ｗ，３６ｘ，３６ｙに出力される。

−半導体装置の動作−
図４に示す第２の実施の形態に係る半導体装置の動作の一例を、図５及び図６に示すフローチャートを用いて説明する。以下の説明では、一例として、図４に示す第１半導体チップ２０がＮＡＮＤ型フラッシュメモリを、第２半導体チップ３０がＮＯＲ型フラッシュメモリをそれぞれ搭載する場合を説明する。

図５のステップＳ１１において、図４の電源端子１３に電圧供給装置（図示せず）が接続され、電圧供給装置を介して電源端子１３に一定電圧の供給電圧Ｖ１が入力される。供給電圧Ｖ１の供給を受けて、図４の電源チップ１０の制御回路１２、電源電圧生成回路１１、及び第１及び第２半導体チップ２０，３０のチップ制御回路２４，３４が動作する。

ステップＳ２０において、チップ制御回路２４，３４に内部回路２１，３１の動作に関わる種々の命令が外部から入力されると、チップ制御回路２４，３４が、各種命令を実行するために必要な内部電圧値及び各種命令を実行するタイミングを表す制御情報等を制御回路１２に転送する。

ステップＳ３０において、電源チップ１０の制御回路１２が、チップ制御回路２４，３４から転送された制御情報を読み出して、第１〜第ｋ昇圧回路１４１〜１４３及び第１〜第ｋ降圧回路１５１〜１５３のいずれかを制御し、第１及び第２半導体チップ２０，３０に供給する複数の内部電圧を生成させて、出力端子１６ａ〜１６ｙから第１半導体チップの端子２６ａ〜２６ｃへ、及び第２半導体チップ３０の端子３６ｖ〜３６ｙへそれぞれ出力する。

ステップＳ４０において、第１及び第２半導体チップ２０，３０のチップ制御回路２４，３４が、チップ制御回路２４，３４に入力された制御情報に基づいて、第１半導体チップの端子２６ａ〜２６ｃに入力された内部電圧を内部回路２１、３１に出力し、内部回路２１，３１の種々の動作を実行させる。

図６のフローチャートを用いて、図４の第１半導体チップ２０に、内部回路２１のデータを消去する命令（コマンド）が外部から入力された場合の第１半導体チップ２０及び電源チップ１０の動作の一例を説明する。

図６のステップＳ２１において、第１半導体チップ２０のチップ制御回路２４にデータ消去コマンドが入力されると、チップ制御回路２４が、内部回路２１の駆動に必要な内部電圧値（オンレベル）を設定するための制御信号を電源チップ１０の制御回路１２に出力する。

ステップＳ３１において、制御回路１２がチップ制御回路２４から出力された制御信号を読み出して、第１〜第ｋ昇圧回路１４１〜１４３のいずれかを制御し、供給電圧Ｖ１を昇圧して、第１半導体チップ２０に供給する内部電圧を生成させる。ステップＳ３２において、昇圧が完了すると、第１〜第ｋ昇圧回路１４１〜１４３が、生成した内部電圧を、例えば図４の出力端子１６ａに出力する。

ステップＳ４１において、チップ制御回路２４が、チップ制御回路２４に入力された制御信号を読み出して、出力端子１６ａに接続された第１半導体チップ２０の端子２６ａからの内部電圧を内部回路２１に供給し、内部回路２１のデータの消去を実行する。ステップＳ４２において、チップ制御回路２４が、データの消去が完了したか否かを検証する。データの消去が完了しない場合は、ステップＳ４１において再びデータの消去を実行する。データの消去が完了した場合は、ステップＳ４３において、チップ制御回路２４が、電源チップ１０の制御回路１２に対し、昇圧回路１４の動作を停止（オフ）するための制御信号を出力する。

ステップＳ４３において、電源チップ１０の制御回路１２が、チップ制御回路２４からの制御信号の出力を受けて、昇圧回路１４の動作を停止させる制御信号を昇圧回路１４に出力し、ステップＳ４４において、制御回路１２が昇圧回路１４の動作を停止させる制御信号を昇圧回路１４に転送し、ステップＳ４５において、昇圧回路１４が動作を停止する。

第２の実施の形態に係る半導体装置によれば、第１及び第２半導体チップ２０，３０のチップ制御回路２４，２３の制御信号の入力に基づいて、電源チップ１０から必要な内部電圧を生成させて供給する。これにより、第１及び第２半導体チップ２０，３０に必要な内部電圧生成回路を削減できるので、半導体チップの縮小化及び半導体装置の小型化が図れる。

また、後述する第２の実施の形態に係る半導体装置の試験方法により更に明らかとなるが、図４の第２の実施の形態に係る半導体装置をテストする場合に、チップ制御回路２４，３４から転送される制御信号に基づいて、内部回路２１，３１内の複数の機能ブロックそれぞれの耐圧限界となる内部電圧をそれぞれ生成させることにより、電圧値の最も低い半導体チップにテスト時の電圧値を設定する必要がなく、試験時間を短縮できる。

なお、チップ制御回路２４が制御回路１２に転送する制御信号としては、供給電圧Ｖ１起因又は消費ピーク電流起因で電源チップ１０が所望の内部電圧を生成できなくなる場合に強制的に第１及び第２半導体チップ２０，３０の動作を中断させるための信号を含んでもよい。これにより、第１及び第２半導体チップ２０，３０の動作保証をし易くすることができる。

−半導体装置の試験方法−
図４に示す第２の実施の形態に係る半導体装置を試験する場合は、第１の実施の形態において説明した図２のフローチャートに示す試験方法と実質的に同様であり、まず、図４の制御回路１２に、半導体装置の外部からテスト信号が入力されているか否かが判定される。テスト信号が入力された場合には、制御回路１２が、制御回路１２に記憶されたテスト信号の入力に基づく制御情報を読み出して、チップ制御回路２４，３４から転送される内部回路２１の制御情報に基づき第１〜第ｋ昇圧回路１４１〜１４３及び第１〜第ｋ降圧回路１５１〜１５３のいずれかを制御し、内部回路２１，３１に含まれる各機能ブロックの耐圧限界となる電圧値に昇圧する。そして、出力端子１６ａ〜１６ｙを介して第１及び第２半導体チップ２０，３０へ入力する。

チップ制御回路２４，３４は、端子２６ａ〜２６ｃ，３６ｖ〜３６ｙに入力された内部電圧を内部回路２１に供給し、内部回路２１，３１に種々の動作を実行させる。ユーザは、内部回路２１，３１の動作を観察し、検証等することにより、図４に示す半導体装置の試験が可能となる。

図４に示す半導体装置によれば、制御回路１２が、第１及び第２半導体チップ２０，３０の特性を試験する場合に、昇圧回路１４及び降圧回路１５を制御して、第１〜第３半導体チップ２０，３０の内部回路２１，３１の耐圧限界となる内部電圧をそれぞれ生成させる。これにより、内部回路２１，３１毎に好適な電圧をそれぞれ供給して電圧加速試験を行うことができるので、電圧値の最も低い半導体チップに試験時の電圧値を設定する必要がなく、試験時間を短縮できる。

（実装例）
第１及び第２の実施の形態に係る半導体装置に好適な実装例を図７及び図８に示す。図７に示す半導体装置は、基板１上に直接、電源チップ１０が実装されている。電源チップ１０は、図８に示すように、電源チップ１０内で生成した電源電圧又は内部電圧を第１半導体チップ２０及び第２半導体チップ３０に供給するための複数の電極パッド１８が配置された素子面１０Ａを有している。電源チップ１０は、電極パッド１８に接続されたボール電極１９を介して、基板１上にフェイスダウンでフリップチップ実装される。電極パッド１８から取り出される電源電圧又は内部電圧は、図７において図示を省略した基板１上の配線を介してパッド３に供給される。

第１半導体チップ２０は、スペーサ５１を介して電源チップ１０上に実装されている。第１半導体チップ２０にはパッド２７が配置されている。パッド２７は、ボンディングワイヤ４を介して基板１上のパッド３に接続されている。第２半導体チップ３０は、スペーサ５２を介して第２半導体チップ２０上に実装されている。第２半導体チップ３０にはパッド３７が配置されている。パッド３７は、ボンディングワイヤ４を介して基板１上のパッド３に接続されている。

図７及び図８に示す半導体装置によれば、電源チップ１０の素子面を基板１上に対向させて実装することにより、電源チップ１０と基板１の間に挿入するスペーサを省略できるため、半導体装置の厚さを低減でき、小型化が実現できる。

（その他の実施の形態）
上記のように、本発明は第１及び第２実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

図７及び図８に示す半導体装置では、電源チップ１０，第１及び第２半導体チップ２０，３０のパッド３，２７，３７を矩形のチップの外形を定義する２辺に沿って配置する例を示したが４辺に沿って配置してもよい。また、電源チップ１０をフェイスアップで基板１上に実装し、スペーサ５１に対向する電極パッド１８と基板１上のパッド３をボンディングワイヤ等により接続しても、一定の目的を達成可能である。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１の実施の形態に係る半導体装置の一例を示すブロック図である。 本発明の第１の実施の形態に係る半導体装置の動作の一例を示すフローチャートである。 本発明の第１の実施の形態に係る半導体装置の試験方法の一例を示すフローチャートである。 本発明の第２の実施の形態に係る半導体装置の一例を示すブロック図である。 本発明の第２の実施の形態に係る半導体装置の動作の一例を示すフローチャートである。 本発明の第２の実施の形態に係る半導体装置の動作の一例を示すフローチャートである。 本発明の第１及び第２の実施の形態に係る半導体装置に好適な実装例を示す斜視図である。 図８の電源チップの素子面からみた平面図である。

符号の説明

１０…電源チップ
１０Ａ…素子面
１１…電源電圧生成回路
１２…制御回路
１４…昇圧回路
１５…降圧回路
２０，３０，４０…半導体チップ
２１，３１，４１…内部回路
２２，３２，４２…内部電圧生成回路
５１…スペーサ
５２…スペーサ

Claims (5)

1. 内部回路及び前記内部回路の駆動に必要な内部電圧を生成する内部電圧生成回路をそれぞれ有する複数の半導体チップと、
   前記複数の半導体チップに電気的に接続され、供給電圧を昇圧する昇圧回路、前記供給電圧を降圧する降圧回路を含み、前記供給電圧から前記複数の半導体チップに供給するための複数の電源電圧を生成する電源電圧生成回路と前記電源電圧生成回路を制御する制御回路とを有する電源チップ
   とを備えることを特徴とする半導体装置。
2. 前記制御回路が、前記複数の半導体チップの特性をテストするためのテスト信号の入力に基づいて前記昇圧回路及び前記降圧回路を制御し、前記複数の半導体チップそれぞれの耐圧限界となる前記複数の電源電圧を生成させることを特徴とする請求項１記載の半導体装置。
3. 前記制御回路が、前記昇圧回路及び前記降圧回路を制御し、前記供給電圧をそれぞれ一定の傾きで昇圧又は降圧して前記複数の電源電圧を生成させることを特徴とする請求項１又は２に記載の半導体装置。
4. 内部回路、前記内部回路の駆動に必要な内部電圧の供給を受けるための複数の端子及び前記内部電圧の供給を制御するチップ制御回路をそれぞれ有する複数の半導体チップと、
   前記複数の半導体チップに電気的に接続され、供給電圧を昇圧する昇圧回路、前記供給電圧を降圧する降圧回路を含み、前記内部電圧を生成する電源電圧生成回路と前記チップ制御回路に接続され前記チップ制御回路からの制御信号に応じて前記電源電圧生成回路を制御する制御回路とを有する電源チップ
   とを備えることを特徴とする半導体装置。
5. 前記電源チップを搭載する基板を更に備え、
   前期電源チップが、前記複数の半導体チップに電気的に接続される複数の電極パッドが配置される素子面を前期基板に対向するようにフェイスダウンで搭載され、前記複数の半導体チップのそれぞれが、スペーサを介して前記電源チップ上に積層されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。

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