JP2015502652A5

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Publication number: JP2015502652A5
Application number: JP2014534608A
Authority: JP
Filing date: 2012-09-27
Publication date: 2015-11-19
Anticipated expiration: 2032-09-27

Description

本発明の上記の実施形態の種々の特徴は、本発明の趣旨及び範囲から逸脱することなく、具体的に上記で説明された以外の方法において組み合わせることができる。本開示は、上記の本発明の実施形態の全てのそのような組み合わせ及び変形形態を包含することを意図している。
なお、出願当初の特許請求の範囲は以下の通りである。
請求項１：
超小型電子パッケージであって、
メモリ記憶アレイ機能を有する超小型電子素子であり、それぞれ前記超小型電子素子の面に沿った第１の方向に延在する、素子接点の１つ又は複数の列を有し、前記超小型電子素子の前記面に垂直な軸平面が、前記第１の方向に延在する直線に沿って前記超小型電子素子の前記面と交差し前記素子接点の前記１つ又は複数の列に対して中央に置かれるようになっている、超小型電子素子と、
対向する第１の表面及び第２の表面と、前記素子接点に面し接合される前記第１の表面で露出した複数の基板接点とを有する基板と、
前記第１の方向に延在し前記基板の前記第２の表面で露出した、端子の複数の平行な列であって、前記端子は前記基板接点に電気的に接続され該超小型電子パッケージを該超小型電子パッケージの外部の部品と接続するよう構成される、端子の複数の平行な列と
を備え、
前記端子は、前記基板の前記第２の表面の中央領域において露出した第１の端子を含み、前記第１の端子は、前記超小型電子素子内のメモリ記憶アレイの利用できるアドレス可能なメモリ位置すべての中からアドレス可能なメモリ位置を決定するのに該超小型電子パッケージ内の回路が使用することができるアドレス情報を運ぶよう構成され、
前記中央領域は、前記第１の方向を横切る前記基板の前記第２の表面に沿った第２の方向の幅を有し、前記中央領域の前記幅は、前記端子の前記平行な列のうちの任意の２つの隣接する列の間の最小ピッチの３．５倍以下であり、前記軸平面は前記中央領域と交差している
超小型電子パッケージ。
請求項２：
前記超小型電子素子は、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化している、請求項１に記載の超小型電子パッケージ。
請求項３：
前記第１の端子は、前記アドレス可能なメモリ位置を決定するのに該超小型電子パッケージ内の前記回路が使用することができる前記アドレス情報のすべてを運ぶよう構成される、請求項１に記載の超小型電子パッケージ。
請求項４：
前記第１の端子は、前記超小型電子素子の動作モードを制御する情報を運ぶよう構成される、請求項１に記載の超小型電子パッケージ。
請求項５：
前記第１の端子は、該超小型電子パッケージに転送されるコマンド信号のすべてを運ぶよう構成され、前記コマンド信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブ信号である、請求項４に記載の超小型電子パッケージ。
請求項６：
前記第１の端子は、該超小型電子パッケージに転送されるクロック信号を運ぶよう構成され、該超小型電子パッケージは、前記クロック信号を用いて、前記アドレス情報を運ぶ前記端子で受け取られる信号をサンプリングするよう構成される、請求項１に記載の超小型電子パッケージ。
請求項７：
前記第１の端子は、該超小型電子パッケージに転送されるバンクアドレス信号のすべてを運ぶよう構成される、請求項１に記載の超小型電子パッケージ。
請求項８：
前記第１の端子は、前記端子の列のうちの２つを超えない列内に配置されている、請求項１に記載の超小型電子パッケージ。
請求項９：
前記第１の端子は、前記端子の列のうちの単一の列内に配置されている、請求項１に記載の超小型電子パッケージ。
請求項１０：
前記第１の端子に接続される前記素子接点は、素子接点の単一の列内に配置されている、請求項９に記載の超小型電子パッケージ。
請求項１１：
前記素子接点は、前記超小型電子素子の前面で露出した再分配接点を含み、再分配接点のそれぞれは、トレース又はビアのうちの少なくとも１つを介して前記超小型電子素子の接点パッドに電気的に接続され、前記再分配接点のうちの少なくともいくつかは、前記超小型電子素子の前記面に沿った少なくとも１つの方向に前記素子接点からずれている、請求項１に記載の超小型電子パッケージ。
請求項１２：
前記基板は、対向する前記第１の表面及び第２の表面の間にそれぞれ延在する、対向する第１の縁及び第２の縁を有し、前記第１の縁及び前記第２の縁は前記第１の方向に延在し、前記第２の表面はそれぞれ前記第１の縁及び前記第２の縁に隣接する第１の周辺領域及び第２の周辺領域を有し、前記中央領域は前記第１の周辺領域と前記第２の周辺領域とを分離し、
前記端子は、前記周辺領域のうちの少なくとも１つにおいて前記第２の表面で露出した複数の第２の端子を含み、前記第２の端子のうちの少なくともいくつかは、前記アドレス情報以外の情報を運ぶよう構成される、請求項１に記載の超小型電子パッケージ。
請求項１３：
前記第２の端子のうちの少なくともいくつかはデータ信号を運ぶよう構成される、請求項１２に記載の超小型電子パッケージ。
請求項１４：
前記超小型電子素子は、前記基板接点に接合された接点をその上に有する第１の半導体チップと、前記基板の前記第１の表面から離れた前記第１の半導体チップの面の上に重なり前記第１の半導体チップと電気的に相互接続された、少なくとも１つの第２の半導体チップとを含む、請求項１に記載の超小型電子パッケージ。
請求項１５：
前記第１のチップは、前記第１の端子から前記アドレス情報のうちの少なくともいくらかを受け取り、前記少なくとも１つの第２のチップに転送するように前記少なくともいくらかのアドレス情報を再生するよう構成され、前記少なくとも１つの第２のチップは、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化している、請求項１４に記載の超小型電子パッケージ。
請求項１６：
前記第１の端子は前記超小型電子素子の動作モードを制御する情報を運ぶよう構成され、前記第１のチップは前記動作モードを制御する前記情報の再生又は少なくとも部分的な復号化のうちの少なくとも一方を行うよう構成される、請求項１４に記載の超小型電子パッケージ。
請求項１７：
前記第１のチップは、前記少なくとも１つの第２のチップを前記第１のチップに電気的に接続する複数のスルーシリコンビアを含む、請求項１５に記載の超小型電子パッケージ。
請求項１８：
前記第１のチップと前記少なくとも１つの第２のチップとの間の前記電気的相互接続のうちの少なくともいくつかはワイヤボンドを介している、請求項１５に記載の超小型電子パッケージ。
請求項１９：
前記少なくとも１つの第２のチップは、前記第１のチップの表面で露出した第１の接点に面し接合される、前記第２のチップの表面で露出した第２の接点のフリップチップ電気的相互接続を介して、前記第１のチップに電気的に相互接続され、前記第１のチップの前記表面は、前記基板の前記第１の表面から離れるほうを向いている、請求項１５に記載の超小型電子パッケージ。
請求項２０：
前記第１のチップは、第２のチップのそれぞれに転送するように前記第１の端子で受け取られる前記アドレス情報のうちの少なくともいくらかをバッファするよう構成され、第２のチップのそれぞれは、前記第１チップ及び前記第２のチップのうちの別のチップに転送するように前記アドレス情報をバッファするよう構成されていない、請求項１９に記載の超小型電子パッケージ。
請求項２１：
前記第１のチップは、第２のチップのそれぞれに転送するように前記第１の端子で受け取られる前記アドレス情報を少なくとも部分的に復号化するよう構成され、第２のチップのそれぞれは前記アドレス情報を完全に復号化するよう構成されてない、請求項１９に記載の超小型電子パッケージ。
請求項２２：
前記第２の半導体チップは複数のスタックした第２の半導体チップである、請求項２１に記載の超小型電子パッケージ。
請求項２３：
前記第１のチップのうちの少なくともいくつかのチップと前記少なくとも１つの第２のチップとは複数のスルーシリコンビアによって互いに電気的に接続されている、請求項１４に記載の超小型電子パッケージ。
請求項２４：
前記少なくとも１つの第２のチップのうちの少なくとも１つは、前記第１のチップ又は前記少なくとも１つの第２のチップのうちの別のもののうちの少なくとも一方に転送するように、その接点で受け取られる情報の部分的な若しくは完全な復号化、又はその前記接点で受け取られる情報の再生のうちの少なくとも一方を行うよう構成される、請求項１４に記載の超小型電子パッケージ。
請求項２５：
前記第１のチップと前記第２のチップとの間の前記電気的相互接続のうちの少なくともいくつかは、前記超小型電子素子の少なくとも１つの縁に沿って延在する導電性トレースを介している、請求項１４に記載の超小型電子パッケージ。
請求項２６：
前記第１のチップと前記第２のチップとの間の前記電気的相互接続のうちの少なくともいくつかはワイヤボンドを介しており、前記少なくとも１つの第２のチップの面は前記第１のチップから離れるほうを向き、前記ワイヤボンドのうちの少なくともいくつかは、前記第１のチップを前記少なくとも１つの第２のチップの前記面で露出した接点と接続している、請求項１４に記載の超小型電子パッケージ。
請求項２７：
前記第１のチップと前記第２のチップの間の前記電気的相互接続のうちの少なくともいくつかはワイヤボンドを介しており、前記少なくとも１つの第２のチップの面は前記第１のチップのほうを向き、前記ワイヤボンドのうちの少なくともいくつかは、前記第１のチップを前記少なくとも１つの第２のチップの前記面で露出した接点と接続している、請求項２６に記載の超小型電子パッケージ。
請求項２８：
前記第１のチップ又は前記少なくとも１つの第２のチップのうちの少なくとも１つはダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）記憶アレイを含む、請求項１４に記載の超小型電子パッケージ。
請求項２９：
前記第１のチップ又は前記少なくとも１つの第２のチップのうちの少なくとも１つは、ＮＡＮＤフラッシュ、ＲＲＡＭ（抵抗変化型ＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ＰＣＭ（相変化メモリ）、ＭＲＡＭ（磁気ランダムアクセスメモリ）、スピントルクＲＡＭ、又は連想メモリの技術において実施される、請求項１４に記載の超小型電子パッケージ。
請求項３０：
超小型電子パッケージであって、
メモリ記憶アレイ機能を有する超小型電子素子であり、前記超小型電子素子の面に沿った第１の方向にそれぞれ延在する、素子接点の１つ又は複数の列を有し、前記超小型電子素子の前記面に垂直な軸平面が、前記第１の方向に延在する直線に沿って前記超小型電子素子の前記面と交差し前記素子接点の前記１つ又は複数の列に対して中央に置かれるようになっている、超小型電子素子と、
対向する第１の表面及び第２の表面と、前記素子接点に面し接合される前記第１の表面で露出した複数の基板接点とを有する基板と、
前記基板の前記第２の表面で露出し前記第１の方向に延在する、端子の複数の平行な列であり、前記端子は前記基板接点に電気的に接続され該超小型電子パッケージを該超小型電子パッケージの外部の部品と接続するよう構成される、端子の複数の平行な列と、
を備え、
前記端子は、前記基板の前記第２の表面の中央領域において露出した第１の端子を含み、前記第１の端子は、前記超小型電子素子のメモリ記憶アレイの利用できるアドレス可能なメモリ位置すべての中からアドレス可能なメモリ位置を決定するのに該超小型電子パッケージ内の回路が使用することができるアドレス情報の大部分を運ぶよう構成され、
前記中央領域は、前記第１の方向を横切る前記基板の前記第２の表面に沿った第２の方向の幅を有し、前記中央領域の前記幅は、前記端子の前記平行な列のうちの任意の２つの隣接する列間の最小ピッチの３．５倍以下であり、前記軸平面は前記中央領域と交差している
超小型電子パッケージ。
請求項３１：
前記第１の端子は、前記アドレス可能なメモリ位置を決定するのに前記パッケージ内の前記回路が使用することができる前記アドレス情報の少なくとも４分の３を運ぶよう構成される、請求項３０に記載の超小型電子パッケージ。

Claims

超小型電子パッケージであって、メモリ記憶アレイ機能を提供するために、いかなる他の機能よりも多くの数のアクティブデバイスを具体化している超小型電子素子であり、それぞれ前記超小型電子素子の面に沿った第１の方向に延在する、素子接点の１つ又は複数の列を有し、前記超小型電子素子の前記面に垂直な軸平面が、前記第１の方向に延在する直線に沿って前記超小型電子素子の前記面と交差し前記素子接点の前記１つ又は複数の列に対して中央に置かれるようになっている、超小型電子素子と、
対向する第１の表面及び第２の表面と、前記素子接点に面し接合される前記第１の表面において複数の基板接点とを有する基板と、
前記基板の前記第２の表面において前記第１の方向に延在する端子の複数の平行な列であって、前記端子は前記基板接点に電気的に接続され該超小型電子パッケージを該超小型電子パッケージの外部の部品と接続するよう構成される、端子の複数の平行な列と
を備え、
前記端子は、前記基板の前記第２の表面の中央領域において露出した第１の端子を含み、前記第１の端子は、前記超小型電子素子内のメモリ記憶アレイの利用できるアドレス可能なメモリ位置すべての中からアドレス可能なメモリ位置を決定するのに該超小型電子パッケージ内の回路が使用することができるアドレス情報を運ぶよう構成され、
前記中央領域は、前記第１の方向を横切る前記基板の前記第２の表面に沿った第２の方向の幅を有し、前記中央領域の前記幅は、前記端子の前記平行な列のうちの任意の２つの隣接する列の間の最小ピッチの３．５倍以下であり、前記軸平面は前記中央領域と交差している
超小型電子パッケージ。
前記第１の端子は、前記アドレス可能なメモリ位置を決定するのに該超小型電子パッケージ内の前記回路が使用することができる前記アドレス情報のすべてを運ぶよう構成される、請求項１に記載の超小型電子パッケージ。
前記第１の端子は、前記超小型電子素子の動作モードを制御する情報を運ぶよう構成される、請求項１に記載の超小型電子パッケージ。
前記第１の端子は、該超小型電子パッケージに転送されるコマンド信号のすべてを運ぶよう構成され、前記コマンド信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブ信号である、請求項３に記載の超小型電子パッケージ。
前記第１の端子は、該超小型電子パッケージに転送されるクロック信号を運ぶよう構成され、該超小型電子パッケージは、前記クロック信号を用いて、前記アドレス情報を運ぶ前記端子で受け取られる信号をサンプリングするよう構成される、請求項１に記載の超小型電子パッケージ。
前記第１の端子は、該超小型電子パッケージに転送されるバンクアドレス信号のすべてを運ぶよう構成される、請求項１に記載の超小型電子パッケージ。
前記第１の端子は、前記端子の列のうちの単一の列内に配置されている、請求項１に記載の超小型電子パッケージ。
前記基板は、対向する前記第１の表面及び第２の表面の間にそれぞれ延在する、対向する第１の縁及び第２の縁を有し、前記第１の縁及び前記第２の縁は前記第１の方向に延在し、前記第２の表面はそれぞれ前記第１の縁及び前記第２の縁に隣接する第１の周辺領域及び第２の周辺領域を有し、前記中央領域は前記第１の周辺領域と前記第２の周辺領域とを分離し、
前記端子は、前記周辺領域のうちの少なくとも１つにおいて前記第２の表面で露出した複数の第２の端子を含み、前記第２の端子のうちの少なくともいくつかは、前記アドレス情報以外の情報を運ぶよう構成され、前記第２の端子のうちの少なくともいくつかはデータ信号を運ぶよう構成される、請求項１に記載の超小型電子パッケージ。
前記超小型電子素子は、前記基板接点に接合された接点をその上に有する第１の半導体チップと、前記基板の前記第１の表面から離れた前記第１の半導体チップの面の上に重なり前記第１の半導体チップと電気的に相互接続された、少なくとも１つの第２の半導体チップとを含む、請求項１に記載の超小型電子パッケージ。
前記第１のチップは、前記第１の端子から前記アドレス情報のうちの少なくともいくらかを受け取り、前記少なくとも１つの第２のチップに転送するように前記少なくともいくらかのアドレス情報を再生するよう構成され、前記少なくとも１つの第２のチップは、いかなる他の機能よりも多くの数の、メモリ記憶アレイ機能を提供する能動素子を具体化している、請求項９に記載の超小型電子パッケージ。
前記第１のチップ又は前記少なくとも１つの第２のチップのうちの少なくとも１つは、ＮＡＮＤフラッシュ、ＲＲＡＭ（抵抗変化型ＲＡＭ）、ＰＣＭ（相変化メモリ）、ＭＲＡＭ（磁気ランダムアクセスメモリ）、スピントルクＲＡＭ、又は連想メモリの技術において実施される、請求項９に記載の超小型電子パッケージ。