JP6185995B2 - 共通サポートシステム及び超小型電子アセンブリ - Google Patents

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Description

本出願の発明主題は、超小型電子構造体、例えば、限定はしないが、少なくとも１つの半導体チップ、又は少なくとも１つの半導体チップの一部を含む構造体等の能動回路素子を組み込む構造体、及び超小型電子構造体を組み込むアセンブリに関連する。
［関連出願の相互参照］
本出願は、それぞれ２０１３年３月１５日に出願され、２０１２年８月２７日に出願された米国特許出願第１３／５９５，４８６号の一部継続出願である、米国特許出願第１３／８４０，３５３号、米国特許出願第１３／８３９，４０２号及び米国特許出願第１３／８４０，５４２号の継続出願であり、それらの特許出願の開示は、引用することにより本明細書の一部をなすものとする。２０１３年３月１５日に出願された、共同所有され、同時係属の以下の特許出願である米国特許出願第１３／８４１，０５２号は、引用することにより本明細書の一部をなすものとする。
半導体チップは、あらかじめパッケージされた個別のユニットとして一般的に提供される。標準的なチップは、平坦な長方形の本体を有し、その大きな前面がチップの内部回路に接続されるコンタクトを有する。個別の各チップは通常、チップのコンタクトに接続される外部端子を有するパッケージに入れられる。さらに、それらの端子、すなわち、パッケージの外部接続点は、プリント回路基板等の回路パネルに電気的に接続するように構成される。多くの従来の設計では、チップパッケージは、チップ自体の面積より著しく大きい回路パネルの面積を占有する。前面を有する平坦なチップを参照しながら本開示において用いられるときに、「チップの面積」は、前面の面積を参照するものと理解されたい。
チップのいかなる物理的配置においても、サイズは考慮すべき重要な事柄である。ポータブル電子デバイスが急速に進歩するにつれて、チップを物理的に更にコンパクトに配置することへの要求が更に強くなってきた。一例にすぎないが、一般的に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能を、高解像度ディスプレイ及び関連する画像処理チップとともに、強力なデータプロセッサ、メモリ、並びにグローバルポジショニングシステム受信機、電子カメラ及びローカルエリアネットワーク接続等の補助デバイスと統合する。そのようなデバイスは、完全なインターネット接続、最大解像度ビデオを含むエンタテイメント、ナビゲーション、電子バンキング等の能力を全てポケットサイズデバイスにおいて提供することができる。複雑なポータブルデバイスは、小さな空間内に数多くのチップを詰め込むことを要求する。さらに、チップの中には、一般的に「Ｉ／Ｏ」と呼ばれる数多くの入力接続及び出力接続を有するものもある。これらのＩ／Ｏは、他のチップのＩ／Ｏと相互接続されなければならない。相互接続部を形成する構成要素は、アセンブリのサイズを大きく拡大すべきではない。同様の要件が、他の応用形態、例えば、高い性能及び小型化が必要とされるインターネット検索エンジンにおいて用いられるデータサーバ等のデータサーバにおいても生じる。
メモリストレージアレイを含む半導体チップ、特にダイナミックランダムアクセスメモリチップ（ＤＲＡＭ）及びフラッシュメモリチップ等の超小型電子素子は、一般的に、単一チップパッケージ又はマルチチップパッケージ及びアセンブリ内にパッケージされる。各パッケージは、端子と超小型電子素子、例えば、その中にあるチップとの間に信号搬送用、電力供給用、及び接地用の数多くの電気的接続を有する。電気的接続は、チップのコンタクト支持面に対して水平方向に延在する、例えば、トレース、ビームリード等の水平導体、チップの表面に対して垂直方向に延在するビア等の垂直導体、及びチップの表面に対して水平及び垂直の両方向に延在するワイヤボンド等の、異なる種類の導体を含みうる。
従来の超小型電子パッケージは、メモリストレージアレイを画定する能動素子を有する超小型電子素子を組み込むことができる。したがって、幾つかの従来の超小型電子素子では、トランジスタ又は他の能動素子が、更なる素子とともに、又は更なる素子を用いることなく、メモリストレージアレイを構成する。場合によっては、超小型電子素子はメモリストレージアレイ機能を主に提供するように構成することができ、すなわち、その場合、超小型電子素子は、任意の他の機能より多くの数の、メモリストレージアレイ機能を提供する能動デバイスを具現することができる。場合によっては、超小型電子素子はＤＲＡＭチップとすることができるか、若しくはＤＲＡＭチップを含みうるか、又はそのような半導体チップからなる、積重され、電気的に相互接続されるアセンブリとすることができるか、若しくはそのようなアセンブリを含みうる。通常、そのようなパッケージの全ての端子が、その超小型電子素子が実装されるパッケージ基板の１つ以上の周縁部に隣接する複数組の列に配置される。
従来の回路パネル又は他の超小型電子構成要素は通常、その中に１つ以上の第１のタイプの超小型電子素子を有する超小型電子パッケージに結合されるように構成される。そのような回路パネル又は他の超小型電子構成要素は通常、その中に異なるタイプ又は第２のタイプからなる１つ以上の超小型電子素子を有する超小型電子パッケージに結合することはできない。
上記の事柄を踏まえて、特に、パッケージを実装し、互いに電気的に相互接続することができる回路パネル又は他の超小型電子構成要素において、機能的な融通性を改善するために、回路パネル又は他の超小型電子構成要素の設計に関して或る特定の改善を行うことができる。
本発明の一態様によれば、超小型電子アセンブリと接続する構成要素を構成することができ、その超小型電子アセンブリは、１組の端子と、所与の数の記憶場所を有するメモリストレージアレイを有する超小型電子素子とを含み、そのアセンブリの超小型電子素子は、記憶場所のうちの１つを指定するコマンド及びアドレス情報を受信する端子と接続される入力を有する。その構成要素は、コマンド及びアドレス情報を搬送するように構成される１組の導体を支持する支持構造体と、１組の導体に結合される複数のコンタクトとを含むことがあり、コンタクトは超小型電子アセンブリの端子のうちの対応する端子と接続するように構成される。
コンタクトは、第１のタイプの超小型電子アセンブリと接続するための第１の所定の配置に従って配置されるアドレス及びコマンド情報割当てを有することができ、第１のタイプの超小型電子アセンブリでは、超小型電子素子が、コンタクトを通してその超小型電子素子に結合されるコマンド及びアドレス情報を第１のサンプリング速度でサンプリングするように構成され、そのコンタクトは第１の数を有する。コンタクトは、第２のタイプの超小型電子アセンブリと接続するための第２の所定の配置に従って配置されるアドレス及びコマンド情報割当てを有することができ、第２のタイプの超小型電子アセンブリでは、超小型電子素子が、第２の数のコンタクトを含むコンタクトのサブセットを通してその超小型電子素子に結合されるコマンド及びアドレス情報を、第１のサンプリング速度より速い第２のサンプリング速度においてサンプリングするように構成され、そのサブセットは、第１の所定の構成に割り当てられるコンタクトと同一の位置を占有する幾つかのコンタクトを含み、第２の数は第１の数より少ない。
一例では、第２の所定の配置に従って配置されるコンタクトのサブセットの全てのコンタクトが、第１の所定の配置に割り当てられるコンタクトと同一の位置を占有することができる。一実施形態では、第２のサンプリング速度は第１のサンプリング速度の整数倍とすることができる。特定の例では、その構成要素は、１組の導体に結合されるデバイスも含むことがあり、そのデバイスはコマンド及びアドレス情報をコンタクトに送出するように動作可能である。例示的な実施形態では、そのデバイスはマイクロプロセッサとすることができる。一例では、そのデバイスはバッファリング素子とすることができる。特定の実施形態では、そのデバイスは、その構成要素を第１の配置を介して第１のタイプの超小型電子アセンブリと接続するための第１のモード、及び第２の配置を介して第２のタイプの超小型電子アセンブリと接続するための第２のモードにおいてそれぞれ動作するように構成することができる。
特定の例では、その構成要素は第１のタイプの超小型電子アセンブリも含むことがあり、コンタクトは端子と電気的に接続される。一実施形態では、その構成要素は第２のタイプの超小型電子アセンブリも含むことがあり、コンタクトは端子と電気的に接続される。例示的な実施形態では、その構成要素は回路パネルとすることができ、コンタクトは回路パネルの表面において露出することができる。一例では、超小型電子アセンブリは超小型電子パッケージとすることができ、端子は表面実装端子とすることができ、超小型電子パッケージの表面において露出することができる。特定の実施形態では、その構成要素は回路パネルとすることができ、コンタクトは回路パネルと電気的に接続されるソケット内に配置することができる。
例示的な実施形態では、超小型電子アセンブリは、反対に位置する第１の表面及び第２の表面を有するモジュールカードを含みうる。端子は、モジュールがソケットに挿入されるときにソケットのコンタクトと係合するように第１の表面及び第２の表面のうちの少なくとも一方において露出する複数の平行な端子とすることができる。一実施形態では、その構成要素は回路パネルとすることができ、コンタクトは回路パネルと電気的に接続されるコネクタ内に配置することができる。超小型電子アセンブリは、反対に位置する第１の表面及び第２の表面を有するモジュールカードを含みうる。端子は、モジュールがコネクタに取り付けられるときにコネクタのコンタクトと係合するように第１の表面及び第２の表面のうちの一方において露出する複数の端子とすることができる。
特定の例では、超小型電子アセンブリは第１の超小型電子アセンブリとすることができ、その構成要素は第２の超小型電子アセンブリとすることができ、コンタクトは第２の超小型電子アセンブリの端子とすることができる。一例では、第２の超小型電子アセンブリは、支持構造体に結合することができ、その中に能動デバイスを有する超小型電子素子を含みうる。第２の超小型電子アセンブリの端子は、第２の超小型電子アセンブリ内にのみ延在する電気的接続によって、第２の超小型電子アセンブリの超小型電子素子と結合することができる。
特定の実施形態では、第２の超小型電子アセンブリの端子と、第２の超小型電子アセンブリの超小型電子素子との間の電気的接続は、第２の超小型電子アセンブリの端子が露出する第２の超小型電子アセンブリの表面に対して垂直な方向に延在する相互接続要素を含みうる。相互接続要素は、パッケージオンパッケージによって積重するように構成することができる。一実施形態では、第２の超小型電子アセンブリの端子と、第２の超小型電子アセンブリの超小型電子素子との間の電気的接続は、第２の超小型電子アセンブリの端子から、第２の超小型電子アセンブリの基板の表面に露出するコンタクトまで延在するボンドビアアレイを含みうる。
特定の例では、第２の超小型電子アセンブリは、支持構造体に結合することができ、その中に能動デバイスを有する超小型電子素子を含みうる。第２の超小型電子アセンブリの端子は、第２の超小型電子アセンブリの超小型電子素子の表面において露出することができる。例示的な実施形態では、第２の超小型電子アセンブリの超小型電子素子は第１の超小型電子素子とすることができる。第２の超小型電子アセンブリは、その中に能動デバイスをそれぞれ有する少なくとも１つの第２の超小型電子素子も含みうる。第１の超小型電子素子及び第２の超小型電子素子は、スタック構成において配置することができる。一例では、第２の超小型電子アセンブリの端子は、少なくとも１つの第２の超小型電子素子を貫通して延在するスルーシリコンビアによって支持構造体の１組の導体と電気的に接続することができる。
特定の実施形態では、第２の超小型電子アセンブリの超小型電子素子は、論理機能を含みうる。一実施形態では、コンタクトは第１のコンタクトとすることができ、導体は第１の組の導体とすることができる。その構成要素は第２の組のコンタクトに結合される複数の第２のコンタクトも含みうる。第２のコンタクトは、超小型電子アセンブリの対応する端子と接続するように構成することができる。第２のコンタクトは、コマンド及びアドレス情報以外の情報を搬送するように構成することができる。特定の例では、コンタクトは第１のコンタクトとすることができ、導体は第１の組の導体とすることができる。その構成要素は、第２の組の導体に結合される複数の電源コンタクト及び接地コンタクトも含みうる。電源コンタクト及び接地コンタクトは、超小型電子アセンブリの対応する端子と接続するように構成することができる。電源コンタクト及び接地コンタクトはそれぞれ電源電位及び基準電位を搬送するように構成することができる。
例示的な実施形態では、第１のコンタクトが、第２の所定の配置に従って配置される割当てを有するとき、第２のタイプの超小型電子アセンブリの超小型電子素子は、電源コンタクト及び接地コンタクトと接続するように構成することができ、電源コンタクト及び接地コンタクトは、第３の数を有する。第１のコンタクトが第１の所定の配置に従って配置される割当てを有するとき、第１のタイプの超小型電子アセンブリの超小型電子素子は、第４の数の電源コンタクト及び接地コンタクトを含む、電源コンタクト及び接地コンタクトのサブセットと接続するように構成することができ、第４の数は第３の数より少ない。
一例では、第１のタイプの超小型電子アセンブリ内の超小型電子素子は、タイプＤＤＲｘからなることができる。特定の実施形態では、第２のタイプの超小型電子アセンブリ内の超小型電子素子はタイプＬＰＤＤＲｘからなることができる。一実施形態では、第１のタイプの超小型電子アセンブリ内の超小型電子素子は、タイプＧＤＤＲｘからなることができる。特定の例では、システムが、上記のような構成要素と、その構成要素に電気的に接続される１つ以上の他の電子構成要素とを含みうる。例示的な実施形態では、そのシステムはハウジングも含むことがあり、構成要素及び１つ以上の他の電子構成要素はハウジングとともに組み立てられる。
本発明の別の態様によれば、超小型電子アセンブリと接続する構成要素を構成することができ、超小型電子アセンブリは、１組の端子と、所与の数の記憶場所を有するメモリストレージアレイを有する超小型電子素子とを含み、そのアセンブリの超小型電子素子は、記憶場所のうちの１つを指定するコマンド及びアドレス情報を受信するように端子と接続される入力を有する。その構成要素は、コマンド及びアドレス情報を搬送するように構成される１組の導体を支持する支持構造体と、１組の導体に結合される複数のコンタクトとを含むことがあり、コンタクトは超小型電子アセンブリの端子のうちの対応する端子と接続するように構成される。
コンタクトは、第１のタイプの超小型電子アセンブリと接続するための第１の所定の配置に従って配置されるアドレス及びコマンド情報割当てを有することができ、第１のタイプの超小型電子アセンブリでは、超小型電子素子が、第１の数のコンタクトを含むコンタクトの第１のサブセット通してその超小型電子素子に結合されるコマンド及びアドレス情報をサンプリングするように構成される。コンタクトは、第２のタイプの超小型電子アセンブリと接続するための第２の所定の配置に従って配置されるアドレス及びコマンド情報割当てを有することができ、第２のタイプの超小型電子アセンブリでは、超小型電子素子が、第２の数のコンタクトを含むコンタクトの第２のサブセットを通してその超小型電子素子に結合されるコマンド及びアドレス情報をサンプリングするように構成され、第１のサブセット及び第２のサブセットは同一の位置を占有する幾つかのコンタクトを含み、第２の数は第１の数より少ない。
一例では、第１のタイプの超小型電子アセンブリのコマンド及びアドレス情報はパリティ情報を含むことがあり、第１のタイプの超小型電子アセンブリ内の超小型電子素子はパリティ情報をサンプリングするように構成することができ、第２のタイプの超小型電子アセンブリと接続する第２のサブセットのコンタクトは、パリティ情報をサンプリングするように構成されなくてもよい。例示的な実施形態では、第２のタイプの超小型電子アセンブリ内の超小型電子素子はタイプＤＤＲ３からなることができ、第１のタイプの超小型電子アセンブリ内の超小型電子素子はタイプＤＤＲ４からなることができる。
一実施形態では、ＤＤＲ４タイプ超小型電子素子を有する第１の超小型電子アセンブリのコマンド及びアドレス情報はパリティ情報を含むことがあり、第１のタイプの超小型電子アセンブリ内のＤＤＲ４タイプ超小型電子素子はパリティ情報をサンプリングするように構成することができる。特定の例では、第２のタイプの超小型電子アセンブリ内の超小型電子素子はタイプＤＤＲｘからなることができ、第１のタイプの超小型電子アセンブリ内の超小型電子素子はタイプＤＤＲ（ｘ＋１）からなることができる。
本発明の一態様によれば、少なくとも１つの超小型電子アセンブリと接続するモジュールを構成することができ、各超小型電子アセンブリは１組の端子と、所与の数の記憶場所を有するメモリストレージアレイを有する超小型電子素子とを含み、各超小型電子アセンブリの超小型電子素子は、記憶場所のうちの１つを指定するコマンド及びアドレス情報とを受信する端子と接続される入力を有する。そのモジュールは、反対に位置する第１及び第２の表面を有し、コマンド及びアドレス情報を搬送するように構成される１組の導体を支持する回路パネルと、１組の導体に結合される少なくとも１組の共通サポートコンタクトとを含みうる。共通サポートコンタクトの各組は、第１の表面又は第２の表面において露出することができる。共通サポートコンタクトの各組は、少なくとも１つの超小型電子アセンブリの単一の超小型電子アセンブリの１組の端子に接続するように構成することができる。
そのモジュールは、１組の導体に結合される複数のモジュールコンタクトも含みうる。そのモジュールコンタクトは、少なくとも１組の共通サポートコンタクトとの間で転送する情報を搬送するように構成することができる。モジュールコンタクトは、モジュールの外部にある構成要素と接続するように構成することができる。少なくとも１組の共通サポートコンタクトはそれぞれ、第１のタイプの超小型電子アセンブリと接続するための第１の所定の配置に従って配置されるアドレス及びコマンド情報割当てを有する第１のコンタクトを含むことがあり、第１のタイプの超小型電子アセンブリでは、超小型電子素子が第１のコンタクトを通してその超小型電子素子に結合されるコマンド及びアドレス情報を第１のサンプリング速度でサンプリングするように構成され、第１のコンタクトは第１の数を有する。
少なくとも１組の共通サポートコンタクトはそれぞれ、第２のタイプの超小型電子アセンブリと接続するための第２の所定の配置に従って配置されるアドレス及びコマンド情報割当てを有する第１のコンタクトを含むことがあり、第２のタイプの超小型電子アセンブリでは、超小型電子素子が、第２の数の第１のコンタクトを含む第１のコンタクトのサブセットを通してその超小型電子素子に結合されるコマンド及びアドレス情報を、第１のサンプリング速度より速い第２のサンプリング速度でサンプリングするように構成され、サブセットは第１の所定の配置に割り当てられる第１のコンタクトと同一の位置を占有する幾つかの第１のコンタクトを含み、第２の数は第１の数より少ない。
一例では、第２の所定の配置に従って配置される第１のコンタクトのサブセットの全てのコンタクトは、第１の所定の配置に割り当てられる第１のコンタクトと同一の位置を占有することができる。一実施形態では、第２のサンプリング速度は第１のサンプリング速度の整数倍とすることができる。特定の例では、共通サポートコンタクトの各組内の第１のコンタクトは、メモリストレージアレイ内の場所を特定するために使用可能なアドレス情報を搬送するために割り当てられたコンタクトを含みうる。例示的な実施形態では、そのモジュールは、１組の導体に結合されるデバイスを含むことがあり、そのデバイスは、コマンド及びアドレス情報を第１のコンタクトに送出するように動作可能である。一例では、そのデバイスはバッファリング素子とすることができる。特定の実施形態では、そのデバイスは、そのモジュールを第１の配置を介して第１のタイプの超小型電子アセンブリと接続するための第１のモード、及び第２の配置を介して第２のタイプの超小型電子アセンブリと接続するための第２のモードにおいてそれぞれ動作するように構成することができる。
特定の例では、そのモジュールは、第１のタイプの超小型電子アセンブリを含みうる。少なくとも１組の共通サポートコンタクトのうちの１組が、第１のタイプの超小型電子アセンブリの端子と電気的に接続することができる。一実施形態では、そのモジュールは、第２のタイプの超小型電子アセンブリを含みうる。少なくとも１組の共通サポートコンタクトのうちの１組が第２のタイプの超小型電子アセンブリの端子と電気的に接続することができる。例示的な実施形態では、超小型電子アセンブリは、超小型電子パッケージとすることができる。端子は、表面実装端子とすることができ、超小型電子パッケージの表面において露出することができる。一例では、回路パネルはモジュールカードとすることができる。モジュールコンタクトは、モジュールが第２の回路パネルのソケットに挿入されるときにそのソケットのコンタクトと係合するために第１の表面及び第２の表面のうちの少なくとも一方において露出する複数の平行なコンタクトとすることができる。
特定の実施形態では、回路パネルは、モジュールカードとすることができる。モジュールコンタクトは、モジュールが第２の回路パネルのコネクタに取り付けられるときにそのコネクタのコンタクトと係合するために第１の表面及び第２の表面のうちの一方にある複数のコンタクトとすることができる。一実施形態では、モジュールコンタクトは、モジュールが第２の回路パネルと接合されるときに第２の回路パネルのコンタクトに面し、かつ電気的に接続するために第１の表面及び第２の表面のうちの一方において露出する表面実装コンタクトとすることができる。特定の例では、少なくとも１組の共通サポートコンタクトはそれぞれ、コマンド及びアドレス情報以外の情報を搬送するように構成される第２のコンタクトを含みうる。
例示的な実施形態では、少なくとも１組の共通サポートコンタクトはそれぞれ、回路パネルの第１の表面の対応する領域において露出することができる。少なくとも１組の共通サポートコンタクトのそれぞれのうちの第２のコンタクトの少なくとも幾つかは、共通サポートコンタクトの各組の領域の周辺部に対向して位置する少なくとも第１の縁部及び第２の縁部に隣接する第１のエリア及び第２のエリア内に配置することができる。共通サポートコンタクトの各組の全ての第１のコンタクトを、共通サポートコンタクトの各組の第１のエリアと第２のエリアとの間に配置することができる。
一例では、少なくとも１組の共通サポートコンタクトのそれぞれの第２のコンタクトのうちの少なくとも幾つかは、共通サポートコンタクトの各組の領域の周辺部に対向して位置する少なくとも第３の縁部及び第４の縁部に隣接する第３のエリア及び第４のエリア内に配置することができる。第３の縁部及び第４の縁部はそれぞれ、第１の縁部と第２の縁部との間の方向に延在することができる。共通サポートコンタクトの各組の全ての第１のコンタクトを、共通サポートコンタクトの各組の第３のエリアと第４のエリアとの間に配置することができる。
特定の実施形態では、第１のタイプの超小型電子アセンブリ内の超小型電子素子は、タイプＤＤＲｘからなることができる。一実施形態では、第２のタイプの超小型電子アセンブリ内の超小型電子素子は、タイプＬＰＤＤＲｘからなることができる。特定の例では、第１のタイプの超小型電子アセンブリ内の超小型電子素子は、タイプＧＤＤＲｘからなることができる。例示的な実施形態では、少なくとも１組の共通サポートコンタクトは、第１の表面にある第１の組と、第１の表面に対して平行な方向において第１の組から離間して配置される第１の表面にある第２の組とを含みうる。一例では、少なくとも１組の共通サポートコンタクトは、第１の表面にある第１の組と、第２の表面にある第２の組とを含みうる。
一実施形態では、共通サポートコンタクトの各組内の第１のコンタクトは、第１のコンタクトの第１のグループ及び第２のグループを含むことがあり、第１のコンタクトの各グループは、メモリストレージアレイ内の場所を特定するために使用可能なアドレス情報を搬送するために割り当てられる。特定の実施形態では、共通サポートコンタクトの各組内で、第１のグループの第１のコンタクトはそれぞれ、第２のグループの対応する第１のコンタクトの信号割当てと理論軸に対して対称である信号割当てを有することができる。特定の例では、共通サポートコンタクトの各組が第１の所定の配置に従って配置される割当てを有するとき、第１のタイプの超小型電子アセンブリの超小型電子素子は、第１のグループ及び第２のグループのそれぞれの第１のコンタクトと接続するように構成することができる。
例示的な実施形態では、第１のタイプの超小型電子アセンブリは、複数の超小型電子素子を含みうる。共通サポートコンタクトの各組が、第１の所定の配置に従って配置される割当てを有するとき、第１のタイプの超小型電子アセンブリの複数の超小型電子素子はそれぞれ、第１のグループ及び第２のグループのそれぞれの第１のコンタクトと電気的に接続するように構成することができる。一例では、共通サポートコンタクトの各組が、第２の所定の配置に従って配置される割当てを有するとき、第２のタイプの超小型電子アセンブリの超小型電子素子は、第１のグループの第１のコンタクトと接続し、第２のグループの第１のコンタクトと接続しないように構成することができる。
特定の実施形態では、第２のタイプの超小型電子アセンブリは、第１の半分の超小型電子素子と第２の半分の超小型電子素子とを含む複数の超小型電子素子を含みうる。共通サポートコンタクトの各組が、第２の所定の配置に従って配置される割当てを有するとき、第２のタイプの超小型電子アセンブリの第１の半分の超小型電子素子はそれぞれ、第１のコンタクトの第１のグループと接続するが、第１のコンタクトの第２のグループと接続しないように構成することができ、第２のタイプの超小型電子アセンブリの第２の半分の超小型電子素子はそれぞれ、第１のコンタクトの第２のグループと接続するが、第１のコンタクトの第１のグループと接続しないように構成することができる。特定の例では、システムが、上記のようなモジュールと、そのモジュールに電気的に接続される１つ以上の他の電子構成要素とを含みうる。例示的な実施形態では、そのシステムはハウジングも含むことがあり、モジュール及び１つ以上の他の電子構成要素はハウジングとともに組み立てられる。
本発明の別の態様によれば、少なくとも１つの超小型電子アセンブリと接続するモジュールを構成することができ、各超小型電子アセンブリは１組の端子と、所与の数の記憶場所を有するメモリストレージアレイを有する超小型電子素子とを含み、各超小型電子アセンブリの超小型電子素子は、記憶場所のうちの１つを指定するコマンド及びアドレス情報を受信する端子と接続される入力を有する。そのモジュールは、反対に位置する第１の表面及び第２の表面を有し、コマンド及びアドレス情報を搬送するように構成される１組の導体を支持する回路パネルを含みうる。
そのモジュールは、１組の導体に結合される少なくとも１組の共通サポートコンタクトも含むことがあり、共通サポートコンタクトの各組は、第１の表面又は第２の表面において露出し、共通サポートコンタクトの各組は、少なくとも１つの超小型電子アセンブリのうちの単一の超小型電子アセンブリの１組の端子に接続するように構成される。そのモジュールは、１組の導体に結合される複数のモジュールコンタクトも含むことがあり、モジュールコンタクトは、少なくとも１組の共通サポートコンタクトとの間で転送する情報を搬送するように構成され、モジュールコンタクトはモジュールの外部にある構成要素と接続するように構成される。
少なくとも１組の共通サポートコンタクトはそれぞれ、第１のタイプの超小型電子アセンブリと接続するための第１の所定の配置に従って配置されるアドレス及びコマンド情報割当てを有する第１のコンタクトを含むことがあり、第１のタイプの超小型電子アセンブリでは、超小型電子素子が、第１の数の第１のコンタクトを含む第１のコンタクトの第１のサブセットを通してその超小型電子素子に結合されるコマンド及びアドレス情報をサンプリングするように構成される。少なくとも１組の共通サポートコンタクトはそれぞれ、第２のタイプの超小型電子アセンブリと接続するための第２の所定の配置に従って配置されるアドレス及びコマンド情報割当てを有する第１のコンタクトを含むことがあり、第２のタイプの超小型電子アセンブリでは、超小型電子素子が、第２の数の第１のコンタクトを含む第１のコンタクトの第２のサブセットを通してその超小型電子素子に結合されるコマンド及びアドレス情報をサンプリングするように構成され、第１のサブセット及び第２のサブセットは同一の位置を占有する幾つかの第１のコンタクトを含み、第２の数は第１の数より少ない。
一例では、第１のタイプの超小型電子アセンブリのコマンド及びアドレス情報はパリティ情報を含むことがあり、第１のタイプの超小型電子アセンブリ内の超小型電子素子はパリティ情報をサンプリングするように構成することができ、第２のタイプの超小型電子アセンブリと接続する第１のコンタクトの第２のサブセットは、パリティ情報をサンプリングするように構成されない場合もある。例示的な実施形態では、第２のタイプの超小型電子アセンブリ内の超小型電子素子はタイプＤＤＲ３からなることができ、第１のタイプの超小型電子アセンブリ内の超小型電子素子は、タイプＤＤＲ４からなることができる。
一実施形態では、ＤＤＲ４タイプ超小型電子素子を有する第１のタイプの超小型電子アセンブリのコマンド及びアドレス情報はパリティ情報を含むことがあり、第１のタイプの超小型電子アセンブリ内のＤＤＲ４タイプ超小型電子素子はパリティ情報をサンプリングするように構成することができる。特定の例では、第２のタイプの超小型電子アセンブリ内の超小型電子素子はタイプＤＤＲｘからなることができ、第１のタイプの超小型電子アセンブリ内の超小型電子素子はタイプＤＤＲ（ｘ＋１）からなることができる。
本発明の一態様によれば、システムが超小型電子アセンブリを含むことがあり、超小型電子アセンブリは、１組の端子と、所与の数の記憶場所を有するメモリストレージアレイを有する超小型電子素子とを含み、アセンブリの超小型電子素子は、記憶場所のうちの１つを指定するコマンド及びアドレス情報を受信するように端子と接続される入力と、超小型電子アセンブリと接続する構成要素とを有する。その構成要素は、コマンド及びアドレス情報を搬送するように構成される１組の導体を支持する支持構造体と、１組の導体に結合される複数のコンタクトとを含むことがあり、コンタクトは超小型電子アセンブリの端子のうちの対応する端子と電気的に接続される。
コンタクトは、第１のタイプの超小型電子アセンブリと接続するための第１の所定の配置に従って配置されるアドレス及びコマンド情報割当てを有することができ、第１のタイプの超小型電子アセンブリでは、超小型電子素子が、コンタクトを通してその超小型電子素子に結合されるコマンド及びアドレス情報を第１のサンプリング速度でサンプリングするように構成され、そのコンタクトは第１の数を有する。コンタクトは、第２のタイプの超小型電子アセンブリと接続するための第２の所定の配置に従って配置されるアドレス及びコマンド情報割当てを有することができ、第２のタイプの超小型電子アセンブリでは、超小型電子素子が、第２の数のコンタクトを含むコンタクトのサブセットを通してその超小型電子素子に結合されるコマンド及びアドレス情報を、第１のサンプリング速度より速い第２のサンプリング速度でサンプリングするように構成され、そのサブセットは、第１の所定の配置に割り当てられるコンタクトと同一の位置を占有する幾つかのコンタクトを含み、第２の数は第１の数より少ない。
一例では、前記第２の所定の配置に従って配置される前記コンタクトのサブセットの全てのコンタクトは、前記第１の所定の配置に割り当てられる前記コンタクトと同一の位置を占有することができる。一実施形態では、前記第２のサンプリング速度は前記第１のサンプリング速度の整数倍とすることができる。特定の実施形態では、システムは前記１組の導体に結合されるデバイスを更に備えることができ、前記デバイスは前記コンタクトに前記コマンド及びアドレス情報を送出するように動作可能である。一例示の実施形態では、前記デバイスはマイクロプロセッサとすることができる。一例では、前記デバイスは、前記第１の配置を介して前記構成要素を前記第１のタイプの超小型電子アセンブリと接続するための第１のモード、及び前記第２の配置を介して前記構成要素を前記第２のタイプの超小型電子アセンブリと接続するための第２のモードにおいてそれぞれ動作するように構成することができる。特定の実施形態では、システムは、少なくとも１つの中央演算装置（「ＣＰＵ」）を備えることもできる。該ＣＰＵは、前記超小型電子アセンブリからの読出し演算及び前記超小型電子アセンブリへの書込み演算を含む、前記システム内の複数の構成要素の動作を制御するように構成することができる。
特定の実施形態では、システムは、前記構成要素及び前記超小型電子アセンブリが使用する電力を供給するように構成される電源を備えることができる。一実施形態では、前記超小型電子アセンブリは前記第１のタイプの超小型電子アセンブリとすることができる。一例示の実施形態では、前記超小型電子アセンブリは前記第２のタイプの超小型電子アセンブリとすることができる。一例では、前記構成要素は回路パネルとすることができ、前記コンタクトは前記回路パネルの表面において露出することができる。特定の実施形態では、前記超小型電子アセンブリは超小型電子パッケージとすることができる。前記端子は前記超小型電子パッケージの表面において露出する表面実装端子とすることができる。
一例示の実施形態では、前記回路パネルはマザーボードとすることができる。一実施形態では、前記回路パネルはモジュールカードとすることができ、該モジュールカードは１つ以上の露出したモジュールコンタクト列を含み、該モジュールコンタクト列の少なくとも１つは、前記モジュールが第２の回路パネルのソケットに挿入されるときに、そのソケットのコンタクトと係合するために第１の表面又は第２の表面の縁部に隣接して配置される。特定の実施形態では、前記構成要素は回路パネルとすることができ、前記コンタクトは前記回路パネルと電気的に接続されるソケット内に配置することができる。一例では、前記超小型電子アセンブリは、反対に位置する第１の表面及び第２の表面を有するモジュールカードを含みうる。前記端子は、前記モジュールが前記ソケットに挿入されるときに、そのソケットの前記コンタクトと係合するように前記第１の表面及び前記第２の表面のうちの少なくとも一方の表面の縁部に隣接する複数の露出した平行な端子とすることができる。
特定の実施形態では、その構成要素は回路パネルとすることができ、コンタクトは回路パネルと電気的に接続されるコネクタ内に配置することができる。超小型電子アセンブリは、反対に位置する第１の表面及び第２の表面を有するモジュールカードを含みうる。端子は、モジュールがコネクタに取り付けられるときにコネクタのコンタクトと係合するように第１の表面及び第２の表面のうちの一方において露出する複数の平行な端子とすることができる。一実施形態では、超小型電子アセンブリは第１の超小型電子アセンブリとすることができ、構成要素は第２の超小型電子アセンブリとすることができ、コンタクトは第２の超小型電子アセンブリの端子とすることができる。
特定の実施形態では、前記第２の超小型電子アセンブリは前記支持構造体に結合することができ、その中に能動デバイスを有する超小型電子素子を含む。前記第１の超小型電子アセンブリの前記超小型電子素子は、前記第１の超小型電子アセンブリ及び前記第２の超小型電子アセンブリ内にのみ延在する電気的接続によって前記第２の超小型電子アセンブリの前記超小型電子素子と結合することができる。一例示の実施形態では、前記第１の超小型電子アセンブリの前記超小型電子素子と前記第２の超小型電子アセンブリの前記超小型電子素子との間の前記電気的接続は、前記第２の超小型電子アセンブリの前記端子が露出する前記第２の超小型電子アセンブリの表面に対して垂直な方向に延在する相互接続素子を含みうる。前記相互接続素子はパッケージオンパッケージで積重するように構成することができる。
一例では、第１の超小型電子アセンブリの超小型電子素子と、第２の超小型電子アセンブリの超小型電子素子との間の電気的接続は、第２の超小型電子アセンブリの端子から第２の超小型電子アセンブリの基板の表面において露出するコンタクトまで延在するボンドビアアレイを含みうる。特定の実施形態では、第２の超小型電子アセンブリは支持構造体に結合することができ、その中に能動デバイスを有する超小型電子素子を含み、第２の超小型電子アセンブリの端子は第２の超小型電子アセンブリの超小型電子素子の表面において露出する。
一実施形態では、前記第２の超小型電子アセンブリの前記超小型電子素子は、第１の超小型電子素子とすることができる。前記第２の超小型電子アセンブリは、それぞれその中に能動デバイスを有する少なくとも１つの第２の超小型電子素子も備えることができる。前記第１の超小型電子素子及び前記第２の超小型電子素子は、スタック構成において配置することができる。特定の実施形態では、前記第２の超小型電子アセンブリの前記端子は、前記少なくとも１つの第２の超小型電子素子を貫通して延在するスルーシリコンビアによって前記支持構造体の前記１組の導体と電気的に接続することができる。
一例示の実施形態では、第２の超小型電子アセンブリの超小型電子素子は、論理機能を含みうる。一例では、コンタクトは第１のコンタクトとすることができ、導体は第１の組の導体とすることができる。その構成要素は、第２の組の導体に結合される複数の第２のコンタクトも含みうる。第２のコンタクトは、超小型電子アセンブリの対応する端子と接続するように構成することができる。第２のコンタクトは、コマンド及びアドレス情報以外の情報を搬送するように構成することができる。
特定の実施形態では、第１のタイプの超小型電子アセンブリ内の超小型電子素子はタイプＤＤＲｘからなることができる。一実施形態では、第２のタイプの超小型電子アセンブリ内の超小型電子素子はタイプＬＰＤＤＲｘからなることができる。特定の実施形態では、第１のタイプの超小型電子アセンブリ内の超小型電子素子は、タイプＧＤＤＲｘからなることができる。例示的な実施形態では、上記のようなシステムが、その構成要素に電気的に接続される１つ以上の他の電子構成要素を含みうる。一例では、そのシステムはハウジングを含むことがあり、その構成要素及び１つ以上の他の電子構成要素はハウジングとともに組み立てられる。
本発明の別の態様によれば、システムが超小型電子アセンブリを含むことがあり、超小型電子アセンブリは、１組の端子と、所与の数の記憶場所を有するメモリストレージアレイを有する超小型電子素子とを含み、アセンブリの超小型電子素子は、記憶場所のうちの１つを指定するコマンド及びアドレス情報を受信する端子と接続される入力と、超小型電子アセンブリと接続する構成要素とを有する。その構成要素は、コマンド及びアドレス情報を搬送するように構成される１組の導体を支持する支持構造体と、１組の導体に結合される複数のコンタクトとを含むことがあり、コンタクトは超小型電子アセンブリの端子のうちの対応する端子と電気的に接続される。
コンタクトは、第１のタイプの超小型電子アセンブリと接続するための第１の所定の配置に従って配置されるアドレス及びコマンド情報割当てを有することができ、第１のタイプの超小型電子アセンブリでは、超小型電子素子が、第１の数のコンタクトを含むコンタクトの第１のサブセット通してその超小型電子素子に結合されるコマンド及びアドレス情報をサンプリングするように構成される。コンタクトは、第２のタイプの超小型電子アセンブリと接続するための第２の所定の配置に従って配置されるアドレス及びコマンド情報割当てを有することができ、第２のタイプの超小型電子アセンブリでは、超小型電子素子が、第２の数のコンタクトを含むコンタクトの第２のサブセットを通してその超小型電子素子に結合されるコマンド及びアドレス情報をサンプリングするように構成され、第１のサブセット及び第２のサブセットは同一の位置を占有する幾つかのコンタクトを含み、第２の数は第１の数より少ない。
一例では、前記第１のタイプの超小型電子アセンブリの前記コマンド及びアドレス情報はパリティ情報を含むことがあり、前記第１のタイプの超小型電子アセンブリ内の前記超小型電子素子は前記パリティ情報をサンプリングするように構成することができ、前記第２のタイプの超小型電子アセンブリと接続する前記コンタクトの前記第２のサブセットは、前記パリティ情報をサンプリングするように構成されない場合がある。一例示の実施形態では、前記第２のタイプの超小型電子アセンブリ内の前記超小型電子素子はタイプＤＤＲ３からなることができ、前記第１のタイプの超小型電子アセンブリ内の前記超小型電子素子はタイプＤＤＲ４からなることができる。
一実施形態では、前記ＤＤＲ４タイプ超小型電子素子を有する前記第１のタイプの超小型電子アセンブリの前記コマンド及びアドレス情報はパリティ情報を含むことがあり、前記第１のタイプの超小型電子アセンブリ内の前記ＤＤＲ４タイプ超小型電子素子は前記パリティ情報をサンプリングするように構成することができる。特定の例では、前記第２のタイプの超小型電子アセンブリ内の前記超小型電子素子はタイプＤＤＲｘからなることができ、前記第１のタイプの超小型電子アセンブリ内の前記超小型電子素子はタイプＤＤＲ（ｘ＋１）からなる。
本発明の一実施形態による構成要素を例示する概略図である。 本発明の一実施形態による、超小型電子パッケージ及び回路パネルを有する構成要素を例示する側断面図である。 本発明の一実施形態による、超小型電子パッケージ及びモジュールカードを有する構成要素を例示する側断面図である。 本発明の一実施形態による、第１のタイプの超小型電子パッケージ及び回路パネルを有する構成要素を例示する側断面図である。 本発明の一実施形態による、第２のタイプの超小型電子パッケージ及び回路パネルを有する構成要素を例示する側断面図である。 本発明の一実施形態による、モジュール及び回路パネルを有する構成要素を例示する側断面図である。 図３Ａに示す本発明の実施形態の変形形態による、モジュール及び回路パネルを有する構成要素を例示する側断面図である。 種々の取り得る端子構成を有する、図３Ａのモジュールカードを例示する斜視図である。 本発明の一実施形態による、パッケージオンパッケージ構造体及び回路パネルを有する構成要素を例示する側断面図である。 本発明の一実施形態による、パッケージオンパッケージ構造体を有する構成要素を例示する側断面図である。 本発明の一実施形態による、パッケージオンパッケージ構造体を有する構成要素を例示する側断面図である。 本発明の一実施形態による、超小型電子パッケージ、ＴＳＶスタック及び回路パネルを有する構成要素を例示する側断面図である。 本発明の一実施形態による、超小型電子パッケージ及びＴＳＶスタックを有する構成要素を例示する側断面図である。 本発明の一実施形態によるシステムを例示する概略的な断面図である。 本発明の一実施形態によるシステムを例示する概略的な断面図である。
本発明の一実施形態による構成要素５が図１に例示される。図１において見られるように、構成要素５は超小型電子アセンブリ１０と接続されるように構成される。
超小型電子アセンブリ１０は、１組の端子２５と、所与の数の記憶場所を有するメモリストレージアレイを有する超小型電子素子３０とを含む。超小型電子素子３０は、記憶場所のうちの１つを指定するコマンド及びアドレス情報を受信するために端子２５と接続される入力３５ａと、コマンド及びアドレス情報以外の情報（例えば、データ情報）を送信及び受信する他の素子コンタクト３５ｂとを含む、素子コンタクト３５を有する。超小型電子アセンブリ１０は、例えば、図２〜図５を参照しながら以下で説明されるように、種々の形をとることができる。
超小型電子アセンブリ１０は、その上に能動素子、例えば、トランジスタの能動デバイス又は他の能動素子を含むことがあり、それらの能動素子は、更なる素子とともに、又は更なる素子を用いることなく、メモリストレージアレイを画定する。一例では、能動素子、及び能動素子によって画定されるメモリストレージアレイは、超小型電子アセンブリ１０の超小型電子素子３０の一部に組み込むことができるか、又は１つ以上の超小型電子素子、例えば、１つ以上の半導体チップに組み込むことができるか、又は超小型電子アセンブリの１つ以上の超小型電子パッケージ内に組み込むことができる。
限定はしないが、一例では、超小型電子アセンブリ１０は、例えば、超小型電子パッケージ又はその一部とすることができ、端子２５は超小型電子パッケージの表面において露出する。別の例では、超小型電子アセンブリは、電気的に接続される複数の超小型電子パッケージを含みうるか、又は電気的に接続される超小型電子素子、半導体チップ、若しくは超小型電子素子若しくは半導体チップの一部、若しくは超小型電子パッケージの一部を含む構造体を含みうる。
本明細書において用いられるときに、導電性素子が構造体の表面「において露出する」という言い方は、その表面に対して垂直な方向に、その構造体の外部からその表面に向かって移動する理論点と接触するために、その導電性素子が利用可能であることを示す。したがって、構造体の表面において露出する端子又は他の導電性素子は、そのような表面から突出することもできるし；そのような表面と同一平面をなすこともできるし；そのような表面より奥まって位置し、構造体内の穴又は凹部を通して露出することもできる。
一例では、１つ以上の超小型電子素子３０のメモリストレージアレイは、その役割が超小型電子アセンブリの別の機能部分に従属する場合がある、超小型電子アセンブリ１０の機能部分を含む。例えば、超小型電子アセンブリ１０は論理機能部分、例えば、プロセッサと、メモリ機能部分とを含むことがあり、メモリ機能部分は、論理機能部分の機能を補助するか、又は論理機能部分の機能を果たすのを助けることができる。しかしながら、特定の例では、超小型電子アセンブリ１０は、主にメモリストレージアレイ機能を提供するように構成することができる。後者の場合、超小型電子アセンブリ１０は、メモリストレージアレイ機能を提供するように構成される能動素子、例えば、トランジスタ等の能動デバイスを、メモリストレージアレイ機能以外の機能を提供するように構成される超小型電子アセンブリの他の構成要素内の能動素子の数よりも、多く有することができる。
一例では、超小型電子アセンブリ１０は、その中に、１組の端子２５、例えば、「第１の端子」２５ａを超小型電子素子３０の対応するアドレス入力３５ａと電気的に直接結合する配線を含みうる。本明細書において用いられるとき、各「第１の端子」２５ａは、アドレス入力３５ａのうちの１つ以上のものを含む、超小型電子アセンブリ１０上の信号割当てを有する。別の例では、以下で更に説明されるように、超小型電子アセンブリ１０は、その上に、複数の能動素子を有する半導体チップ等のバッファ素子を含むことがあり、そのような半導体チップは、超小型電子構造体によってアドレス入力に転送するために端子２５において受信されたアドレス又はコマンド情報の少なくとも１つを再生するか、部分的に復号するか、又は完全に復号するかの少なくとも１つを実施するように構成される。コマンド情報は、超小型電子アセンブリ１０内のメモリストレージアレイ又はその一部の動作モードを制御する情報とすることができる。
超小型電子アセンブリ１０は、第１の端子２５ａにおいて受信されたアドレス情報を、１つ以上の超小型電子素子３０のアドレス入力３５ａに与えるように構成される。本明細書において、超小型電子素子若しくはその一部のアドレス情報、又はコマンドアドレスバス情報若しくは信号及びアドレス入力の文脈において用いられるときに、端子上のアドレス情報が「アドレス入力に与えられる」という言い方は、端子上のアドレス情報が、その電気的接続を介して、又は端子において受信されたアドレス情報の再生、部分的復号又は完全復号のうちの少なくとも１つを実行することができるバッファ素子を通して、アドレス入力に転送されることを意味する。
１つのタイプのそのような超小型電子素子３０では、アドレス入力３５ａの幾つかのコンタクトはそれぞれ、超小型電子素子に供給されるアドレス情報のうちの特定のアドレス情報を受信するように構成することができる。特定の実施形態では、そのようなコンタクトはそれぞれ、超小型電子素子の外部から、すなわち、ワイヤボンド等の超小型電子パッケージ１０の配線を通して、かつ第１の端子２５ａを通して超小型電子素子３０に供給されるアドレス情報を受信するように構成されるアドレス入力３５ａとすることができる。また、超小型電子素子３０のコンタクトは、超小型電子素子の外部から他の情報又は信号を受信するように構成することもできる。
例えば、超小型電子素子３０がＤＲＡＭ半導体チップを含むか、又はＤＲＡＭ半導体チップであるとき、第１の端子２５ａは、超小型電子アセンブリ内の超小型電子素子内部のメモリストレージアレイの全ての利用可能なアドレス指定可能記憶場所の中から１つのアドレス指定可能記憶場所を決定するのに、超小型電子アセンブリ内の回路、例えば、行アドレスデコーダ及び列アドレスデコーダと、存在するなら、バンク選択回路とによって使用可能である、超小型電子アセンブリ１０に転送されるアドレス情報を搬送するように構成することができる。特定の実施形態では、第１の端子２５ａは、そのようなメモリストレージアレイ内の１つのアドレス指定可能記憶場所を決定するために超小型電子アセンブリ１０内のそのような回路によって使用される全てのアドレス情報を搬送するように構成することができる。第１の端子２５ａはそれぞれ、超小型電子アセンブリ１０のメモリストレージアレイ内の１つの場所を指定するのに十分なアドレス情報を搬送するように構成することができる。
通常、超小型電子アセンブリ１０内の超小型電子素子３０が、ＤＲＡＭチップであるか、又はＤＲＡＭチップを含むとき、一実施形態におけるアドレス情報は、ＤＲＡＭチップへの読出しアクセスのための、又はＤＲＡＭチップへの読出し、若しくは書込みいずれかのアクセスのための超小型電子アセンブリ内のランダムアクセスアドレス指定可能記憶場所を決定するために用いられる、超小型電子構造体の外部にある構成要素、例えば、構成要素５から超小型電子アセンブリに転送される全てのアドレス情報を含みうる。
特定の実施形態では、第１の端子２５ａは、超小型電子素子３０のうちの１つ以上の超小型電子素子の動作モードを制御する情報を搬送するように構成することができる。より具体的には、第１の端子２５ａは、超小型電子アセンブリ１０に転送される特定の１組のコマンド信号及び／又はクロック信号の全てを搬送するように構成することができる。一実施形態では、第１の端子２５ａは、外部構成要素、例えば、構成要素５からアセンブリ１０に転送されるコマンド信号、アドレス信号、バンクアドレス信号及びクロック信号の全てを搬送するように構成することができ、コマンド信号は行アドレスストローブ、列アドレスストローブ及び書込みイネーブルを含む。
超小型電子素子３０のうちの１つ以上のものが、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）半導体チップ、又はＤＲＡＭチップのアセンブリ等によって提供されるダイナミックメモリストレージアレイ機能を提供するように構成される実施形態では、コマンド信号は、書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号とすることができる。ＯＤＴ（オンダイターミネーション）、チップ選択、クロックイネーブル等の他の信号が、第１の端子２５ａによって搬送される場合もあるし、搬送されない場合もある。クロック信号は、アドレス信号をサンプリングするために超小型電子素子のうちの１つ以上のものによって用いられるクロックとすることができる。
第１の端子２５ａに加えて、端子２５（又は本明細書において説明される他の実施形態のいずれかにおける端子）は、データ信号等の、コマンド及びアドレス情報以外の情報を搬送する（送信し、及び／又は受信する）ように構成される第２の端子２５ｂも含みうる。第２の端子２５ｂのうちの少なくとも幾つかは、第１の端子２５ａによって搬送されるアドレス信号以外の信号を搬送するように構成することができる。特定の例では、第２の端子２５ｂは、データ信号、データストローブ信号、又はチップ選択、リセット、電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ及び接地、例えば、Ｖｓｓ及びＶｓｓｑ等の他の信号若しくは基準電位のうちの１つ以上のものを搬送することができる。第２の端子２５ｂは、コマンド及びアドレス情報以外の情報を送信及び受信する他の素子コンタクト３５ｂと電気的に接続することができる。
一例では、第２の端子２５ｂは、超小型電子素子３０への、及び／又は超小型電子素子３０からの一方向又は双方向データ信号、及びデータストローブ信号、並びにデータマスク、及び終端抵抗への並列終端をオン又はオフにするために用いられるＯＤＴ、すなわち「オンダイターミネーション」信号を搬送するために用いられる端子を含みうる。特定の例では、第２の端子２５ｂは、リセット等の信号、並びに電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ、又は接地、例えば、Ｖｓｓ及びＶｓｓｑ等の基準電位を搬送することができる。
そのような超小型電子素子３０の１つの特定の例では、素子コンタクト３５ａにおいて存在するコマンド及びアドレス情報は、それぞれの超小型電子素子によって用いられるクロックのエッジに対して、すなわち、異なる第１の電圧状態と第２の電圧状態との間のクロックの遷移時にサンプリングすることができる。すなわち、各コマンド及びアドレス信号は、クロックの低電圧状態と高電圧状態との間の立ち上がり遷移時に、又はクロックの高電圧状態と低電圧状態との間の立ち下がり遷移時にサンプリングすることができる。したがって、複数のコマンド及びアドレス信号は全て、クロックの立ち上がり遷移時にサンプリングすることができるか、若しくはそのようなコマンド及びアドレス信号は全て、クロックの立ち下がり遷移時にサンプリングすることができるか、又は別の例では、素子コンタクト３５ａのうちの１つにおけるコマンド又はアドレス信号は、クロックの立ち上がり遷移時にサンプリングすることができ、１つの他の外部コンタクトにおけるコマンド又はアドレス信号は、クロックの立ち下がり遷移時にサンプリングすることができる。
主にメモリストレージアレイ機能を提供するように構成することができる別のタイプの超小型電子素子３０では、その上にあるコマンド又はアドレスコンタクト３５ａのうちの１つ以上のものを多重化して用いることができる。この例では、それぞれの超小型電子素子３０の特定の素子コンタクト３５ａは、外部から超小型電子素子に供給される２つ以上の異なる信号を受信することができる。したがって、第１のコマンド又はアドレス信号は、異なる第１の電圧状態と第２の電圧状態との間のクロックの第１の遷移（例えば、立ち上がり遷移）時に特定のコンタクト３５ａにおいてサンプリングすることができ、第１のコマンド又はアドレス信号以外の信号は、第１の遷移と逆である第１の電圧状態と第２の電圧状態との間のクロックの第２の遷移（例えば、立ち下がり遷移）時に特定のコンタクトにおいてサンプリングすることができる。
そのように多重化する場合、それぞれの超小型電子素子３０の同じ素子コンタクト３５ａ上でクロックの同じサイクル内に２つの異なる信号を受信することができる。特定の場合には、このように多重化することによって、それぞれの超小型電子素子３０の同じ素子コンタクト３５ａ上で同じクロックサイクル内に、第１のコマンド又はアドレス信号と、異なる信号とを受信できるようになる。更に別の例では、このように多重化することによって、それぞれの超小型電子素子３０の同じ素子コンタクト３５ａ上で同じクロックサイクル内に、第１のコマンド又はアドレス信号と、第２の異なるコマンド又はアドレス信号とを受信できるようになる。
一例では、動作パラメータは、行アドレスストローブ信号が超小型電子アセンブリ１０の回路によってイネーブル状態において検出された後の待ち時間（これ以降、「ＲＡＳ待ち時間」）のクロックサイクル数等のタイミングに関連することができるか、又は列アドレスストローブ信号が超小型電子アセンブリの回路によってイネーブル状態において検出された後の待ち時間のクロックサイクル数に関連することができるか、又は、例えば、１ギガビット（「１Ｇｂ」）、２ギガビット（「２Ｇｂ」）等の超小型電子アセンブリの容量に関連することができるか、又は「単一ランク」、「２ランク」、「４ランク」若しくは他の構造体等の超小型電子アセンブリの編成に関連することができるか、又は他の動作パラメータに、若しくは上記の動作パラメータの組み合わせに、若しくは他の動作パラメータに関連することができる。一例では、限定はしないが、不揮発性メモリが上記のパラメータのうちの１つのパラメータの情報を記憶することができるか、又は動作パラメータの任意の組み合わせの情報を記憶することができる。特定の例では、不揮発性メモリは、メモリストレージアレイに対する読出し又は書込みアクセス中に回避されるべきである、超小型電子アセンブリ１０のメモリストレージアレイ内の既知の不良記憶場所のテーブルを含みうる。
構成要素５は、コマンド及びアドレス情報を搬送するように構成される第１の組の導体７０を支持する支持構造体６０（例えば、回路パネル）を含む。支持構造体６０は、数ある中でも、回路パネル１６０（図２Ａ）、モジュールカード１６０ｂ（図２Ｂ）、相互接続基板３４２（図４Ｂ）、モールド領域３４８（図４Ｃ）、超小型電子素子４４０（図５Ｂ）、又は超小型電子素子の上に重なる誘電体層（図示せず）等の、数多くの異なる形をとることができる。
構成要素５は、１組の導体７０に結合され、超小型電子アセンブリ１０の端子２５の対応する端子と接続するように構成される複数の第１のコンタクト６５も含む。第１の組の導体７０は、第１のコンタクト６５に転送される全てのアドレス情報を搬送するように構成される複数の信号線を有する少なくとも１つのバスを含みうる。第１のコンタクト６５は、第１の組の導体７０からなる少なくとも１つのバスと電気的に接続することができる。
構成要素５のコンタクト６５と、超小型電子アセンブリ１０の端子２５との間の接続は、例えば、図２〜図５を参照しながら以下で説明されるように、種々の形をとることができる。コンタクト６５は、アドレス及びコマンド情報割当ての複数の所定の割当てを有し、それにより、コンタクトは、複数のタイプ（例えば、ＤＤＲｘ、ＧＤＤＲｘ、ＬＰＤＤＲｘ等）の１つ以上の超小型電子素子３０を有する超小型電子アセンブリ１０の端子２５と接続することができる。
コンタクト６５は、第１のタイプの超小型電子アセンブリ１０と接続するための第１の所定の配置に従って配置され、第１のタイプの超小型電子アセンブリでは、１つ以上の超小型電子素子３０が、（それはコンタクトのうちの幾つか又は全てとすることができる）第１の数のコンタクトを含む、コンタクトの第１のサブセットを通してその超小型電子素子に結合されるコマンド及びアドレス情報を第１のサンプリング速度でサンプリングするように構成される（例えば、ＤＤＲ３又はＤＤＲ４）。同じコンタクト６５を第２のタイプの超小型電子アセンブリ１０と接続するための第２の所定の配置に従って配置することができ、第２のタイプの超小型電子アセンブリでは、１つ以上の超小型電子素子３０が、第１の数より少ない第２の数のコンタクトを含む、コンタクトの第２のサブセットを通してその超小型電子素子に結合されるコマンド及びアドレス情報を、第１のサンプリング速度より速い第２のサンプリング速度でサンプリングするように構成される（例えば、ＬＰＤＤＲ３）。コンタクト６５の第１のサブセット及び第２のサブセットは、同一の位置を占有する幾つかのコンタクトを含む。２つの異なるタイプの超小型電子アセンブリ１０と接続するための２つの異なる所定の配置に従ってそれぞれ配置することができるコンタクト６５は、本明細書において「共通サポートコンタクト」とも呼ばれる。
特定の実施形態では、第２のサンプリング速度は、第１のサンプリング速度の整数倍とすることができる。例えば、ＤＤＲ３又はＤＤＲ４メモリを有する第１のタイプの超小型電子アセンブリ１０が構成要素５に取り付けられるとき、超小型電子アセンブリ内の超小型電子素子３０を、第１の数のコンタクト６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報をクロックサイクル当たり１回等の第１のサンプリング速度で（例えば、クロックサイクルの立ち上がりエッジにおいて）サンプリングするように構成できるように、構成要素５を構成することができる。この同じ例において、その中にＬＰＤＤＲ３メモリを有する第２のタイプの超小型電子アセンブリ１０が構成要素５に取り付けられるときに、超小型電子アセンブリ内の超小型電子素子３０を、第２の数のコンタクト６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報をクロックサイクル当たり２回等の第２のサンプリング速度で（例えば、クロックサイクルの立ち上がりエッジ及び立ち下がりエッジのそれぞれにおいて１回）サンプリングするように構成できるように、構成要素５を構成することができる。それゆえ、この例では、第２のサンプリング速度は、第１のサンプリング速度の整数（２）倍である。
第２のサンプリング速度が第１のサンプリング速度の整数倍である別の実施形態では、その中にＤＤＲ３又はＤＤＲ４メモリを有する第１のタイプの超小型電子アセンブリ１０が構成要素５に取り付けられるときに、超小型電子アセンブリ内の超小型電子素子３０を、第１の数のコンタクト６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報をクロックサイクル当たり１回の第１のサンプリング速度でサンプリングするように構成できるように、構成要素５を構成することができる。この同じ例において、その中に異なるタイプのメモリを有する第２のタイプの超小型電子アセンブリ１０が構成要素５に取り付けられるときに、超小型電子アセンブリ内の超小型電子素子３０を、第２の数のコンタクト６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報をクロックサイクル当たり４回の第２のサンプリング速度で（例えば、クロックサイクルの４分の１ごとに１回）サンプリングするように構成できるように、構成要素５を構成することができる。それゆえ、この例でも、第２のサンプリング速度は第１のサンプリング速度の整数（４）倍である。
更に別の実施形態では、第２のサンプリング速度は第１のサンプリング速度の非整数倍とすることができる。例えば、その中にメモリを有する第１のタイプの超小型電子アセンブリ１０が構成要素５に取り付けられるときに、超小型電子アセンブリ内の超小型電子素子３０を、第１の数のコンタクト６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報をクロックサイクル当たり４回の第１のサンプリング速度で（例えば、クロックサイクルの４分の１ごとに１回）サンプリングするように構成できるように、構成要素５を構成することができる。この同じ例において、その中にメモリを有する第２のタイプの超小型電子アセンブリ１０が構成要素５に取り付けられるときに、超小型電子アセンブリ内の超小型電子素子３０を、第２の数のコンタクト６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報をクロックサイクル当たり６回の第２のサンプリング速度で（例えば、クロックサイクルの６分の１ごとに１回）サンプリングするように構成できるように、構成要素５を構成することができる。それゆえ、この例では、第２のサンプリング速度は第１のサンプリング速度の非整数（１．５）倍である。
第２のサンプリング速度が第１のサンプリング速度の非整数倍である別の実施形態では、第１のサンプリング速度と第２のサンプリング速度との間のそのような非整数の関係は、超小型電子素子３０によるコマンド及びアドレス情報のサンプリングが幾つかのクロックサイクル中にのみ実行され、他のクロックサイクル中に実行されないときに生じることができる。例えば、その中にＤＤＲ３又はＤＤＲ４メモリを有する第１のタイプの超小型電子アセンブリ１０が構成要素５に取り付けられるときに、超小型電子アセンブリ内の超小型電子素子３０を、第１の数のコンタクト６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報を１つおきのクロックサイクルに１回の第１のサンプリング速度でサンプリングするように構成できるように、構成要素５を構成することができる。この同じ例において、その中に別のタイプのメモリを有する第２のタイプの超小型電子アセンブリ１０が構成要素５に取り付けられるときに、超小型電子アセンブリ内の超小型電子素子３０を、第２の数のコンタクト６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報を２つおきのクロックサイクル当たり２回の第２のサンプリング速度で（例えば、２つおきのクロックサイクルの立ち上がりエッジ及び立ち下がりエッジそれぞれに１回）サンプリングするように構成できるように、構成要素５を構成することができる。それゆえ、この例では、第２のサンプリング速度は第１のサンプリング速度の非整数（０．５）倍である。
本発明は、上記の具体例に加えて、超小型電子素子３０によるコマンド及びアドレス情報のサンプリングがクロックサイクルごとに実行される例において、及び超小型電子素子によるコマンド及びアドレス情報のサンプリングが幾つかのクロックサイクル中にのみ実行され、他のクロックサイクル中に実行されない例において、第２のサンプリング速度と第１のサンプリング速度との間の数多くの他の整数及び非整数倍の関係を考慮する。
一例では、構成要素５のコンタクト６５の同じ所定の配置を用いて、業界標準ＤＤＲ３又はＤＤＲ４仕様に従って動作する超小型電子素子を含む第１のタイプの超小型電子アセンブリ１０と接続することができるか、又は業界標準ＬＰＤＤＲ３仕様に準拠する超小型電子素子を含む第２のタイプの超小型電子構造体と接続することができる。
本明細書において図示される例では、第１のタイプより少ないコンタクト６０を用いてコマンド及びアドレス情報をサンプリングする第２のタイプの超小型電子アセンブリ１０において、端子２５のうちの幾つかは、超小型電子アセンブリ１０内の１つ以上のメモリストレージアレイのアドレス入力３５ａにアドレス情報を転送するために必要とされない場合がある非接続端子とすることができる。
本明細書において用いられるときに、超小型電子アセンブリの「非接続端子」は、いかなる電気経路にも接続されない端子、例えば、そのような非接続端子上に何らかの情報が存在することがあってもなくても、超小型電子アセンブリ１０内の任意の超小型電子素子３０、例えば、半導体チップに情報を伝達するための経路に接続されない端子を意味する。したがって、非接続端子に接続される構成要素５から非接続端子に結合される場合等がある情報が、非接続端子上に存在する場合であっても、非接続端子上に存在する情報は、いかなる経路においても、超小型電子アセンブリ１０内のいかなる超小型電子素子３０にも与えられない。
本明細書における実施形態のいずれかにおいて、第１のコンタクト６５に加えて、構成要素５は、第２の組の導体７１に結合され、超小型電子アセンブリ１０の第２の端子２５ｂのうちの対応する端子と接続するように構成される複数の第２のコンタクト６７も含みうる。第２のコンタクト６７は、超小型電子アセンブリ１０の対応する第２の端子２５ｂと接続するように構成することができ、第２のコンタクトは、データ信号等の、コマンド及びアドレス情報以外の情報を搬送するように構成される。第２の組の導体７１は、第２のコンタクト６７のうちの少なくとも幾つかに電気的に接続される少なくとも１つの第２のバスを有することができる。そのような第２のバスは、アドレス及びコマンド情報以外の情報を搬送するように構成される複数の信号線を有することができる。
構成要素５は、１組の導体に結合されるデバイス８０も含むことがあり、そのデバイスは、コマンド及びアドレス情報をコンタクトに送出（drive）するように動作可能である。一例では、デバイス８０は、１組の導体７０に電気的に接続される送出素子（driving element）とすることができる。例えば、デバイス８０は、マイクロプロセッサ又はダイレクトメモリアクセスコントローラ（「ＤＭＡコントローラ」）とすることができる。特定の実施形態では、デバイス８０は、バッファリング素子とすることができるか、又は構成要素５によって用いることができる第１のプロトコルを有するアドレス情報を、超小型電子アセンブリ１０内の特定のタイプの超小型電子素子３０によって用いることができる第２のプロトコルに変換するように構成されるプロトコル変換器とすることができる。デバイス８０は、構成要素５をアドレス及びコマンド情報割当ての第１の配置を介して第１のタイプの超小型電子アセンブリ１０と接続するための第１のモード、並びにアドレス及びコマンド情報割当ての第２の配置を介して第２のタイプの超小型電子アセンブリと接続するための第２のモードにおいてそれぞれ動作するように構成することができる。
特定の例では、デバイス８０は、少なくとも１つの中央演算装置（「ＣＰＵ」）とすることができ、ＣＰＵは超小型電子アセンブリ１０からの読出し演算及び超小型電子アセンブリへの書込み演算を含む、システム内の複数の構成要素の演算を制御するように構成される。構成要素５は、例えば、ダイレクトメモリアクセスコントローラ及びＣＰＵの両方を含む、２つ以上のデバイス８０も含みうる。一実施形態では、構成要素５は、構成要素及び超小型電子アセンブリ１０が使用する電力を供給するように構成される電源を更に含みうる。
図１は、構成要素５に電気的に接続される単一の超小型電子アセンブリ１０のみを示すが、他の実施形態では、複数の超小型電子アセンブリを構成要素に電気的に接続することができる。
図２Ａは、図１に示される本発明の特定の例による構成要素１０５を示す。図２Ａにおいて見られるように、構成要素１０５は回路パネル１６０を含み、コンタクト１６５が回路パネルの第１の表面１６１において露出している。回路パネル１６０（及び本明細書において説明される他の実施形態における回路パネル）は、数ある中でも、デュアルインラインメモリモジュール（「ＤＩＭＭ」）において用いられるプリント回路基板、システム内の他の構成要素と接続されることになる回路基板若しくは回路パネル、又はマザーボード等の種々のタイプからなることがある。
回路パネル１６０に接合される超小型電子アセンブリは、超小型電子パッケージ１１０の形をとる。超小型電子パッケージ１１０はその中に、パッケージ基板１２０の第１の表面１２１に面する表面を有する１つ以上の超小型電子素子１３０を有する。超小型電子素子１３０は、第１の表面１２１の反対に位置する基板１２０の第２の表面１２２において露出する端子１２５に電気的に接続されるアドレス入力１３５を有する。第２の表面１２２は、超小型電子パッケージ１１０の露出面である。端子１２５は表面実装端子（例えば、タイプＢＧＡ、ＬＧＡ、ＰＧＡ等からなる）とすることができる。
図２Ａは、構成要素１０５と電気的に接続される単一の超小型電子パッケージ１１０のみを示すが、他の実施形態では、複数の超小型電子パッケージを構成要素と電気的に接続することができる。そのような実施形態では、全ての超小型電子パッケージ１１０を回路パネル１６０の第１の表面１６１に取り付けることもできるし、全ての超小型電子パッケージを回路パネルの第２の表面１６２に取り付けることもできるし、１つ以上の超小型電子パッケージを回路パネルの第１の表面に取り付けることもでき、１つ以上の超小型電子パッケージを第２の表面に取り付けることができる。
超小型電子パッケージ１１０は、メモリストレージアレイ内の場所を指定するアドレス情報を受信するための複数のアドレス入力１３５を有することができる。したがって、アドレス入力１３５は、上記のように超小型電子素子１３０の表面において露出するコンタクトとすることができる。超小型電子パッケージ１１０は、超小型電子構造体の特定の端子１２５において受信されたアドレス情報を入力アドレス１３５に転送するように構成される。例えば、超小型電子パッケージ１１０は、構造体の特定の端子１２５上で受信された信号を対応する特定のアドレス入力１３５に結合することができる。
特定の例では、アドレス入力１３５は、超小型電子素子１３０、例えば、半導体チップの面において露出することができ、その面は、基板１２０の第１の表面１２１に面する。別の例では、アドレス入力１３５は、第１の表面１２１から離れて面する、超小型電子素子１３０の面において露出することができる。場合によっては、アドレス入力１３５が、第１の表面１２１から離れて面する、超小型電子素子１３０の面において露出するとき、超小型電子素子の背面と基板１２０の第１の表面１２１との間にダイアタッチ接着剤を配置することができ、それにより、超小型電子素子と基板との間の接続を機械的に補強することができる。
図２Ａの特定の例において更に見られるように、超小型電子アセンブリ１１０内に組み込まれる超小型電子素子１３０は、その表面において、基板１２０の第１の表面１２１又は第２の表面１２２においてそれぞれの基板コンタクト１２４に電気的に接続される素子コンタクト１３５を有することができる。一例では、超小型電子素子１３０は超小型電子素子の素子コンタクト１３５と、基板１２０の第１の表面１２１にある対応する基板コンタクト１２４との間に延在する導電性接合素子を介して基板１２０にフリップチップボンディングすることができる。
別の例では、ワイヤボンドが基板１２０内の開口部を通って延在することができ、素子コンタクト１３５を基板の第２の表面１２２にある基板コンタクトと電気的に接続することができる。代替的には、他のタイプの導体、例えば、リードフレームの一部、可撓性リボンボンド等を用いて、素子コンタクト１３５をそれぞれの基板コンタクト１２４と電気的に接続することができ、場合によっては、素子コンタクトを、第１の表面１２１からの高さが超小型電子素子１３０の前面より高い場所に配置される他の導電性素子と接続することもできる。
幾つかの実施形態では、コンタクト１３５は、場合によっては、半導体のバックエンドオブライン（「ＢＥＯＬ」）配線を通して、半導体チップ１３０の能動デバイスと電気的に接続される場合もあり、その配線はビア又は他の導電性構造体を含むことがあり、場合によってはコンタクト１３５の下に配置される場合がある。
端子１２５（及び本明細書において説明される他の端子のいずれか）は、超小型電子パッケージ１１０の第１の表面１１２において露出する導電性素子、例えば、コンタクト、パッド、ポスト、ピン、ソケット、配線又は他の導電性構造体とすることができ、図２Ａに示される例では、その表面は、基板１２０の第２の表面１２２と同じ表面である。
場合によっては、端子１２５は、導電性接合素子１１１等を用いて、回路パネル１６０等の別の素子の対応するコンタクト１６５に導通可能に結合されるように構成することができる。導電性接合素子１１１は、数ある中でも、ハンダ、スズ、インジウム、金、共晶材料、金属を含む導電性マトリックス材料及び高分子材料等の可融導電性材料の結合金属、又は他の導電性結合材料の結合金属を含むことがあり、場合によっては、導電性パッド若しくはポスト等の、基板１２０の導電性構造体に取り付けられる導電性バンプ等の付加構造体も含みうる。他の場合には、端子１２５は、各構成要素の対応する導電性素子間の圧入又は締り嵌め等によって、回路パネル１６０の対応する機構と機械的かつ電気的に係合するように構成することができ、場合によっては、それらの端子が係合する対応する導電性表面に対して滑らせるか、又は擦りつけることができる。端子１２５は、例えば、トレース及びビア等の、基板１２０上の導電性構造体を通して基板コンタクト１２４と電気的に接続することができる。
図２Ａに示されるように、導電性接合ユニット１１１（例えば、ハンダボール）は、超小型電子アセンブリの全ての端子１２５と、対応する回路パネルコンタクト１６５との間に延在することができる。しかしながら、超小型電子アセンブリ１１０の端子１２５のうちの幾つかが非接続端子である実施形態では（例えば、超小型電子素子が、ＬＰＤＤＲ３等の第２のタイプからなるとき）、そのような非接続端子は対応する回路パネルコンタクト１６５に接続することができるが、超小型電子アセンブリ内の超小型電子素子１３０に情報を伝達するためのいかなる電気経路においても、超小型電子アセンブリ１１０内に接続されない。
幾つかの実施形態では、図２Ａに示される基板１２０（又は本明細書において説明される他のパッケージ基板のいずれか）及び／又は回路パネル１６０（又は本明細書において説明される他の回路パネルのいずれか）は、シート状又は板状の誘電体素子を含むことがあり、誘電体素子は基本的に高分子材料、例えば、数ある中でも、樹脂又はポリイミドからなることができる。代替的には、基板１２０及び／又は回路パネル１６０は、ガラス繊維強化エポキシ等の複合構成物、例えば、ＢＴ樹脂又はＦＲ−４構成物を有する誘電体素子を含みうる。幾つかの例では、基板１２０及び／又は回路パネル１６０の誘電体素子は、誘電体素子の平面において、すなわち、その第１の表面１１０に対して平行な方向において、最大で摂氏１度当たり３０百万分率（これ以降、「ｐｐｍ／℃」）の熱膨張係数を有することができる。
別の例では、基板１２０は、摂氏１度当たり１２百万分率未満の熱膨張係数（「ＣＴＥ」）を有する材料からなり、その上に端子１２５及び他の導電性構造体を配置することができる支持素子を含みうる。例えば、そのような低ＣＴＥ素子は、基本的に、ガラス、セラミック若しくは半導体材料若しくは液晶ポリマー材料、又はそのような材料の組み合わせからなることができる。
一例では、１組の導体１７０は、回路パネル１６０の第１の表面１６１に対して平行な第１の方向Ｘに延在することができる少なくとも１つのバスを含みうる。特定の例では、１組の導体１７０からなる少なくとも１つのバスは、回路パネル１６０の第１の表面１６１に対して平行な第２の方向Ｙに延在することができ、第２の方向は第１の方向Ｘを横切る。幾つかの実施形態では、１組の導体１７０からなるバスの信号線は、互いに同じ平面内に位置することができ、個々の信号線は、複数の平面内に、かつ複数の方向に延在する導体部分を含みうる。
１組の導体１７０からなる少なくとも１つのバスは、回路パネル１６０のコンタクト１６５に転送される全てのアドレス情報を搬送するように構成される複数の信号線を有することができる。コンタクト１６５は、１組の導体１７０からなる少なくとも１つのバスと電気的に接続することができる。一例では、１組の導体１７０からなる少なくとも１つのバスは、コンタクト１６５に転送される全てのコマンド信号を搬送するように構成することができ、コマンド信号は書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号を含む。
回路パネル１６０は、任意選択的に１つ以上の終端抵抗を含むことがあり、終端抵抗は端子電圧源に接続することができる。１組の導体１７０からなるバスのうちの１つ以上のバスの複数の信号線のうちの１つ以上のものは、任意選択的に終端抵抗に電気的に接続することができる。
図２Ａに示されるコンタクト１６５は、アドレス及びコマンド情報並びにデータを搬送するコンタクトの、回路パネル１６０の第１の表面１６１（又はコンタクト１６５が第２の表面において露出する場合には第２の表面１６２）上の相対的な位置を規定する所定の配置に従って配置することができる。
回路パネル１６０は、第１のモード及び第２のモードにおいて変更を必要とすることなく使用可能にすることができ、各モードは、所与の１組のコンタクト１６５が対応するタイプの超小型電子パッケージ１１０の端子と接続されるときに生じる。例えば、構成要素１０５が、回路パネル１６０と、回路パネルの第１のコンタクト１６５に接合される第１の端子１２５を有する第１のタイプの超小型電子パッケージ１１０とを含みうる。別の例では、構成要素５が、回路パネル１６０と、回路パネルの第１のコンタクト１６５に接合される第１の端子１２５を有する第２のタイプの超小型電子パッケージ１１０とを含みうる。
例えば、第１のモードでは、回路パネル１６０は、第１のタイプの超小型電子パッケージ１１０に結合することができ、そのパッケージは、第１のコンタクト１６５によって搬送されるアドレス及びコマンド情報をクロックサイクル当たり１回サンプリングするように動作可能である。そのような超小型電子パッケージは、例えば、タイプＤＤＲ３若しくはＤＤＲ４からなることができるか、又はタイプＧＤＤＲ３、ＧＤＤＲ４若しくはＧＤＤＲ５からなることができる。
これからしばらくの間、将来にわたって継続することが予想されるダブルデータレートＤＲＡＭメモリ及び低電力ダブルデータレートＤＲＡＭ並びにグラフィックスダブルデータレートＤＲＡＭメモリに関連する標準規格の策定が進められる。ＤＤＲ３標準規格、ＬＰＤＤＲ３標準規格及びＧＤＤＲ３標準規格を始めとする現在及び将来の標準規格は、本明細書では、まとめてそれぞれ「ＤＤＲｘ」、「ＬＰＤＤＲｘ」及び「ＧＤＤＲｘ」と呼ばれる。
特定の例では、第２のモードにおいて、回路パネル１６０は第２のタイプの超小型電子パッケージ１１０に結合することができ、そのパッケージは、第１のコンタクト１６５によって搬送されるアドレス及びコマンド情報をクロックサイクル当たり２回サンプリングするように動作可能である。そのような超小型電子パッケージ１１０は、既存の標準規格及び計画される標準規格の中でも、タイプＬＰＤＤＲｘ、例えば、ＬＰＤＤＲ３又はＬＰＤＤＲ４からなることができる。
一実施形態では、回路パネル１６０は、第１のコンタクト１６５の第１のサブセットを用いて第１のタイプの超小型電子パッケージ１１０に結合することができ、同回路パネルは、第１のコンタクトの第２のサブセットを用いて第２のタイプの超小型電子パッケージに結合することができる。第２のサブセットは第１のサブセットより少ない数のコンタクトを有する。そのような実施形態では、第１のタイプの超小型電子パッケージ１１０は、第２のタイプの超小型電子パッケージ１１０が第１のコンタクトの第２のサブセットによって搬送されるアドレス及びコマンド情報をサンプリングするために動作可能であるクロックサイクル当たりの回数と同じ回数（例えば、クロックサイクル当たり１回）だけ、第１のコンタクト１６５の第１のサブセットによって搬送されるアドレス及びコマンド情報をサンプリングするように動作可能である。
この実施形態では、第１のタイプの超小型電子パッケージ１１０はタイプＤＤＲ４の超小型電子素子を有することができ、第２のタイプの超小型電子パッケージはタイプＤＤＲ３の超小型電子素子を有することができる。第１のコンタクト１６５の第１のサブセットは、例えば、ＡＬＥＲＴ＿Ｎ（パリティエラーを知らせるために用いられる出力とすることができるＩ／Ｏ信号）、ＢＧ（バンクグループ信号）、任意の他のコマンド−アドレス信号と同様にサンプリングされる、チップＰＡＲに入力されるパリティビット、ＡＣＴ入力、チップによって受信され、アドレス情報、ＰＡＲビット及び受信されたコマンド情報（すなわち、ＲＡＳ、ＣＡＳ、ＡＣＴ（アクティブローの信号を起動する））を含む情報に基づいてパリティをチェックするＤＲＡＭ等の、第１のコンタクトの第２のサブセットによって搬送されないコマンド及びアドレス情報を搬送するように構成される幾つかのコンタクトを含みうる。さらに、第１のコンタクト１６５の第２のサブセットには、第１のサブセットより少ないコンタクトが存在するが、第１のコンタクトの第２のサブセットは３つのバンクアドレス信号（ＤＤＲ３超小型電子素子とともに用いられる）を含むことがあり、一方、第１のコンタクトの第１のサブセットは２つのバンクアドレス信号（ＤＤＲ４超小型電子素子とともに用いられる）を含みうる。
特定の実施形態では、第１のタイプの超小型電子パッケージ内の１つ以上の超小型電子素子１３０は、第２のタイプの超小型電子パッケージ内の１つ以上の超小型電子素子とは異なるタイプのメモリストレージアレイを組み込むことができる。別の例では、回路パネル１６０は、第１のコンタクト１６５によって搬送されるアドレス及びコマンド情報をクロックサイクル当たり４回サンプリングするように動作可能である別のタイプの超小型電子パッケージ１１０に結合することができる。
図２Ａの実施形態では、第１のタイプの超小型電子パッケージ１１０が複数の超小型電子素子１３０を含むとき等の一例において、第１のタイプの超小型電子パッケージの全ての超小型電子素子は、単一の１組のコマンド−アドレス信号を搬送するように構成される同じ１組の導体１７０と接続するように構成することができる。そのような実施形態では、その中にＤＤＲ３又はＤＤＲ４メモリを有する第１のタイプの超小型電子パッケージ１１０が構成要素１０５に取り付けられるときに、超小型電子パッケージ内の超小型電子素子１３０を、第１の数のコンタクト１６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報をクロックサイクル当たり１回等の第１のサンプリング速度で（例えば、クロックサイクルの立ち上がりエッジにおいて）サンプリングするように構成できるように、構成要素１０５を構成することができる。
図２Ａの実施形態では、第２のタイプの超小型電子パッケージ１１０が複数の超小型電子素子１３０を含むとき等の別の例において、第１のコンタクト１６５の第１のグループが、超小型電子素子の第１の半分に接続することができる、１組の導体１７０からなる第１のコマンド−アドレス信号バスに接続することができ、コンタクト１６５の第２のグループが、超小型電子素子の第２の半分に接続することができる、１組の導体からなる第２のコマンド−アドレス信号バスに接続することができる。その中にＬＰＤＤＲ３メモリを有する第２のタイプの超小型電子パッケージ１００が構成要素１０５に取り付けられるときに、超小型電子パッケージ内の超小型電子素子１３０を、第２の数のコンタクト１６５を通してその超小型電子素子に結合されるコマンド及びアドレス情報をクロックサイクル当たり２回等の第２のサンプリング速度で（例えば、クロックサイクルの立ち上がりエッジ及び立ち下がりエッジにおいてそれぞれ１回）サンプリングするように構成できるように、構成要素１０５を構成することができる。
例えば、第２のタイプの超小型電子パッケージ１１０が複数の超小型電子素子１３０を含むことがあり、超小型電子素子の第１の半分は第１のコンタクトの第１のグループ内の第１のコンタクト１６５と接続するが、第１のコンタクトの第２のグループと接続しないように構成され、超小型電子素子の第２の半分は第１のコンタクトの第２のグループ内の第１のコンタクトと接続するが、第１のコンタクトの第１のグループと接続しないように構成される。そのような実施形態では、１組の導体１７０は、同一の２組のコマンド−アドレス信号を搬送するように構成することができ、それにより、超小型電子素子１３０のそれぞれ半分を、１組の導体の２組のコマンド−アドレス信号のうちの一方に接続できるようになる。本発明の利点は、導体に電気的に接続される超小型電子パッケージ１１０のタイプにかかわらず、導体１７０の物理的配置が変更されない可能性があることである。
１組の導体１７０の全てが信号を搬送するために用いられる必要はない。例えば、１組の導体１７０が同一の２組のコマンド−アドレス信号を搬送するように構成される一実施形態では、導体が超小型電子パッケージ１１０に電気的に接続されるとき、全ての導体が超小型電子パッケージに信号を搬送する必要はない。１組の導体１７０が同一の２組のコマンド−アドレス信号を搬送するように構成されるときでも、１組の導体１７０によって搬送される信号を切り替える回数を減らし、電力損を削減するために、超小型電子アセンブリは、重複する組のコマンド−アドレス信号を搬送するように構成される導体のうちの幾つか又は全てを使用しないことができる。
特定の例では、第２のタイプの超小型電子パッケージ１１０は、第１のコンタクトの第１のグループ内の第１のコンタクト１６５と接続されるが、第１のコンタクトの第２のグループと接続されない単一の超小型電子素子を含むことがあり、それにより、単一の超小型電子素子は、１組の導体１７０からなる第１のコマンド−アドレス信号バスと接続されるが、１組の導体からなる第２のコマンド−アドレス信号バスと接続されない。
構成要素１０５は１組の導体１７０に結合されるデバイス１８０も含むことがあり、そのデバイスは、コンタクト１６５にコマンド及びアドレス情報を送出するように動作可能である。デバイス１８０は、導体１７０の物理的構成を変更することなく、構成要素１０５をアドレス及びコマンド情報割当ての第１の配置を介して第１のタイプの超小型電子アセンブリ１１０と接続するための第１のモード、並びにアドレス及びコマンド情報割当ての第２の配置を介して第２のタイプの超小型電子アセンブリと接続するための第２のモードにおいてそれぞれ動作するように構成することができる。
図２Ｂは、図２Ａに示される本発明の変形形態による構成要素１０５ｂを示す。図２Ｂにおいて見られるように、構成要素１０５ｂは回路パネル１６０ｂを含み、その回路パネルは、回路パネルの縁部１６３に隣接する少なくとも１列の露出したコンタクト１６４を有する。露出したコンタクト１６４は、例えば、１つ以上の平行な列に構成することができ、露出したコンタクトは、図３Ａ〜図３Ｃを参照しながら以下で説明される方法のいずれかにおいて構成することができる。構成要素１０５ｂは、第２の回路パネルの対応するソケット１９３の中に縁部１６３を挿入することによって、第２の回路パネル１９０に結合することができる。構成要素１０５ｂは、図３Ａ〜図３Ｃを参照しながら以下で説明される方法のいずれかにおいて、回路パネル１９０に結合することができる。
第２の回路パネル１９０は、第２の回路パネルの１組の導体１９５に結合されるデバイス１８０ａを含むことがあり、そのデバイスは、回路パネル１６０ｂのコンタクト１６５にコマンド及びアドレス情報を送出するように動作可能である。構成要素１０５ｂは、１組の導体に結合されるデバイス１８０ｂを含みうる。一例では、デバイス１８０ｂはバッファリング素子とすることができるか、又は構成要素５若しくは回路パネル１９０によって用いることができる第１のプロトコルを有するアドレス情報を、超小型電子アセンブリ１１０内の特定のタイプの超小型電子素子１３０によって用いることができる第２のプロトコルに変換するように構成されるプロトコル変換器とすることができる。
デバイス１８０ａ及び１８０ｂの一方又は両方を、構成要素１０５をアドレス及びコマンド情報割当ての第１の配置を介して第１のタイプの超小型電子アセンブリ１１０と接続するための第１のモード、並びにアドレス及びコマンド情報割当ての第２の配置を介して第２のタイプの超小型電子アセンブリ１１０と接続するための第２のモードにおいてそれぞれ動作するように構成することができる。
本明細書において説明される実施形態のいずれかにおいて示される回路パネル（例えば、図２Ｃ及び図２Ｄの回路パネル１６０ｃ）は、回路パネル１９０等の第２の回路パネルとの電気的接続のためのコネクタインターフェースを有する、回路パネル１６０ｂ等の第１の回路パネルとすることができ、コネクタインターフェースは、コンタクト１６５との間で転送するために情報を搬送するように構成される。そのような配置の特定の例が図７に示されており、それぞれが回路パネル１６０ｂを含みうる複数の構成要素６０６が示され、それぞれのコネクタインターフェースを介して第２の回路パネル６０２に結合される。
図７に示される例では、コネクタインターフェースは、ソケットの片側又は両側に複数のコンタクト６０７を有するソケット６０５を含むことがあり、ソケットは回路パネルの少なくとも１つの縁部１６３に配置される対応する露出したエッジコンタクトを有する回路パネル１６０ｂ等の回路パネルを収容するように構成される。他の実施形態では、回路パネル１６０ｃと第２の回路パネル１９０との間のコネクタインターフェースは、図３Ａ及び図３Ｂに示されるタイプからなることができるか、又は表面実装接続（例えば、ＢＧＡ、ＬＧＡ等）とすることができる。
図２Ｃは、１つ以上の超小型電子パッケージ１１０ｃに結合するように構成される回路パネル１６０ｃを含む構成要素１０５ｃを示す。図２Ｃ及び図２Ｄに示される回路パネル１６０ｃは、同じ回路パネルであり、図２Ｃ及び図２Ｄはそれぞれ、異なる超小型電子アセンブリ１１０ｃ又は１１０ｄに結合される回路パネル１６０ｃを含む構成要素１０５ｃを示す。
図２Ｃにおいて見ることができるように、回路パネル１６０ｃは、第１の表面１６１及び第２の表面１６２を画定することができる。回路パネル１６０ｃは、メモリストレージアレイを有する１つ以上の超小型電子素子１３１を組み込む超小型電子パッケージ１１０ｃの対応する表面実装端子１２５及び１２７（例えば、タイプＢＧＡ、ＬＧＡ等からなる）と接続するために第１の表面１６１において露出する少なくとも１組のコンタクト１６８を有することができる。
回路パネル１６０ｃは、複数の組のコンタクト１６５及び１６７を有することができ、各組１６８のコンタクト１６５、１６７は単一の超小型電子パッケージ１１０ｃに接続するように構成される。各組１６８内のコンタクトは、アドレス及びコマンド情報を搬送する第１のコンタクト１６５と、コマンド及びアドレス情報以外の情報（例えば、データ入力／出力情報）を搬送する第２のコンタクト１６７とを含みうる。
図２Ａと同様に、各組１６８のコンタクトは、アドレス及びコマンド情報並びにデータを搬送するコンタクトの、第１の表面１６１（又は１組のコンタクトが第２の表面において露出する場合には第２の表面１６２）上の相対的な位置を規定する所定の配置を有することができる。各組１６８内のコンタクトは、所定の配置に従って配置することができる。２つの異なるタイプの超小型電子アセンブリ１１０とそれぞれ接続するための２つの異なる所定の配置に従って配置することができる１組１６８のコンタクトは、本明細書において１組の「共通サポートコンタクト」とも呼ばれる。
回路パネル１６０ｃは、変更を必要とすることなく、第１のモード及び第２のモードにおいて使用可能とすることができ、各モードは、所与の１組１６８のコンタクトが対応するタイプの超小型電子パッケージ１１０ｃ又は１１０ｄの端子と接続されるときに生じる。例えば、構成要素１０５ｃが、回路パネルの第１のコンタクト１６５に接合される第１の端子１２５を有する第１のタイプの超小型電子パッケージ１１０ｃ（図２ｃ）と接合することができる。別の例では、同じ構成要素１０５ｃが、回路パネルの第１のコンタクト１６５に接合される第１の端子１２５を有する第２のタイプの超小型電子パッケージ１１０ｄ（図２Ｄ）と接合することができる。
例えば、第１のモードでは、回路パネル１６０ｃは第１のタイプの超小型電子パッケージ１１０ｃに結合することができ、第１のタイプの超小型電子パッケージは、第１のコンタクト１６５によって搬送されるアドレス及びコマンド情報をクロックサイクル当たり１回サンプリングするように動作可能である。そのような第１のタイプの超小型電子パッケージの例は、図２Ｃに示されるように、４つの超小型電子素子１３１ａ、１３１ｂ、１３１ｃ及び１３１ｄを有するか、以下で説明されるように他の数の超小型電子素子を有する超小型電子パッケージ１１０ｃを含む。そのような超小型電子パッケージ１１０ｃは、例えば、タイプＤＤＲ３若しくはＤＤＲ４（包括的にＤＤＲｘと呼ばれる）からなるか、又はタイプＧＤＤＲ３又はＧＤＤＲ４（包括的にＧＤＤＲｘと呼ばれる）からなる超小型電子素子１３１を含みうる。
特定の例では、第２のモードにおいて、回路パネル１６０ｃは第２のタイプの超小型電子パッケージ１１０ｄに結合することができ、第２のタイプの超小型電子パッケージは、第１のコンタクト１６５によって搬送されるアドレス及びコマンド情報をクロックサイクル当たり２回サンプリングするように動作可能である。そのような第２のタイプの超小型電子パッケージの例は、図２Ｄに示される、４つの超小型電子素子１３２ａ、１３２ｂ、１３２ｃ及び１３２ｄを有するか、以下で説明されるように他の数の超小型電子素子を有する超小型電子パッケージ１１０ｄを含む。そのような超小型電子パッケージ１１０ｄは、タイプＬＰＤＤＲ３又はＬＰＤＤＲ４（包括的にＬＰＤＤＲｘと呼ばれる）からなる超小型電子素子１３２を含みうる。
特定の実施形態では、第１のタイプの超小型電子パッケージ（例えば、図２Ｃに示される超小型電子パッケージ１１０ｃ）内の１つ以上の超小型電子素子１３０は、第２のタイプの超小型電子パッケージ（例えば、図２Ｄに示される超小型電子パッケージ１１０ｄ）内の１つ以上の超小型電子素子とは異なるタイプのメモリストレージアレイを組み込むことができる。
図２Ｃにおいて見ることができるように、回路パネル１６０ｃは、各組のコンタクト１６８内に第１のコンタクト１６５を含むことがあり、第１のコンタクトは、第１のグループの第１のコンタクト１６５ａ及び第２のグループの第１のコンタクト１６５ｂを含みうる。各グループの第１のコンタクト１６５ａ及び１６５ｂは、１つ以上の超小型電子素子１３１のメモリストレージアレイ内の場所を指定するために使用可能なアドレス情報を搬送するために割り当てることができる。
回路パネル１６０ｃが図２Ｃに示される超小型電子パッケージ１１０ｃ等の第１のタイプの超小型電子パッケージに接続されるとき、第１及び第２の両方のグループの第１のコンタクト１６５ａ及び１６５ｂを用いて、１つ以上の超小型電子素子１１０ｃのメモリストレージアレイ内の場所をまとめて指定することができる。
そのような例では、第１のグループの第１のコンタクト１６５ａは、各超小型電子素子１３１に接続することができる１組の導体１７０からなる第１のコマンド−アドレス信号バスＦ０に接続することができ、第２のグループのコンタクト１６５ｂは、同じく各超小型電子素子１３１に接続することができる１組の導体からなる第２のコマンド−アドレス信号バスＦ１に接続することができる。特定の実施形態では、第１のタイプの超小型電子パッケージは１つ又は２つの超小型電子素子１３１を含むことがあり、各超小型電子素子は、第１及び第２のそれぞれのグループの第１のコンタクト１６５ａ、１６５ｂ内の第１のコンタクト１６５と接続するように構成される。他の実施形態では、第１のタイプの超小型電子パッケージは３つ以上の超小型電子素子１３１を含むことがあり、各超小型電子素子は、第１及び第２のそれぞれのグループの第１のコンタクト１６５ａ、１６５ｂ内の第１のコンタクト１６５と接続するように構成される。
図２Ｃに示される例では、超小型電子パッケージ１１０ｃは４つの超小型電子素子１３１を有し、それらの超小型電子素子はそれぞれ、１組の導体１７０からなる第１及び第２の両方のコマンド−アドレス信号バスＦ０及びＦ１に接続することができる。図２Ｃに示される例では、各超小型電子素子１３１ａ、１３１ｂ、１３１ｃ及び１３１ｄは、１６ビットのコマンド−アドレス信号情報（信号バスＦ０から８ビット及び信号バスＦ１から８ビット）を受信することができる。信号バスＦ０及びＦ１と超小型電子素子１３１との間のこれらの接続が、図２Ｃにおいて、信号バスＦ０と接続される導体Ｇ０及び信号バスＦ１と接続される導体Ｇ１として概略的に示される。
図２Ｃに示される実施形態の変形形態では、第１のタイプの超小型電子パッケージ１１０ｃは８つの超小型電子素子１３１を有することができ、これらの超小型電子素子はそれぞれ、第１及び第２の両方のコマンド−アドレス信号バスＦ０及びＦ１に接続することができる。そのような例では、各超小型電子素子１３１は１６ビットのコマンド−アドレス信号情報（信号バスＦ０から８ビット及び信号バスＦ１から８ビット）を受信することができる。
代替的には、回路パネル１６０ｃが図２Ｄに示される超小型電子パッケージ１１０ｄ等の第２のタイプの超小型電子パッケージに接続されるとき、第１及び第２の両方のグループの第１のコンタクト１６５ａ及び１６５ｂを別々に用いて、１つ以上の超小型電子素子１３２ａ、１３２ｂ、１３２ｃ及び１３２ｄのメモリストレージアレイ内の場所をそれぞれ指定することができる。
そのような例では、第１のグループの第１のコンタクト１６５ａは、超小型電子素子１３２の第１の半分に接続することができる１組の導体１７０からなる第１のコマンド−アドレス信号バスＦ０に接続することができ、第２のグループのコンタクト１６５ｂは、超小型電子素子１３２の第２の半分に接続することができる１組の導体からなる第２のコマンド−アドレス信号バスＦ１に接続することができる。例えば、第２のタイプの超小型電子パッケージは複数の超小型電子素子１３２を含むことがあり、超小型電子素子の第１の半分は、第１のグループの第１のコンタクト１６５ａ内の第１のコンタクト１６５と接続するが、第２のグループの第１のコンタクト１６５ｂと接続しないように構成され、超小型電子素子の第２の半分は、第２のグループの第１のコンタクト１６５ｂ内の第１のコンタクトと接続するが、第１のグループの第１のコンタクト１６５ａと接続しないように構成される。
特定の例では、第２のタイプの超小型電子パッケージが単一の超小型電子素子１３２を含むことがあり、第２のタイプの超小型電子パッケージは、第１のグループの第１のコンタクト１６５ａ内の第１のコンタクト１６５と接続されるが、第２のグループの第１のコンタクト１６５ｂとは接続されず、それにより、単一の超小型電子素子は第１のコマンド−アドレス信号バスＦ０と接続されるが、第２のコマンド−アドレス信号バスＦ１とは接続されない。
図２Ｄでは、超小型電子パッケージ１１０ｄは４つの超小型電子素子１３２ａ、１３２ｂ、１３２ｃ及び１３２ｄを有する。それらの超小型電子素子のうちの２つ１３２ａ及び１３２ｂは、第１のグループの第１のコンタクト１６５ａと接続することができるが、第２のグループの第１のコンタクト１６５ｂとは接続できず、それにより、超小型電子素子１３２ａ及び１３２ｂは、１組の導体１７０からなる第１のコマンド−アドレス信号バスＦ０と接続されるが、第２のコマンド−アドレス信号バスＦ１とは接続さない。超小型電子素子のうちの２つ１３２ｃ及び１３２ｄは、第２のグループの第１のコンタクト１６５ｂと接続することができるが、第１のグループの第１のコンタクト１６５ａとは接続できず、それにより、超小型電子素子１３２ｃ及び１３２ｄは、第２のコマンド−アドレス信号バスＦ１に接続されるが、第１のコマンド−アドレス信号バスＦ０には接続されない。
この実施形態では、各信号バスＦ０及びＦ１は同一の２組のコマンド−アドレス信号を搬送するように構成され、それにより、４つの超小型電子素子１３２はそれぞれ、特定の信号バスＦ０又はＦ１の２組のコマンド−アドレス信号のうちの一方に接続することができる。
図２Ｄに示される実施形態の一例では、超小型電子素子のうちの２つ１３２ａ及び１３２ｂが、第１のコマンド−アドレス信号バスＦ０から３２ビットのコマンド−アドレス信号情報を受信することができ、超小型電子素子のうちの２つ１３２ｃ及び１３２ｄが、第２のコマンド−アドレス信号バスＦ１から３２ビットのコマンド−アドレス信号情報を受信することができる。図２Ｄに示される実施形態の別の例では、超小型電子素子のうちの２つ１３２ａ及び１３２ｂが、第１のコマンド−アドレス信号バスＦ０から１６ビットのコマンド−アドレス信号情報を受信することができ、超小型電子素子のうちの２つ１３２ｃ及び１３２ｄが、第２のコマンド−アドレス信号バスＦ１から１６ビットのコマンド−アドレス信号情報を受信することができる。信号バスＦ０及びＦ１と超小型電子素子１３２との間のこれらの接続が、図２Ｄにおいて、信号バスＦ０と接続される導体Ｇ０及び信号バスＦ１と接続される導体Ｇ１として概略的に示される。
図２Ｄに示される実施形態の変形形態では、第２のタイプの超小型電子パッケージ１１０ｄは、２つの超小型電子素子１３２を有することができる。超小型電子素子１３２のうちの第１の超小型電子素子は、第１のグループの第１のコンタクト１６５ａと接続することができるが、第２のグループの第１のコンタクト１６５ｂとは接続できず、それにより、第１の超小型電子素子は第１のコマンド−アドレス信号バスＦ０と接続されるが、第２のコマンド−アドレス信号バスＦ１とは接続されない。超小型電子素子１３２のうちの第２の超小型電子素子は、第２のグループの第１のコンタクト１６５ｂと接続することができるが、第１のグループの第１のコンタクト１６５ａとは接続できず、それにより、第２の超小型電子素子は第２のコマンド−アドレス信号バスＦ１と接続されるが、第１のコマンド−アドレス信号バスＦ０とは接続されない。そのような例では、各超小型電子素子１３２が、第１のコマンド−アドレス信号バスＦ０又は第２のコマンド−アドレス信号バスＦ１のいずれかから３２ビットのコマンド−アドレス信号情報を受信することができる。
図２Ｃに示される回路パネル１６０ｃの特定の実施形態では、第１のグループの第１のコンタクト１６５ａはそれぞれ、第２のグループの対応する第１のコンタクト１６５ｂの信号割当てと理論軸１７４に対して対称である信号割当てを有することができる。理論軸１７４に対して対称である信号割当てを有する超小型電子パッケージ１１０ｃ等の第１のタイプの超小型電子パッケージ、又は理論軸に対して対称（例えば、アドレス信号及び非接続対称）である信号割当てを有する超小型電子パッケージ１１０ｄ等の第２のタイプの超小型電子パッケージは、同じ回路パネル１６０ｃに実装することができる。
本明細書において示される回路パネル１６０ｃの実施形態は、第２のグループの対応する第１のコンタクト１６５ｂの信号割当てと理論軸１７４（図２Ｃ）に対して対称である信号割当てを有する第１のグループの第１のコンタクト１６５ａを有するが、その要件はいつでも当てはまるとは限らない。本明細書において説明され、特許請求される発明は、第２のグループの対応する第１のコンタクト１６５ｂの信号割当てと理論軸に対して対称でない信号割当てを有する第１のグループの第１のコンタクト１６５ａを有する回路パネル１６０ｃも考慮する。
図２Ｃにおいて見ることができるように、回路パネル１６０ｃは、各組のコンタクト１６８内に第２のコンタクト１６７を更に含むことがあり、各組のコンタクト内のそのような第２のコンタクトは、第１のグループ及び第２のグループの第２のコンタクト１６７ａ及び１６７ｂを含みうる。第２のコンタクト１６７は、アドレス及びコマンド情報以外の情報を搬送するために割り当てることができる。回路パネル１６０ｃは、第２のコンタクト１６７のうちの少なくとも幾つかと電気的に接続される１組の導体１７１からなる少なくとも１つの第２のバスＦ２、Ｆ３を有することができる。そのような第２のバスＦ２、Ｆ３は、アドレス及びコマンド情報以外の情報を搬送するように構成される複数の信号線を有することができる。
一例では、４つの超小型電子素子１３１はそれぞれ、１組の導体１７１内の異なる信号線と電気的に接続することができる。例えば、超小型電子素子１３１ａは、信号バスＦ２の導体の第１の半分から１６ビットのデータ信号情報を受信することができ、超小型電子素子１３１ｂは、信号バスＦ２の導体の第２の半分から１６ビットのデータ信号情報を受信することができ、超小型電子素子１３１ｃは、信号バスＦ３の導体の第１の半分から１６ビットのデータ信号情報を受信することができ、超小型電子素子１３１ｄは、信号バスＦ３の導体の第２の半分から１６ビットのデータ信号情報を受信することができる。信号バスＦ２及びＦ３と超小型電子素子との間のこれらの接続が、図２Ｃ及び図２Ｄにおいて、信号バスＦ２と接続される導体Ｇ２及び信号バスＦ３と接続される導体Ｇ３として概略的に示される。
一例では、図２Ｃにおいて見ることができるように、少なくとも１組のコンタクト１６８のそれぞれの第２のコンタクト１６７のうちの少なくとも幾つかを、各組のコンタクトの所定の周辺部に対向して位置する少なくとも第１の縁部１６８ａ及び第２の縁部１６８ｂに隣接する第１のエリア１６７ａ及び第２のエリア１６７ｂ内に配置することができ、それにより、各組のコンタクトの第１のコンタクト１６５の全てを各組のコンタクトの第１のエリアと第２のエリアとの間に配置できるようにする。
また、そのような例では、少なくとも１組のコンタクト１６８のそれぞれの第２のコンタクト１６７のうちの少なくとも幾つかは、各組のコンタクトの所定の周辺部に対向して位置する少なくとも第３の縁部及び第４の縁部に隣接する第３のエリア及び第４のエリア内に配置することができ、第３の縁部及び第４の縁部は、第１の縁部１６８ａと第２の縁部１６８ｂとの間の方向に延在し、各組のコンタクトの第１のコンタクト１６５の全てが各組のコンタクトの第３のエリアと第４のエリアとの間に配置されるようにする。
図２Ｃ及び図２Ｄの実施形態のいずれかに示される回路パネル１６０ｃは、第１の表面１６１にある第１の組のコンタクト１６８と、第２の表面１６２にある第２の組のコンタクト１６８とを有することができ、各組のコンタクト１６８内の第１のコンタクト１６５及び第２のコンタクト１６７はそれぞれ、同じ所定の配置に従って配置される。図２Ｃ及び図２Ｄの実施形態のいずれかに示される回路パネル１６０ｃは、第１の表面１６１にある第１の組のコンタクト１６８と、第１の組から離間し、第１の表面に対して平行な方向に配置される、第１の表面にある第２の組のコンタクト１６８とを有することができ、各組のコンタクト１６８内の第１のコンタクト１６５及び第２のコンタクト１６７はそれぞれ同じ所定の配置に従って配置される。
幾つかの実施形態では、２組以上のコンタクト１６８を有する回路パネル１６０ｃが、複数組のコンタクトの各組にコンタクト及びアドレス情報を搬送するための導体１７０からなる同じチャネルを用いることができる。他の実施形態では、２組以上のコンタクト１６８を有する回路パネル１６０ｃが、導体１７０からなる異なるチャネルを用いることができ、各導体のチャネルは、複数組のコンタクトのうちの異なる１組のコンタクトにコマンド及びアドレス情報を搬送するように構成される。
図３Ａは、図１に示される本発明の特定の例による構成要素２０５ａを示す。図３Ａにおいて見られるように、構成要素２０５ａは、回路パネル２６０を含み、コンタクト２６５ａは、回路パネルの第１の表面２６１に取り付けられるソケット２６６ａ内に配置され、１組の導体２７０と電気的に接続される。
回路パネル２６０ａに接合される超小型電子アセンブリは、モジュールカード２２０ａと、モジュールカードに取り付けられる１つ以上の超小型電子素子２３０とを含むモジュール２１０ａであり、各超小型電子素子はモジュールカードの第１の表面２２１に面する表面を有する。超小型電子素子２３０は、モジュールカード２２０ａの端子２２５ａに電気的に接続されるアドレス入力２３５を有する。特定の実施形態では、モジュール２１０ａは、超小型電子素子が第１のタイプからなるか、第２のタイプからなるかによって、図２Ｃ又は図２Ｄに関して図示及び説明されたのと同じようにして１組の導体２７０のバスＦ０、Ｆ１、Ｆ２及びＦ３と接続される複数の超小型電子素子２３０を含みうる。
図３Ａにおいて見ることができるように、端子２２５ａは、モジュールがソケットに挿入されるときに、より多くのソケット２２６ａのコンタクト２６５ａと係合するためにモジュールカード２２０ａの第１の表面２２１及び第２の表面２２２の少なくとも一方の縁部２２３に隣接する複数の露出した平行な縁部端子である。図３Ａには、モジュールカード２２０ａの第１の表面２２１及び第２の表面２２２の両方において露出する端子２２５ａが示されるが、端子２２５ａは、モジュールカードの第１の表面のみ、第２の表面のみ、又は第１の表面及び第２の表面の両方において露出することができる。
図３Ｃにおいて見ることができるように、モジュールカード２２０ａは、縁部２２３に隣接する１列の露出した平行な縁部端子２２５ａを有することもできるし、第１の列の露出した平行な縁部端子２２６ａと、第１の列の端子に隣接する第２の列の露出した平行な端子２２６ｂとを有することもできるし、第１の列の露出した平行な縁部端子２２７ａと、複数の列の露出した平行な縁部端子２２７ｂ、２２７ｃ（図３Ｃには２つの更なる列２２７ｂ及び２２７ｃが示されるが、モジュールカードは３つ以上の更なる列を含むこともできる）とを有することもできる。第２の列の端子２２７ｂは第１の列の端子２２７ａに隣接し、第３の列の端子２２７ｃは第２の列の端子２２７ｂに隣接する。モジュールカード２２０ａは、縁部２２３から延在する切欠き２２８を有することができ、そのような切欠きは、モジュールカードと、モジュールカードを収容するように構成されるマルチパートソケット２６６ａとの位置合わせを容易にする。図３Ｃに示される端子２２５、２２６及び２２７はモジュールカード２２０ａの第１の表面２２１において露出するように示されるが、端子２２５、２２６及び２２７は、モジュールカードの第１の表面においてのみ、第２の表面２２２においてのみ、又は第１の表面及び第２の表面の両方において露出することができる。
図３Ｂは、図３Ａに示される本発明の変形形態による構成要素２０５ｂを示す。図３Ｂにおいて見られるように、構成要素２０５ｂは回路パネル２６０を含み、コンタクト２６５ｂは、回路パネルの第１の表面２６１に取り付けられるコネクタ２６６ｂ内に配置され、１組の導体２７０と電気的に接続される。モジュール２１０ｂの端子２２５ｂは、モジュールがコネクタに取り付けられるときに、コネクタ２２６ｂのコンタクト２６５ｂと係合するためにモジュールカード２２０ｂの第１の表面２２１及び第２の表面２２２の一方において露出する複数の平行な端子である。特定の実施形態では、モジュール２１０ｂは、超小型電子素子が第１のタイプからなるか、第２のタイプからなるかによって、図２Ｃ又は図２Ｄに関して図示及び説明されたのと同じようにして１組の導体２７０のバスＦ０、Ｆ１、Ｆ２及びＦ３と接続される複数の超小型電子素子２３０を含みうる。
上記の図３Ａの実施形態と同様に、モジュールカード２２０ｂは、モジュールカードの表面において露出する２列の露出した平行な端子２２５ｂを有することもできるし、４つの平行な列の露出した端子（例えば、各列の端子２２５ｂに隣接して配置される１つの更なる列の平行な端子）を有することもできるし、又は６つ以上の平行な列の露出した端子（例えば、各列の端子２２５ｂに隣接して配置される２つ以上の更なる列の平行な端子）を有することもできる。また、図３Ａの実施形態と同様に、モジュールカード２２０ｂは、モジュールカードと、モジュールカードを収容するように構成されるソケット２６６ｂとの位置合わせを容易にするように構成される１つ以上の切欠きを有することができる。
この実施形態では、モジュール２１０ｂのソケット２６６ｂ、コンタクト２６５ｂ及び端子２２５ｂは、モジュールがソケットに取り付けられるときに、モジュールカード２２０ｂの第２の表面２２２が回路パネル２６０ｂの第１の表面２６１に対して実質的に平行に向けられるように構成される。
図３Ａ及び図３Ｂはそれぞれ構成要素２０５ａ又は２０５ｂと電気的に接続される単一のモジュール２１０ａ又は２１０ｂのみを示すが、他の実施形態では、複数のモジュールを構成要素と電気的に接続することができる。そのような実施形態では、モジュール２１０ａ若しくは２１０ｂの全てを回路パネル２６０ａ若しくは２６０ｂの第１の表面２６１に取り付けることができるか、モジュールの全てを回路パネルの第２の表面２６２に取り付けることができるか、又は１つ以上のモジュールを回路パネルの第１の表面に取り付けることができ、１つ以上のモジュールを第２の表面に取り付けることができる。
図３Ａ及び図３Ｂは、回路パネル２６０ａ又は２６０ｂの第１の表面２６１に対して実質的に垂直に（図３Ａ）又は平行に（図３Ｂ）向けられるモジュールカード２２０ａ又は２２０ｂを示すが、他の実施形態では、モジュール２１０ａ又は２１０ｂに類似のモジュールのモジュールカードは、例えば、１５度、３０度、４５度、６０度又は７５度等の、回路パネルの第１の表面に対する任意の他の角度に傾けることができる。
図３Ａ及び図３Ｂは、ソケット２６６ａ、２６６ｂを介して回路パネル２６０ａ、２６０ｂに電気的に接続されるモジュールカード２２０ａ、２２０ｂを示すが、他の接続構成を用いることもできる。例えば、本発明は、モジュールカードの端子と回路パネルのコンタクトとの間に延在するリボンコネクタを用いて、回路パネルに電気的に接続されるモジュールカードを考慮する。
図４Ａは、図１に示される本発明の別の特定の例による構成要素３０５を示す。図４Ａにおいて見られるように、構成要素３０５は回路パネル３６０を含み、コンタクト３６５は、第２の超小型電子アセンブリの第１の表面３４７において露出する第２の超小型電子アセンブリ３４０の上側端子である。第２の超小型電子アセンブリ３４０は、回路パネルの第１の表面３６１に取り付けられ、１組の導体３７０と電気的に接続される。第２の超小型電子アセンブリ３４０の下側端子３４５は、回路パネル３６０の第１の表面３６１において露出する対応するコンタクト３７５と電気的に接続される。
回路パネル３６０に接合される超小型電子アセンブリは、第１の超小型電子アセンブリ３１０の形をとる。図４Ａに示される例では、超小型電子アセンブリ３１０は、その中に、１つ以上の超小型電子素子３３０を有する超小型電子パッケージであり、それらの超小型電子素子はパッケージ基板３２０の第１の表面３２１に面する表面を有する。特定の実施形態では、第１の超小型電子アセンブリ３１０は、超小型電子素子が第１のタイプからなるか、又は第２のタイプからなるかによって、図２Ｃ又は図２Ｄに関して図示及び説明されたのと同じようにして１組の導体３７０のバスＦ０、Ｆ１、Ｆ２及びＦ３と接続される複数の超小型電子素子３３０を含みうる。
特定の例では、超小型電子アセンブリ３１０は、スルーシリコンビア（「ＴＳＶ」）等の導電性構造体によって電気的に相互接続される複数の積重された超小型電子素子３３０を含みうる。超小型電子素子３３０は、第１の表面３２１の反対に位置する基板３２０の第２の表面３２２において露出する端子３２５に電気的に接続されるアドレス入力３３５を有する。
第２の超小型電子アセンブリ３４０は、その中に能動デバイスを有する超小型電子素子３４１を含み、第２の超小型電子アセンブリの上側端子３６５は第２の超小型電子アセンブリを通って延在する回路パネルの１組の導体３７０と電気的に接続される。
図４Ａの実施形態では、第１の超小型電子アセンブリ（又は超小型電子パッケージ）３１０の超小型電子素子３３０はメモリストレージアレイ機能を有することができ、第２の超小型電子アセンブリ（又は超小型電子パッケージ）３４０の超小型電子素子３４１はマイクロプロセッサ機能を有することができる。
例示的な実施形態では、第１の超小型電子アセンブリ３１０の超小型電子素子３３０は、第１及び第２の超小型電子アセンブリ内にのみ延在し、回路パネル３６０内に延在しない電気的接続によって、第２の超小型電子アセンブリ３４０の超小型電子素子３４１に電気的に直接接続することができる。本明細書において用いられるときに、第１の超小型電子素子と第２の超小型電子素子との間に延在する電気的接続が第１の超小型電子アセンブリ及び第２の超小型電子アセンブリ内にのみ延在し、第１の超小型電子アセンブリ及び第２の超小型電子アセンブリの外部にある構造体（例えば、回路パネル）内に延在しないときに、第１の超小型電子アセンブリの第１の超小型電子素子及び第２の超小型電子アセンブリの第２の超小型電子素子は互いに「直接」接続される。
一例では、第１の超小型電子アセンブリ３１０の超小型電子素子３３０と第２の超小型電子アセンブリ３４０の超小型電子素子３４１との間の電気的接続は、第２の超小型電子アセンブリの上側端子（コンタクト３６５）が露出する第２の超小型電子アセンブリの第１の表面３４７に対して垂直な方向に延在する相互接続素子を含むことがあり、相互接続素子はパッケージオンパッケージによって積重するように構成される。
一実施形態では、第１の超小型電子アセンブリ３１０の超小型電子素子３３０と第２の超小型電子アセンブリ３４０の超小型電子素子３４１との間の電気的接続は、第２の超小型電子アセンブリの端子３６５から第２の超小型電子アセンブリの基板の表面３４３において露出するコンタクトまで延在するボンドビアアレイを含みうる。
図４Ｂは、図１に示される本発明の別の特定の例による、図４Ａの構成要素３０５の変形形態である構成要素３０５ｂを示す。図４Ｂにおいて見られるように、構成要素３０５ｂは、図４Ａに示される同じ第２の超小型電子アセンブリ３４０を含むが、回路パネル３６０を含まない。１組の導体３７０が、第２の超小型電子アセンブリ３４０の基板３４２によって支持され、及び／又は基板３４２内に位置する。１組の導体３７０は、第２の超小型電子アセンブリ３４０の第１の表面３４７にあるコンタクト３６５と電気的に接続される。構成要素３０５ｂは、第２の超小型電子アセンブリ３４０の下面３４４において露出する端子３４５を通して、回路パネル３６０等の回路パネルと電気的に接続することができる。
図４Ｃは、図１に示される本発明の別の特定の例による、図４Ｂの構成要素３０５ｂの変形形態である構成要素３０５ｃを示す。図４Ｃにおいて見られるように、構成要素３０５ｃは、図４Ｂに示される第２の超小型電子アセンブリ３４０に類似であるが、基板３４２を含まない第２の超小型電子アセンブリ３４０ｃを含む。１組の導体３７０ｃが、第２の超小型電子アセンブリ３４０ｃのモールド領域３４８によって支持され、及び／又はモールド領域３４８内に位置する。１組の導体３７０ｃは、第２の超小型電子アセンブリ３４０の第１の表面３４７にあるコンタクト３６５と電気的に接続される。１組の導体３７０ｃは、超小型電子素子３４１の素子コンタクト３４９を第２の超小型電子アセンブリ３４０ｃの下面３４４において露出する端子３４５と電気的に接続することができる。
図５Ａは、図１に示される本発明の更に別の特定の例による構成要素４０５を示す。図５Ａにおいて見られるように、構成要素４０５は回路パネル４６０を含み、コンタクト４６５は第２の超小型電子アセンブリの第１の表面４７７において露出するか、又は第２の超小型電子アセンブリの第１の表面にある誘電体層（図示せず）において露出する、第２の超小型電子アセンブリ４４０の上側端子である。第２の超小型電子アセンブリ４４０は、回路パネルの第１の表面４６１に取り付けられ、１組の導体４７０と電気的に接続される。第２の超小型電子アセンブリ４４０の第２の表面４４４において露出する下側端子４４５が、回路パネル４６０の第１の表面４６１において露出する対応するコンタクト４７５と電気的に接続される。
回路パネル４６０に接合される超小型電子アセンブリは、第１の超小型電子アセンブリ４１０の形をとる。図５Ａに示される例では、超小型電子アセンブリ４１０は、その中に１つ以上の超小型電子素子４３０を有する超小型電子パッケージであり、超小型電子素子はパッケージ基板４２０の第１の表面４２１に面する表面を有する。超小型電子素子４３０は、第１の表面４２１の反対に位置する基板４２０の第２の表面４２２において露出する端子４２５に電気的に接続されるアドレス入力４３５を有する。特定の例では、第１の超小型電子アセンブリ４１０は、超小型電子素子が第１のタイプからなるか、第２のタイプからなるかによって、図２Ｃ又は図２Ｄに関して図示及び説明されたのと同じようにして１組の導体４７０のバスＦ０、Ｆ１、Ｆ２及びＦ３と接続される複数の超小型電子素子４３０を含みうる。
図５Ａの実施形態では、第１の超小型電子アセンブリ４１０は、それぞれその中に能動デバイスを有する、第１の超小型電子素子４３０及び更なる超小型電子素子を含みうる。一例では、第１の超小型電子アセンブリ４１０の端子４２５は、第１の超小型電子素子４３０を貫通して延在するスルーシリコンビアによって、更なる超小型電子素子と電気的に接続することができる。
第２の超小型電子アセンブリ４４０は、それぞれその中に能動デバイスを有する１つ以上の超小型電子素子を含むことがあり、第２の超小型電子アセンブリの上側端子４６５は、第２の超小型電子パッケージ内に少なくとも部分的に延在する電気的接続によって、回路パネルの１組の導体４７０と電気的に接続することができる。コンタクト（又は上側端子）４６５は、第２の超小型電子アセンブリ４４０の第１の表面４４７の上に重なる誘電体層において露出することができる。例示的な実施形態では、第２の超小型電子アセンブリ４４０の超小型電子素子のうちの１つ以上のものは論理機能を有することができる。
特定の例では、第２の超小型電子アセンブリ４４０の上側端子４６５と１組の導体４７０との間のこれらの電気的接続は、１つ以上の超小型電子素子を貫通して延在するスルーシリコンビア４４６を含みうる。これらの電気的接続は、下側端子４４５と、回路パネル４６０の第１の表面４６１において露出する対応するコンタクト４７５との間に延在する接合ユニットも含みうる。
一例では、第２の超小型電子アセンブリ４４０は、第１の超小型電子素子と、少なくとも１つの第２の超小型電子素子とを含むことがあり、各超小型電子素子はその中に能動デバイスを有し、第１の超小型電子素子及び第２の超小型電子素子はスタック構成において配置される。特定の実施形態では、第２の超小型電子アセンブリ４４０の上側端子４６５は、第２の超小型電子アセンブリの少なくとも１つの第２の超小型電子素子を貫通して延在するスルーシリコンビア４４６によって、回路パネル４６０の１組の導体４７０と電気的に接続することができる。図５Ａでは、各上側端子４６５が、スルーシリコンビア４４６と（水平方向において）位置合わせされ、かつ接続されるように示されるが、上側端子はスルーシリコンビアと位置合わせされる必要はなく、上側端子の全てがこれらのスルーシリコンビアに接続される必要もない。
第１の超小型電子アセンブリ４１０及び第２の超小型電子アセンブリ４４０はパッケージされた構造体として示されるが、その要件は必ずしも当てはまらない。一実施形態では、第１の超小型電子アセンブリ４１０はメモリストレージアレイ機能を有する超小型電子素子とすることができ、第２の超小型電子アセンブリ４４０は、論理機能を有する超小型電子素子とすることができる。第１の超小型電子アセンブリ４１０は、端子４２５とコンタクト４６５との間にフリップチップ接続を有するように示されるが、その要件は必ずしも当てはまらない。一例では、第１の超小型電子アセンブリ４１０は、メモリストレージアレイ機能を有し、そのコンタクト支持面が第２の超小型電子アセンブリ４４０の上面４４７に面しないように向けられる超小型電子素子とすることができ、第１の超小型電子アセンブリ４１０の（素子コンタクトでありうる）端子４２５は、第２の超小型電子アセンブリの上面にあるコンタクト４６５にワイヤボンディングすることができる。
特定の例では、第２の超小型電子アセンブリ４４０の上面４７７にあるコンタクト４６５は、その中にＤＤＲ３又はＤＤＲ４メモリ素子を有する超小型電子アセンブリ４１０の共通サポートを提供することができる。
図５Ｂは、図１に示される本発明の別の特定の例による、図５Ａの構成要素４０５の変形形態である構成要素４０５ｂを示す。図５Ｂにおいて見られるように、構成要素４０５ｂは図５Ａに示される同じ第２の超小型電子アセンブリ４４０を含むが、回路パネル４６０を含まない。
１組の導体４７０ｂを、第２の超小型電子アセンブリ４４０の超小型電子素子によって支持することができ、及び／又は超小型電子素子内に配置することできる。１組の導体４７０ｂは、例えば、ＴＳＶ、及び／又はＴＳＶに接続される再分配トレースを含みうる。１組の導体４７０は、第２の超小型電子アセンブリ４４０の第１の表面４４７にあるコンタクト４６５と電気的に接続することができる。構成要素４０５ｂは、第２の超小型電子アセンブリ４４０の下面４４４において露出する端子４４５を通して、回路パネル４６０等の回路パネルと電気的に接続することができる。図５Ｂの実施形態では、超小型電子アセンブリ４４０内の超小型電子素子のうちの１つ以上を１組の導体４７０ｂのための支持構造体とすることもできるし、超小型電子アセンブリ内の超小型電子素子のうちの１つの上に重なる誘電体層を１組の導体のための支持構造体とすることもできる。
上記で例示され、論じられた各例は、その中にある超小型電子素子が、超小型電子アセンブリの第１の表面が面する同じ方向に面するか、又は超小型電子アセンブリの第１の表面が面する方向に面しないことができる面上にコンタクトを有するように実現することができる。したがって、特定の例では、超小型電子アセンブリは、共同所有される米国特許出願第１３／４３９３１７号の図１３〜図２０のいずれかの例において図示及び説明されるようにすることができ、その開示は引用することにより本明細書の一部をなすものとする。
上記の例は基板の上に重なる超小型電子素子を参照するが、誘電体層が超小型電子素子上のトレース及び電気的相互接続を支持するために超小型電子素子のコンタクト支持面上に、又はその上方に形成される場合があるモールドされたユニット、例えば、ウェハーレベルユニット内に超小型電子素子が一緒に配置されるときのように、適切な場合には基板を除外することができる。
他の例では、その中に複数の積重された超小型電子素子を有する超小型電子アセンブリを、共同所有される米国特許出願第１３／４３９３１７号の図２１〜図２５を参照しながら図示及び説明されるように単一又は複数スタックの実施態様とすることができ、その開示は引用することにより本明細書の一部をなすものとする。
更に別の例では、その中に４つの超小型電子素子を有する超小型電子アセンブリを、共同所有される米国特許出願第１３／３３７５６５号及び第１３／３３７５７５号の図９Ａ、図９Ｂ、図９Ｃ、図９Ｄ、図９Ｆ、図９Ｇ、図９Ｈ，図１２Ｂ、図１２Ｃ又は図１２Ｄにおいて図示及び説明されるようにすることができるか、又は共同所有される米国特許出願第１３／３５４７４７号の図７Ａ、図７Ｂ、図８、図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄ、図１２、図１３Ｂ、図１４Ｂ又は図１４Ｃにおいて図示及び説明されるようにすることができ、それらの開示は引用することにより本明細書の一部をなすものとする。
上記の図１〜図５を参照しながら説明された超小型電子パッケージ及び超小型電子アセンブリは、図６に示されるシステム５００等の、多様な電子システムの構成において利用することができる。例えば、本発明の更なる実施形態によるシステム５００は、他の電子構成要素５０８、５１０及び５１１とともに、上記で説明したような超小型電子パッケージ及び／又は超小型電子アセンブリ等の複数のモジュール又は構成要素５０６を含む。
図示される例示的なシステム５００において、そのシステムは、回路パネル、マザーボード、又はフレキシブルプリント回路基板等のライザーパネル５０２を含むことがあり、回路パネルは、図６にその１つのみが示されており、モジュール又は構成要素５０６、５０８、５１０を相互接続する数多くの導体５０４を含みうる。そのような回路パネル５０２は、システム５００内に含まれる超小型電子パッケージ及び／又は超小型電子アセンブリのそれぞれとの間で信号を伝達することができる。しかしながら、これは例示にすぎない。モジュール又は構成要素５０６間に電気的接続を形成するための任意の適切な構造体を用いることができる。
特定の実施形態では、システム５００は、半導体チップ５０８等のプロセッサも含むことがあり、それにより、各モジュール又は構成要素５０６は、数Ｎのデータビットを１クロックサイクル内で並列に転送するように構成することができ、プロセッサは、数Ｍのデータビットを１クロックサイクル内で並列に転送するように構成することができ、ＭはＮ以上である。
図６に示される例では、構成要素５０８は半導体チップであり、構成要素５１０は表示画面であるが、システム５００において任意の他の構成要素を用いることもできる。当然、明確に例示するために、図６には２つの更なる構成要素５０８及び５１１しか示されないが、システム５００は任意の数のそのような構成要素を含みうる。
モジュール又は構成要素５０６並びに構成要素５０８及び５１１は、破線において概略的に示される共通のハウジング５０１内に実装することができ、所望の回路を形成するように必要に応じて電気的に相互接続することができる。ハウジング５０１は、例えば、携帯電話又は携帯情報端末において使用可能なタイプのポータブルハウジングとして示され、画面５１０は、ハウジングの表面において露出することができる。構造体５０６が撮像チップ等の感光素子を含む場合、その構造体に光を送るように、レンズ５１１又は他の光学デバイスを設けることもできる。ここでもまた、図６に示される簡略化されたシステムは例示にすぎない。上記で論じられた構造体を用いて、デスクトップコンピュータ、ルータ等の固定構造体と一般的に見なされるシステムを含む、他のシステムを形成することもできる。
図１〜図５を参照しながら上記で説明された超小型電子パッケージ及び超小型電子アセンブリは、図７に示されるシステム６００等の電子システムの構成において利用することもできる。例えば、本発明の更なる実施形態によるシステム６００は、構成要素５０６が複数の構成要素６０６で置き換えられていることを除いて、図６に示されるシステム５００と同じである。
各構成要素６０６は、図１〜図５を参照しながら上記で説明された超小型電子パッケージ若しくは超小型電子アセンブリのうちの１つ以上のものとすることができるか、又は超小型電子パッケージ若しくは超小型電子アセンブリのうちの１つ以上のものを含みうる。特定の例では、構成要素６０６のうちの１つ以上のものは、図１に示される構成要素５の変形形態とすることができ、支持構造体６０は露出したエッジコンタクトを含み、各構成要素５の支持構造体はソケット６０５に挿入するのに適することができる。
各ソケット６０５は、ソケットの片側又は両側において複数のコンタクト６０７を含むことがあり、それにより、各ソケット６０５は、構成要素５の上記の変形形態等の対応する構成要素６０６の対応する露出したエッジコンタクトと係合するのに適することができる。図示される例示的なシステム６００において、そのシステムは、フレキシブルプリント回路基板等の第２の回路パネル６０２又はマザーボードを含むことがあり、第２の回路パネルは、図７において１つのみが示されており、構成要素６０６を相互接続する数多くの導体６０４を含みうる。
特定の例では、システム６００等のモジュールが複数の構成要素６０６を含むことがあり、各構成要素６０６は構成要素５の上記の変形形態である。各構成要素６０６は、各構成要素６０６間で信号を伝達するように、第２の回路パネル６０２に実装し、第２の回路パネル６０２と電気的に接続することができる。システム６００のその具体例は例示にすぎない。構成要素６０６間に電気的接続を形成するための任意の適切な構造体を用いることができる。
本発明の上記の実施形態の種々の特徴は、本発明の範囲又は主旨から逸脱することなく、上記で具体的に説明された以外の方法において組み合わせることができる。本開示は、上記の本発明の実施形態の全てのそのような組み合わせ及び変形形態を包含することを意図している。
以下の項は、本発明の特徴及び実施形態を更に説明する。つまり、
超小型電子パッケージファミリであって、
それぞれが外部構成要素の対応するコンタクトと接続する端子を有し、かつそれぞれが所与の数の記憶場所を有するメモリストレージアレイを有する超小型電子素子を含む複数の超小型電子パッケージであって、各超小型電子パッケージの端子は記憶場所のうちの１つを指定する対応するコンタクト及びアドレス情報を受信するように構成され、各超小型電子素子はそれぞれの超小型電子パッケージの端子と接続される入力を有する、複数の超小型電子パッケージを含み、
そのファミリの第１の超小型電子パッケージの超小型電子素子は、第１のパッケージの端子を通してその超小型電子素子に結合される第１のコマンド及びアドレス情報を第１のサンプリング速度でサンプリングするように構成され、
そのファミリの第２の超小型電子パッケージの超小型電子素子は、第２のパッケージの端子を通してその超小型電子素子に結合される第２のコマンド及びアドレス情報を第１のサンプリング速度より速い第２のサンプリング速度でサンプリングするように構成され、
第１のパッケージの端子は、第１のコマンド及びアドレス情報を受信するための第１の所定の配置に従って配置される外部構成要素の１組のコンタクトに接続するように構成され、第２のパッケージの端子は、第２のコマンド及びアドレス情報を受信するための第２の所定の配置に従って配置される外部構成要素の１組のコンタクトに接続するように構成され、
第２の所定の配置に従って配置される１組のコンタクトは、第１の所定の配置に従って配置される１組のコンタクトと同一の位置を占有する少なくとも幾つかのコンタクトを含み、第２の所定の配置に従って配置される１組のコンタクトは、第１の所定の配置に従って配置される１組のコンタクトより数が少ない、超小型電子パッケージファミリ。
したがって、例えば、図１に示される超小型電子パッケージ１０は、上記の実施形態のいずれかにおいて、上記の実施形態において説明されたパッケージのタイプのいずれかとすることができる。例えば、第１のタイプの超小型電子パッケージ１１０ｃ（図２Ｃ）は、そのようなパッケージの端子１２５を通してその超小型電子素子に結合される第１のコマンド及びアドレス情報を第１のサンプリング速度でサンプリングするように構成される超小型電子素子１３１を含みうる。例えば、第２のタイプの超小型電子パッケージ１１０ｄは、第２のパッケージの端子１２５を通してその超小型電子素子に結合される第２のコマンド及びアドレス情報を第１のサンプリング速度より速い第２のサンプリング速度でサンプリングするように構成される超小型電子素子１３２を含みうる。
図２Ｃにおいて見ることができるように、第１のパッケージ１１０ｃの端子１２５は、第１のコマンド及びアドレス情報を受信するための第１の所定の配置に従って配置される外部構成要素１０５ｃの１組のコンタクト１６５に接続するように構成することができる。図２Ｄにおいて見ることができるように、第２のパッケージ１１０ｄの端子１２５は、第２のコマンド及びアドレス情報を受信するための第２の所定の配置に従って配置される外部構成要素１０５ｄの１組のコンタクト１６５に接続するように構成することができる。
図２Ｃ及び図２Ｄを参照すると、第２の所定の配置に従って配置される１組１６８のコンタクト１６５は、第１の所定の配置に従って配置される１組のコンタクトと同一の位置を占有する少なくとも幾つかのコンタクトを含みうる。第２の所定の配置に従って配置される１組１６８のコンタクト１６５は、第１の所定の配置に従って配置される１組のコンタクトより数が少ない。
以下の番号を付された項は、本発明の実施形態及びその特徴の更なる例示的な説明を提供する。
１．少なくとも１つの超小型電子アセンブリと接続するモジュールであって、各超小型電子アセンブリは１組の端子と、所与の数の記憶場所を有するメモリストレージアレイを有する超小型電子素子とを含み、各超小型電子アセンブリの超小型電子素子は記憶場所のうちの１つを指定するコマンド及びアドレス情報を受信する端子と接続される入力を有し、そのモジュールは、
反対に位置する第１の表面及び第２の表面を有し、コマンド及びアドレス情報を搬送するように構成される１組の導体を支持する回路パネルと、
１組の導体に結合される少なくとも１組の共通サポートコンタクトであって、共通サポートコンタクトの各組は第１の表面又は第２の表面において露出し、共通サポートコンタクトの各組は、少なくとも１つの超小型電子アセンブリの単一の超小型電子アセンブリの１組の端子に接続するように構成される、少なくとも１組の共通サポートコンタクトと、
１組の導体に結合される複数のモジュールコンタクトであって、モジュールコンタクトは少なくとも１組の共通サポートコンタクトとの間で転送する情報を搬送するように構成され、モジュールコンタクトはモジュールの外部にある構成要素と接続するように構成される、複数のモジュールコンタクトと
を備えてなり、
少なくとも１組の共通サポートコンタクトはそれぞれ、
（ａ）第１のタイプの超小型電子アセンブリと接続するための第１の所定の配置であって、その超小型電子アセンブリでは、超小型電子素子が第１のコンタクトを通してその超小型電子素子に結合されるコマンド及びアドレス情報を第１のサンプリング速度でサンプリングするように構成され、第１のコンタクトは第１の数を有する、第１の所定の配置と、
（ｂ）第２のタイプの超小型電子アセンブリと接続するための第２の所定の配置であって、その超小型電子アセンブリでは、超小型電子素子が、第２の数の第１のコンタクトを含む第１のコンタクトのサブセットを通してその超小型電子素子に結合されるコマンド及びアドレス情報を第１のサンプリング速度より速い第２のサンプリング速度でサンプリングするように構成され、サブセットは第１の所定の配置に割り当てられる第１のコンタクトと同一の位置を占有する幾つかの第１のコンタクトを含み、第２の数は第１の数より少ない、第２の所定の配置と
に従って配置されるアドレス及びコマンド情報割当てを有する第１のコンタクトを含む、モジュール。
２．第２の所定の配置に従って配置される第１のコンタクトのサブセットの全てのコンタクトは、第１の所定の配置に割り当てられる第１のコンタクトと同一の位置を占有する、第１項に記載のモジュール。
３．第２のサンプリング速度は第１のサンプリング速度の整数倍である、第１項に記載のモジュール。
４．共通サポートコンタクトの各組内の第１のコンタクトは、メモリストレージアレイ内の場所を指定するように使用可能なアドレス情報を搬送するために割り当てられたコンタクトを含む、第１項に記載のモジュール。
５．１組の導体に結合されるデバイスを更に備え、デバイスは第１のコンタクトにコマンド及びアドレス情報を送出するように動作可能である、第１項に記載のモジュール。
６．デバイスは、第１の配置を介してモジュールを第１のタイプの超小型電子アセンブリと接続するための第１のモード、及び第２の配置を介してモジュールを第２のタイプの超小型電子アセンブリと接続するための第２のモードにおいてそれぞれ動作するように構成される、第５項に記載のモジュール。
７．第１のタイプの超小型電子アセンブリを更に備え、少なくとも１組の共通サポートコンタクトは、第１のタイプの超小型電子アセンブリの端子と電気的に接続される、第６項に記載のモジュール。
８．第２のタイプの超小型電子アセンブリを更に備え、少なくとも１組の共通サポートコンタクトは、第２のタイプの超小型電子アセンブリの端子と電気的に接続される、第６項に記載のモジュール。
９．超小型電子アセンブリは超小型電子パッケージであり、端子は超小型電子パッケージの表面において露出する表面実装端子である、第１項に記載のモジュール。
１０．回路パネルはモジュールカードであり、モジュールコンタクトは、モジュールが第２の回路パネルのソケットに挿入されるときにそのソケットのコンタクトと係合するように第１の表面及び第２の表面のうちの少なくとも一方にある複数の露出した平行なコンタクトである、第１項に記載のモジュール。
１１．回路パネルはモジュールカードであり、モジュールコンタクトは、モジュールが第２の回路パネルのコネクタに取り付けられるときに、そのコネクタのコンタクトと係合するように第１の表面及び第２の表面のうちの一方にある複数のコンタクトである、第１項に記載のモジュール。
１２．モジュールコンタクトは、モジュールが第２の回路パネルと接合されるときに、第２の回路パネルのコンタクトに面し、かつ電気的に接続するように第１の表面及び第２の表面のうちの一方において露出する表面実装コンタクトである、第１項に記載のモジュール。
１３．少なくとも１組の共通サポートコンタクトはそれぞれ、コマンド及びアドレス情報以外の情報を搬送するように構成される第２のコンタクトを含む、第１項に記載のモジュール。
１４．少なくとも１組の共通サポートコンタクトは回路パネルの第１の表面の対応する領域において露出し、少なくとも１組の共通サポートコンタクトのそれぞれの第２のコンタクトのうちの少なくとも幾つかは、共通サポートコンタクトの各組の領域の周辺部に対向して位置する少なくとも第１の縁部及び第２の縁部に隣接する第１のエリア及び第２のエリア内に配置され、共通サポートコンタクトの各組の全ての第１のコンタクトは、共通サポートコンタクトの各組の第１のエリアと第２のエリアとの間に配置される、第１３項に記載のモジュール。
１５．少なくとも１組の共通サポートコンタクトのそれぞれの第２のコンタクトのうちの少なくとも幾つかは、共通サポートコンタクトの各組の領域の周辺部に対向して位置する少なくとも第３の縁部及び第４の縁部に隣接する第３のエリア及び第４のエリア内に配置され、第３の縁部及び第４の縁部はそれぞれ第１の縁部と第２の縁部との間の方向に延在し、共通サポートコンタクトの各組の全ての第１のコンタクトは、共通サポートコンタクトの各組の第３のエリアと第４のエリアとの間に配置される、第１４項に記載のモジュール。
１６．第１のタイプの超小型電子アセンブリ内の超小型電子素子はタイプＤＤＲｘからなり、第２のタイプの超小型電子アセンブリ内の超小型電子素子はタイプＬＰＤＤＲｘからなる、第１項に記載のモジュール。
１７．第１のタイプの超小型電子アセンブリ内の超小型電子素子はタイプＧＤＤＲｘからなる、第１項に記載のモジュール。
１８．少なくとも１組の共通サポートコンタクトは、第１の表面にある第１の組と、第１の組から離間し、第１の表面に対して平行な方向に配置される、第１の表面にある第２の組とを含む、第１項に記載のモジュール。
１９．少なくとも１組の共通サポートコンタクトは、第１の表面にある第１の組と、第２の表面にある第２の組とを含む、第１項に記載のモジュール。
２０．共通サポートコンタクトの各組内の第１のコンタクトは、第１のグループ及び第２のグループの第１のコンタクトを含み、各グループの第１のコンタクトは、メモリストレージアレイ内の場所を指定するために使用可能なアドレス情報を搬送するために割り当てられる、第１項に記載のモジュール。
２１．共通サポートコンタクトの各組内で、第１のグループの第１のコンタクトはそれぞれ第２のグループの対応する第１のコンタクトの信号割当てと理論軸に対して対称である信号割当てを有する、第２０項に記載のモジュール。
２２．共通サポートコンタクトの各組が第１の所定の配置に従って配置される割当てを有するとき、第１のタイプの超小型電子アセンブリの超小型電子素子は、第１のグループ及び第２のグループのそれぞれにおける第１のコンタクトと接続するように構成される、第２０項に記載のモジュール。
２３．第１のタイプの超小型電子アセンブリは複数の超小型電子素子を含み、共通サポートコンタクトの各組が第１の所定の配置に従って配置される割当てを有するとき、第１のタイプの超小型電子アセンブリの複数の超小型電子素子はそれぞれ、第１のグループ及び第２のグループのそれぞれにおける第１のコンタクトと接続するように構成される、第２０項に記載のモジュール。
２４．共通サポートコンタクトの各組が第２の所定の配置に従って配置される割当てを有するとき、第２のタイプの超小型電子アセンブリの超小型電子素子は、第１のグループの第１のコンタクトと接続するが、第２のグループの第１のコンタクトとは接続しないように構成される、第２０項に記載のモジュール。
２５．第２のタイプの超小型電子アセンブリは、超小型電子素子の第１の半分及び超小型電子素子の第２の半分を含む複数の超小型電子素子を含み、共通サポートコンタクトの各組が第２の所定の配置に従って配置される割当てを有するとき、第２のタイプの超小型電子アセンブリの超小型電子素子の第１の半分はそれぞれ、第１のグループの第１のコンタクトと接続するが、第２のグループの第１のコンタクトとは接続しないように構成され、第２のタイプの超小型電子アセンブリの超小型電子素子の第２の半分はそれぞれ、第２のグループの第１のコンタクトと接続するが、第１のグループの第１のコンタクトとは接続しないように構成される、第２０項に記載のモジュール。
２６．少なくとも１つの超小型電子アセンブリと接続するモジュールであって、各超小型電子アセンブリは１組の端子と、所与の数の記憶場所を有するメモリストレージアレイを有する超小型電子素子とを含み、各超小型電子アセンブリの超小型電子素子は記憶場所のうちの１つを指定するコマンド及びアドレス情報を受信する端子と接続される入力を有し、そのモジュールは、
反対に位置する第１の表面及び第２の表面を有し、コマンド及びアドレス情報を搬送するように構成される１組の導体を支持する回路パネルと、
１組の導体に結合される少なくとも１組の共通サポートコンタクトであって、共通サポートコンタクトの各組は第１の表面又は第２の表面において露出し、共通サポートコンタクトの各組は、少なくとも１つの超小型電子アセンブリの単一の超小型電子アセンブリの１組の端子に接続するように構成される、少なくとも１組の共通サポートコンタクトと、
１組の導体に結合される複数のモジュールコンタクトであって、モジュールコンタクトは少なくとも１組の共通サポートコンタクトとの間で転送する情報を搬送するように構成され、モジュールコンタクトはモジュールの外部にある構成要素と接続するように構成される、複数のモジュールコンタクトと
を備えてなり、
少なくとも１組の共通サポートコンタクトはそれぞれ、
（ａ）第１のタイプの超小型電子アセンブリと接続するための第１の所定の配置であって、第１のタイプの超小型電子アセンブリでは、超小型電子素子が、第１の数の第１のコンタクトを含む第１のコンタクトの第１のサブセットを通してその超小型電子素子に結合されるコマンド及びアドレス情報をサンプリングするように構成される、第１の所定の配置と、
（ｂ）第２のタイプの超小型電子アセンブリと接続するための第２の所定の配置であって、第２のタイプの超小型電子アセンブリでは、超小型電子素子が、第２の数の第１のコンタクトを含む第１のコンタクトの第２のサブセットを通してその超小型電子素子に結合されるコマンド及びアドレス情報を第１のサンプリング速度より速い第２のサンプリング速度でサンプリングするように構成され、第１のサブセット及び第２のサブセットは同一の位置を占有する幾つかの第１のコンタクトを含み、第２の数は第１の数より少ない、第２の所定の配置と
に従って配置されるアドレス及びコマンド情報割当てを有する第１のコンタクトを含む、モジュール。
２７．第１のタイプの超小型電子アセンブリのコマンド及びアドレス情報はパリティ情報を含み、第１のタイプの超小型電子アセンブリ内の超小型電子素子はパリティ情報をサンプリングするように構成され、第２のタイプの超小型電子アセンブリと接続する第１のコンタクトの第２のサブセットは、パリティ情報をサンプリングするように構成されない、第２６項に記載のモジュール。
２８．第２のタイプの超小型電子アセンブリ内の超小型電子素子はタイプＤＤＲ３からなり、第１のタイプの超小型電子アセンブリ内の超小型電子素子はタイプＤＤＲ４からなる、第２６項に記載のモジュール。
２９．ＤＤＲ４タイプ超小型電子素子を有する第１のタイプの超小型電子アセンブリのコマンド及びアドレス情報はパリティ情報を含み、第１のタイプの超小型電子アセンブリ内のＤＤＲ４タイプ超小型電子素子は、パリティ情報をサンプリングするように構成される、第２８項に記載のモジュール。
３０．第２のタイプの超小型電子アセンブリ内の超小型電子素子はタイプＤＤＲｘからなり、第１のタイプの超小型電子アセンブリ内の超小型電子素子はタイプＤＤＲ（ｘ＋１）からなる、第２６項に記載のモジュール。
本発明は、限定はしないが、１つ以上の超小型電子アセンブリと接続する構成要素、及び１つ以上の超小型電子アセンブリと接続する構成要素を作製する方法を含む、広範な産業上の利用可能性を有する。

Claims (39)

  1. 超小型電子アセンブリと接続する構成要素を備えるシステムであって、前記超小型電子アセンブリは１組の端子と、所与の数の記憶場所を有するメモリストレージアレイを有する超小型電子素子とを含み、前記アセンブリの前記超小型電子素子は、前記記憶場所のうちの１つを指定するコマンド及びアドレス情報を受信するように前記端子と接続される入力を有し、前記構成要素は、
    前記コマンド及びアドレス情報を搬送するように構成される１組の導体を支持する支持構造体と、
    前記１組の導体に結合される複数のコンタクトであって、前記コンタクトは前記超小型電子アセンブリの前記端子のうちの対応する端子と接続するように構成される、複数のコンタクトと
    を備えてなり、
    前記コンタクトは、
    （ａ）第１のタイプの前記超小型電子アセンブリと接続するための第１の所定の配置であって、前記第１のタイプの超小型電子アセンブリでは、前記超小型電子素子が、前記コンタクトを通して前記超小型電子素子に結合される前記コマンド及びアドレス情報を第１のサンプリング速度でサンプリングするように構成され、前記コンタクトは第１の数のコンタクトを有する、第１の所定の配置と、
    （ｂ）第２のタイプの前記超小型電子アセンブリと接続するための第２の所定の配置であって、前記第２のタイプの超小型電子アセンブリでは、前記超小型電子素子が、第２の数の前記コンタクトを含む前記コンタクトのサブセットを通して前記超小型電子素子に結合される前記コマンド及びアドレス情報を前記第１のサンプリング速度より速い第２のサンプリング速度でサンプリングするように構成され、前記サブセットは前記第１の所定の配置に割り当てられる前記コンタクトと同一の位置を占有する幾つかのコンタクトを含み、前記第２の数は前記第１の数より少ない、第２の所定の配置と
    に従って配置されるアドレス及びコマンド情報割当てを有する、超小型電子アセンブリと接続する構成要素を備えるシステム。
  2. 前記超小型電子アセンブリを更に備え、前記コンタクトは前記超小型電子アセンブリの前記端子のうちの対応する端子と電気的に接続される、請求項１に記載のシステム。
  3. 前記第２の所定の配置に従って配置される前記コンタクトのサブセットの全てのコンタクトは、前記第１の所定の配置に割り当てられる前記コンタクトと同一の位置を占有する、請求項１又は２に記載のシステム。
  4. 前記第２のサンプリング速度は前記第１のサンプリング速度の整数倍である、請求項１又は２に記載のシステム。
  5. 前記１組の導体に結合されるデバイスを更に備え、該デバイスは前記コンタクトに前記コマンド及びアドレス情報を送出するように動作可能である、請求項１又は２に記載のシステム。
  6. 前記デバイスはマイクロプロセッサである、請求項５に記載のシステム。
  7. 前記デバイスはバッファリング素子である、請求項５に記載のシステム。
  8. 前記デバイスは、前記第１の配置を介して前記構成要素を前記第１のタイプの超小型電子アセンブリと接続するための第１のモード、及び前記第２の配置を介して前記構成要素を前記第２のタイプの超小型電子アセンブリと接続するための第２のモードにおいてそれぞれ動作するように構成される、請求項５に記載のシステム。
  9. 少なくとも１つの中央演算装置（「ＣＰＵ」）を更に備え、該ＣＰＵは、前記超小型電子アセンブリからの読出し演算及び前記超小型電子アセンブリへの書込み演算を含む、前記システム内の複数の構成要素の動作を制御するように構成される、請求項２に記載のシステム。
  10. 前記構成要素及び前記超小型電子アセンブリが使用する電力を供給するように構成される電源を更に備える、請求項２に記載のシステム。
  11. 前記超小型電子アセンブリは前記第１のタイプの超小型電子アセンブリである、請求項８に記載のシステム。
  12. 前記超小型電子アセンブリは前記第２のタイプの超小型電子アセンブリである、請求項８に記載のシステム。
  13. 前記構成要素は回路パネルであり、前記コンタクトは前記回路パネルの表面において露出する、請求項１又は２に記載のシステム。
  14. 前記超小型電子アセンブリは超小型電子パッケージであり、前記端子は前記超小型電子パッケージの表面において露出する表面実装端子である、請求項１３に記載のシステム。
  15. 前記回路パネルはマザーボードである、請求項１３に記載のシステム。
  16. 前記回路パネルはモジュールカードであり、該モジュールカードは１つ以上の露出したモジュールコンタクト列を含み、該モジュールコンタクト列の少なくとも１つは、前記モジュールが第２の回路パネルのソケットに挿入されるときに、前記ソケットのコンタクトと係合するように第１の表面又は第２の表面の縁部に隣接して配置される、請求項１３に記載のシステム。
  17. 前記構成要素は回路パネルであり、前記コンタクトは前記回路パネルと電気的に接続されるソケット内に配置される、請求項１又は２に記載のシステム。
  18. 前記超小型電子アセンブリは、反対に位置する第１の表面及び第２の表面を有するモジュールカードを含み、前記端子は、前記モジュールが前記ソケットに挿入されるときに、前記ソケットの前記コンタクトと係合するように前記第１の表面及び前記第２の表面のうちの少なくとも一方の表面の縁部に隣接する複数の露出した平行な端子である、請求項１７に記載のシステム。
  19. 前記構成要素は回路パネルであり、前記コンタクトは前記回路パネルと電気的に接続されるコネクタ内に配置され、前記超小型電子アセンブリは、反対に位置する第１の表面及び第２の表面を有するモジュールカードを含み、前記端子は、前記モジュールが前記コネクタに取り付けられるときに、前記コネクタの前記コンタクトと係合するように前記第１の表面及び前記第２の表面のうちの一方において露出する複数の平行な端子である、請求項１又は２に記載のシステム。
  20. 前記超小型電子アセンブリは第１の超小型電子アセンブリであり、前記構成要素は第２の超小型電子アセンブリであり、前記コンタクトは前記第２の超小型電子アセンブリの端子である、請求項１又は２に記載のシステム。
  21. 前記第２の超小型電子アセンブリは前記支持構造体に結合され、その中に能動デバイスを有する超小型電子素子を含み、前記第１の超小型電子アセンブリの前記超小型電子素子は、前記第１の超小型電子アセンブリ及び前記第２の超小型電子アセンブリ内にのみ延在する電気的接続によって前記第２の超小型電子アセンブリの前記超小型電子素子と結合される、請求項２０に記載のシステム。
  22. 前記第１の超小型電子アセンブリの前記超小型電子素子と前記第２の超小型電子アセンブリの前記超小型電子素子との間の前記電気的接続は、前記第２の超小型電子アセンブリの前記端子が露出する前記第２の超小型電子アセンブリの表面に対して垂直な方向に延在する相互接続素子を含み、前記相互接続素子はパッケージオンパッケージで積重するように構成される、請求項２１に記載のシステム。
  23. 前記第２の超小型電子アセンブリは前記支持構造体に結合され、その中に能動デバイスを有する超小型電子素子を含み、前記第２の超小型電子アセンブリの前記端子は、前記第２の超小型電子アセンブリ内にのみ延在する電気的接続によって前記第２の超小型電子アセンブリの前記超小型電子素子と結合される、請求項２０に記載のシステム。
  24. 前記第２の超小型電子アセンブリの前記端子と前記第２の超小型電子アセンブリの前記超小型電子素子との間の前記電気的接続は、前記第２の超小型電子アセンブリの前記端子が露出する前記第２の超小型電子アセンブリの表面に対して垂直な方向に延在する相互接続素子を含み、前記相互接続素子はパッケージオンパッケージで積重するように構成される、請求項２３に記載のシステム。
  25. 前記第２の超小型電子アセンブリは、前記支持構造体に結合され、その中に能動デバイスを有する超小型電子素子を含み、前記第２の超小型電子アセンブリの前記端子は前記第２の超小型電子アセンブリの前記超小型電子素子の表面において露出する、請求項２０に記載のシステム。
  26. 前記第２の超小型電子アセンブリの前記超小型電子素子は第１の超小型電子素子であり、前記第２の超小型電子アセンブリは、それぞれその中に能動デバイスを有する少なくとも１つの第２の超小型電子素子を更に備え、前記第１の超小型電子素子及び前記第２の超小型電子素子はスタック構成において配置される、請求項２５に記載のシステム。
  27. 前記第２の超小型電子アセンブリの前記端子は、前記少なくとも１つの第２の超小型電子素子を貫通して延在するスルーシリコンビアによって前記支持構造体の前記１組の導体と電気的に接続される、請求項２６に記載のシステム。
  28. 前記第２の超小型電子アセンブリの前記超小型電子素子は論理機能を含む、請求項２５に記載のシステム。
  29. 前記コンタクトは第１のコンタクトであり、前記導体は第１の組の導体であり、前記構成要素は第２の組の導体に結合される複数の第２のコンタクトを更に備え、該第２のコンタクトは、前記超小型電子アセンブリの対応する端子と接続するように構成され、前記第２のコンタクトは前記コマンド及びアドレス情報以外の情報を搬送するように構成される、請求項１又は２に記載のシステム。
  30. 前記コンタクトは第１のコンタクトであり、前記導体は第１の組の導体であり、前記構成要素は、第２の組の導体に結合される複数の電源コンタクト及び接地コンタクトを更に備え、該電源コンタクト及び該接地コンタクトは前記超小型電子アセンブリの対応する端子と接続するように構成され、前記電源コンタクト及び前記接地コンタクトはそれぞれ電源電位及び基準電位を搬送するように構成される、請求項１又は２に記載のシステム。
  31. 前記第１のコンタクトが前記第２の所定の配置に従って配置される割当てを有するとき、前記第２のタイプの超小型電子アセンブリの前記超小型電子素子は前記電源コンタクト及び前記接地コンタクトと接続するように構成され、前記電源コンタクト及び前記接地コンタクトは第３の数を有し、
    前記第１のコンタクトが前記第１の所定の配置に従って配置される割当てを有するとき、前記第１のタイプの超小型電子アセンブリの前記超小型電子素子は、第４の数の前記電源コンタクト及び前記接地コンタクトを含む、前記電源コンタクト及び前記接地コンタクトのサブセットと接続するように構成され、前記第４の数は前記第３の数より少ない、請求項３０に記載のシステム。
  32. 前記第１のタイプの超小型電子アセンブリ内の前記超小型電子素子はタイプＤＤＲｘからなり、前記第２のタイプの超小型電子アセンブリ内の前記超小型電子素子はタイプＬＰＤＤＲｘからなる、請求項１又は２に記載のシステム。
  33. 前記第１のタイプの超小型電子アセンブリ内の前記超小型電子素子はタイプＧＤＤＲｘからなる、請求項１又は２に記載のシステム。
  34. 超小型電子アセンブリと接続する構成要素を備えるシステムであって、前記超小型電子アセンブリは１組の端子と、所与の数の記憶場所を有するメモリストレージアレイを有する超小型電子素子とを含み、前記アセンブリの前記超小型電子素子は、前記記憶場所のうちの１つを指定するコマンド及びアドレス情報を受信するように前記端子と接続される入力を有し、前記構成要素は、
    前記コマンド及びアドレス情報を搬送するように構成される１組の導体を支持する支持構造体と、
    前記１組の導体に結合される複数のコンタクトであって、前記コンタクトは前記超小型電子アセンブリの前記端子のうちの対応する端子と接続するように構成される、複数のコンタクトと
    を備えてなり、
    前記コンタクトは、
    （ａ）第１のタイプの前記超小型電子アセンブリと接続するための第１の所定の配置であって、前記第１のタイプの超小型電子アセンブリでは、前記超小型電子素子が、第１の数の前記コンタクトを含む前記コンタクトの第１のサブセットを通して前記超小型電子素子に結合される前記コマンド及びアドレス情報をサンプリングするように構成される、第１の所定の配置と、
    （ｂ）第２のタイプの前記超小型電子アセンブリと接続するための第２の所定の配置であって、前記第２のタイプの超小型電子アセンブリでは、前記超小型電子素子が、第２の数の前記コンタクトを含む前記コンタクトの第２のサブセットを通して前記超小型電子素子に結合される前記コマンド及びアドレス情報をサンプリングするように構成され、前記第１のサブセット及び前記第２のサブセットは同一の位置を占有する幾つかのコンタクトを含み、前記第２の数は前記第１の数より少ない、第２の所定の配置と
    に従って配置されるアドレス及びコマンド情報割当てを有する、超小型電子アセンブリと接続する構成要素を備えるシステム。
  35. 前記超小型電子アセンブリを更に備え、前記コンタクトは前記超小型電子アセンブリの前記端子のうちの対応する端子と電気的に接続される、請求項３４に記載のシステム。
  36. 前記第１のタイプの超小型電子アセンブリの前記コマンド及びアドレス情報はパリティ情報を含み、前記第１のタイプの超小型電子アセンブリ内の前記超小型電子素子は前記パリティ情報をサンプリングするように構成され、前記第２のタイプの超小型電子アセンブリと接続する前記コンタクトの前記第２のサブセットは、前記パリティ情報をサンプリングするように構成されない、請求項３４又は３５に記載のシステム。
  37. 前記第２のタイプの超小型電子アセンブリ内の前記超小型電子素子はタイプＤＤＲ３からなり、前記第１のタイプの超小型電子アセンブリ内の前記超小型電子素子はタイプＤＤＲ４からなる、請求項３４又は３５に記載のシステム。
  38. 前記ＤＤＲ４タイプ超小型電子素子を有する前記第１のタイプの超小型電子アセンブリの前記コマンド及びアドレス情報はパリティ情報を含み、前記第１のタイプの超小型電子アセンブリ内の前記ＤＤＲ４タイプ超小型電子素子は、前記パリティ情報をサンプリングするように構成される、請求項３７に記載のシステム。
  39. 前記第２のタイプの超小型電子アセンブリ内の前記超小型電子素子はタイプＤＤＲｘからなり、前記第１のタイプの超小型電子アセンブリ内の前記超小型電子素子はタイプＤＤＲ（ｘ＋１）からなる、請求項３４又は３５に記載のシステム。
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