JPH09298217A - 半導体装置の製造方法、半導体装置および電子装置 - Google Patents
半導体装置の製造方法、半導体装置および電子装置Info
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Abstract
(57)【要約】
【課題】 複数種の半導体チップのパッドピッチならび
にパッドの割り付けを同一にしてパッケージを共通化
し、半導体装置の製造コストを低減する。 【解決手段】 製品毎の品種に係わらず半導体チップ３
のパッド３ａとパッケージ２のパッド２ａとのピッチを
同じにし、電源用や信号用などのパッド３ａも同じ位置
に割り付けする。パッド数の異なる半導体チップ３ｂ，
３ｃをパッケージ２に搭載する場合、半導体チップ３ｂ
のパッド３ｂ1 が電源用、パッド３ｂ2 がグランド用と
取り決められていると、半導体チップ３ｃの電源用のパ
ッド３ｃ1およびグランド用のパッド３ｃ2 も半導体チ
ップ３ｂのパッド３ｂ1,３ｂ2 と同じ位置に配置され
る。パッケージ２の電源用のパッド２ａ1 、グランド用
のパッド２ａ2 も電源用のパッド３ｂ1,３ｃ1 ならびに
グランド用のパッド３ｂ2,３ｃ2 と重合する同じ位置と
なる。
にパッドの割り付けを同一にしてパッケージを共通化
し、半導体装置の製造コストを低減する。 【解決手段】 製品毎の品種に係わらず半導体チップ３
のパッド３ａとパッケージ２のパッド２ａとのピッチを
同じにし、電源用や信号用などのパッド３ａも同じ位置
に割り付けする。パッド数の異なる半導体チップ３ｂ，
３ｃをパッケージ２に搭載する場合、半導体チップ３ｂ
のパッド３ｂ1 が電源用、パッド３ｂ2 がグランド用と
取り決められていると、半導体チップ３ｃの電源用のパ
ッド３ｃ1およびグランド用のパッド３ｃ2 も半導体チ
ップ３ｂのパッド３ｂ1,３ｂ2 と同じ位置に配置され
る。パッケージ２の電源用のパッド２ａ1 、グランド用
のパッド２ａ2 も電源用のパッド３ｂ1,３ｃ1 ならびに
グランド用のパッド３ｂ2,３ｃ2 と重合する同じ位置と
なる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、半導体装置および電子装置に関し、特に、金属バ
ンプを用いてプリント配線基板に実装を行う表面実装形
の半導体装置に適用して有効な技術に関するものであ
る。
方法、半導体装置および電子装置に関し、特に、金属バ
ンプを用いてプリント配線基板に実装を行う表面実装形
の半導体装置に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】本発明者が検討したところによれば、セ
ラミックスなどの配線基板からなるパッケージの裏面に
球状のはんだ、いわゆる、はんだバンプをアレイ状に並
べ、リードの代わりとして実装する表面実装形の半導体
装置は、製品の品種毎に半導体チップのパッドの割り付
け配置が異なるために、前述したパッケージに設けられ
たパッドの割り付け配置ならびにパッドピッチも異なっ
ている。
ラミックスなどの配線基板からなるパッケージの裏面に
球状のはんだ、いわゆる、はんだバンプをアレイ状に並
べ、リードの代わりとして実装する表面実装形の半導体
装置は、製品の品種毎に半導体チップのパッドの割り付
け配置が異なるために、前述したパッケージに設けられ
たパッドの割り付け配置ならびにパッドピッチも異なっ
ている。
【０００３】なお、この種の表面実装形の半導体装置に
ついて詳しく述べてある例としては、１９９３年５月３
１日、日経ＰＢ社発行、香山晋、成瀬邦彦（監修）、
「実践講座 ＶＬＳＩパッケージング技術（下）」Ｐ１
７４〜Ｐ１７８があり、この文献には、はんだバンプを
２次元に配置して表面実装を行う半導体装置の構造など
が記載されている。
ついて詳しく述べてある例としては、１９９３年５月３
１日、日経ＰＢ社発行、香山晋、成瀬邦彦（監修）、
「実践講座 ＶＬＳＩパッケージング技術（下）」Ｐ１
７４〜Ｐ１７８があり、この文献には、はんだバンプを
２次元に配置して表面実装を行う半導体装置の構造など
が記載されている。
【０００４】
【発明が解決しようとする課題】ところが、上記のよう
なはんだバンプを用いて表面実装を行う半導体装置で
は、次のような問題点があることが本発明者により見い
出された。
なはんだバンプを用いて表面実装を行う半導体装置で
は、次のような問題点があることが本発明者により見い
出された。
【０００５】すなわち、製品の品種毎に、半導体チップ
におけるパッドのピッチならびにパッドの割り付け位置
が異なるために、それぞれの品種毎に専用設計されたパ
ッケージが必要となり、多品種少量生産される半導体装
置においては、設計コストならびに生産コストが上がっ
てしまうという問題がある。
におけるパッドのピッチならびにパッドの割り付け位置
が異なるために、それぞれの品種毎に専用設計されたパ
ッケージが必要となり、多品種少量生産される半導体装
置においては、設計コストならびに生産コストが上がっ
てしまうという問題がある。
【０００６】本発明の目的は、複数種の半導体チップの
パッドピッチならびにパッドの割り付けを同一にするこ
とによりパッケージを共通化し、半導体装置の製造コス
トを低減することのできる半導体装置の製造方法、半導
体装置および電子装置を提供することにある。
パッドピッチならびにパッドの割り付けを同一にするこ
とによりパッケージを共通化し、半導体装置の製造コス
トを低減することのできる半導体装置の製造方法、半導
体装置および電子装置を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【０００９】すなわち、本発明の半導体装置の製造方法
は、同一ピッチでチップ電極が形成された複数種の中か
ら１個または複数個の半導体チップを選択し、該ピッチ
と同一に対応した基板電極が形成された配線基板に搭載
するものである。
は、同一ピッチでチップ電極が形成された複数種の中か
ら１個または複数個の半導体チップを選択し、該ピッチ
と同一に対応した基板電極が形成された配線基板に搭載
するものである。
【００１０】それにより、半導体チップの品種に係わら
ず配線基板を共通化することができる。
ず配線基板を共通化することができる。
【００１１】また、本発明の半導体装置は、同一ピッチ
でチップ電極が形成された複数種の中から選択された１
個または複数個の半導体チップと、当該半導体チップが
搭載され、該ピッチと同一の対応した基板電極が形成さ
れた配線基板とよりなるものである。
でチップ電極が形成された複数種の中から選択された１
個または複数個の半導体チップと、当該半導体チップが
搭載され、該ピッチと同一の対応した基板電極が形成さ
れた配線基板とよりなるものである。
【００１２】それにより、配線基板を共通化することが
でき、半導体装置の製造コストならびに設計コストを低
減することができる。
でき、半導体装置の製造コストならびに設計コストを低
減することができる。
【００１３】さらに、本発明の半導体装置は、前記複数
種の半導体チップのチップ電極の割り付け位置が、同一
よりなるものである。
種の半導体チップのチップ電極の割り付け位置が、同一
よりなるものである。
【００１４】それにより、配線基板を共通化するので特
殊用途などの少量多品種の半導体チップにも配線基板の
設計変更などを行わずにフレキシブルに対応することが
できる。
殊用途などの少量多品種の半導体チップにも配線基板の
設計変更などを行わずにフレキシブルに対応することが
できる。
【００１５】また、本発明の半導体装置は、前記配線基
板の裏面に設けられた実装電極の割り付け位置が、該チ
ップ電極と同一よりなるものである。
板の裏面に設けられた実装電極の割り付け位置が、該チ
ップ電極と同一よりなるものである。
【００１６】それにより、半導体装置の品種変化などが
あっても半導体装置を実装するプリント実装基板の設計
変更が不要となり、設計効率を上げることができ、且つ
半導体装置の品種毎に異なった割り付けのテストボード
を不要とすることができる。
あっても半導体装置を実装するプリント実装基板の設計
変更が不要となり、設計効率を上げることができ、且つ
半導体装置の品種毎に異なった割り付けのテストボード
を不要とすることができる。
【００１７】さらに、本発明の電子装置は、前記半導体
装置を用いて電子回路を構成したものである。
装置を用いて電子回路を構成したものである。
【００１８】それにより、高密度に半導体装置を組み込
むことができ、大規模な電子回路の回路変更や機能変更
などを短時間で容易に行うことができる。
むことができ、大規模な電子回路の回路変更や機能変更
などを短時間で容易に行うことができる。
【００１９】以上のことによって、パッケージコストな
らびに半導体装置の製造コストを低減でき、且つ設計効
率を向上でき、スクリーニングなどのテストコストも低
減することができテスト効率も向上させることができ
る。
らびに半導体装置の製造コストを低減でき、且つ設計効
率を向上でき、スクリーニングなどのテストコストも低
減することができテスト効率も向上させることができ
る。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２１】（実施の形態１）図１は、本発明の実施の
形態１によるマイクロキャリアのパッケージの一部破断
した側面図、図２（ａ）は、本発明の実施の形態１によ
るパッケージに搭載される半導体チップの平面図、
（ｂ）は、パッケージの平面図、図３は、本発明の実施
の形態１によるパッケージに複数の半導体チップが搭載
されたマイクロキャリアの説明図である。
形態１によるマイクロキャリアのパッケージの一部破断
した側面図、図２（ａ）は、本発明の実施の形態１によ
るパッケージに搭載される半導体チップの平面図、
（ｂ）は、パッケージの平面図、図３は、本発明の実施
の形態１によるパッケージに複数の半導体チップが搭載
されたマイクロキャリアの説明図である。
【００２２】本実施の形態１において、表面実装形パッ
ケージの半導体装置の一種であるマイクロキャリア（半
導体装置）１は、セラミックスなどからなり内部に配線
が施されているパッケージ（配線基板）２が設けられて
いる。
ケージの半導体装置の一種であるマイクロキャリア（半
導体装置）１は、セラミックスなどからなり内部に配線
が施されているパッケージ（配線基板）２が設けられて
いる。
【００２３】また、このパッケージ２の主面には、アレ
イ状に並べられた電極部であるパッド（実装電極）２ａ
が設けられ、裏面にも同じくアレイ状に並べられた電極
部である電極パッド（基板電極）２ｂが設けられてい
る。
イ状に並べられた電極部であるパッド（実装電極）２ａ
が設けられ、裏面にも同じくアレイ状に並べられた電極
部である電極パッド（基板電極）２ｂが設けられてい
る。
【００２４】そして、これらパッド２ａ，２ｂは、パッ
ケージ２にアルミニウムなどによって形成された内部配
線２ｃによって電気的に所定の接続が行われている。
ケージ２にアルミニウムなどによって形成された内部配
線２ｃによって電気的に所定の接続が行われている。
【００２５】また、パッケージ２の主面にアレイ状に並
べられたパッド２ａは、パッケージ２の主面に実装され
る半導体チップ３に、同じくアレイ状に設けられた電極
部であるパッド（チップ電極）３ａと重合する位置に設
けられている。
べられたパッド２ａは、パッケージ２の主面に実装され
る半導体チップ３に、同じくアレイ状に設けられた電極
部であるパッド（チップ電極）３ａと重合する位置に設
けられている。
【００２６】さらに、半導体チップ３のパッド３ａとパ
ッケージ２のパッド２ａとの電気的な接続は、球状のは
んだからなるはんだバンプ４を介してフリップチップ接
続が行われている。
ッケージ２のパッド２ａとの電気的な接続は、球状のは
んだからなるはんだバンプ４を介してフリップチップ接
続が行われている。
【００２７】また、パッケージ２の裏面に設けられた電
極パッド２ｂには、はんだバンプ５が設けられており、
このはんだバンプ５によって電子回路が構成される電子
装置などの製品などのプリント配線基板に設けられた接
続部であるランドと電気的に接続が行われて実装され
る。
極パッド２ｂには、はんだバンプ５が設けられており、
このはんだバンプ５によって電子回路が構成される電子
装置などの製品などのプリント配線基板に設けられた接
続部であるランドと電気的に接続が行われて実装され
る。
【００２８】さらに、マイクロキャリア１は、窒化アル
ミニウムなどからなるキャップ６によって封止が行われ
ており、パッケージ２の周辺部と重合するキャップ６の
周辺部がはんだ７によって接合されている。
ミニウムなどからなるキャップ６によって封止が行われ
ており、パッケージ２の周辺部と重合するキャップ６の
周辺部がはんだ７によって接合されている。
【００２９】また、半導体チップ３の上面は、キャップ
６の裏面とはんだ８によって接合されており、半導体チ
ップ３の熱がキャップ６を介して放熱されるようになっ
ている。
６の裏面とはんだ８によって接合されており、半導体チ
ップ３の熱がキャップ６を介して放熱されるようになっ
ている。
【００３０】次に、パッケージ２の主面に形成されたパ
ッド２ａならびに半導体チップ３の裏面に形成されたパ
ッド３ａは、図２（ａ）に示すように、製品毎の品種に
係わらずパッドの間隔、すなわち、パッドピッチが全て
一定となっている。
ッド２ａならびに半導体チップ３の裏面に形成されたパ
ッド３ａは、図２（ａ）に示すように、製品毎の品種に
係わらずパッドの間隔、すなわち、パッドピッチが全て
一定となっている。
【００３１】また、前述したプリント配線基板のランド
と接続されるパッケージ２の裏面に設けられた電極パッ
ド２ｂも同様に、図２（ｂ）に示すように、製品毎の品
種に係わらずパッドピッチが全て一定となっている。
と接続されるパッケージ２の裏面に設けられた電極パッ
ド２ｂも同様に、図２（ｂ）に示すように、製品毎の品
種に係わらずパッドピッチが全て一定となっている。
【００３２】たとえば、パッケージ２は、予め実装が予
定されている最も大きな半導体チップ３が実装できる大
きさに形成を行う。そして、その最も大きな半導体チッ
プ３よりも小さい半導体チップ３であれば、このパッケ
ージ２の任意の位置に実装を行うことができる。
定されている最も大きな半導体チップ３が実装できる大
きさに形成を行う。そして、その最も大きな半導体チッ
プ３よりも小さい半導体チップ３であれば、このパッケ
ージ２の任意の位置に実装を行うことができる。
【００３３】また、製品毎の品種に係わらずパッケージ
２のパッド２ａと半導体チップ３のパッド３ａとのパッ
ドピッチとが同じであるので、たとえば、図３に示すよ
うに、１個のパッケージ２に複数個、たとえば、２個の
半導体チップ３を搭載することもできる。
２のパッド２ａと半導体チップ３のパッド３ａとのパッ
ドピッチとが同じであるので、たとえば、図３に示すよ
うに、１個のパッケージ２に複数個、たとえば、２個の
半導体チップ３を搭載することもできる。
【００３４】そして、マイクロキャリア１を、他の電子
部品などを実装するプリント配線基板に実装し、電子回
路を構成することによって、実装密度が向上し、電子装
置の設計変更や機能変更などがあってもフレキシブルに
対応することができる。
部品などを実装するプリント配線基板に実装し、電子回
路を構成することによって、実装密度が向上し、電子装
置の設計変更や機能変更などがあってもフレキシブルに
対応することができる。
【００３５】それにより、本実施の形態１によれば、製
品毎の品種に係わらずパッケージ２のパッド２ａと半導
体チップ３のパッド３ａとのパッドピッチとを同一にす
ることにより、半導体チップ３の品種やサイズに係わら
ずパッケージ２を共通化して使用することができる。
品毎の品種に係わらずパッケージ２のパッド２ａと半導
体チップ３のパッド３ａとのパッドピッチとを同一にす
ることにより、半導体チップ３の品種やサイズに係わら
ずパッケージ２を共通化して使用することができる。
【００３６】また、本実施の形態１では、半導体チップ
３のパッド３ａがアレイ状に配置されたマイクロキャリ
ア１について記載したが、半導体チップ３のパッド３ａ
とパッケージ２のパッド２ａとの配置は、同じ間隔で且
つ同じ配置であればよく、たとえば、図４に示すよう
に、パッド３ａの配置が面心位置に配置されたものなど
であってもよい。
３のパッド３ａがアレイ状に配置されたマイクロキャリ
ア１について記載したが、半導体チップ３のパッド３ａ
とパッケージ２のパッド２ａとの配置は、同じ間隔で且
つ同じ配置であればよく、たとえば、図４に示すよう
に、パッド３ａの配置が面心位置に配置されたものなど
であってもよい。
【００３７】この場合、半導体チップ３のパッド３ａと
重合するパッケージのパッドも同様に面心位置に配置さ
れたものを用いる。
重合するパッケージのパッドも同様に面心位置に配置さ
れたものを用いる。
【００３８】（実施の形態２）図５（ａ),（ｂ）は、本
発明の実施の形態２によるパッドのピッチおよび割り付
け位置を示す半導体チップの説明図、（ｃ）は、パッド
のピッチおよび割り付け位置を示すパッケージの説明
図、図６は、本発明の実施の形態２によるテストボード
に搭載されたマイクロキャリア模式説明図である。
発明の実施の形態２によるパッドのピッチおよび割り付
け位置を示す半導体チップの説明図、（ｃ）は、パッド
のピッチおよび割り付け位置を示すパッケージの説明
図、図６は、本発明の実施の形態２によるテストボード
に搭載されたマイクロキャリア模式説明図である。
【００３９】本実施の形態２においては、図５（ａ）〜
（ｃ）に示すように、半導体チップ３のパッド３ａなら
びにパッケージ２のパッド２ａのピッチが同じにされて
いるだけでなく、製品毎の品種に係わらず電源電圧やグ
ランド電位などの電源用やＩ／Ｏパッドなどの信号用の
パッド３ａの割り付け位置も同じ位置に割り付けされて
おり、それに伴い、半導体チップ３を実装するパッケー
ジ２に形成されたパッド２ａ、２ｂの割り付け位置も同
一となっている。
（ｃ）に示すように、半導体チップ３のパッド３ａなら
びにパッケージ２のパッド２ａのピッチが同じにされて
いるだけでなく、製品毎の品種に係わらず電源電圧やグ
ランド電位などの電源用やＩ／Ｏパッドなどの信号用の
パッド３ａの割り付け位置も同じ位置に割り付けされて
おり、それに伴い、半導体チップ３を実装するパッケー
ジ２に形成されたパッド２ａ、２ｂの割り付け位置も同
一となっている。
【００４０】ここでも、パッケージ２は、予め実装が予
定されている最も大きな半導体チップ３が実装できる大
きさに形成を行う。
定されている最も大きな半導体チップ３が実装できる大
きさに形成を行う。
【００４１】そして、予め実装が予定されている最も大
きな半導体チップ３におけるパッド３ａのピッチならび
にパッド３ａの割り付け位置が予め取り決められ同一と
されている。また、パッケージ２も予め実装が予定され
ている最も大きな半導体チップ３のパッド３ａに重合す
るようにパッド２ａが形成されている。
きな半導体チップ３におけるパッド３ａのピッチならび
にパッド３ａの割り付け位置が予め取り決められ同一と
されている。また、パッケージ２も予め実装が予定され
ている最も大きな半導体チップ３のパッド３ａに重合す
るようにパッド２ａが形成されている。
【００４２】よって、その最も大きな半導体チップ３よ
りも小さい半導体チップ３であれば、半導体チップ３の
パッド３ａ、パッケージ２のパッド２ａ，２ｂの割り付
け位置が同じであるので、パッケージ２の所定の位置に
実装することができる。
りも小さい半導体チップ３であれば、半導体チップ３の
パッド３ａ、パッケージ２のパッド２ａ，２ｂの割り付
け位置が同じであるので、パッケージ２の所定の位置に
実装することができる。
【００４３】たとえば、図５（ａ),（ｂ）に示すパッド
数の異なる半導体チップ３ｂ，３ｃのいずれかを図５
（ｃ）に示す共通化されたパッケージ２に搭載する場合
について説明する。
数の異なる半導体チップ３ｂ，３ｃのいずれかを図５
（ｃ）に示す共通化されたパッケージ２に搭載する場合
について説明する。
【００４４】ここで、パッド数の少ない半導体チップ３
ｂのパッド３ｂ1 が電源電圧用のパッドであり、パッド
３ｂ2 がグランド電位用のパッドと取り決められている
とすると、パッド数の多い半導体チップ３ｃであって
も、電源電圧用のパッド３ｃ1およびグランド電位用の
パッド３ｃ2 は、半導体チップ３ｂのパッド３ｂ1,３ｂ
2 と同じ位置に配置されている。
ｂのパッド３ｂ1 が電源電圧用のパッドであり、パッド
３ｂ2 がグランド電位用のパッドと取り決められている
とすると、パッド数の多い半導体チップ３ｃであって
も、電源電圧用のパッド３ｃ1およびグランド電位用の
パッド３ｃ2 は、半導体チップ３ｂのパッド３ｂ1,３ｂ
2 と同じ位置に配置されている。
【００４５】また、パッケージ２における電源電圧用の
パッド２ａ1 およびグランド電位用のパッド２ａ2 も、
前述した電源電圧用のパッド３ｂ1,３ｃ1 ならびにグラ
ンド電位用のパッド３ｂ2,３ｃ2 と重合する同じ位置に
配置されている。
パッド２ａ1 およびグランド電位用のパッド２ａ2 も、
前述した電源電圧用のパッド３ｂ1,３ｃ1 ならびにグラ
ンド電位用のパッド３ｂ2,３ｃ2 と重合する同じ位置に
配置されている。
【００４６】さらに、半導体チップ３におけるＩ／Ｏパ
ッドなどの信号用などのその他の全てのパッド３ａ1 の
割り付けも同様となり、それらパッド３ａ1 に重合する
パッケージ２の主面のパッド２ａ3 も同様の割り付けと
なる。また、パッケージ２の裏面に設けられた前述した
電子回路が構成される電子装置などの製品のプリント配
線基板のランドと接合されるパッドの割り付けも同様と
することができる。
ッドなどの信号用などのその他の全てのパッド３ａ1 の
割り付けも同様となり、それらパッド３ａ1 に重合する
パッケージ２の主面のパッド２ａ3 も同様の割り付けと
なる。また、パッケージ２の裏面に設けられた前述した
電子回路が構成される電子装置などの製品のプリント配
線基板のランドと接合されるパッドの割り付けも同様と
することができる。
【００４７】よって、パッケージ２の裏面に設けられた
パッド２ｂのパッドピッチならびに割り付けが同一とな
るので、図６に示すように、マイクロキャリア１の、た
とえば、スクリーニングなどを行うテストボード９も、
テストボード９の主面に設けられたパッケージ２のパッ
ドと重合するテストパッドならびにテストボード９の裏
面に設けられたテストヘッドと接合されるテストヘッド
パッド９ａの配列および割り付けを同一とできるので製
品毎の品種に係わりなく使用でき、テストボード９の共
通化を行うことができる。
パッド２ｂのパッドピッチならびに割り付けが同一とな
るので、図６に示すように、マイクロキャリア１の、た
とえば、スクリーニングなどを行うテストボード９も、
テストボード９の主面に設けられたパッケージ２のパッ
ドと重合するテストパッドならびにテストボード９の裏
面に設けられたテストヘッドと接合されるテストヘッド
パッド９ａの配列および割り付けを同一とできるので製
品毎の品種に係わりなく使用でき、テストボード９の共
通化を行うことができる。
【００４８】それにより、本実施の形態２では、パッド
ピッチだけでなく、パッドの割り付けも同じにすること
によってパッケージ２を共通化でき、製品の品種毎に専
用のパッケージ２が不要となり、パッケージ２のコスト
を低減できる。
ピッチだけでなく、パッドの割り付けも同じにすること
によってパッケージ２を共通化でき、製品の品種毎に専
用のパッケージ２が不要となり、パッケージ２のコスト
を低減できる。
【００４９】また、特殊用途などの少量多品種の半導体
装置でも、設計変更などを行わずにフレキシブルに対応
することができる。
装置でも、設計変更などを行わずにフレキシブルに対応
することができる。
【００５０】さらに、テストボード９を共通化すること
もできるので、複数種類のテストボード９が不要とな
り、テストの効率を向上でき、テストのコストを低減す
ることができる。
もできるので、複数種類のテストボード９が不要とな
り、テストの効率を向上でき、テストのコストを低減す
ることができる。
【００５１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５２】たとえば、前記実施の形態１，２では、マ
イクロキャリアはキャップにより封止されていたが、図
７に示すように、パッケージ２の封止は、パッケージ２
の主面とフリップチップ接続された半導体チップ３との
隙間に、たとえば、エポキシなどの樹脂１０をディスペ
ンサなどによって注入して行ってもよい。
イクロキャリアはキャップにより封止されていたが、図
７に示すように、パッケージ２の封止は、パッケージ２
の主面とフリップチップ接続された半導体チップ３との
隙間に、たとえば、エポキシなどの樹脂１０をディスペ
ンサなどによって注入して行ってもよい。
【００５３】また、前記実施の形態１，２においては、
マイクロキャリアについて記載したが、半導体装置は、
たとえば、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）
などの金属バンプを介してプリント配線基板と接続され
る表面実装形の半導体装置であればよい。
マイクロキャリアについて記載したが、半導体装置は、
たとえば、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）
などの金属バンプを介してプリント配線基板と接続され
る表面実装形の半導体装置であればよい。
【００５４】さらに、前記実施の形態１，２によれば、
パッケージに実装される半導体チップのパッドがアレイ
状に等間隔に配置されていたが、たとえば、図８（ａ),
（ｂ）に示すように、半導体チップ３のパッド３ａの配
置は、パッケージ２のパッド２ａの整数倍のピッチで配
列するように形成するなど、パッド２ａと重合する位置
であればよい。
パッケージに実装される半導体チップのパッドがアレイ
状に等間隔に配置されていたが、たとえば、図８（ａ),
（ｂ）に示すように、半導体チップ３のパッド３ａの配
置は、パッケージ２のパッド２ａの整数倍のピッチで配
列するように形成するなど、パッド２ａと重合する位置
であればよい。
【００５５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５６】（１）本発明によれば、複数種の半導体チ
ップのチップ電極と配線基板の基板電極とが同一のピッ
チであるので、半導体チップを配線基板の任意の位置に
搭載でき配線基板を共通化することができる。
ップのチップ電極と配線基板の基板電極とが同一のピッ
チであるので、半導体チップを配線基板の任意の位置に
搭載でき配線基板を共通化することができる。
【００５７】（２）また、本発明では、複数種の半導体
チップのチップ電極と配線基板の基板電極との割り付け
位置を同一とすることにより、特殊用途などの少量多品
種の半導体チップにも配線基板の設計変更などを行わず
にフレキシブルに対応することができ、品種毎に異なる
割り付けのテストボードを不要にすることができる。
チップのチップ電極と配線基板の基板電極との割り付け
位置を同一とすることにより、特殊用途などの少量多品
種の半導体チップにも配線基板の設計変更などを行わず
にフレキシブルに対応することができ、品種毎に異なる
割り付けのテストボードを不要にすることができる。
【００５８】（３）さらに、本発明においては、半導体
装置を電子装置に用いることにより、大規模な電子回路
の回路変更や機能変更などを短時間で容易に行うことが
できる。
装置を電子装置に用いることにより、大規模な電子回路
の回路変更や機能変更などを短時間で容易に行うことが
できる。
【００５９】（４）また、本発明によれば、上記（１）
〜（３）により、半導体装置の製造コスト、設計コスト
ならびにテストコストを低減でき、且つ設計効率および
テスト効率を向上することができる。
〜（３）により、半導体装置の製造コスト、設計コスト
ならびにテストコストを低減でき、且つ設計効率および
テスト効率を向上することができる。
【図１】本発明の実施の形態１によるマイクロキャリア
のパッケージの一部破断した側面図である。
のパッケージの一部破断した側面図である。
【図２】（ａ）は、本発明の実施の形態１によるパッケ
ージに搭載される半導体チップの平面図、（ｂ）は、パ
ッケージの平面図である。
ージに搭載される半導体チップの平面図、（ｂ）は、パ
ッケージの平面図である。
【図３】本発明の実施の形態１によるパッケージに複数
の半導体チップが搭載されたマイクロキャリアの説明図
である。
の半導体チップが搭載されたマイクロキャリアの説明図
である。
【図４】本発明の他の実施の形態によるパッケージに搭
載される半導体チップの平面図である。
載される半導体チップの平面図である。
【図５】（ａ),（ｂ）は、本発明の実施の形態２による
パッドのピッチおよび割り付け位置を示す半導体チップ
の説明図、（ｃ）は、パッドのピッチおよび割り付け位
置を示すパッケージの説明図である。
パッドのピッチおよび割り付け位置を示す半導体チップ
の説明図、（ｃ）は、パッドのピッチおよび割り付け位
置を示すパッケージの説明図である。
【図６】本発明の実施の形態２によるテストボードに搭
載されたマイクロキャリア模式説明図である。
載されたマイクロキャリア模式説明図である。
【図７】本発明の他の実施の形態によるマイクロキャリ
アのパッケージの要部断面図である。
アのパッケージの要部断面図である。
【図８】（ａ）は、本発明の他の実施の形態による半導
体チップのパッドピッチを示す説明図、（ｂ）は、その
半導体チップを搭載するパッケージの説明図である。
体チップのパッドピッチを示す説明図、（ｂ）は、その
半導体チップを搭載するパッケージの説明図である。
１ マイクロキャリア（半導体装置） ２ パッケージ（配線基板） ２ａ パッド（実装電極） ２ｂ 電極パッド（基板電極） ２ｃ 内部配線 ３ 半導体チップ ３ａ パッド（チップ電極） ３ｂ，３ｃ 半導体チップ ４ はんだバンプ ５ はんだバンプ ６ キャップ ７ はんだ ８ はんだ ２ａ1 パッド ２ａ2 パッド ２ａ3 パッド ３ａ1 パッド ３ｂ1 パッド ３ｂ2 パッド ３ｃ1 パッド ３ｃ2 パッド ９ テストボード ９ａ テストヘッドパッド １０ 樹脂
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 育生 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 宮本 誠司 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 林田 哲哉 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (5)
- 【請求項１】 同一ピッチでチップ電極が形成された複
数種の中から１個または複数個の半導体チップを選択
し、前記ピッチと同一に対応した基板電極が形成された
配線基板に搭載することを特徴とする半導体装置の製造
方法。 - 【請求項２】 同一ピッチでチップ電極が形成された複
数種の中から選択された１個または複数個の半導体チッ
プと、前記半導体チップが搭載され、前記ピッチと同一
の対応した基板電極が形成された配線基板とよりなるこ
とを特徴とする半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、前
記複数種の半導体チップに設けられた前記チップ電極の
割り付け位置が、同一であることを特徴とする半導体装
置。 - 【請求項４】 請求項２または３記載の半導体装置にお
いて、前記配線基板の裏面に設けられた実装電極の割り
付け位置が、前記チップ電極と同一であることを特徴と
する半導体装置。 - 【請求項５】 請求項２〜４のいずれか１項に記載の半
導体装置を用いて電子回路が構成されたことを特徴とす
る電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11240296A JPH09298217A (ja) | 1996-05-07 | 1996-05-07 | 半導体装置の製造方法、半導体装置および電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11240296A JPH09298217A (ja) | 1996-05-07 | 1996-05-07 | 半導体装置の製造方法、半導体装置および電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09298217A true JPH09298217A (ja) | 1997-11-18 |
Family
ID=14585766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11240296A Pending JPH09298217A (ja) | 1996-05-07 | 1996-05-07 | 半導体装置の製造方法、半導体装置および電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09298217A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462427B2 (en) * | 2000-12-22 | 2002-10-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor chip, set of semiconductor chips and multichip module |
| JP2008124521A (ja) * | 1998-09-11 | 2008-05-29 | Fujitsu Ltd | 汎用マルチチップ相互連結システム |
| WO2012170328A2 (en) * | 2011-06-06 | 2012-12-13 | Intel Corporation | Microelectronic substrate for alternate package functionality |
| JP2015529980A (ja) * | 2012-08-27 | 2015-10-08 | インヴェンサス・コーポレイション | 共通サポートシステム及び超小型電子アセンブリ |
| DE102014016319B4 (de) | 2013-12-03 | 2022-05-12 | Infineon Technologies Ag | Package und verfahren zum konfigurieren eines packages für eine integrierte schaltung (ic) |
-
1996
- 1996-05-07 JP JP11240296A patent/JPH09298217A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008124521A (ja) * | 1998-09-11 | 2008-05-29 | Fujitsu Ltd | 汎用マルチチップ相互連結システム |
| JP2008124520A (ja) * | 1998-09-11 | 2008-05-29 | Fujitsu Ltd | 汎用マルチチップ相互連結システム |
| JP4598836B2 (ja) * | 1998-09-11 | 2010-12-15 | 富士通株式会社 | 汎用マルチチップ相互連結システム |
| JP4649483B2 (ja) * | 1998-09-11 | 2011-03-09 | 富士通株式会社 | 汎用マルチチップ相互連結システム |
| US6462427B2 (en) * | 2000-12-22 | 2002-10-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor chip, set of semiconductor chips and multichip module |
| GB2505594A (en) * | 2011-06-06 | 2014-03-05 | Intel Corp | Microelectronic substrate for alternate package functionality |
| WO2012170328A3 (en) * | 2011-06-06 | 2013-04-25 | Intel Corporation | Microelectronic substrate for alternate package functionality |
| CN103597594A (zh) * | 2011-06-06 | 2014-02-19 | 英特尔公司 | 用于交替的封装功能的微电子衬底 |
| WO2012170328A2 (en) * | 2011-06-06 | 2012-12-13 | Intel Corporation | Microelectronic substrate for alternate package functionality |
| US8674235B2 (en) | 2011-06-06 | 2014-03-18 | Intel Corporation | Microelectronic substrate for alternate package functionality |
| GB2505594B (en) * | 2011-06-06 | 2015-11-25 | Intel Corp | Microelectronic substrate for alternate package functionality |
| CN103597594B (zh) * | 2011-06-06 | 2016-08-17 | 英特尔公司 | 用于交替的封装功能的微电子衬底 |
| JP2016154265A (ja) * | 2011-06-06 | 2016-08-25 | インテル コーポレイション | 選択的パッケージ機能のためのマイクロエレクトロニクス基板 |
| US9961769B2 (en) | 2011-06-06 | 2018-05-01 | Intel Corporation | Microelectronic substrate for alternate package functionality |
| JP2015529980A (ja) * | 2012-08-27 | 2015-10-08 | インヴェンサス・コーポレイション | 共通サポートシステム及び超小型電子アセンブリ |
| DE102014016319B4 (de) | 2013-12-03 | 2022-05-12 | Infineon Technologies Ag | Package und verfahren zum konfigurieren eines packages für eine integrierte schaltung (ic) |
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