JP2008124521A - 汎用マルチチップ相互連結システム - Google Patents
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Abstract
【解決手段】本発明による汎用マルチチップ相互連結システム10は、主基板15と、複数の汎用チップ担体20と、複数のブリッジ相互連結コネクタ30と、複数の電源コネクタ50とを含む。部品は主基板15にキルト状のパターンに配置され、各ブリッジ相互連結コネクタ30は2個の隣接したチップ担体20のエッジの間に取り付けられ、電源コネクタ50は各担体20の1個以上のコーナーに配置される。
【選択図】図1
Description
図3には電源コネクタ50の下側面の斜視図が示され、図4には電源コネクタ50の下面図が示されている。コネクタ50は、電気配線経路と、金具51が通過する中心アパーチャとを有する矩形状ベース基板52、及び、それぞれのベース基板52の側方で金具51の周囲に対称的に配置された4個のベース台座53を含む。各ベース台座53には、主基板15の電源プラグ18に差し込まれた電源電圧ピン54及び接地ピン55が配置される。第1の板ばね接点の組56(又は、等価的な構造体)は電源コネクタ50のコーナーに配置され、チップ担体20の対応した電源電圧パッド28に接触する。各接点56はベース基板52内の電気経路を介して少なくとも1本のピン54に電気的に結合する。第2の板ばねの組57(又は、等価的な構造体)は、ベース基板50のコーナーに配置され、チップ担体20の対応した接地パッド28に接触する。各接点57はベース基板52内の電気経路を介して少なくとも1本のピン55に電気的に接触する。接点56及び57は、図3及び4に示されるように、金具又は溶接部58によってベース基板2に取り付けられる。ベース台座53は、担体20の間の距離が最小に抑えられることを保証し、また、金具51が過剰な力を板ばね接点56及び57に加えないことを保証する。その上、付加電圧レベルは、付加的なピン(ピン54及び55として図示されるようなピン)と、付加的な板ばね接点(接点55及び56として図示されるような接点)とによって印加される。
従来の相互連結の方法と対比すると、汎用担体20における信号配線は、特定のICチップに対しカスタマイズされないが、実質的に異なる回路を具備したチップを収容することができる。より詳細には、各担体20は、収容するチップによって必要とされる数を上回る多数の内部信号パッド22(図1及び2)を有し、内部パッド22と外部パッド24の間の対応した信号配線の数は、チップによって必要とされる数よりも多い。内部アレイ22内のパッドの数は、一般的にICチップによって必要とされる(或いは、ICチップ上に形成される)数よりも2倍だけ多く、好ましくは、3倍以上多い。この信号ラインは、各担体が少なくとも180°の回転対称を有し、好ましくは、90°の回転対称を有するように、所定の対称的なパターンに配置される。90°の回転対称の場合に、担体上のチップの回転配置は重要な事項ではなく、組立工程が非常に簡略化される。組立工程は、ICチップの1個だけのエッジを担体のいずれかのエッジと整列させるだけでよい。180°の回転対称性を有する担体の場合には、通常、チップを担体に組み付ける間に、担体の特定のエッジを確認する必要がある。
ブリッジコネクタ30が2個の担体20の間に接続されるとき、かなり多数の利用可能な信号ラインが2個の担体の間に形成される。利用可能な信号の本数は2個の担体20の間で実際に伝達されるべき信号の個数よりも遙かに多い。利用可能な信号ラインは図20に示されている。図20には、(図8の実施例に示された)2個の汎用チップ担体20L及び20Rの内部パッドアレイ、ブリッジコネクタ30の(図20では点線で示されている)経路、及び、信号パッドをブリッジコネクタの信号パッドに接続する担体内の内部経路42Xの上面図が示されている。信号パッドは、黒い色の四角形■で表示され、電源及び接地パッドは白い色の四角形□で表示される。チップ5Lは、フリップチップボンディングによって担体20Lに取り付けられ、チップ5Rは担体20Rに取り付けられる。担体20L、20R上の経路42Xと、コネクタ30上の経路40は、一体的に、2個の担体間に15本の利用可能な信号線を形成する。図20において、信号線には#1から#15までの番号が付けられ、各番号は対応した経路の□の中に現れる。本発明の一実施例では、ブリッジコネクタ30は22本の経路を含み、その中の15本だけが担体20によって使用される。担体のもう一方側に接続する経路は、簡単化のため図20には表示されていない。
ΣLL ≫ΣLR
若しくは、
ΣLL ≪ΣLR
のように表現される。式中、総計は列0の信号に対して行われる。不均衡が大きい場合、例えば、稠密チップが全経路長の75%以上を占める場合、割合を50%まで低下させる代替選択肢を見つけるため列2が検査される。この代替選択肢を使用することによりLT は増加する傾向がある。しかし、担体20の典型的な実装例の場合、2個の隣接したチップの間の信号ラインの数は100を超過し、多数の実装例では400を超え、これにより、列1のエントリと列5のエントリとの間の経路長LC の平均的な差は、非常に小さくなる。したがって、典型的なシステムの場合に、代替選択肢を使用することによって生じるLT の増加は小さい。列2乃至5(或いは列6以上)は、稠密チップ上の全経路長を減少させる代替選択を見つけるため調べられる。稠密チップ上の経路長を最も減少させ、LT を殆ど増加させない代替選択肢が選ばれる。代替選択肢が別の信号のため使用するものとして既に列0に現れている場合、この代替選択肢を考慮する必要はなく、代替信号ラインを競合する信号に対し選択することが考慮されるので、重複は生じない。この代替信号は不平衡さを増加させない信号でなければならない。
図32は、チップ担体20Cの内部パッドアレイ22Cと、隣接した3個の担体20L、20R及び20Tの内部パッドアレイ22L、22R及び22Tの平面図である。図32には、隣接したチップ担体の間で信号を伝達し、中央のチップ担体22Cを通過する3種類の複合経路T1、L1及びR1の形成が示されている。対応したチップ5C、5L、5R及び5Tは、担体22C、22L、22R及び22Tの内部パッドアレイの上に配置される。チップ境界は実質的にパッドアレイ22の境界に対応するが、常に対応している必要はない。視覚的な分かり易さのため、担体の完全な上面図は他の図面に記載されているので、担体20C、20L、20R及び20Tは破線の外形線によって省略された形式で表示されている。同様に、担体20C、20L、20R及び20Tの間のブリッジコネクタ30も省略された形式で表示されている。
[発明の効果]
担体パッケージと、ICチップ間の相互連結とを設けるためのコストは、平均的な量のテスト及びやり直しが要求される場合にICチップを製造するコストに匹敵し、ときには製造コストを上回ることが認められる。本発明では、ICチップの相互連結メタライゼーション層をカスタム化するコスト、又は、付加的な相互連結メタライゼーション層を形成するコストは、チップ担体及びチップモジュールを備えたカスタム化された配線パターンを作成するコストよりも実質的に低く、ICチップの歩留まりを僅かに増加するだけで実現できることが認められる。カスタム化された配線用介挿部も低価格で使用することができる。本発明では、標準化された相互連結部品の組を使用することにより、マルチチップモジュールを組み立てるコストを削減し、モジュールの歩留まりを増加させ、組立工程を簡単化することにより生産量を増加させ得ることが認められる。特定のシステムによって使用されるべき経路の選択は、少なくとも1個のICチップと、そのICチップが装着された相互連結部品との間の配線パターンをカスタム化することにより実現される。
(付記1) 第1の回路のグループと、第2の回路のグループと、第3の回路のグループと、上記回路のグループを相互連結する電気接続部の組とを含む電子システムを別個の集積回路チップから構築するマルチチップモジュールであって、
表面の中心領域に形成され集積回路チップに接続するための複数の第1パッドと、上記表面の周辺領域に形成された複数の第2のパッドと、上記第1のパッドと上記第2のパッドを接続するX方向信号ラインの組及びY方向信号ラインの組を含む配線パターンとを有する第1のチップ担体と、
表面の中心領域に形成され集積回路チップに接続するための複数の第1パッドと、上記表面の周辺領域に形成された複数の第2のパッドと、上記第1のパッドと上記第2のパッドを接続するX方向信号ラインの組及びY方向信号ラインの組を含む配線パターンとを有する第2のチップ担体と、
表面の中心領域に形成され集積回路チップに接続するための複数の第1パッドと、上記表面の周辺領域に形成された複数の第2のパッドと、上記第1のパッドと上記第2のパッドを接続するX方向信号ラインの組及びY方向信号ラインの組を含む配線パターンとを有する第3のチップ担体と、
上記第1の担体と上記第2の担体との間に上記電子システムによって必要とされる電気経路よりも多数の電気経路を準備し、上記第1の担体の多数の上記第2のパッドを上記第2の担体の対応した数の上記第2のパッドに対応した数の電気経路を用いて電気接続する第1の相互連結手段と、
上記第1の担体と上記第3の担体との間に上記電子システムによって必要とされる電気経路よりも多数の電気経路を準備し、上記第1の担体の多数の上記第2のパッドを上記第3の担体の対応した数の上記第2のパッドに対応した数の電気経路を用いて電気接続する第2の相互連結手段と、
上記電子システムの上記第1の回路のグループを含み、上面に形成された対応した相互連結パッドに発送される複数の入力信号及び出力信号を有し、上記相互連結パッドは上記第1の担体の上記第1のパッドの中から選択されたパッドに接続されるよう配置されている上記第1の集積回路チップと、
上記電子システムの上記第2の回路のグループを含み、上面に形成された対応した相互連結パッドに発送される複数の入力信号及び出力信号を有し、上記相互連結パッドは上記第2の担体の上記第1のパッドの中から選択されたパッドに接続されるよう配置されている上記第2の集積回路チップと、
上記電子システムの上記第3の回路のグループを含み、上面に形成された対応した相互連結パッドに発送される複数の入力信号及び出力信号を有し、上記相互連結パッドは上記第3の担体の上記第1のパッドの中から選択されたパッドに接続されるよう配置されている上記第3の集積回路チップとにより構成され、
上記各集積回路チップの上記相互連結パッドへの上記信号の発送、及び、上記各集積回路チップの上記相互連結パッドの配置は、上記電子システムの上記電気接続部を形成するよう選択されている、マルチチップモジュール。
(付記2) 電子システムを別個の集積回路チップから構築するマルチチップモジュールであって、
表面の中心領域に形成され集積回路チップに接続するための複数の第1パッドと、上記表面の周辺領域に形成された複数の第2のパッドと、上記第1のパッドと上記第2のパッドを接続するX方向信号ラインの組及びY方向信号ラインの組を含む配線パターンとを有し、上記配線パターンは上記中心領域の中心点に関して90°の回転対称性がある第1のチップ担体と、
表面の中心領域に形成され集積回路チップに接続するための複数の第1パッドと、上記表面の周辺領域に形成された複数の第2のパッドと、上記第1のパッドと上記第2のパッドを接続するX方向信号ラインの組及びY方向信号ラインの組を含む配線パターンとを有し、上記配線パターンは上記中心領域の中心点に関して90°の回転対称性がある第2のチップ担体と、
表面の中心領域に形成され集積回路チップに接続するための複数の第1パッドと、上記表面の周辺領域に形成された複数の第2のパッドと、上記第1のパッドと上記第2のパッドを接続するX方向信号ラインの組及びY方向信号ラインの組を含む配線パターンとを有し、上記配線パターンは上記中心領域の中心点に関して90°の回転対称性がある第3のチップ担体と、
上記第1の担体の多数の上記第2のパッドを上記第2の担体の対応した数の上記第2のパッドに対応した数の電気経路を用いて電気接続する第1の相互連結手段と、
上記第1の担体の多数の上記第2のパッドを上記第3の担体の対応した数の上記第2のパッドに対応した数の電気経路を用いて電気接続する第2の相互連結手段とにより構成され、
上記第1の相互連結手段及び上記第2の相互連結手段は、第1、第2及び第3のチップの間の接続性を変更することなく置き換えられるように
共通パッド接続性を有する、マルチチップモジュール。
(付記3) 第1の電気経路によって伝達される第1の出力信号を有する第1の集積回路チップ担体と、
上記第1の集積回路チップ担体から隔離され、第2の電気経路によって伝達される第1の入力信号を有する第2の集積回路チップ担体と、
第1の表面と、上記第1の表面の中心領域に形成され、集積回路チップの上面に接続する第1の複数のパッドと、上記第1の表面の周辺領域に形成され、2個以上のブリッジコネクタに接続する第2の複数のパッドと、上記中心領域内の第1のパッドで終端する第1の端及び上記第1の表面の周辺領域で終端する第2の端を具備する第3の電気経路と、上記中心領域内の第2のパッドで終端する第1の端及び上記第1の表面の周辺領域で終端する第2の端を具備する第4の電気経路とを有する第3の集積回路チップ担体と、
上記第1の集積回路チップ担体の上記第1の経路を上記第3の集積回路チップ担体の上記第3の電気経路に電気接続する第5の電気経路を有し、上記第1の集積回路チップ担体と上記第3の集積回路チップ担体の間に延びる第1のブリッジコネクタと、
上記第2の集積回路チップ担体の上記第2の経路を上記第3の集積回路チップ担体の上記第4の電気経路に電気接続する第6の電気経路を有し、上記第2の集積回路チップ担体と上記第3の集積回路チップ担体の間に延びる第2のブリッジコネクタと、
表面に形成された複数のトランジスタと、多数の上記トランジスタの上に重なり、少なくとも一つの誘電性層によって上記トランジスタから絶縁されたメタライゼーション層とを有する集積回路チップとにより構成され、
上記メタライゼーション層は、上記集積回路チップが上記第3の集積回路チップ担体にフリップチップ実装されているときに、上記第3の集積回路チップ担体の上記第1及び第2のパッドに電気接続する第7の電気経路を有し、
上記第7の電気経路は、上記第3の集積回路チップ担体及び上記集積回路チップを介して上記第1の集積回路チップ担体からの上記出力信号を上記第2の集積回路チップ担体の上記入力信号に伝達する、マルチチップモジュール。
(付記4) 集積回路チップを保持する汎用チップ担体であって、
集積回路チップに相互連結する表面と、
上記表面の中心領域に形成され、上記集積回路チップに接続する第1の複数のパッドと、
上記表面の周辺に形成された第2の複数のパッドと、
上記第1のパッドと上記第2のパッドを接続するX方向信号ラインの組及びY方向信号ラインの組を含み、上記信号ラインは少なくとも一つの誘電性層によって分離された少なくとも二つの別個の導電性層に形成されている配線パターンと、
電源電位及び接地電位を上記中心領域内の選択されたパッドに接続する手段とにより構成され、
上記集積回路チップは上記中心領域の第1の領域の上に重なり、上記第1の領域内のパッドの数は上記集積回路チップ上のパッドの数よりも多い、チップ担体。
(付記5) 1個以上の集積回路チップを保持する汎用チップ担体において、
中心点及び周囲を有する中心領域、周辺部及び上記周辺部の4個のエッジを含み集積回路チップに相互連結する表面と、
上記表面の中心領域に設けられ、上記中心点に関して90°の回転対称性を有する第1のパターンに配置された4組の内部信号パッドであって、上記内部信号パッドは、上記集積回路チップとの間で信号の伝達を行うことが可能であり、上記内部信号パッドの第1の組の中の少なくとも10%は上記周囲よりも上記中心点の近くに配置され、上記内部信号パッドの各組は上記中心点に関して90°回転されたときに別の組のパターンと一致するパターンを有する4組の内部信号パッドの組と、
上記担体の夫々のエッジに配置され、共通パッド配置を有する4組の外部信号パッドの組と、
内部信号パッドの各組を対応した外部信号パッドの各組に接続し、上記対応した内部信号パッドの組と外部信号パッドの組との間に接続性を生じさせる4組の電気経路の組とにより構成され、
電気経路の各組は、上記電気経路の組と対応した内部信号パッド及び外部信号パッドとが90°回転されたときに、別の電気経路の組として、関連した内部信号パッドと外部信号パッドとの間に同じ接続性を生じさせ、
上記4組の電気経路は、少なくとも1層の誘電性層によって分離された少なくとも2層の別個の導電性層の上に集合的に形成されていることを特徴とする担体。
(付記6) 集積回路チップを保持する汎用チップ担体において、
中心点及び周囲を有する中心領域、周辺部及び上記周辺部の4個のエッジを含み集積回路チップに相互連結する表面と、
上記表面の中心領域に設けられ、上記中心点に関して90°の回転対称性を有する第1のパターンに配置された4組の内部信号パッドであって、上記内部信号パッドは、上記集積回路チップとの間で信号の伝達を行うことが可能であり、上記内部信号パッドの第1の組の中の少なくとも10%は上記周囲よりも上記中心点の近くに配置され、上記内部信号パッドの各組は上記中心点に関して90°回転されたときに別の組のパターンと一致するパターンを有する4組の内部信号パッドの組と、
上記担体の夫々のエッジに配置され、共通パッド配置を有する4組の外部信号パッドの組と、
内部信号パッドの各組を対応した外部信号パッドの各組に接続し、上記対応した内部信号パッドの組と外部信号パッドの組との間に接続性を生じさせる4組の電気経路の組とにより構成され、
電気経路の各組は、上記電気経路の組と対応した内部信号パッド及び外部信号パッドとが90°回転されたときに、別の電気経路の組として、関連した内部信号パッドと外部信号パッドとの間に同じ接続性を生じさせ、
上記集積回路チップは上記中心領域の中の第1の領域の上に重なり、
上記第1の領域内のパッドの数は上記集積回路上のパッドの数の少なくとも2倍を上回ることを特徴とする担体。
(付記7) 1個以上の集積回路チップを保持する汎用チップ担体において、
中心点及び周囲を有する中心領域、周辺部及び上記周辺部の4個のエッジを含み集積回路チップに相互連結する表面と、
上記表面の中心領域に設けられ、上記中心点に関して90°の回転対称性を有する第1のパターンに配置された4組の内部信号パッドであって、上記内部信号パッドは、上記集積回路チップとの間で信号の伝達を行うことが可能であり、上記内部信号パッドの第1の組の中の少なくとも10%は上記周囲よりも上記中心点の近くに配置され、上記内部信号パッドの各組は上記中心点に関して90°回転されたときに別の組のパターンと一致するパターンを有する4組の内部信号パッドの組と、
上記担体の夫々のエッジに配置され、共通パッド配置を有する4組の外部信号パッドの組と、
内部信号パッドの各組を対応した外部信号パッドの各組に接続し、上記対応した内部信号パッドの組と外部信号パッドの組との間に接続性を生じさせる4組の電気経路であって、上記電気経路の各組は、上記電気経路の組と対応した内部信号パッド及び外部信号パッドとが90°回転されたときに、別の電気経路の組として、関連した内部信号パッドと外部信号パッドとの間に同じ接続性を生じさせる4組の電気経路の組と、
上記中心点に関して90°の回転対称性を有する第2のパターンで上記中心領域に上記内部信号パッドと重ならないように配置され、第1の共通電位で互いに電気的に接続され上記第1の共通電位を上記集積回路チップに伝達することができる第1の電源パッドの組と、
上記中心点に関して90°の回転対称性を有する第3のパターンで上記中心領域に上記内部信号パッド若しくは上記第1の電源パッドの組と重ならないように配置され、第2の共通電位で互いに電気的に接続され上記第2の共通電位を上記集積回路チップに伝達することができる第2の電源パッドの組とにより構成されることを特徴とする担体。
(付記8) 1個以上の集積回路チップを保持する汎用チップ担体において、
中心点及び周囲を有する中心領域、周辺部及び上記周辺部の4個のエッジを含み集積回路チップに相互連結する表面と、
上記表面の中心領域に設けられ、上記中心点に関して180°の回転対称性を有する第1のパターンに配置された4組の内部信号パッドであって、上記内部信号パッドは、上記集積回路チップとの間で信号の伝達を行うことが可能であり、上記内部信号パッドの第1の組の中の少なくとも10%は上記周囲よりも上記中心点の近くに配置され、上記内部信号パッドの各組は上記中心点に関して90°回転されたときに別の組のパターンと一致するパターンを有する4組の内部信号パッドの組と、
上記担体の夫々のエッジに配置され、共通パッド配置を有する4組の外部信号パッドの組と、
内部信号パッドの各組を対応した外部信号パッドの各組に接続し、上記対応した内部信号パッドの組と外部信号パッドの組との間に接続性を生じさせる4組の電気経路の組と、
上記中心点に関して180°の回転対称性を有する第2のパターンで上記中心領域に上記内部信号パッドと重ならないように配置され、第1の共通電位で互いに電気的に接続され上記第1の共通電位を上記集積回路チップに伝達することができ、少なくとも10%の電源パッドが上記中心領域の上記周囲よりも上記中心点の近くに配置されている第1の電源パッドの組と、
上記中心点に関して180°の回転対称性を有する第3のパターンで上記中心領域に上記内部信号パッド若しくは上記第1の電源パッドの組と重ならないように配置され、第2の共通電位で互いに電気的に接続され上記第2の共通電位を上記集積回路チップに伝達することができ、少なくとも10%の電源パッドが上記中心領域の上記周囲よりも上記中心点の近くに配置されている第2の電源パッドの組とにより構成されることを特徴とする担体。
(付記9) マルチチップモジュール内の集積回路チップを相互連結する方法において、
集積回路チップに接続するため中心に配置された複数の第1のパッドと、周辺部に配置された複数の第2のパッドと、上記第1のパッドと上記第2のパッドの間の電気相互連結の書き込みパターンとを有する複数の同じタイプのチップ担体を配置し、
上記第2のパッドの中の選択された数のパッドで少なくとも2個の担体を相互連結する複数の担体間接続手段を配置し、
一つ以上の上記担体間接続手段を用いて各チップ担体を少なくとも1個の別のチップ担体と相互連結し、
各チップ担体内の上記第1のパッドの組の中で選択された数のパッドを、対応した集積回路チップ上の対応したパッドの組に接続し、選択された数のパッドと少なくとも1個の集積回路チップとの間にカスタム配線パターンを形成することによって、各集積回路チップへの信号の配線及び集積回路チップの間の信号の配線をカスタマイズするステップを有することを特徴とする方法。
10 汎用マルチチップ相互連結システム
15 主基板
16 凹部
17 アパーチャ
18 電源プラグ
20 汎用チップ担体
22 内部パッドアレイ
24 外部パッドアレイ
30 相互連結コネクタ
50 電源コネクタ
50’ サイド電源コネクタ
50” コーナー電源コネクタ
51 ねじ留め金具
60 外部相互連結コネクタ
Claims (10)
- 電子システムを別個の集積回路チップから構築するマルチチップモジュールであって、
表面の中心領域に形成され集積回路チップに接続される複数の第1のパッドと、前記表面の周辺領域に形成された複数の第2のパッドと、前記第1のパッドと前記第2のパッドを接続するX方向信号ラインの組及びY方向信号ラインの組を含む配線パターンとを有し、前記配線パターンは前記中心領域の中心点に関して90°の回転対称性がある第1のチップ担体と、
表面の中心領域に形成され集積回路チップに接続される複数の第3のパッドと、前記表面の周辺領域に形成された複数の第4のパッドと、前記第3のパッドと前記第4のパッドを接続するX方向信号ラインの組及びY方向信号ラインの組を含む配線パターンとを有し、前記配線パターンは前記中心領域の中心点に関して90°の回転対称性がある第2のチップ担体と、
表面の中心領域に形成され集積回路チップに接続される複数の第5のパッドと、前記表面の周辺領域に形成された複数の第6のパッドと、前記第5のパッドと前記第6のパッドを接続するX方向信号ラインの組及びY方向信号ラインの組を含む配線パターンとを有し、前記配線パターンは前記中心領域の中心点に関して90°の回転対称性がある第3のチップ担体と、
前記第1の担体に設けられた複数の第2のパッドと、前記第2の担体に設けられた複数の第4のパッドとを、相互接続される前記第2のパッド及び前記第4のパッドの数に対応した数の電気経路を用いて電気接続する第1の相互連結手段と、
前記第1の担体に設けられた複数の第2のパッドと、前記第3の担体に設けられた複数の第6のパッドとを、相互接続される前記第2のパッド及び前記第6のパッドの数に対応した数の電気経路を用いて電気接続する第2の相互連結手段とを備え、
前記第1の相互連結手段及び前記第2の相互連結手段は、第1、第2及び第3のチップ担体間の接続性を変更することなく置き換えられるように共通パッド接続性を有する、マルチチップモジュール。 - 集積回路チップを保持する汎用チップ担体において、
中心点及び周囲を有する中心領域、周辺部及び前記周辺部の4個のエッジを含み集積回路チップが搭載される表面と、
前記表面の中心領域に設けられ、前記中心点に関しで90°の回転対称性を有する第1のパターンに配置された4組の内部信号パッドであって、前記内部信号パッドは、前記集積回路チップとの間で信号の伝達を行い、前記内部信号パッドの中の少なくとも10%は前記周囲よりも前記中心点の近くに配置され、前記内部信号パッドの各組は前記中心点に関して90°回転されたときに別の組のパターンと一致するパターンを有する4組の内部信号パッドの組と、
前記チップ担体の夫々のエッジに配置され、共通パッド配置を有する4組の外部信号パッドの組と、
内部信号パッドの各組を対応した外部信号パッドの組に接続し、前記対応した内部信号パッドの組と外部信号パッドの組との間に接続性を生じさせる4組の電気経路の組とを備え、
電気経路の各組は、前記電気経路の組と対応した内部信号パッド及び外部信号パッドとが90°回転されたときに、別の電気経路の組として、関連した内部信号パッドと外部信号パッドとの間に同じ接続性を生じさせ、
前記集積回路チップは前記中心領域の第1の領域に重なり、
前記第1の領域内に形成されたパッドの数は、前記集積回路上に形成されたパッドの数の少なくとも2倍を上回ることを特徴とする汎用担体。 - 1個以上の集積回路チップを保持する汎用チップ担体において、
中心点及び周囲を有する中心領域、周辺部及び前記周辺部の4個のエッジを含み集積回路チップが搭載される表面と、
前記表面の中心領域に設けられ、前記中心点に関して90°の回転対称性を有する第1のパターンに配置された4組の内部信号パッドであって、前記内部信号パッドは、前記集積回路チップとの間で信号の伝達を行うことが可能であり、前記内部信号パッドの中の少なくとも10%は前記周囲よりも前記中心点の近くに配置され、前記内部信号パッドの各組は前記中心点に関して90°回転されたときに別の組のパターンと一致するパターンを有する4組の内部信号パッドの組と、
前記チップ担体の夫々のエッジに配置され、共通パッド配置を有する4組の外部信号パッドの組と、
内部信号パッドの各組を対応した外部信号パッドの各組に接続し、前記対応した内部信号パッドの組と外部信号パッドの組との間に接続性を生じさせる4組の電気経路の組とを備え、
電気経路の各組は、前記電気経路の組と対応した内部信号パッド及び外部信号パッドとが90°回転されたときに、別の電気経路の組として、関連した内部信号パッドと外部信号パッドとの間に同じ接続性を生じさせ、
前記4組の電気経路は、少なくとも1層の誘電性層によって分離された少なくとも2層の導電性層の上に集合的に形成されていることを特徴とする汎用チップ担体。 - 集積回路チップを保持する汎用チップ担体において、
中心点及び周囲を有する中心領域、周辺部及び前記周辺部の4個のエッジを含み集積回路チップが搭載される表面と、
前記表面の中心領域に設けられ、前記中心点に関して90°の回転対称性を有する第1のパターンに配置された、前記集積回路チップとの間で信号の伝達を行う4組の内部信号パッドの組であって、前記内部信号パッドの各組は前記中心点に関して90°回転されたときに別の組のパターンと一致するパターンを有する4組の内部信号パッドの組と、
前記チップ担体の夫々のエッジに配置され、共通パッド配置を有する4組の外部信号パッドの組と、
内部信号パッドの各組を対応した外部信号パッドの組に接続し、前記対応した内部信号パッドの組と外部信号パッドの組との間に接続性を生じさせる4組の電気経路の組とを備え、
電気経路の各組は、前記電気経路の組と対応した内部信号パッド及び外部信号パッドとが90°回転されたときに、別の電気経路の組として、関連した内部信号パッドと外部信号パッドとの間に同じ接続性を生じさせ、
前記集積回路チップは前記中心領域の第1の領域に重なり、
前記第1の領域内に形成されたパッドの数は、前記集積回路上に形成されたパッドの数よりも多いことを特徴とする汎用チップ担体。 - 1個以上の集積回路チップを保持する汎用チップ担体において、
中心点及び周囲を有する中心領域、周辺部及び前記周辺部の4個のエッジを含み集積回路チップが搭載される表面と、
前記表面の中心領域に設けられ、前記中心点に関して90°の回転対称性を有する第1のパターンに配置された、前記集積回路チップとの間で信号の伝達を行う4組の内部信号パッドの組であって、
前記内部信号パッドの各組は前記中心点に関して90°回転されたときに別の組のパターンと一致するパターンを有する4組の内部信号パッドの組と、
前記チップ担体の夫々のエッジに配置され、共通パッド配置を有する4組の外部信号パッドの組と、
内部信号パッドの各組を対応した外部信号パッドの各組に接続し、前記対応した内部信号パッドの組と外部信号パッドの組との間に接続性を生じさせる4組の電気経路の組とを備え、
電気経路の各組は、前記電気経路の組と対応した内部信号パッド及び外部信号パッドとが90°回転されたときに、別の電気経路の組として、関連した内部信号パッドと外部信号パッドとの間に同じ接続性を生じさせ、
前記4組の電気経路は、少なくとも1層の誘電性層によって分離された少なくとも2層の導電性層の上に集合的に形成されていることを特徴とする汎用チップ担体。 - 1個以上の集積回路チップを保持する汎用チップ担体において、
中心点及び周囲を有する中心領域、周辺部及び前記周辺部の4個のエッジを含み集積回路チップに相互連結する表面と、
前記表面の中心領域に設けられ、前記中心点に関して90°の回転対称性を有する第1のパターンに配置された4組の内部信号パッドであつて、前記内部信号パッドは、前記集積回路チップとの間で信号の伝達を行うことが可能であり、前記内部信号パッドのうち少なくとも10%は前記周囲よりも前記中心点の近くに配置され、前記内部信号パッドの各組は前記中心点に関して90°回転されたときに別の組のパターンと一致するパターンを有する4組の内部信号パッドの組と、
前記担体の夫々のエッジに配置され、共通パッド配置を有する4組の外部信号パッドの組と、
内部信号パッドの各組を対応した外部信号パッドの各組に接続し、前記対応した内部信号パッドの組と外部信号パッドの組との間に接続性を生じさせる4組の電気経路であって、前記電気経路の各組は、前記電気経路の組と対応した内部信号パッド及び外部信号パッドとが90°回転されたときに、別の電気経路の組として、関連した内部信号パッドと外部信号パッドとの間に同じ接続性を生じさせる4組の電気経路の組と、
前記中心点に関して90°の回転対称性を有する第2のパターンで前記中心領域に前記内部信号パッドと重ならないように配置され、第1の共通電位で互いに電気的に接続されて前記第1の共通電位を前記集積回路チップに伝達することができる第1の電源パッドの組と、
前記中心点に関して90°の回転対称性を有する第3のパターンで前記中心領域に前記内部信号パッド若しくは前記第1の電源パッドの組と重ならないように配置され、第2の共通電位で互いに電気的に接続されて前記第2の共通電位を前記集積回路チップに伝達することができる第2の電源パッドの組とを備えることを特徴とする汎用チップ担体。 - 1個以上の集積回路チップを保持する汎用チップ担体において、
中心点及び周囲を有する中心領域、周辺部及び前記周辺部の4個のエッジを含み集積回路チップに相互連結する表面と、
前記表面の中心領域に設けられ、前記中心点に関して180°の回転対称性を有する第1のパターンに配置された4組の内部信号パッドであって、前記内部信号パッドは、前記集積回路チップとの間で信号の伝達を行うことが可能であり、前記内部信号パッドのうち少なくとも10%は前記周囲よりも前記中心点の近くに配置され、前記内部信号パッドの各組は前記中心点に関して90°回転されたときに別の組のパターンと一致するパターンを有する4組の内部信号パッドの組と、
前記担体の夫々のエッジに配置され、共通パッド配置を有する4組の外部信号パッドの組と、
内部信号パッドの各組を対応した外部信号パッドの各組に接続し、前記対応した内部信号パッドの組と外部信号パッドの組との間に接続性を生じさせる4組の電気経路の組と、
前記中心点に関して180°の回転対称性を有する第2のパターンで前記中心領域に前記内部信号パッドと重ならないように配置され、第1の共通電位で互いに電気的に接続されて前記第1の共通電位を前記集積回路チップに伝達し、少なくともその10%が前記中心領域の前記周囲よりも前記中心点の近くに配置されている第1の電源パッドの組と、
前記中心点に関して180°の回転対称性を有する第3のパターンで前記中心領域に前記内部信号パッド若しくは前記第1の電源パッドの組と重ならないように配置され、第2の共通電位で互いに電気的に接続されて前記第2の共通電位を前記集積回路チップに伝達することができ、少なくともその10%が前記中心領域の前記周囲よりも前記中心点の近くに配置されている第2の電源パッドの組とを備えることを特徴とする汎用チップ担体。 - 集積回路チップを保持する汎用チップ担体において、
中心点及び周囲を有する中心領域、周辺部及び前記周辺部の4個のエッジを有し、集積回路チップが搭載される表面と、
前記表面の中心領域に、前記中心点に関して90°の回転対称性を有する第1のパターンに配置され、前記集積回路チップとの間で信号の伝達を行うことが可能な、前記中心点に関して90°回転されたときに別の組のパターンと一致するパターンを有する4組の内部信号パッドの組と、
前記担体の夫々のエッジに配置され、共通パッド配置を有する4組の外部信号パッドの組と、
内部信号パッドの各組を対応した外部信号パッドの各組に接続し、対応した内部信号パッドの組と外部信号パッドの組との間に接続性を生じさせる4組の電気経路であって、前記電気経路の各組は、前記電気経路の組と対応した内部信号パッド及び外部信号パッドとが90°回転されたときに、別の電気経路の組として、関連した内部信号パッドと外部信号パッドとの間に同じ接続性を生じさせる4組の電気経路の組と、
前記中心点に関して90°の回転対称性を有する第2のパターンで前記中心領域に前記内部信号パッドと重ならないように配置され、第1の共通電位で互いに電気的に接続されて前記第1の共通電位を前記集積回路チップに伝達することができる第1の電源パッドの組と、
前記中心点に関して90°の回転対称性を有する第3のパターンで前記中心領域に前記内部信号パッド若しくは前記第1の電源パッドの組と重ならないように配置され、第2の共通電位で互いに電気的に接続されて前記第2の共通電位を前記集積回路チップに伝達することができる第2の電源パッドの組とを備えることを特徴とする汎用チップ担体。 - 集積回路チップを保持する汎用チップ担体において、
中心点及び周囲を有する中心領域、周辺部及び前記周辺部の4個のエッジを含み集績回路チップに相互連結する表面と、
前記表面の中心領域に設けられ、前記中心点に関して180°の回転対称性を有する第1のパターンに配置された、前記集積回路チップとの間で信号の伝達を行うことが可能な4組の内部信号パッドであって、前記内部信号パッドの各組は前記中心点に関して90°回転されたときに別の組のパターンと一致するパターンを有する4組の内部信号パッドの組と、
前記担体の夫々のエッジに配置され、共通パッド配置を有する4組の外部信号パッドの組と、
内部信号パッドの各組を対応した外部信号パッドの各組に接続し、対応した内部信号パッドの組と外部信号パッドの組との間に接続性を生じさせる4組の電気経路の組と、
前記中心点に関して180°の回転対称性を有する第2のパターンで前記中心領域に前記内部信号パッドと重ならないように配置され、第1の共通電位で互いに電気的に接続されて前記第1の共通電位を前記集積回路チップに伝達する第1の電源パッドの組と、
前記中心点に関して180°の回転対称性を有する第3のパターンで前記中心領域に前記内部信号パッド若しくは前記第1の電源パッドの組と重ならないように配置され、第2の共通電位で互いに電気的に接続されて前記第2の共通電位を前記集積回路チップに伝達する第2の電源パッドの組とを備えることを特徴とする汎用チップ担体。 - 電子システムを別個の集積回路チップから構築するマルチチップモジュールであって、
表面の中心領域に形成され集積回路チップに接続される複数の第1のパッドと、前記中心領域の周辺領域に形成された複数の第2のパッドと、前記第1のパッドと前記第2のパッドを接続する配線パターンとを有し、前記配線パターンは前記中心領域の中心点に関して90°の回転対称性がある第1のチップ担体と、
表面の中心領域に形成され集積回路チップに接続される複数の第3のパッドと、前記中心領域の周辺領域に形成された複数の第4のパッドと、前記第3のパッドと前記第4のパッドを接続する配線パターンとを有し、前記配線パターンは前記中心領域の中心点に関して90°の回転対称性がある第2のチップ担体と、
前記第1の担体に設けられた複数の第2のパッドと、前記第2の担体に設けられた複数の第4のパッドとを、相互接続される前記第2のパッド及び前記第4のパッドの数に対応した数の電気経路を用いて電気接続する相互連結手段と、を備え、
前記相互連結手段は、第1のチップ担体と第2のチップ担体単体との間の接続性を変更することなく置き換えられるように共通パッド接続性を有する、マルチチップモジュール。
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US6889372B1 (en) | 2000-07-15 | 2005-05-03 | Cadence Design Systems Inc. | Method and apparatus for routing |
US6898773B1 (en) | 2002-01-22 | 2005-05-24 | Cadence Design Systems, Inc. | Method and apparatus for producing multi-layer topological routes |
US6556454B1 (en) * | 2000-10-31 | 2003-04-29 | Agilent Technologies, Inc. | High density contact arrangement |
US6915500B1 (en) * | 2001-06-03 | 2005-07-05 | Cadence Design Systems, Inc. | Method and arrangement for layout and manufacture of nonmanhattan semiconductor integrated circuit using simulated Euclidean wiring |
US6858928B1 (en) | 2000-12-07 | 2005-02-22 | Cadence Design Systems, Inc. | Multi-directional wiring on a single metal layer |
US6900540B1 (en) | 2000-12-07 | 2005-05-31 | Cadence Design Systems, Inc. | Simulating diagonal wiring directions using Manhattan directional wires |
US6407462B1 (en) * | 2000-12-30 | 2002-06-18 | Lsi Logic Corporation | Irregular grid bond pad layout arrangement for a flip chip package |
US6745273B1 (en) | 2001-01-12 | 2004-06-01 | Lsi Logic Corporation | Automatic deadlock prevention via arbitration switching |
US6707684B1 (en) | 2001-04-02 | 2004-03-16 | Advanced Micro Devices, Inc. | Method and apparatus for direct connection between two integrated circuits via a connector |
US6479319B1 (en) | 2001-04-20 | 2002-11-12 | Lsi Logic Corporation | Contact escape pattern |
US6590292B1 (en) | 2001-06-01 | 2003-07-08 | Lsi Logic Corporation | Thermal and mechanical attachment of a heatspreader to a flip-chip integrated circuit structure using underfill |
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US6829757B1 (en) | 2001-06-03 | 2004-12-07 | Cadence Design Systems, Inc. | Method and apparatus for generating multi-layer routes |
US6957408B1 (en) | 2002-01-22 | 2005-10-18 | Cadence Design Systems, Inc. | Method and apparatus for routing nets in an integrated circuit layout |
US6531932B1 (en) | 2001-06-27 | 2003-03-11 | Lsi Logic Corporation | Microstrip package having optimized signal line impedance control |
US6472762B1 (en) | 2001-08-31 | 2002-10-29 | Lsi Logic Corporation | Enhanced laminate flipchip package using a high CTE heatspreader |
JP3929861B2 (ja) * | 2001-10-02 | 2007-06-13 | 株式会社ソニー・コンピュータエンタテインメント | 半導体装置、半導体パッケージ、電子デバイス及び情報処理の環境構築方法 |
US6671865B1 (en) | 2001-11-27 | 2003-12-30 | Lsi Logic Corporation | High density input output |
US6713686B2 (en) | 2002-01-18 | 2004-03-30 | International Business Machines Corporation | Apparatus and method for repairing electronic packages |
US7080329B1 (en) | 2002-01-22 | 2006-07-18 | Cadence Design Systems, Inc. | Method and apparatus for identifying optimized via locations |
US6892371B1 (en) | 2002-01-22 | 2005-05-10 | Cadence Design Systems, Inc. | Method and apparatus for performing geometric routing |
US7117468B1 (en) | 2002-01-22 | 2006-10-03 | Cadence Design Systems, Inc. | Layouts with routes with different spacings in different directions on the same layer, and method and apparatus for generating such layouts |
US7089524B1 (en) | 2002-01-22 | 2006-08-08 | Cadence Design Systems, Inc. | Topological vias route wherein the topological via does not have a coordinate within the region |
US6938234B1 (en) | 2002-01-22 | 2005-08-30 | Cadence Design Systems, Inc. | Method and apparatus for defining vias |
US6944841B1 (en) | 2002-01-22 | 2005-09-13 | Cadence Design Systems, Inc. | Method and apparatus for proportionate costing of vias |
US7096449B1 (en) | 2002-01-22 | 2006-08-22 | Cadence Design Systems, Inc. | Layouts with routes with different widths in different directions on the same layer, and method and apparatus for generating such layouts |
US6973634B1 (en) | 2002-01-22 | 2005-12-06 | Cadence Design Systems, Inc. | IC layouts with at least one layer that has more than one preferred interconnect direction, and method and apparatus for generating such a layout |
US7013451B1 (en) | 2002-01-22 | 2006-03-14 | Cadence Design Systems, Inc. | Method and apparatus for performing routability checking |
US6769108B2 (en) * | 2002-03-14 | 2004-07-27 | International Business Machines Corporation | Triangular assignment of pins used for diagonal interconnections between diagonal chips in a multi-chip module |
US6886143B1 (en) * | 2002-03-29 | 2005-04-26 | Altera Corporation | Method and apparatus for providing clock/buffer network in mask-programmable logic device |
US6700196B1 (en) * | 2002-09-23 | 2004-03-02 | Honeywell Federal Manufacturing & Technologies | Programmable multi-chip module |
US7216308B2 (en) * | 2002-11-18 | 2007-05-08 | Cadence Design Systems, Inc. | Method and apparatus for solving an optimization problem in an integrated circuit layout |
US7093221B2 (en) * | 2002-11-18 | 2006-08-15 | Cadence Design Systems, Inc. | Method and apparatus for identifying a group of routes for a set of nets |
US6892369B2 (en) * | 2002-11-18 | 2005-05-10 | Cadence Design Systems, Inc. | Method and apparatus for costing routes of nets |
JP2006514381A (ja) * | 2002-12-10 | 2006-04-27 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 表面パネルモジュール、表面パネルモジュール構造、表面パネルモジュール構造の表面パネルモジュールから少なくとも1つの基準位置までの距離を決定するための方法、プロセッサ構造、織地構造、および、表面パネル構造 |
US20040139297A1 (en) * | 2003-01-10 | 2004-07-15 | Huppenthal Jon M. | System and method for scalable interconnection of adaptive processor nodes for clustered computer systems |
US7161812B1 (en) * | 2003-04-08 | 2007-01-09 | Nvidia Corporation | System for arraying surface mount grid array contact pads to optimize trace escape routing for a printed circuit board |
US7003748B1 (en) | 2003-06-01 | 2006-02-21 | Cadence Design Systems, Inc. | Methods and apparatus for defining Manhattan power grid structures beneficial to diagonal signal wiring |
US7272803B1 (en) * | 2003-06-01 | 2007-09-18 | Cadence Design Systems, Inc. | Methods and apparatus for defining manhattan power grid structures having a reduced number of vias |
US7086024B2 (en) * | 2003-06-01 | 2006-08-01 | Cadence Design Systems, Inc. | Methods and apparatus for defining power grid structures having diagonal stripes |
US20040262728A1 (en) * | 2003-06-30 | 2004-12-30 | Sterrett Terry L. | Modular device assemblies |
US7034391B2 (en) * | 2003-11-08 | 2006-04-25 | Chippac, Inc. | Flip chip interconnection pad layout |
US8853001B2 (en) | 2003-11-08 | 2014-10-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming pad layout for flipchip semiconductor die |
US7131096B1 (en) | 2004-06-01 | 2006-10-31 | Pulsic Limited | Method of automatically routing nets according to current density rules |
US7373628B1 (en) | 2004-06-01 | 2008-05-13 | Pulsic Limited | Method of automatically routing nets using a Steiner tree |
US7784010B1 (en) | 2004-06-01 | 2010-08-24 | Pulsic Limited | Automatic routing system with variable width interconnect |
US8095903B2 (en) | 2004-06-01 | 2012-01-10 | Pulsic Limited | Automatically routing nets with variable spacing |
US7257797B1 (en) | 2004-06-07 | 2007-08-14 | Pulsic Limited | Method of automatic shape-based routing of interconnects in spines for integrated circuit design |
JP4539916B2 (ja) * | 2005-01-19 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、半導体集積回路の設計方法、及び半導体集積回路の設計用プログラム |
US20060185895A1 (en) * | 2005-02-24 | 2006-08-24 | Navinchandra Kalidas | Universal pattern of contact pads for semiconductor reflow interconnections |
US9245082B2 (en) | 2005-06-21 | 2016-01-26 | Pulsic Limited | High-speed shape-based router |
US7603644B2 (en) | 2005-06-24 | 2009-10-13 | Pulsic Limited | Integrated circuit routing and compaction |
US7157926B1 (en) * | 2005-09-06 | 2007-01-02 | Seiko Epson Corporation | Universal padset concept for high-frequency probing |
JP4276651B2 (ja) * | 2005-10-13 | 2009-06-10 | タイコエレクトロニクスアンプ株式会社 | Icソケットセット |
US7363607B2 (en) | 2005-11-08 | 2008-04-22 | Pulsic Limited | Method of automatically routing nets according to parasitic constraint rules |
US20070111553A1 (en) * | 2005-11-12 | 2007-05-17 | Fleck Richard M | Universal integrated circuit programming socket board rewirable by means of an interconnect adapter board |
US7395717B2 (en) * | 2006-02-10 | 2008-07-08 | Milliken & Company | Flexible capacitive sensor |
US7490189B2 (en) * | 2006-06-14 | 2009-02-10 | Sun Microsystems, Inc. | Multi-chip switch based on proximity communication |
US8201128B2 (en) | 2006-06-16 | 2012-06-12 | Cadence Design Systems, Inc. | Method and apparatus for approximating diagonal lines in placement |
US8250514B1 (en) | 2006-07-13 | 2012-08-21 | Cadence Design Systems, Inc. | Localized routing direction |
JP2008147499A (ja) * | 2006-12-12 | 2008-06-26 | Fujitsu Ltd | プリント基板 |
US7589269B2 (en) * | 2007-04-03 | 2009-09-15 | Master Key, Llc | Device and method for visualizing musical rhythmic structures |
KR20090070406A (ko) * | 2007-12-27 | 2009-07-01 | 삼성전자주식회사 | 피씨비 스트립과 그의 어셈블리 장치와 방법 |
JP5497266B2 (ja) * | 2008-01-31 | 2014-05-21 | ピーエスフォー ルクスコ エスエイアールエル | 半導体モジュール、基板および配線方法 |
US8863046B2 (en) * | 2008-04-11 | 2014-10-14 | International Business Machines Corporation | Controlling impedance and thickness variations for multilayer electronic structures |
US7921403B2 (en) * | 2008-04-11 | 2011-04-05 | International Business Machines Corporation | Controlling impedance and thickness variations for multilayer electronic structures |
US8549444B2 (en) * | 2008-04-11 | 2013-10-01 | International Business Machines Corporation | Controlling impedance and thickness variations for multilayer electronic structures |
KR20090118747A (ko) * | 2008-05-14 | 2009-11-18 | 삼성전자주식회사 | 관통 전극을 가지는 반도체 칩 패키지 및 인쇄회로기판 |
TWI347810B (en) * | 2008-10-03 | 2011-08-21 | Po Ju Chou | A method for manufacturing a flexible pcb and the structure of the flexible pcb |
US20100200949A1 (en) | 2009-02-12 | 2010-08-12 | International Business Machines Corporation | Method for tuning the threshold voltage of a metal gate and high-k device |
US8458636B1 (en) | 2009-03-18 | 2013-06-04 | Pulsic Limited | Filling vacant areas of an integrated circuit design |
US8402418B2 (en) | 2009-12-31 | 2013-03-19 | Nvidia Corporation | System and process for automatic clock routing in an application specific integrated circuit |
EP2503594A1 (en) * | 2011-03-21 | 2012-09-26 | Dialog Semiconductor GmbH | Signal routing optimized IC package ball/pad layout |
US8653377B2 (en) * | 2011-04-05 | 2014-02-18 | Raytheon Company | Microelectronic assemblies |
US9236366B2 (en) * | 2012-12-20 | 2016-01-12 | Intel Corporation | High density organic bridge device and method |
US9939883B2 (en) | 2012-12-27 | 2018-04-10 | Nvidia Corporation | Supply-voltage control for device power management |
US9766649B2 (en) | 2013-07-22 | 2017-09-19 | Nvidia Corporation | Closed loop dynamic voltage and frequency scaling |
US9602083B2 (en) | 2013-07-03 | 2017-03-21 | Nvidia Corporation | Clock generation circuit that tracks critical path across process, voltage and temperature variation |
US10103719B2 (en) | 2013-07-22 | 2018-10-16 | Nvidia Corporation | Integrated voltage regulator with in-built process, temperature and aging compensation |
US20160056094A1 (en) * | 2014-08-19 | 2016-02-25 | Freescale Semiconductor, Inc. | Ball grid array package with more signal routing structures |
US9437492B2 (en) | 2014-09-29 | 2016-09-06 | Freescale Semiconductor, Inc. | Substrate for alternative semiconductor die configurations |
US9698093B2 (en) | 2015-08-24 | 2017-07-04 | Nxp Usa,Inc. | Universal BGA substrate |
CN107978576B (zh) | 2016-10-21 | 2023-07-28 | 恩智浦美国有限公司 | 封装半导体器件的衬底互连结构 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09181208A (ja) * | 1995-12-22 | 1997-07-11 | Denso Corp | 混成集積回路装置 |
JPH09298217A (ja) * | 1996-05-07 | 1997-11-18 | Hitachi Ltd | 半導体装置の製造方法、半導体装置および電子装置 |
JPH10150120A (ja) * | 1996-11-19 | 1998-06-02 | Denso Corp | プリント配線基板,bga型lsiパッケージ及び電子装置 |
JP2000091463A (ja) * | 1998-09-09 | 2000-03-31 | Matsushita Electric Ind Co Ltd | Bgaパッケージ |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3388301A (en) * | 1964-12-09 | 1968-06-11 | Signetics Corp | Multichip integrated circuit assembly with interconnection structure |
US4202007A (en) * | 1978-06-23 | 1980-05-06 | International Business Machines Corporation | Multi-layer dielectric planar structure having an internal conductor pattern characterized with opposite terminations disposed at a common edge surface of the layers |
US4458297A (en) * | 1981-01-16 | 1984-07-03 | Mosaic Systems, Inc. | Universal interconnection substrate |
US4631572A (en) * | 1983-09-27 | 1986-12-23 | Trw Inc. | Multiple path signal distribution to large scale integration chips |
CA1226966A (en) * | 1985-09-10 | 1987-09-15 | Gabriel Marcantonio | Integrated circuit chip package |
US4774630A (en) * | 1985-09-30 | 1988-09-27 | Microelectronics Center Of North Carolina | Apparatus for mounting a semiconductor chip and making electrical connections thereto |
US4866508A (en) * | 1986-09-26 | 1989-09-12 | General Electric Company | Integrated circuit packaging configuration for rapid customized design and unique test capability |
US4811082A (en) * | 1986-11-12 | 1989-03-07 | International Business Machines Corporation | High performance integrated circuit packaging structure |
JPS63245952A (ja) * | 1987-04-01 | 1988-10-13 | Hitachi Ltd | マルチチップモジュ−ル構造体 |
US5066831A (en) * | 1987-10-23 | 1991-11-19 | Honeywell Inc. | Universal semiconductor chip package |
FR2640457B1 (fr) * | 1988-12-09 | 1991-01-25 | Thomson Csf | Dispositif de raccordement de composants et module fonctionnel l'utilisant |
JP2647188B2 (ja) * | 1989-03-20 | 1997-08-27 | 株式会社東芝 | 半導体装置の製造方法 |
US5257166A (en) * | 1989-06-05 | 1993-10-26 | Kawasaki Steel Corporation | Configurable electronic circuit board adapter therefor, and designing method of electronic circuit using the same board |
GB8918482D0 (en) * | 1989-08-14 | 1989-09-20 | Inmos Ltd | Packaging semiconductor chips |
US5200810A (en) * | 1990-04-05 | 1993-04-06 | General Electric Company | High density interconnect structure with top mounted components |
US5081563A (en) * | 1990-04-27 | 1992-01-14 | International Business Machines Corporation | Multi-layer package incorporating a recessed cavity for a semiconductor chip |
US5241456A (en) * | 1990-07-02 | 1993-08-31 | General Electric Company | Compact high density interconnect structure |
US5220490A (en) * | 1990-10-25 | 1993-06-15 | Microelectronics And Computer Technology Corporation | Substrate interconnect allowing personalization using spot surface links |
JPH0715969B2 (ja) * | 1991-09-30 | 1995-02-22 | インターナショナル・ビジネス・マシーンズ・コーポレイション | マルチチツプ集積回路パツケージ及びそのシステム |
US5198963A (en) * | 1991-11-21 | 1993-03-30 | Motorola, Inc. | Multiple integrated circuit module which simplifies handling and testing |
US5691885A (en) * | 1992-03-17 | 1997-11-25 | Massachusetts Institute Of Technology | Three-dimensional interconnect having modules with vertical top and bottom connectors |
DE69330450T2 (de) * | 1992-08-05 | 2001-11-08 | Fujitsu Ltd | Dreidimensionaler Multichipmodul |
US5854534A (en) * | 1992-08-05 | 1998-12-29 | Fujitsu Limited | Controlled impedence interposer substrate |
US5272600A (en) * | 1992-09-02 | 1993-12-21 | Microelectronics And Computer Technology Corporation | Electrical interconnect device with interwoven power and ground lines and capacitive vias |
US5495397A (en) * | 1993-04-27 | 1996-02-27 | International Business Machines Corporation | Three dimensional package and architecture for high performance computer |
US5391914A (en) * | 1994-03-16 | 1995-02-21 | The United States Of America As Represented By The Secretary Of The Navy | Diamond multilayer multichip module substrate |
JP3726985B2 (ja) * | 1996-12-09 | 2005-12-14 | ソニー株式会社 | 電子部品の製造方法 |
US5857858A (en) * | 1996-12-23 | 1999-01-12 | General Electric Company | Demountable and repairable low pitch interconnect for stacked multichip modules |
US5905639A (en) * | 1997-09-29 | 1999-05-18 | Raytheon Company | Three-dimensional component stacking using high density multichip interconnect decals and three-bond daisy-chained wedge bonds |
JP2000068404A (ja) * | 1998-08-19 | 2000-03-03 | Texas Instr Japan Ltd | Bgaパッケージ用の基板 |
-
1998
- 1998-09-11 US US09/151,575 patent/US6111756A/en not_active Expired - Lifetime
-
1999
- 1999-09-10 JP JP25756099A patent/JP4159196B2/ja not_active Expired - Fee Related
-
2008
- 2008-02-18 JP JP2008036557A patent/JP4649483B2/ja not_active Expired - Fee Related
- 2008-02-18 JP JP2008036556A patent/JP4598836B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09181208A (ja) * | 1995-12-22 | 1997-07-11 | Denso Corp | 混成集積回路装置 |
JPH09298217A (ja) * | 1996-05-07 | 1997-11-18 | Hitachi Ltd | 半導体装置の製造方法、半導体装置および電子装置 |
JPH10150120A (ja) * | 1996-11-19 | 1998-06-02 | Denso Corp | プリント配線基板,bga型lsiパッケージ及び電子装置 |
JP2000091463A (ja) * | 1998-09-09 | 2000-03-31 | Matsushita Electric Ind Co Ltd | Bgaパッケージ |
Also Published As
Publication number | Publication date |
---|---|
JP2000156454A (ja) | 2000-06-06 |
JP4159196B2 (ja) | 2008-10-01 |
US6111756A (en) | 2000-08-29 |
JP4649483B2 (ja) | 2011-03-09 |
JP4598836B2 (ja) | 2010-12-15 |
JP2008124520A (ja) | 2008-05-29 |
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