JPH0642523B2 - 直接書込み設計変更能力を有する電子回路システム - Google Patents
直接書込み設計変更能力を有する電子回路システムInfo
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- JPH0642523B2 JPH0642523B2 JP2515006A JP51500690A JPH0642523B2 JP H0642523 B2 JPH0642523 B2 JP H0642523B2 JP 2515006 A JP2515006 A JP 2515006A JP 51500690 A JP51500690 A JP 51500690A JP H0642523 B2 JPH0642523 B2 JP H0642523B2
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- 230000008859 change Effects 0.000 title claims description 46
- 238000001465 metallisation Methods 0.000 claims description 203
- 239000000758 substrate Substances 0.000 claims description 63
- 238000000034 method Methods 0.000 claims description 41
- 230000004048 modification Effects 0.000 claims description 27
- 238000012986 modification Methods 0.000 claims description 27
- 238000000151 deposition Methods 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 6
- 238000001182 laser chemical vapour deposition Methods 0.000 claims description 6
- 239000000919 ceramic Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims 2
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229930194845 Bahia Natural products 0.000 description 1
- 240000006766 Cornus mas Species 0.000 description 1
- 244000147568 Laurus nobilis Species 0.000 description 1
- 235000017858 Laurus nobilis Nutrition 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5382—Adaptable interconnections, e.g. for engineering changes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths
Landscapes
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- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】 ［技術分野］ この発明は、構成部品間の相互接続が、離散配線を追加
することなく変更できる電子回路システム、およびこれ
らの変更を行う方法に関するものである。詳細に述べれ
ば、好ましい実施例では、この発明は、直接書き込み表
面の金属付着により、集積回路チップの相互接続を、チ
ップを包囲する一連のリング・パターンに接続し、次に
同様の付着によりこのパターンを電子回路基板全体に存
在する設計変更ネットワークに接続することによって、
変更が行えるシステムに関するものである。
することなく変更できる電子回路システム、およびこれ
らの変更を行う方法に関するものである。詳細に述べれ
ば、好ましい実施例では、この発明は、直接書き込み表
面の金属付着により、集積回路チップの相互接続を、チ
ップを包囲する一連のリング・パターンに接続し、次に
同様の付着によりこのパターンを電子回路基板全体に存
在する設計変更ネットワークに接続することによって、
変更が行えるシステムに関するものである。
［背景技術］ 現在の回路製作技術では、１個のチップ上に数千ないし
数百万の個別の能動デバイスを集積する。これらのデバ
イス間を連結し、１個の基板上に取り付けられた多数の
チップ間を連結するには、非常に多数の電気接続が必要
である。このような基板の代表的なモジュールは、米国
特許第４２４５２７３号明細書に開示されている。
数百万の個別の能動デバイスを集積する。これらのデバ
イス間を連結し、１個の基板上に取り付けられた多数の
チップ間を連結するには、非常に多数の電気接続が必要
である。このような基板の代表的なモジュールは、米国
特許第４２４５２７３号明細書に開示されている。
このような基板は、通常セラミック材料で製作される
が、きわめて複雑で、内部回路ネットワークを形成する
数十万本のバイアとプリント線を有する３０層以上のグ
リーン・セラミック・シートの層を含んでいる。基板を
積層し焼成した後は、埋め込まれたネットワークを変更
する実用的な方法がない。これらの基板とその上に取り
付けられたチップの性質が複雑なため、設計変更を可能
にしまたは製造上の欠陥を是正するために、電気接続を
変更する必要がしばしば生じる。
が、きわめて複雑で、内部回路ネットワークを形成する
数十万本のバイアとプリント線を有する３０層以上のグ
リーン・セラミック・シートの層を含んでいる。基板を
積層し焼成した後は、埋め込まれたネットワークを変更
する実用的な方法がない。これらの基板とその上に取り
付けられたチップの性質が複雑なため、設計変更を可能
にしまたは製造上の欠陥を是正するために、電気接続を
変更する必要がしばしば生じる。
これらのいわゆる設計変更を実施するための基本概念
は、内部配線を基板表面に配し、埋め込まれた配線を切
断して、設計変更用のフライ・ワイヤを所定の接続点の
間に通すことにより、修正を行うというものである。こ
の概念は、米国特許第４０１６４６３号および第４２５
４４４５号明細書に記載されている。表面の接続点は、
フライ・ワイヤをボンディングするための比較的大きい
パッドで、２００μｍ×４００μｍ程度のものであり、
除去可能なリンクで内部配線の基板表面と交差する点に
接合される。これは、米国特許第４２４５２７３号明細
書に開示されている。この設計の変形は、パッドがジグ
ザグ形の格子上に配置されたもので、特願昭５９−９６
７９７号明細書に開示されている。
は、内部配線を基板表面に配し、埋め込まれた配線を切
断して、設計変更用のフライ・ワイヤを所定の接続点の
間に通すことにより、修正を行うというものである。こ
の概念は、米国特許第４０１６４６３号および第４２５
４４４５号明細書に記載されている。表面の接続点は、
フライ・ワイヤをボンディングするための比較的大きい
パッドで、２００μｍ×４００μｍ程度のものであり、
除去可能なリンクで内部配線の基板表面と交差する点に
接合される。これは、米国特許第４２４５２７３号明細
書に開示されている。この設計の変形は、パッドがジグ
ザグ形の格子上に配置されたもので、特願昭５９−９６
７９７号明細書に開示されている。
この概念では、各チップ接続ごとに、別々のパッドと除
去可能リンクが必要となる。回路の集積度が増大するに
つれて、チップの相互接続の数が増加し、したがって必
要な変更用パッドの数も増大する。将来の高性能システ
ム用のチップには、６００個を超えるチップ接続点が必
要となることが予想される。これは現在のシステムの約
３倍であり、そのため必要な設計変更用パッドの数も増
大する。このため、回路チップではなく、変更用パッド
の占める基板面積の割合が増大する。したがってチップ
の間隔が大きくなり、チップ間の信号の時間遅延が大き
くなる。しかし、進歩したシステムではサイクル時間が
短かいことが要求されるため、このことは好ましくな
い。
去可能リンクが必要となる。回路の集積度が増大するに
つれて、チップの相互接続の数が増加し、したがって必
要な変更用パッドの数も増大する。将来の高性能システ
ム用のチップには、６００個を超えるチップ接続点が必
要となることが予想される。これは現在のシステムの約
３倍であり、そのため必要な設計変更用パッドの数も増
大する。このため、回路チップではなく、変更用パッド
の占める基板面積の割合が増大する。したがってチップ
の間隔が大きくなり、チップ間の信号の時間遅延が大き
くなる。しかし、進歩したシステムではサイクル時間が
短かいことが要求されるため、このことは好ましくな
い。
また従来の概念では、設計変更によって接続しなければ
ならない２点間に通す離散ワイヤが必要となる。電子回
路基板の寸法が１００mm角を超えると、変更用ワイヤの
長さも増大する。配線の問題は、チップ接続の数に比例
して増大する必要な接続数の増大とともに大きくなる。
ならない２点間に通す離散ワイヤが必要となる。電子回
路基板の寸法が１００mm角を超えると、変更用ワイヤの
長さも増大する。配線の問題は、チップ接続の数に比例
して増大する必要な接続数の増大とともに大きくなる。
この問題を解決するためにこれまで提案された方法は、
設計変更用パッドの必要性と、過大な長さのフライ・ワ
イヤの必要性に対処しようとするものであった。フーバ
ッハー（Hubacher）、ＩＢＭテクニカル・ディスクロー
ジャ・ブルテン、Ｖｏｌ．２４、No.１１Ａ、１９８２
年４月、ｐ．５５５４〜５５５７には、単一の設計変更
用パッドを、２つのチップ相互接続で共用する設計が提
案されている。この解決方法は、チップ相互接続の数が
増加した場合の基板面積の必要量をある程度緩和する
が、配線の問題の解決にはならない。一方、米国特許第
４４８９３６４号明細書では、配線の長さの問題は解消
するが、変更用パッドの必要数が増大する問題は解決さ
れない。上記の特許は、基板内部の配線ネットワークに
接続したダンベル型の設計変更用リンクをチップ間に設
けることにより、変更用配線の長さの問題を解消するこ
とを目的としたものである。設計変更用リンクの中央部
を必要なとき切断して、内部配線にフライ・ワイヤの長
さの大部分の代用をさせることができる。この解決方法
の変形は、欧州特許第０１１６９２７号および第０１７
１７８３号明細書に開示されている。
設計変更用パッドの必要性と、過大な長さのフライ・ワ
イヤの必要性に対処しようとするものであった。フーバ
ッハー（Hubacher）、ＩＢＭテクニカル・ディスクロー
ジャ・ブルテン、Ｖｏｌ．２４、No.１１Ａ、１９８２
年４月、ｐ．５５５４〜５５５７には、単一の設計変更
用パッドを、２つのチップ相互接続で共用する設計が提
案されている。この解決方法は、チップ相互接続の数が
増加した場合の基板面積の必要量をある程度緩和する
が、配線の問題の解決にはならない。一方、米国特許第
４４８９３６４号明細書では、配線の長さの問題は解消
するが、変更用パッドの必要数が増大する問題は解決さ
れない。上記の特許は、基板内部の配線ネットワークに
接続したダンベル型の設計変更用リンクをチップ間に設
けることにより、変更用配線の長さの問題を解消するこ
とを目的としたものである。設計変更用リンクの中央部
を必要なとき切断して、内部配線にフライ・ワイヤの長
さの大部分の代用をさせることができる。この解決方法
の変形は、欧州特許第０１１６９２７号および第０１７
１７８３号明細書に開示されている。
ハードウェアを追加することにより、上記の問題を解決
しようとする多くの解決方法が提案されている。米国特
許第４８０３５９５号明細書には、チップと基板の間に
挿入された複数の内部配線面を備えたインターポーザの
使用が提案されている。この解決方法では、フライ・ワ
イヤと設計変更用パッドの両方が不要となる可能性があ
る。しかし、この方法には、それ自体が設計変更を必要
とする可能性のある複雑なハードウェアが追加されると
いう欠点がある。米国特許第４６５２９７４号明細書に
は、必要に応じて所定の相互接続が変更できるようにカ
スタマイズされた設計変更用装置の使用が記載されてい
る。これらの装置は、チップ間の、チップの接続が設計
変更用パッドにファンアウトする領域にボンディングさ
れている。これらの設計変更用パッドは、従来の設計変
更方法で使用されるものよりも大幅に小さく、ワイヤ・
ボンディングのために大面積を必要としない。しかし、
この設計では、複数の変更用装置が必要なのに加えて、
変更用装置を正確に配置する必要がある。米国特許第４
５４９２００号明細書に示されている多層パッケージン
グ・システムは、数は少ないものの、設計変更用パッド
とフライ・ワイヤの両方が必要である。
しようとする多くの解決方法が提案されている。米国特
許第４８０３５９５号明細書には、チップと基板の間に
挿入された複数の内部配線面を備えたインターポーザの
使用が提案されている。この解決方法では、フライ・ワ
イヤと設計変更用パッドの両方が不要となる可能性があ
る。しかし、この方法には、それ自体が設計変更を必要
とする可能性のある複雑なハードウェアが追加されると
いう欠点がある。米国特許第４６５２９７４号明細書に
は、必要に応じて所定の相互接続が変更できるようにカ
スタマイズされた設計変更用装置の使用が記載されてい
る。これらの装置は、チップ間の、チップの接続が設計
変更用パッドにファンアウトする領域にボンディングさ
れている。これらの設計変更用パッドは、従来の設計変
更方法で使用されるものよりも大幅に小さく、ワイヤ・
ボンディングのために大面積を必要としない。しかし、
この設計では、複数の変更用装置が必要なのに加えて、
変更用装置を正確に配置する必要がある。米国特許第４
５４９２００号明細書に示されている多層パッケージン
グ・システムは、数は少ないものの、設計変更用パッド
とフライ・ワイヤの両方が必要である。
所与の配線層に設けた開口を使用して基板の内部層にア
クセスできる、三次元の配線方式を用いた、設計変更の
問題の解決方法がいくつか存在する。これらの解決方法
は、米国特許第４６６７４０４号、第４７１０５９２
号、および第４７６４６４４号明細書に開示されてい
る。
クセスできる、三次元の配線方式を用いた、設計変更の
問題の解決方法がいくつか存在する。これらの解決方法
は、米国特許第４６６７４０４号、第４７１０５９２
号、および第４７６４６４４号明細書に開示されてい
る。
米国特許第４７４６８１５号明細書では、チップ内部に
１組の電子式スイッチを使用して、必要とされる多くの
設計変更用パッドをなくしている。この方法は、必要と
される設計変更用パッドの数をかなり減らすことができ
るが、長いフライ・ワイヤの必要性はなくなっていな
い。
１組の電子式スイッチを使用して、必要とされる多くの
設計変更用パッドをなくしている。この方法は、必要と
される設計変更用パッドの数をかなり減らすことができ
るが、長いフライ・ワイヤの必要性はなくなっていな
い。
ストーラ（Stoller）、ＩＢＭテクニカル・ディスクロ
ージャ・ブルテン、Ｖｏｌ．２７、No.３、１９８４年
８月、ｐ．１６０１には、離散式設計変更用配線面の使
用が提案されている。この方法は、製造上の欠陥の問題
は解決しておらず、設計変更を速く行う手段も提供して
いない。
ージャ・ブルテン、Ｖｏｌ．２７、No.３、１９８４年
８月、ｐ．１６０１には、離散式設計変更用配線面の使
用が提案されている。この方法は、製造上の欠陥の問題
は解決しておらず、設計変更を速く行う手段も提供して
いない。
システムの性能要件が増大し、必要とされる相互接続の
数が増加するにつれて、設計変更用パッドに必要な余分
の面積と、必要とされるフライ・ワイヤの量および長さ
の増大の問題を解決することが必要となっている。これ
らの問題は、複雑なハードウェアや電子回路を追加する
ことなく解決すべきである。
数が増加するにつれて、設計変更用パッドに必要な余分
の面積と、必要とされるフライ・ワイヤの量および長さ
の増大の問題を解決することが必要となっている。これ
らの問題は、複雑なハードウェアや電子回路を追加する
ことなく解決すべきである。
ボンディングしたワイヤや大面積の設計変更用パッドの
使用を必要とせずに設計変更を行う、電子回路システム
および方法が求められている。
使用を必要とせずに設計変更を行う、電子回路システム
および方法が求められている。
この発明の目的は、ボンディングしたフライ・ワイヤを
使用せずに設計変更を行う、システムおよび方法を提供
することにある。
使用せずに設計変更を行う、システムおよび方法を提供
することにある。
この発明の他の目的は、フライ・ワイヤをボンディング
するための大面積の比較的大きな設計変更用パッドを必
要とせずに、これらの変更を行うことにある。
するための大面積の比較的大きな設計変更用パッドを必
要とせずに、これらの変更を行うことにある。
さらに、この発明の他の目的は、従来の電子回路製造技
術を使用して、電子回路システムに製造工程を追加する
ことなく、上記の２つの目的を達成することにある。
術を使用して、電子回路システムに製造工程を追加する
ことなく、上記の２つの目的を達成することにある。
［発明の開示］ 上記その他の目的は、この発明では、絶縁材料および導
電性材料の層からなる支持基板と、基板上の複数のデバ
イス・サイトと、これら複数のデバイス・サイト間の電
気的相互接続と、基板外部の部品に電気信号を供給する
ための入出力手段と、デバイス・サイト間の上記電気的
相互接続を変更する手段とを備えた電子回路システムに
よって達成される。これらの電気的相互接続を変更する
手段は、各デバイス・サイトを包囲する導電性リング・
パターンと、少なくとも隣接するデバイス・サイト間を
延びる一連の設計変更パターンと、所定の相互接続をリ
ング・パターンに接続する手段と、リング・パターンを
少なくとも１つの設計変更パターンに接続する手段とを
備える。
電性材料の層からなる支持基板と、基板上の複数のデバ
イス・サイトと、これら複数のデバイス・サイト間の電
気的相互接続と、基板外部の部品に電気信号を供給する
ための入出力手段と、デバイス・サイト間の上記電気的
相互接続を変更する手段とを備えた電子回路システムに
よって達成される。これらの電気的相互接続を変更する
手段は、各デバイス・サイトを包囲する導電性リング・
パターンと、少なくとも隣接するデバイス・サイト間を
延びる一連の設計変更パターンと、所定の相互接続をリ
ング・パターンに接続する手段と、リング・パターンを
少なくとも１つの設計変更パターンに接続する手段とを
備える。
この発明はまた、電子回路システム中のデバイス・サイ
ト間の上記の電気的相互接続を変更する方法も提供す
る。この方法は、所定の相互接続を、各デバイス・サイ
トを包囲する導電性リング・パターンに接続し、このリ
ング・パターンをデバイス・サイト間を延びる導電性設
計変更パターンに接続する工程を含む。
ト間の上記の電気的相互接続を変更する方法も提供す
る。この方法は、所定の相互接続を、各デバイス・サイ
トを包囲する導電性リング・パターンに接続し、このリ
ング・パターンをデバイス・サイト間を延びる導電性設
計変更パターンに接続する工程を含む。
［図面の簡単な説明］ 第１図は、基板上のチップのアレイを示す図である。
第２図は、電子回路基板の一部と、この基板に取り付け
られ、リング・パターンおよび設計変更パターンに包囲
されたチップを示す平面図である。
られ、リング・パターンおよび設計変更パターンに包囲
されたチップを示す平面図である。
第３図は、基板に取り付けた単一チップ、基板表面下の
層、およびシステムの相互接続配線を示す斜視図であ
る。
層、およびシステムの相互接続配線を示す斜視図であ
る。
第４図は、２つのチップのチップ・パッドを接続し、こ
れらのチップ・パッドの既存の接続を切断する設計変更
を示す斜視図である。
れらのチップ・パッドの既存の接続を切断する設計変更
を示す斜視図である。
第５図ないし第９図は、デバイス・サイトの一部を示
し、システムの配線および設計変更を例示する、この発
明の様々な実施例の平面図である。
し、システムの配線および設計変更を例示する、この発
明の様々な実施例の平面図である。
［発明の好ましい実施例］ 第１図を参照すると、この発明の電子回路システム１２
５が示されている。電子回路システム１２５は、支持基
板を備えている。この発明では、好ましい支持基板は多
層セラミック基板１１であり、図では複数の集積回路チ
ップ１２２がデバイス・サイトに取り付けてある。この
支持基板の選択は、例示のためであり、この発明を限定
するものではないことを理解されたい。後で詳細に述べ
るように、支持基板は、電子デバイス・サイトを支持で
きるものであれば、他のどんな基板でもよい。具体的に
は、基板は集積回路自体であってもよく、その場合は、
その集積回路チップの諸領域がデバイス・サイトとな
る。
５が示されている。電子回路システム１２５は、支持基
板を備えている。この発明では、好ましい支持基板は多
層セラミック基板１１であり、図では複数の集積回路チ
ップ１２２がデバイス・サイトに取り付けてある。この
支持基板の選択は、例示のためであり、この発明を限定
するものではないことを理解されたい。後で詳細に述べ
るように、支持基板は、電子デバイス・サイトを支持で
きるものであれば、他のどんな基板でもよい。具体的に
は、基板は集積回路自体であってもよく、その場合は、
その集積回路チップの諸領域がデバイス・サイトとな
る。
このシステムはまた、システムを他のシステムに接続す
る入出力手段も備えている。これらは、第１図ではピン
１２３で示してあるが、ピン、コネクタ、メタライズし
たパッド、またはその他の接続手段でもよい。
る入出力手段も備えている。これらは、第１図ではピン
１２３で示してあるが、ピン、コネクタ、メタライズし
たパッド、またはその他の接続手段でもよい。
次に、このシステムは、これらのデバイス・サイト間の
電気的相互接続を備えている。第３図を参照すると、こ
れらの相互接続は、ネットワーク・メタライゼーション
Ｘ−１ ２９およびＹ−１ ２７で例示してある。
電気的相互接続を備えている。第３図を参照すると、こ
れらの相互接続は、ネットワーク・メタライゼーション
Ｘ−１ ２９およびＹ−１ ２７で例示してある。
このシステムの重要な態様は、デバイス・サイト間の電
気的相互接続を変更する手段である。第２図を参照する
と、複数のチップ１２〜１７が基板１１上に取り付けら
れている。相互接続変更手段は、導電性リング・パター
ン５１と、設計変更用表面メタライゼーション・リンク
５０を備え、メタライゼーション・リンク５０は、表面
下のメタライゼーションとあいまってデバイス・サイト
間を延びる設計変更パターンを形成する。相互接続変更
手段はさらに、リング・パターンを設計変更パターンに
接続する手段と、所定の接続をリング・パターンに接続
する手段とを備えている。これらの接続を行う詳細な機
構については後述するが、第３図に示すように、ファン
アウト配線１２６およびファンイン配線３３を有するも
のでよい。所定の接続の設計変更を行う際、リング・パ
ターンおよび設計変更パターンの変更された接続を含む
部分を、これらのパターンの残部から分離することが好
ましいが、これは常に必要ではない。
気的相互接続を変更する手段である。第２図を参照する
と、複数のチップ１２〜１７が基板１１上に取り付けら
れている。相互接続変更手段は、導電性リング・パター
ン５１と、設計変更用表面メタライゼーション・リンク
５０を備え、メタライゼーション・リンク５０は、表面
下のメタライゼーションとあいまってデバイス・サイト
間を延びる設計変更パターンを形成する。相互接続変更
手段はさらに、リング・パターンを設計変更パターンに
接続する手段と、所定の接続をリング・パターンに接続
する手段とを備えている。これらの接続を行う詳細な機
構については後述するが、第３図に示すように、ファン
アウト配線１２６およびファンイン配線３３を有するも
のでよい。所定の接続の設計変更を行う際、リング・パ
ターンおよび設計変更パターンの変更された接続を含む
部分を、これらのパターンの残部から分離することが好
ましいが、これは常に必要ではない。
チップ１２を取り付けるデバイス・サイトの１つにおけ
る基板１１の断面図を第３図に示す。チップは、通常の
Ｃ−４（Controlled Collapse Chip Connection）はん
だボール技術を用いて、はんだボール・ジョイント（図
示せず）によって基板上の１組のＣ−４パッド２０に取
り付ける。図には、Ｃ−４パッド２０のうち１つだけを
示してある。将来の進歩したシステムで使用するチップ
は、これらのパッド接続を数百個以上有する可能性があ
る。パッドは、メタライズされた配線バイア２１によっ
て、誘電材料、たとえばポリイミドの薄膜またはセラミ
ックに埋め込まれた表面下のファンアウト・メタライゼ
ーション１２６に接続される。このファンアウト・メタ
ライゼーション１２６は、この実施例の最上部の層であ
る、基板１１のファンアウト・メタライゼーション層３
７中にある。
る基板１１の断面図を第３図に示す。チップは、通常の
Ｃ−４（Controlled Collapse Chip Connection）はん
だボール技術を用いて、はんだボール・ジョイント（図
示せず）によって基板上の１組のＣ−４パッド２０に取
り付ける。図には、Ｃ−４パッド２０のうち１つだけを
示してある。将来の進歩したシステムで使用するチップ
は、これらのパッド接続を数百個以上有する可能性があ
る。パッドは、メタライズされた配線バイア２１によっ
て、誘電材料、たとえばポリイミドの薄膜またはセラミ
ックに埋め込まれた表面下のファンアウト・メタライゼ
ーション１２６に接続される。このファンアウト・メタ
ライゼーション１２６は、この実施例の最上部の層であ
る、基板１１のファンアウト・メタライゼーション層３
７中にある。
ファンアウト・メタライゼーション１２６は、バイア２
３によって、直径約１５μｍの第１のファンアウト・パ
ッド２４に接続される。第１のパッド２４は、幅約２５
μｍのＬＳＴ表面メタライゼーション１２７によって、
やはり直径１５μｍの論理サービス端子（ＬＳＴ）２５
に接続される。このＬＳＴ２５は、バイア２６によっ
て、基板の信号分配層１４を含む部分にあるネットワー
ク表面メタライゼーションＹ−１ ２７に接続される。
このチップとパッドの接続体は、信号分配層４１を通過
した後、同じ手段によって、最終的に、異なるデバイス
・サイト上の他のチップとパッドの接続体に接続され
る。層３７と４１の間には、電力分配層３８と、設計変
更（ＥＣ）層があり、ＥＣ層は、ＥＣＸ−１ ３５など
の埋込みＥＣＸ線の平行アレイ用の上部３９と、ＥＣＹ
−１５２などの埋込みＥＣＹ線の平行アレイ用の下部４
０とを含む。これらのＥＣ線は、バイア３４を介してダ
ンベル型の設計変更用リンク３０および３２に接続さ
れ、これらのリンクと線とバイアの組合せが設計変更パ
ターンを形成する。基板１１の基部には、電力供給のた
めの他の電力導体層４２がある。
３によって、直径約１５μｍの第１のファンアウト・パ
ッド２４に接続される。第１のパッド２４は、幅約２５
μｍのＬＳＴ表面メタライゼーション１２７によって、
やはり直径１５μｍの論理サービス端子（ＬＳＴ）２５
に接続される。このＬＳＴ２５は、バイア２６によっ
て、基板の信号分配層１４を含む部分にあるネットワー
ク表面メタライゼーションＹ−１ ２７に接続される。
このチップとパッドの接続体は、信号分配層４１を通過
した後、同じ手段によって、最終的に、異なるデバイス
・サイト上の他のチップとパッドの接続体に接続され
る。層３７と４１の間には、電力分配層３８と、設計変
更（ＥＣ）層があり、ＥＣ層は、ＥＣＸ−１ ３５など
の埋込みＥＣＸ線の平行アレイ用の上部３９と、ＥＣＹ
−１５２などの埋込みＥＣＹ線の平行アレイ用の下部４
０とを含む。これらのＥＣ線は、バイア３４を介してダ
ンベル型の設計変更用リンク３０および３２に接続さ
れ、これらのリンクと線とバイアの組合せが設計変更パ
ターンを形成する。基板１１の基部には、電力供給のた
めの他の電力導体層４２がある。
各チップ・サイトを１組のリング・パターン４３、４
４、４５が包囲し、この実施例では、これらのリング・
パターンは各チップを包囲する幅約２５μｍの一連の交
差しない表面メタライゼーションとして示されている。
このリング・パターンは、チップ・パッドの数や、設計
変更の可能性が大きくない場合は、必ずしも３個必要で
はない。反対に、４個以上のパターンの使用を必要とす
る設計変更もあり得る。これらのパターンを使用した設
計変更を下記に詳細に示す。この発明を実施するには、
これらのリング・パターンが、チップ・サイトを完全に
包囲する必要も、連続している必要もない。
４、４５が包囲し、この実施例では、これらのリング・
パターンは各チップを包囲する幅約２５μｍの一連の交
差しない表面メタライゼーションとして示されている。
このリング・パターンは、チップ・パッドの数や、設計
変更の可能性が大きくない場合は、必ずしも３個必要で
はない。反対に、４個以上のパターンの使用を必要とす
る設計変更もあり得る。これらのパターンを使用した設
計変更を下記に詳細に示す。この発明を実施するには、
これらのリング・パターンが、チップ・サイトを完全に
包囲する必要も、連続している必要もない。
表面下のファンアウト・メタライゼーション１２６は、
図に示すように、リング・パターンの下を通過し、一連
のバイア２１０によって、基板１１の表面に接続されて
いる。バイア２１０の基板表面と交差する点２８がリン
グ・パターン４３、４４、４５の間にそれと隣接して散
在している。設計変更用リンク３０、３２も、これらを
埋込みＥＣ線３５、５２に接続する同じバイアを介し
て、表面下のファンイン・メタライゼーション３３に接
続されている。このメタライゼーション３３は、デバイ
ス・サイトに向かってファンインするとき、リング・パ
ターンの下を通過し、一連のバイア３１によって、基板
１１の表面に接続されている。バイア３１の基板表面と
交差する点２９もリング・パターン４３、４４、４５の
間にそれと隣接して散在している。これらの表面パッド
は、ファンアウト・パッドと同様に、直径が約１５μｍ
である。設計変更を行う場合の、リング・パターン、フ
ァンイン・メタライゼーション、およびファンアウト・
メタライゼーションの関係は容易に明らかになろう。
図に示すように、リング・パターンの下を通過し、一連
のバイア２１０によって、基板１１の表面に接続されて
いる。バイア２１０の基板表面と交差する点２８がリン
グ・パターン４３、４４、４５の間にそれと隣接して散
在している。設計変更用リンク３０、３２も、これらを
埋込みＥＣ線３５、５２に接続する同じバイアを介し
て、表面下のファンイン・メタライゼーション３３に接
続されている。このメタライゼーション３３は、デバイ
ス・サイトに向かってファンインするとき、リング・パ
ターンの下を通過し、一連のバイア３１によって、基板
１１の表面に接続されている。バイア３１の基板表面と
交差する点２９もリング・パターン４３、４４、４５の
間にそれと隣接して散在している。これらの表面パッド
は、ファンアウト・パッドと同様に、直径が約１５μｍ
である。設計変更を行う場合の、リング・パターン、フ
ァンイン・メタライゼーション、およびファンアウト・
メタライゼーションの関係は容易に明らかになろう。
第４図には、チップ１２、１３、１４、１５が示してあ
る。チップ１５のチップ・パッド１０８を、チップ１２
のチップ・パッド２０に接続したいが、これらのパッド
は、基板を最初に製作するときには接合されていない。
上記のように、パッド２０は、バイア２１、２３、２
６、パッド２４、２５およびメタライゼーション１２
６、１２７によってネットワーク・メタライゼーション
２７に接続されている。通常はこの最初の接続経路を切
断することが望ましいが、常に必要ではない。この接続
経路は、高エネルギーの光線または他の適当な方法によ
り、ＬＳＴ表面メタライゼーション１２７の一部分１２
８を除去することによって切断できる。好ましい光線は
レーザ・ビームであるが、他の種類の光線が適切なこと
も確かにある。チップが基板に取り付けられているとき
にこの操作を行うために、この表面メタライゼーション
は、第４図に示すように、チップの外側にあることが望
ましいが、多くの設計変更要件が、チップが基板に取り
付けられる前に識別されるので、これは常に必要ではな
い。
る。チップ１５のチップ・パッド１０８を、チップ１２
のチップ・パッド２０に接続したいが、これらのパッド
は、基板を最初に製作するときには接合されていない。
上記のように、パッド２０は、バイア２１、２３、２
６、パッド２４、２５およびメタライゼーション１２
６、１２７によってネットワーク・メタライゼーション
２７に接続されている。通常はこの最初の接続経路を切
断することが望ましいが、常に必要ではない。この接続
経路は、高エネルギーの光線または他の適当な方法によ
り、ＬＳＴ表面メタライゼーション１２７の一部分１２
８を除去することによって切断できる。好ましい光線は
レーザ・ビームであるが、他の種類の光線が適切なこと
も確かにある。チップが基板に取り付けられているとき
にこの操作を行うために、この表面メタライゼーション
は、第４図に示すように、チップの外側にあることが望
ましいが、多くの設計変更要件が、チップが基板に取り
付けられる前に識別されるので、これは常に必要ではな
い。
次にチップ接続体は、パターン４３をパッド２８に接続
し、それからバイア２１０およびファンアウト・メタラ
イゼーション１２６によってチップ・パッドに接続する
ように表面に付着させた、断面が１５μｍ×２０μｍの
金属のシャント５６により、リング・パターン４３に接
続される。このシャントは、シャント、直接書込みシャ
ント、または選択的に付着させた表面メタライゼーショ
ンとも称する。リング・パターン４３は、パターン４３
をパッド２９に接続し、したがってバイア６９、６３お
よびファンイン・メタライゼーション６０を介して設計
変更用リンクに接続する同様なシャント５５により、設
計変更用リンク３０に接続される。直接書込みシャント
は、適当などんな方法で付着させてもよいが、好ましい
方法は、選択的に付着させたレーザ化学蒸着（ＬＣＶ
Ｄ）である。他の可能な方法には、各種のマイクロ・ワ
イヤ・ボンディング技術がある。表面に付着させたメタ
ライゼーションという場合は常にこれらのいずれの方法
も使用できることを理解されたい。シャント５５、５６
によって形成されたリング・パターン４３への接続を、
リング・パターン４３の他の部分から分離したいことが
しばしばあるが、これは、特定のリング・パターンを複
数の設計変更に使用するのでない限り、所定の設計変更
を実施するために必要ではない。リング・パターンの使
用を最適化するために、通常はこの分離を行う。この分
離は、高エネルギー光線または他の適当な方法を用い
て、リング・パターン４３の指示してある位置の部分５
８を除去することによって行う。レーザ・ビームを使っ
てこの除去操作を行うのが、この実施例では好ましい方
法である。
し、それからバイア２１０およびファンアウト・メタラ
イゼーション１２６によってチップ・パッドに接続する
ように表面に付着させた、断面が１５μｍ×２０μｍの
金属のシャント５６により、リング・パターン４３に接
続される。このシャントは、シャント、直接書込みシャ
ント、または選択的に付着させた表面メタライゼーショ
ンとも称する。リング・パターン４３は、パターン４３
をパッド２９に接続し、したがってバイア６９、６３お
よびファンイン・メタライゼーション６０を介して設計
変更用リンクに接続する同様なシャント５５により、設
計変更用リンク３０に接続される。直接書込みシャント
は、適当などんな方法で付着させてもよいが、好ましい
方法は、選択的に付着させたレーザ化学蒸着（ＬＣＶ
Ｄ）である。他の可能な方法には、各種のマイクロ・ワ
イヤ・ボンディング技術がある。表面に付着させたメタ
ライゼーションという場合は常にこれらのいずれの方法
も使用できることを理解されたい。シャント５５、５６
によって形成されたリング・パターン４３への接続を、
リング・パターン４３の他の部分から分離したいことが
しばしばあるが、これは、特定のリング・パターンを複
数の設計変更に使用するのでない限り、所定の設計変更
を実施するために必要ではない。リング・パターンの使
用を最適化するために、通常はこの分離を行う。この分
離は、高エネルギー光線または他の適当な方法を用い
て、リング・パターン４３の指示してある位置の部分５
８を除去することによって行う。レーザ・ビームを使っ
てこの除去操作を行うのが、この実施例では好ましい方
法である。
設計変更用リンク３０は、バイア６３を介してＥＣＹ線
１２４に接続される。このＥＣＹ線を、やはりバイア３
４を介してリンク３０に接続されたＥＣＹ線５２から分
離したいことがしばしばあるが、この実施例に示す所定
の設計変更にはそれは必要でない。これは、ダンベル型
リンクの細い部分６２を除去し、太い部分６１をバイア
６３に取り付けたままにすることによって行う。この除
去は、光線または他の適当な方法で行えるが、この例で
は、レーザ・ビームを使用している。
１２４に接続される。このＥＣＹ線を、やはりバイア３
４を介してリンク３０に接続されたＥＣＹ線５２から分
離したいことがしばしばあるが、この実施例に示す所定
の設計変更にはそれは必要でない。これは、ダンベル型
リンクの細い部分６２を除去し、太い部分６１をバイア
６３に取り付けたままにすることによって行う。この除
去は、光線または他の適当な方法で行えるが、この例で
は、レーザ・ビームを使用している。
ＥＣＹ線１２４は、チップ１２の下を延び、バイア６
５、６７およびリンク６６によって基板表面に接続さ
れ、これによりＥＣＹ線６８と接続されてからチップ１
３の下を通過する。次に、ＥＣＹ線６８は、バイア６９
によって表面リンク７０に接続される。
５、６７およびリンク６６によって基板表面に接続さ
れ、これによりＥＣＹ線６８と接続されてからチップ１
３の下を通過する。次に、ＥＣＹ線６８は、バイア６９
によって表面リンク７０に接続される。
チップ・パッド１０８をＥＣＸリンクに接続したいの
で、変更された信号接続をＥＣＹ線からＥＣＸ線に経路
変更することが必要である。これは、当該のＥＣＸ線お
よびＥＣＹ線と交差するチップを包囲するリング・パタ
ーンを使用すれば最も容易に行うことができるが、これ
は常に必要ではない。特定の基板上のＥＣ線を利用する
かどうか、および関連する信号が重要か否かによって、
特定の信号にどの経路を使用するかが決まる。わかりや
すいように、この明細書では、ＥＣＹ線からＥＣＸ線へ
の唯１つの変換、すなわちチップ１４を包囲するリング
・パターンを使用して行う変換のみを示す。設計変更用
リンク７０から設計変更用リンク８２への接続は、バイ
ア７１、ファンイン・メタライゼーション７３、バイア
７６、表面付着シャント７７、リング・パターン７５、
表面付着シャント７９、バイア８０、ファンイン・メタ
ライゼーション８１、およびバイア８４を介して、チッ
プ・パッド２０からリンク６１への接続と同様にして行
われる。このリング・パターン接続は７８で分離される
が、リンク８２は部分８３を除去することによって分離
され、ＥＣＹ線７２はリンク８７の部分８８を除去する
ことによって分離される。
で、変更された信号接続をＥＣＹ線からＥＣＸ線に経路
変更することが必要である。これは、当該のＥＣＸ線お
よびＥＣＹ線と交差するチップを包囲するリング・パタ
ーンを使用すれば最も容易に行うことができるが、これ
は常に必要ではない。特定の基板上のＥＣ線を利用する
かどうか、および関連する信号が重要か否かによって、
特定の信号にどの経路を使用するかが決まる。わかりや
すいように、この明細書では、ＥＣＹ線からＥＣＸ線へ
の唯１つの変換、すなわちチップ１４を包囲するリング
・パターンを使用して行う変換のみを示す。設計変更用
リンク７０から設計変更用リンク８２への接続は、バイ
ア７１、ファンイン・メタライゼーション７３、バイア
７６、表面付着シャント７７、リング・パターン７５、
表面付着シャント７９、バイア８０、ファンイン・メタ
ライゼーション８１、およびバイア８４を介して、チッ
プ・パッド２０からリンク６１への接続と同様にして行
われる。このリング・パターン接続は７８で分離される
が、リンク８２は部分８３を除去することによって分離
され、ＥＣＹ線７２はリンク８７の部分８８を除去する
ことによって分離される。
次に、変更された信号接続は、バイア８４によってＥＣ
Ｘ線８５に接続され、次にバイア９２、９４、およびリ
ンク９３によってＥＣＸ線９５に接続される。ＥＣＸ線
９５はチップ１５の下を通過し、バイア９６によってリ
ンク１００に接続される。
Ｘ線８５に接続され、次にバイア９２、９４、およびリ
ンク９３によってＥＣＸ線９５に接続される。ＥＣＸ線
９５はチップ１５の下を通過し、バイア９６によってリ
ンク１００に接続される。
チップ１５の下パッド１０８は、バイア１０９、８９、
１１２、ファンアウト・メタライゼーション１０６、お
よび表面ＬＳＴメタライゼーション１１１によってその
ネットワーク・メタライゼーション１１３に接続され
る。この接続は、必要があれば高エネルギー光線または
他の適当な方法により、表面メタライゼーション１１１
の一部分１１０を除去することによって切断する。この
例ではレーザ・ビームを使用する。
１１２、ファンアウト・メタライゼーション１０６、お
よび表面ＬＳＴメタライゼーション１１１によってその
ネットワーク・メタライゼーション１１３に接続され
る。この接続は、必要があれば高エネルギー光線または
他の適当な方法により、表面メタライゼーション１１１
の一部分１１０を除去することによって切断する。この
例ではレーザ・ビームを使用する。
次に、チップ・パッド１０８は、チップ・パッド２０の
変更された接続に、ファンアウト・メタライゼーション
１０６、バイア９０、表面付着シャント１０５、リング
・パターン１０４、表面付着シャント１０３、バイア１
０２、ファンイン・メタライゼーション１０１、および
バイア９５によってリンク１００で接続される。必要が
あれば、部分９１を除去することによってこの接続を、
リング・パターンの残部から分離し、リンク１００の部
分９９を除去することによってＥＣＸパターンの残部か
ら分離すると、ＥＣＸ線９７が、他の設計変更に使用で
きるようになる。
変更された接続に、ファンアウト・メタライゼーション
１０６、バイア９０、表面付着シャント１０５、リング
・パターン１０４、表面付着シャント１０３、バイア１
０２、ファンイン・メタライゼーション１０１、および
バイア９５によってリンク１００で接続される。必要が
あれば、部分９１を除去することによってこの接続を、
リング・パターンの残部から分離し、リンク１００の部
分９９を除去することによってＥＣＸパターンの残部か
ら分離すると、ＥＣＸ線９７が、他の設計変更に使用で
きるようになる。
設計変更の多くの組合せが、基板中を延びるＥＣＸ線お
よびＥＣＹ線を使用して実施できる。第５図は、チップ
を包囲する多数の設計変更用リンク１１４を有するチッ
プ１５の一象限を示す。これらのリンクはそれぞれ、Ｅ
ＣＸ線またはＥＣＹ線に接続されている。チップ・パッ
ド１１８および１１９は、第５図に示すように、ファン
アウト・メタライゼーション１２０、１２１、表面ＬＳ
Ｔメタライゼーション１３１、１３２、およびバイア１
３３、１３４、１３５、１３６によって当該の各ネット
ワーク・メタライゼーションに接続されている。この構
成では、どちらのファンアウト・メタライゼーションも
ファンイン・メタライゼーション１２９、１３０の対の
間に位置する。他のファンイン・メタライゼーションの
対の間にある他のファンアウト・メタライゼーション
は、わかりやすいように省略してある。チップ・パッド
１１８は、表面付着シャント１３９、１４０、およびリ
ング・パターン１０７によって、リンク１１５に接続す
ることができ、適宜分離除去１１７、１３７、１３８を
行う。
よびＥＣＹ線を使用して実施できる。第５図は、チップ
を包囲する多数の設計変更用リンク１１４を有するチッ
プ１５の一象限を示す。これらのリンクはそれぞれ、Ｅ
ＣＸ線またはＥＣＹ線に接続されている。チップ・パッ
ド１１８および１１９は、第５図に示すように、ファン
アウト・メタライゼーション１２０、１２１、表面ＬＳ
Ｔメタライゼーション１３１、１３２、およびバイア１
３３、１３４、１３５、１３６によって当該の各ネット
ワーク・メタライゼーションに接続されている。この構
成では、どちらのファンアウト・メタライゼーションも
ファンイン・メタライゼーション１２９、１３０の対の
間に位置する。他のファンイン・メタライゼーションの
対の間にある他のファンアウト・メタライゼーション
は、わかりやすいように省略してある。チップ・パッド
１１８は、表面付着シャント１３９、１４０、およびリ
ング・パターン１０７によって、リンク１１５に接続す
ることができ、適宜分離除去１１７、１３７、１３８を
行う。
この発明は、基板に取り付けた１組のチップに関して説
明したが、この構成に限定されるものではないことを理
解されたい。他の基板およびデバイス・サイトの組を使
用することも可能であり、この発明の範囲に含まれる。
具体的に述べると、基板が集積回路自体であり、集積回
路の絶縁層および導電層と一体となった集積回路上の別
々の回路群がデバイス・サイトであってもよい。この発
明に記載した相互接続技術、接続を分離する方法、およ
びメタライゼーション付着技術はすべて、これらの基板
およびデバイス・サイトの他の組合せにも適用できる。
明したが、この構成に限定されるものではないことを理
解されたい。他の基板およびデバイス・サイトの組を使
用することも可能であり、この発明の範囲に含まれる。
具体的に述べると、基板が集積回路自体であり、集積回
路の絶縁層および導電層と一体となった集積回路上の別
々の回路群がデバイス・サイトであってもよい。この発
明に記載した相互接続技術、接続を分離する方法、およ
びメタライゼーション付着技術はすべて、これらの基板
およびデバイス・サイトの他の組合せにも適用できる。
設計変更の要件に応じて、１組の設計変更用リンクとフ
ァンイン・メタライゼーションの間に、もっと多くのリ
ング・パターンおよびファンアウト・メタライゼーショ
ンを形成することも可能である。たとえば、中心間隔が
１１．２mmの、６mm角のチップで、チップ・パッドから
のファンアウト・メタライゼーションを６００本形成す
ることも可能である。これは、各組の設計変更用リンク
とファンイン・メタライゼーションの間に６本のファン
アウト・メタライゼーションを設け、７個のリング・パ
ターンを使って達成することができる。チップの各辺に
２５個、合計１００個の設計変更用リンクを設ける。し
たがって、これらの６００個のチップ接続のうち最高１
００個の設計変更が可能である。実際の適用例では、６
００本の接続のうち、これほど多くの変更を行う必要は
ないが、その能力は存在する。
ァンイン・メタライゼーションの間に、もっと多くのリ
ング・パターンおよびファンアウト・メタライゼーショ
ンを形成することも可能である。たとえば、中心間隔が
１１．２mmの、６mm角のチップで、チップ・パッドから
のファンアウト・メタライゼーションを６００本形成す
ることも可能である。これは、各組の設計変更用リンク
とファンイン・メタライゼーションの間に６本のファン
アウト・メタライゼーションを設け、７個のリング・パ
ターンを使って達成することができる。チップの各辺に
２５個、合計１００個の設計変更用リンクを設ける。し
たがって、これらの６００個のチップ接続のうち最高１
００個の設計変更が可能である。実際の適用例では、６
００本の接続のうち、これほど多くの変更を行う必要は
ないが、その能力は存在する。
第５図ないし第９図で、破線は表面下の配線を示し、実
線は一般に表面配線を示す。
線は一般に表面配線を示す。
第６図に、この発明の異なる態様を示す。この構成で
は、チップ接続１４１、１４２はファンアウト・メタラ
イゼーションを介して第１組のファンアウト・パッドに
接続されず、表面ＬＳＴメタライゼーション１４３、１
４４を介してＬＳＴ１４６、１４７に直接接続され、次
いでバイアを介してネットワーク・メタライゼーション
に直接接続されている。チップ・パッド１４１の設計変
更接続は、上記と同じようにして行われる。すなわち、
ファンアウト・メタライゼーションは、表面付着シャン
トによってリング・パターンに接続され、次いで、他の
表面付着シャントによってファンイン・メタライゼーシ
ョンおよび設計変更用リンクに接続される。ネットワー
ク・メタライゼーションのファンアウト・メタライゼー
ションからの分離は、表面ＬＳＴメタライゼーションの
部分１４５を高エネルギー光線または適当な方法により
除去することによって行う。この実施例では、レーザ・
ビームによって行う。
は、チップ接続１４１、１４２はファンアウト・メタラ
イゼーションを介して第１組のファンアウト・パッドに
接続されず、表面ＬＳＴメタライゼーション１４３、１
４４を介してＬＳＴ１４６、１４７に直接接続され、次
いでバイアを介してネットワーク・メタライゼーション
に直接接続されている。チップ・パッド１４１の設計変
更接続は、上記と同じようにして行われる。すなわち、
ファンアウト・メタライゼーションは、表面付着シャン
トによってリング・パターンに接続され、次いで、他の
表面付着シャントによってファンイン・メタライゼーシ
ョンおよび設計変更用リンクに接続される。ネットワー
ク・メタライゼーションのファンアウト・メタライゼー
ションからの分離は、表面ＬＳＴメタライゼーションの
部分１４５を高エネルギー光線または適当な方法により
除去することによって行う。この実施例では、レーザ・
ビームによって行う。
チップとパッドの接続が変更されないのが普通である
が、その場合には、ファンアウト・メタライゼーション
が主電流経路の一部分ではない相互接続経路の電気特性
にスタブ・キャパシタンスを追加するので、設計変更を
行うときにだけこれを接続するのではない限り、信号伝
達遅延が増加する。このスタブ・キャパシタンスは、フ
ァンアウト・メタライゼーションを最初の部分１４８と
最後の部分１５２に分け、これら２つの部分を、設計変
更が必要でない限り相互には接続せず、バイア１４９、
１５１によって基板表面に接続することにより、減少さ
せることができる。変更が必要なときは、バイア１４
９、１５１を直接書込み表面付着シャント１５０によっ
て完成させて、ファンアウト・メタライゼーション導電
経路を完成させることができる。
が、その場合には、ファンアウト・メタライゼーション
が主電流経路の一部分ではない相互接続経路の電気特性
にスタブ・キャパシタンスを追加するので、設計変更を
行うときにだけこれを接続するのではない限り、信号伝
達遅延が増加する。このスタブ・キャパシタンスは、フ
ァンアウト・メタライゼーションを最初の部分１４８と
最後の部分１５２に分け、これら２つの部分を、設計変
更が必要でない限り相互には接続せず、バイア１４９、
１５１によって基板表面に接続することにより、減少さ
せることができる。変更が必要なときは、バイア１４
９、１５１を直接書込み表面付着シャント１５０によっ
て完成させて、ファンアウト・メタライゼーション導電
経路を完成させることができる。
第６図に示すように、ＬＳＴ、表面ＬＳＴメタライゼー
ション、およびファンアウト・メタライゼーションはす
べてデバイス・サイトの周囲の内側に位置する。この構
成では、設計変更は、チップを取り付ける前、またはチ
ップが除去される場合にしか行えない。基板の欠陥また
は設計変更は通常チップを基板に取り付ける前に確認で
きるので、これは、ほとんどの場合は許容できる。
ション、およびファンアウト・メタライゼーションはす
べてデバイス・サイトの周囲の内側に位置する。この構
成では、設計変更は、チップを取り付ける前、またはチ
ップが除去される場合にしか行えない。基板の欠陥また
は設計変更は通常チップを基板に取り付ける前に確認で
きるので、これは、ほとんどの場合は許容できる。
ＬＳＴをチップ・サイトの周囲の内側に配置して、基板
面積を節減し、しかもチップを基板に取り付けたとき設
計変更を行う能力を持たせることが望ましい。この能力
を有する構成を第７図に示す。チップ・パッド１５４、
１５８およびＬＳＴ１５５、１６０は、チップ・サイト
の周囲の内側に位置するが、これらのパッドを接続する
ＬＳＴメタライゼーション１５６、１５９は少なくとも
部分的にチップの周囲の外側に延びる。このように、チ
ップ・パッドをＬＳＴメタライゼーションのチップ・サ
イトの周囲の外側に延びる部分１５７を除去することに
より、ネットワーク・メタライゼーションから切断する
ことができ、チップを取り付けた後で設計変更が必要に
なった場合も、チップを取り外す必要がなくなる。ま
た、ファンアウト・メタライゼーションを、最初の部分
１６１と最後の部分１６６に分け、設計変更が必要なと
きは、２つのバイア１６３、１６４の間、チップ・サイ
トの周囲の外側にある表面金属シャント１６５によっ
て、これら２つの部分を接続することができる。
面積を節減し、しかもチップを基板に取り付けたとき設
計変更を行う能力を持たせることが望ましい。この能力
を有する構成を第７図に示す。チップ・パッド１５４、
１５８およびＬＳＴ１５５、１６０は、チップ・サイト
の周囲の内側に位置するが、これらのパッドを接続する
ＬＳＴメタライゼーション１５６、１５９は少なくとも
部分的にチップの周囲の外側に延びる。このように、チ
ップ・パッドをＬＳＴメタライゼーションのチップ・サ
イトの周囲の外側に延びる部分１５７を除去することに
より、ネットワーク・メタライゼーションから切断する
ことができ、チップを取り付けた後で設計変更が必要に
なった場合も、チップを取り外す必要がなくなる。ま
た、ファンアウト・メタライゼーションを、最初の部分
１６１と最後の部分１６６に分け、設計変更が必要なと
きは、２つのバイア１６３、１６４の間、チップ・サイ
トの周囲の外側にある表面金属シャント１６５によっ
て、これら２つの部分を接続することができる。
設計変更を行う際の柔軟性を最大に保つために、チップ
・サイトの内側または外側で必要な修正を任意に行える
ことが望ましい。この柔軟性を示す構造を第８図に示
す。チップ・パッド１６７、１８５は、第１の表面ＬＳ
Ｔメタライゼーション１６８、１８７および中間パッド
１６９、１８６を介して、ネットワーク・メタライゼー
ションに接続される。表面下のメタライゼーション１７
０、１８９が、パッド１６９、１８６をバイア１７２、
１９０に接続する。ネットワーク・メタライゼーション
１７１、１９３は、バイア１７２、１９０、第２の表面
ＬＳＴメタライゼーション１７４、１９１、およびＬＳ
Ｔ１７３、１９２により、チップ・サイトの周囲の外側
にある表面下のメタライゼーション１７０、１８９に接
続される。次に、ネットワーク・メタライゼーションへ
の接続はチップを取り付ける前に、第１の表面ＬＳＴメ
タライゼーション１６８の一部分１８２を除去すること
によって、切断することができる。
・サイトの内側または外側で必要な修正を任意に行える
ことが望ましい。この柔軟性を示す構造を第８図に示
す。チップ・パッド１６７、１８５は、第１の表面ＬＳ
Ｔメタライゼーション１６８、１８７および中間パッド
１６９、１８６を介して、ネットワーク・メタライゼー
ションに接続される。表面下のメタライゼーション１７
０、１８９が、パッド１６９、１８６をバイア１７２、
１９０に接続する。ネットワーク・メタライゼーション
１７１、１９３は、バイア１７２、１９０、第２の表面
ＬＳＴメタライゼーション１７４、１９１、およびＬＳ
Ｔ１７３、１９２により、チップ・サイトの周囲の外側
にある表面下のメタライゼーション１７０、１８９に接
続される。次に、ネットワーク・メタライゼーションへ
の接続はチップを取り付ける前に、第１の表面ＬＳＴメ
タライゼーション１６８の一部分１８２を除去すること
によって、切断することができる。
この場合、チップ・パッド１６７へのファンアウト・メ
タライゼーションの最初の部分１７６および最後の部分
１８０が、バイア１７７、チップの周囲の内側にある表
面付着シャント１７８、およびバイア１７９によって接
続される。次に、ファンアウト・メタライゼーションの
最後の部分１８０が、リング・パターン１０７等を介し
て、上記のようにして設計変更用リンク１９４に接続さ
れる。
タライゼーションの最初の部分１７６および最後の部分
１８０が、バイア１７７、チップの周囲の内側にある表
面付着シャント１７８、およびバイア１７９によって接
続される。次に、ファンアウト・メタライゼーションの
最後の部分１８０が、リング・パターン１０７等を介し
て、上記のようにして設計変更用リンク１９４に接続さ
れる。
チップを取り付けた後で変更が必要になった場合は、第
２の表面ＬＳＴメタライゼーションの一部分１８８を除
去する。次に、バイア１９０は表面付着シャント１７５
によってバイア１８１に接続され、これによりファンイ
ン・メタライゼーション２２０に接続される。これで信
号を、たとえばバイア２５２、シャント１８３、リング
・パターン１１１、シャント２５０、およびバイア２５
３によって、ファンイン・メタライゼーション２５１に
送ることができる。
２の表面ＬＳＴメタライゼーションの一部分１８８を除
去する。次に、バイア１９０は表面付着シャント１７５
によってバイア１８１に接続され、これによりファンイ
ン・メタライゼーション２２０に接続される。これで信
号を、たとえばバイア２５２、シャント１８３、リング
・パターン１１１、シャント２５０、およびバイア２５
３によって、ファンイン・メタライゼーション２５１に
送ることができる。
この発明の追加の特徴は、選択的に付着させた表面メタ
ライゼーション２２３によって、ファンイン・メタライ
ゼーション２５１と設計変更用リンク２２１の間の接続
を完成し、設計変更を完成することである。回路を完成
するのにこのメタライゼーションが必要であるため、フ
ァンイン・メタライゼーションが、チップ・サイト１５
自体ではなく、チップ・サイト１５に隣接するチップ・
サイトでの設計変更に使用されるイベント・リンク２２
１中で追加スタブ・キャパシタンスを発生させることが
防止される。
ライゼーション２２３によって、ファンイン・メタライ
ゼーション２５１と設計変更用リンク２２１の間の接続
を完成し、設計変更を完成することである。回路を完成
するのにこのメタライゼーションが必要であるため、フ
ァンイン・メタライゼーションが、チップ・サイト１５
自体ではなく、チップ・サイト１５に隣接するチップ・
サイトでの設計変更に使用されるイベント・リンク２２
１中で追加スタブ・キャパシタンスを発生させることが
防止される。
所与の１組の幾何的制限条件つきで変更できるチップ・
パッド接続の数をさらに増加させるために、単一のファ
ンアウト・メタライゼーションを使用して、２個以上の
チップ・パッドに対処することが望ましい。このように
すると、変更能力は、少なくとも２倍になる。第９図
に、リング・パターン１０４、１０７、１１１とは異な
る、デバイス・サイトを包囲しまたはほぼ包囲する表面
メタライゼーション・パターン１９５が示されている。
チップ・パッド１９６、１９９は、バイア２０４、２０
６で成端するファンアウト・メタライゼーション１９
７、２００の最初の部分に接続される。ファンアウト・
メタライゼーションの最後の部分１９８は、バイア２０
７によって最初の部分に最も近い点で、基板の表面に接
続される。これらの最初の部分１９７、２００を直接
に、または包囲するメタライゼーション１９５を介して
最後の部分１９８に接続することにより、１回に１つの
チップ接続しか変更できないが、ファンアウト・メタラ
イゼーションの単一の最後の部分を、少なくとも２つの
チップ・パッドに使用することができる。チップ・パッ
ド１９９に適用される設計変更について説明すると、表
面ＬＳＴメタライゼーションの部分２０２を除去するこ
とにより、ネットワーク・メタライゼーション接続を切
断する。次に表面金属シャント２０５を、バイア２０４
とパターン１９５の間に付着させる。次に第２の表面金
属シャント２０８をバイア２０７とパターン１９５の間
に付着させて、ファンアウト・メタライゼーションの最
初の部分と最後の部分を接続する。必要があれば、パタ
ーン１９５への接続を、パターンの一部分２０９を除去
することによって分離する。設計変更用リンクへの接続
の残部を、上記のようにして行う。
パッド接続の数をさらに増加させるために、単一のファ
ンアウト・メタライゼーションを使用して、２個以上の
チップ・パッドに対処することが望ましい。このように
すると、変更能力は、少なくとも２倍になる。第９図
に、リング・パターン１０４、１０７、１１１とは異な
る、デバイス・サイトを包囲しまたはほぼ包囲する表面
メタライゼーション・パターン１９５が示されている。
チップ・パッド１９６、１９９は、バイア２０４、２０
６で成端するファンアウト・メタライゼーション１９
７、２００の最初の部分に接続される。ファンアウト・
メタライゼーションの最後の部分１９８は、バイア２０
７によって最初の部分に最も近い点で、基板の表面に接
続される。これらの最初の部分１９７、２００を直接
に、または包囲するメタライゼーション１９５を介して
最後の部分１９８に接続することにより、１回に１つの
チップ接続しか変更できないが、ファンアウト・メタラ
イゼーションの単一の最後の部分を、少なくとも２つの
チップ・パッドに使用することができる。チップ・パッ
ド１９９に適用される設計変更について説明すると、表
面ＬＳＴメタライゼーションの部分２０２を除去するこ
とにより、ネットワーク・メタライゼーション接続を切
断する。次に表面金属シャント２０５を、バイア２０４
とパターン１９５の間に付着させる。次に第２の表面金
属シャント２０８をバイア２０７とパターン１９５の間
に付着させて、ファンアウト・メタライゼーションの最
初の部分と最後の部分を接続する。必要があれば、パタ
ーン１９５への接続を、パターンの一部分２０９を除去
することによって分離する。設計変更用リンクへの接続
の残部を、上記のようにして行う。
上記のように、主電流経路の一部分ではない電気経路の
一部が回路へのスタブ・キャパシタンスを増加させ、そ
れに伴って信号伝播遅延が増大する。第４図に示すよう
に、設計変更用リンク７０を使ってファンイン・メタラ
イゼーション７３に信号を経路設定すると、ＥＣＹ線７
２は接続されているが、これは主電流経路ではないの
で、このようなスタブ・キャパシタンスが発生する。
一部が回路へのスタブ・キャパシタンスを増加させ、そ
れに伴って信号伝播遅延が増大する。第４図に示すよう
に、設計変更用リンク７０を使ってファンイン・メタラ
イゼーション７３に信号を経路設定すると、ＥＣＹ線７
２は接続されているが、これは主電流経路ではないの
で、このようなスタブ・キャパシタンスが発生する。
スタブ・キャパシタンスの問題を軽減するために使用で
きる新規の表面メタライゼーション・リンク２２５を第
９Ａ図に示す。リンク２２５は、第９Ｂ図に示すよう
に、第１の表面メタライゼーション２３０、第２の表面
メタライゼーション２４１、第３の表面メタライゼーシ
ョン２３１の３つの部分から構成されている。第１およ
び第３のメタライゼーションは、相対するＵ字型の部材
で、第２のメタライゼーション２４１を包囲している。
第２のメタライゼーション２４１は、除去可能なリンク
２３５で結合された２つのＬ字型部材２３２、２３３か
ら構成され、第１および第３のメタライゼーションの間
に設けられている。
きる新規の表面メタライゼーション・リンク２２５を第
９Ａ図に示す。リンク２２５は、第９Ｂ図に示すよう
に、第１の表面メタライゼーション２３０、第２の表面
メタライゼーション２４１、第３の表面メタライゼーシ
ョン２３１の３つの部分から構成されている。第１およ
び第３のメタライゼーションは、相対するＵ字型の部材
で、第２のメタライゼーション２４１を包囲している。
第２のメタライゼーション２４１は、除去可能なリンク
２３５で結合された２つのＬ字型部材２３２、２３３か
ら構成され、第１および第３のメタライゼーションの間
に設けられている。
第１のメタライゼーション２３０は、チップ・サイト１
５のファンイン・メタライゼーション２２７に接続され
ている。第３のメタライゼーション２３１は、チップ・
サイト１５に隣接するチップ・サイトのファンイン・メ
タライゼーション２２８に接続されている。第２のメタ
ライゼーション２４１は、設計変更パターンの一部分で
あるＥＣＹ線２２６、２２９に接続されている。
５のファンイン・メタライゼーション２２７に接続され
ている。第３のメタライゼーション２３１は、チップ・
サイト１５に隣接するチップ・サイトのファンイン・メ
タライゼーション２２８に接続されている。第２のメタ
ライゼーション２４１は、設計変更パターンの一部分で
あるＥＣＹ線２２６、２２９に接続されている。
第９Ｂ図は、設計変更信号をファンイン・線２２７か
ら、チップ・サイト１５の下のＥＣＹ線２２６に経路指
定するのに使用される構成を示す。第１のメタライゼー
ション２３０を、選択的に付着させた表面メタライゼー
ション２３４によって、第２のメタライゼーション２４
１の部材２３３に接続する。上述のように、この表面メ
タライゼーションは、適当などんな方法で付着させても
よいが、レーザＣＶＤが好ましい。次に、リンク２３５
の部分２３６を、光線または他の適当な方法、好ましく
はレーザ・ビームを使用して除去する。したがって、信
号はＥＣＹ線２２６に経路変更され、ＥＣＹ線２２９に
起因するスタブ・キャパシタンスが除去される。
ら、チップ・サイト１５の下のＥＣＹ線２２６に経路指
定するのに使用される構成を示す。第１のメタライゼー
ション２３０を、選択的に付着させた表面メタライゼー
ション２３４によって、第２のメタライゼーション２４
１の部材２３３に接続する。上述のように、この表面メ
タライゼーションは、適当などんな方法で付着させても
よいが、レーザＣＶＤが好ましい。次に、リンク２３５
の部分２３６を、光線または他の適当な方法、好ましく
はレーザ・ビームを使用して除去する。したがって、信
号はＥＣＹ線２２６に経路変更され、ＥＣＹ線２２９に
起因するスタブ・キャパシタンスが除去される。
第９Ｃ図は、信号をファンイン・メタライゼーション２
２７からＥＣＹ線２２９に経路指定するのに使用される
構成を示す。第１のメタライゼーション２３０を、選択
的に付着させた表面メタライゼーション２３７によっ
て、第２のメタライゼーション２４１の部材２３２に接
続する。次に、リンク２３５の部分２３６を除去する
と、信号はＥＣＹ線２２９に経路指定される。
２７からＥＣＹ線２２９に経路指定するのに使用される
構成を示す。第１のメタライゼーション２３０を、選択
的に付着させた表面メタライゼーション２３７によっ
て、第２のメタライゼーション２４１の部材２３２に接
続する。次に、リンク２３５の部分２３６を除去する
と、信号はＥＣＹ線２２９に経路指定される。
第９Ｄ図は、信号を、ファンイン・メタライゼーション
２２７から第１のメタライゼーション２３０、選択的に
付着させた表面メタライゼーション２３８、および第３
のメタライゼーション２３１を介して、ファンイン・メ
タライゼーション２２８に経路指定するのに使用される
構成を示す。この構成では、信号はどのＥＣ線にも経路
指定されない。この構成は、前述し、第４図にも示すよ
うに、チップ・サイト１４のリング・パターンを使用し
た移行などの、ＥＣＹ線からＥＣＸ線への移行の一部と
して、過剰のスタブ・キャパシタンスのない、ＥＣＹ線
からリング・パターンへの接続を行うのに適している。
２２７から第１のメタライゼーション２３０、選択的に
付着させた表面メタライゼーション２３８、および第３
のメタライゼーション２３１を介して、ファンイン・メ
タライゼーション２２８に経路指定するのに使用される
構成を示す。この構成では、信号はどのＥＣ線にも経路
指定されない。この構成は、前述し、第４図にも示すよ
うに、チップ・サイト１４のリング・パターンを使用し
た移行などの、ＥＣＹ線からＥＣＸ線への移行の一部と
して、過剰のスタブ・キャパシタンスのない、ＥＣＹ線
からリング・パターンへの接続を行うのに適している。
上述のように、メタライゼーション２３０、２４１、お
よび２３１は、設計変更の前には電気的に接続されてい
ない。設計変更を行った後、所定のこれらのメタライゼ
ーションの対が、表面メタライゼーションによって電気
的に接続される。
よび２３１は、設計変更の前には電気的に接続されてい
ない。設計変更を行った後、所定のこれらのメタライゼ
ーションの対が、表面メタライゼーションによって電気
的に接続される。
この発明を、好ましい実施例に関して説明してきたが、
この発明はこの明細書に開示した構造そのものに限定さ
れるものではなく、特許請求の範囲で定義されるこの発
明の範囲内に含まれるすべての変更および修正に対する
権利が留保される。
この発明はこの明細書に開示した構造そのものに限定さ
れるものではなく、特許請求の範囲で定義されるこの発
明の範囲内に含まれるすべての変更および修正に対する
権利が留保される。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ストラー、ハーバート、アイ アメリカ合衆国ニューヨーク州ホープウエ ル・ジャインクション、ルート６、ボック ス98、ドッグウッド・ロード （番地な し) (72)発明者 ウ、レオン、エル. アメリカ合衆国ニューヨーク州ワッピンガ ーズ・フォールズ、サブラ・レーン26番地 (56)参考文献 特開 昭63−107056（ＪＰ，Ａ) 特開 昭63−131560（ＪＰ，Ａ)
Claims (52)
- 【請求項１】絶縁材料および導電性材料の層からなる支
持基板と、 上記基板上の複数のデバイス・サイトと、 上記複数のデバイス・サイト間の電気的相互接続と、 上記デバイス・サイト間の電気的相互接続を変更する手
段とを備える電子回路システムであって、 上記の電気的相互接続を変更する手段が、 各デバイス・サイトを少なくとも部分的に包囲する少な
くとも１つの導電性リング・パターンと、 少なくとも隣接するデバイス・サイト間を延びる一連の
設計変更パターンと、 所定の相互接続を上記リング・パターンに接続する手段
と、 上記リング・パターンを、少なくとも１つの設計変更パ
ターンに接続する手段とを備えることを特徴とする、 電子回路システム。 - 【請求項２】デバイス・サイト間の電気的相互接続を変
更する手段がさらに、所定の切断された相互接続と、上
記の変更された電気的相互接続を上記リング・パターン
および上記設計変更パターンの残部から分離する手段と
を備えることを特徴とする、請求項１のシステム。 - 【請求項３】支持基板が、電子回路用多層セラミック基
板からなることを特徴とする、請求項１のシステム。 - 【請求項４】支持基板が、集積回路チップを含むことを
特徴とする、請求項１のシステム。 - 【請求項５】デバイス・サイトが、上記集積回路の絶縁
層および導電層の一体部分である、上記集積回路チップ
の諸領域からなることを特徴とする、請求項４のシステ
ム。 - 【請求項６】上記のデバイス・サイト間の電気的相互接
続が、 半導体チップをそれに接続するための１組のパッドと、 １組のファンアウト・パッドと、 上記チップ・パッドおよび上記１組のファンアウト・パ
ッドに接続された表面下のファンアウト・メタライゼー
ションと、 上記１組のファンアウト・パッドを論理サービス端子
（ＬＳＴ）に接続する表面ＬＳＴメタライゼーション
と、 上記論理サービス端子に接続された表面下のネットワー
ク・メタライゼーションと を備えることを特徴とする、請求項１のシステム。 - 【請求項７】上記少なくとも１個のリング・パターン
が、上記デバイス・サイトを包囲する一連の交差しない
表面メタライゼーションからなることを特徴とする、請
求項６のシステム。 - 【請求項８】上記ファンアウト・メタライゼーション
が、上記リング・パターンの下を延び、 上記所定の相互接続を接続する手段が、 上記ファンアウト・メタライゼーションを上記基板の表
面に接続する、上記リング・パターンに隣接して隔置さ
れた１組のメタライズされた接続用配線バイアと、 上記接続用バイアの少なくとも１本を、上記リング・パ
ターンの少なくとも１個に接続する、選択的に付着させ
た表面メタライゼーションとを備える ことを特徴とする、請求項７のシステム。 - 【請求項９】上記設計変更パターン接続手段が、 設計変更用表面メタライゼーション・リンクと、 上記リング・パターンの下を通過し、上記設計変更用リ
ンクに接続された、表面下のファンイン・メタライゼー
ションと、 上記ファンイン・メタライゼーションを上記基板の表面
に接続する、上記リング・パターンに隣接して隔置され
た１組のファンイン・メタライゼーション・バイアと、 上記ファンイン・メタライゼーション・バイアの少なく
とも１本を、上記リング・パターンの少なくとも１つに
接続する、選択的に付着させた表面メタライゼーション
とを備える ことを特徴とする、請求項７のシステム。 - 【請求項１０】上記表面メタライゼーション・リンク
が、 所定のデバイス・サイトのファンイン・メタライゼーシ
ョンに接続された第１の表面メタライゼーションと、 上記設計変更パターンに接続され、除去可能なリンクを
有する第２の表面メタライゼーションと、 上記所定のデバイス・サイトに隣接するデバイス・サイ
トのファンイン・メタライゼーションに接続された第３
の表面メタライゼーションと、 上記表面メタライゼーションの所定の対を接続する、選
択的に付着させた表面メタライゼーションとを備える ことを特徴とする、請求項９のシステム。 - 【請求項１１】上記第１のメタライゼーションが第１の
Ｕ字型部材を備え、上記第３のメタライゼーションが、
上記第１のＵ字型部材に対向する第２のＵ字型部材を備
え、上記第２のメタライゼーションが、上記第１のメタ
ライゼーションと第３のメタライゼーションの間にあ
り、上記除去可能なリンクによって接続された２つのＬ
字型部材を備え、上記第１、第２、および第３のメタラ
イゼーションが、設計変更が行われる前には相互に電気
的に接触していないことを特徴とする、請求項１０のシ
ステム。 - 【請求項１２】上記表面ＬＳＴメタライゼーションが、
上記デバイス・サイトの周囲の外側にあることを特徴と
する、請求項６のシステム。 - 【請求項１３】上記デバイス・サイト間の相互接続が、 半導体チップをそれに接続するための１組のパッドと、 上記パッドを１組の論理サービス端子に接続するＬＳＴ
メタライゼーションと、 上記論理サービス端子に接続された表面下のネットワー
ク・メタライゼーションとを備える ことを特徴とする、請求項１のシステム。 - 【請求項１４】上記少なくとも１つのリング・パターン
が、上記デバイス・サイトを包囲する一連の交差しない
表面メタライゼーションを備えることを特徴とする、請
求項１３のシステム。 - 【請求項１５】上記所定の相互接続を接続する手段が、 上記リング・パターンの下を通り、上記チップ・パッド
に接続されたファンアウト・メタライゼーションと、 上記ファンアウト・メタライゼーションを上記基板の表
面に接続する、上記リング・パターンに隣接して隔置さ
れた１組のメタライズされた接続用配線バイアと、 上記接続用バイアの少なくとも１本を、上記リング・パ
ターンの少なくとも１つに接続する、選択的に付着させ
た表面メタライゼーションとを備える ことを特徴とする、請求項１４のシステム。 - 【請求項１６】上記設計変更パターンを接続する手段
が、 設計変更表面メタライゼーション・リンクと、 上記リング・パターンの下を通過し、上記設計変更用リ
ンクに接続された表面下のファンイン・メタライゼーシ
ョンと、 上記ファンイン・メタライゼーションを上記基板の表面
に接続する、上記リング・パターンに隣接して隔置され
た１組のファンイン・メタライゼーション・バイアと、 上記ファンイン・メタライゼーション・バイアの少なく
とも１本を、上記リング・パターンの少なくとも１つに
接続する、選択的に付着させた表面メタライゼーション
とを備える ことを特徴とする、請求項１４のシステム。 - 【請求項１７】上記表面メタライゼーション・リンク
が、 所定のデバイス・サイトのファンイン・メタライゼーシ
ョンに接続された第１の表面メタライゼーションと、 上記設計変更パターンに接続され、除去可能なリンクを
有する第２の表面メタライゼーションと、 上記所定のデバイス・サイトに隣接するデバイス・サイ
トのファンイン・メタライゼーションに接続された第３
の表面メタライゼーションと、 上記表面メタライゼーションの所定の対を接続する、選
択的に付着させた表面メタライゼーションとを備える ことを特徴とする、請求項１６のシステム。 - 【請求項１８】上記第１のメタライゼーションが第１の
Ｕ字型部材を備え、上記第３のメタライゼーションが、
上記第１のＵ字型部材に対向する第２のＵ字型部材を備
え、上記第２のメタライゼーションが、上記第１のメタ
ライゼーションと第３のメタライゼーションの間にあ
り、上記除去可能なリンクによって接続された２つのＬ
字型部材を備え、上記第１、第２、および第３のメタラ
イゼーションが、設計変更が行われる前には相互に電気
的に接触していないことを特徴とする、請求項１７のシ
ステム。 - 【請求項１９】上記ＬＳＴメタライゼーションと上記論
理サービス端子が、いずれも上記デバイス・サイトの周
囲の内側にあることを特徴とする、請求項１３のシステ
ム。 - 【請求項２０】上記論理サービス端子が、上記デバイス
・サイトの周囲の内側に位置し、上記ＬＳＴメタライゼ
ーションが、少なくとも部分的に上記デバイス・サイト
の外側に延びることを特徴とする、請求項１３のシステ
ム。 - 【請求項２１】ファンアウト・メタライゼーションが、
上記チップ・パッドに接続された表面下のメタライゼー
ションの最初の部分と、上記リング・パターンの下を通
る上記ファンアウト・メタライゼーションの表面下の最
後の部分からなり、上記最初の部分と最後の部分が接続
されていないことを特徴とする、請求項１５のシステ
ム。 - 【請求項２２】上記ファンアウト・メタライゼーション
の最初の部分と最後の部分が、表面メタライゼーション
によって接続されることを特徴とする、請求項２１のシ
ステム。 - 【請求項２３】上記表面メタライゼーションが、選択的
に付着させた表面メタライゼーションであることを特徴
とする、請求項２２のシステム。 - 【請求項２４】上記表面メタライゼーションが、上記デ
バイス・サイトを包囲し、上記リング・パターンとは異
なることを特徴とする、請求項２２のシステム。 - 【請求項２５】上記表面メタライゼーションが、 上記リング・パターンとは異なる、上記デバイス・サイ
トを包囲するメタライゼーションと、 上記メタライゼーションの最初の部分を、上記の包囲メ
タライゼーションと接続する、選択的に付着させた表面
メタライゼーションと、 上記メタライゼーションの最後の部分を、上記の包囲メ
タライゼーションと接続する、選択的に付着させた表面
メタライゼーションとを備える ことを特徴とする、請求項２２のシステム。 - 【請求項２６】上記最初の部分および最後の部分に接続
された上記表面メタライゼーションが、上記デバイス・
サイトの周囲の外側にあることを特徴とする、請求項２
１のシステム。 - 【請求項２７】上記ＬＳＴメタライゼーションが、 中間パッドに接続された表面メタライゼーションの最初
の部分と、 上記最初の部分を上記ネットワーク・メタライゼーショ
ンの残りの部分と接続する表面メタライゼーションの最
後の部分とからなる ことを特徴とする、請求項１３のシステム。 - 【請求項２８】絶縁材料および導電性材料の層からなる
支持構造と、複数のデバイス・サイトと、上記複数のデ
バイス・サイト間の電気的相互接続とを備える電子回路
システムにおいて、 所定の相互接続を、各デバイス・サイトを少なくとも部
分的に包囲する導電性リング・パターンに接続するステ
ップと、 上記包囲リング・パターンを、少なくとも隣接するデバ
イス・サイトの間を延びる導電性設計変更パターンに隣
接するステップと を含むデバイス・サイト間の上記電気的相互接続を変更
する方法。 - 【請求項２９】さらに、上記所定の相互接続を最初の接
続から切断し、上記の変更された電気的相互接続を上記
リング・パターンの残部および上記設計変更パターンの
残部から分離するステップを含む、請求項２８の方法。 - 【請求項３０】上記の所定の相互接続を切断するステッ
プが、ＬＳＴメタライゼーションの一部分を除去するス
テップを含む、請求項２９の方法。 - 【請求項３１】上記の除去ステップが、光線を用いて上
記の除去を実施するステップを含むことを特徴とする、
請求項３０の方法。 - 【請求項３２】上記光線が、レーザ・ビームであること
を特徴とする、請求項３１の方法。 - 【請求項３３】上記分離ステップが、上記リング・パタ
ーンの一部分と、上記設計変更パターンの一部分を除去
するステップを含む、請求項２９の方法。 - 【請求項３４】上記除去ステップが、光線を用いて上記
の除去を達成するステップを含むことを特徴とする、請
求項３３の方法。 - 【請求項３５】上記光線が、レーザ・ビームであること
を特徴とする、請求項３４の方法。 - 【請求項３６】上記の所定の相互接続を接続するステッ
プが、表面金属を選択的に付着させて、上記リング・パ
ターンを、上記の１つのデバイス・サイトのチップ・パ
ッドに接続されたバイアの基板表面との交点と接続する
ステップを含むことを特徴とする、請求項２８の方法。 - 【請求項３７】上記の選択的付着ステップが、レーザ化
学蒸着ステップを含むことを特徴とする、請求項３６の
方法。 - 【請求項３８】上記設計変更パターン接続ステップが、
表面金属を選択的に付着させて、上記リング・パターン
を、上記設計変更パターンに接続されたバイアの基板表
面との交点と接続するステップを含むことを特徴とす
る、請求項２８の方法。 - 【請求項３９】上記設計変更パターン接続ステップがさ
らに、表面金属を選択的に付着させて、上記設計変更パ
ターンの表面メタライゼーション・リンクの一部分に接
続するステップを含む、請求項３８の方法。 - 【請求項４０】上記の選択的付着ステップが、レーザ化
学蒸着ステップを含むことを特徴とする、請求項３８の
方法。 - 【請求項４１】上記設計変更パターン接続ステップが、
表面金属を選択的に付着させて、上記リング・パターン
を、上記デバイス・サイトの１つのチップ・パッドに接
続された表面下のメタライゼーション配線に接続し、か
つ表面金属を選択的に付着させて、上記表面下のメタラ
イゼーションの導電経路を完成させるステップを含むこ
とを特徴とする、請求項２８の方法。 - 【請求項４２】上記の選択的付着ステップが、レーザ化
学蒸着ステップを含むことを特徴とする、請求項４１の
方法。 - 【請求項４３】絶縁材料および導電性材料の層からなる
支持基板と、 上記基板上の複数のデバイス・サイトと、 上記の少なくとも２つのデバイス・サイトを接続する電
気的相互接続と、 デバイス・サイト間の上記電気的相互接続を変更する手
段とを備える電子回路システムであって、 上記の電気的相互接続を変更する手段が、 各デバイス・サイトを少なくとも部分的に包囲する少な
くとも１つの導電性リング・パターンと、 少なくとも隣接するデバイス・サイト間を延びる設計変
更配線と、 上記デバイス・サイトから外側に延びる表面下のファン
アウト配線と、 上記設計変更配線から上記デバイス・サイトに向かって
内側に延びる表面下のファンイン配線とを備えることを
特徴とする、 電子回路システム。 - 【請求項４４】デバイス・サイト間の上記相互接続が、 上記基板上の少なくとも１つの他の位置に延びる表面下
のネットワーク・メタライゼーションと、 上記ネットワーク・メタライゼーションを、上記ファン
アウト配線およびファンイン配線のいずれかに接続する
表面メタライゼーションとを備える ことを特徴とする、請求項４３の電子回路システム。 - 【請求項４５】上記ファンイン配線が、選択的に付着さ
せた表面メタライゼーションによって上記リング・パタ
ーンに接続されることを特徴とする、請求項４３の電子
回路システム。 - 【請求項４６】上記ファンイン配線およびファンアウト
配線が、選択的に付着させた表面メタライゼーションに
よって相互に接続されることを特徴とする、請求項４３
の電子回路システム。 - 【請求項４７】デバイス・サイト間の相互接続を変更す
る手段がさらに、上記の変更された電気的相互接続を上
記リング・パターンおよび設計変更配線の残部から分離
するように、上記基板から選択的に除去した表面メタラ
イゼーションを含むことを特徴とする、請求項４３の電
子回路システム。 - 【請求項４８】上記ファンイン配線がさらに、リング・
パターン間に隔置され、上記ファンイン配線と上記リン
グ・パターンとの間を接続する、１組の配線バイアを備
えることを特徴とする、請求項４３の電子回路システ
ム。 - 【請求項４９】上記ファンアウト配線が、選択的に付着
させた表面メタライゼーションによって上記リング・パ
ターンに接続されることを特徴とする、請求項４３の電
子回路システム。 - 【請求項５０】上記ファンアウト配線がさらに、リング
・パターン間に隔置された、上記ファンアウト配線と上
記リング・パターンとの間を接続する、１組の配線バイ
アを備えることを特徴とする、請求項４３の電子回路シ
ステム。 - 【請求項５１】上記リング・パターンが、上記デバイス
・サイトを包囲する一連の交差しない表面メタライゼー
ションを備えることを特徴とする、請求項４３の電子回
路システム。 - 【請求項５２】上記支持基板が、電子回路用多層セラミ
ック基板を備えることを特徴とする、請求項４３の電子
回路システム。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/513,342 US5060116A (en) | 1990-04-20 | 1990-04-20 | Electronics system with direct write engineering change capability |
| US513,342 | 1990-04-20 | ||
| PCT/US1990/005803 WO1991016727A1 (en) | 1990-04-20 | 1990-10-10 | Electronics system with direct write engineering change capability |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05504656A JPH05504656A (ja) | 1993-07-15 |
| JPH0642523B2 true JPH0642523B2 (ja) | 1994-06-01 |
Family
ID=24042858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2515006A Expired - Lifetime JPH0642523B2 (ja) | 1990-04-20 | 1990-10-10 | 直接書込み設計変更能力を有する電子回路システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5060116A (ja) |
| EP (1) | EP0530185B1 (ja) |
| JP (1) | JPH0642523B2 (ja) |
| CA (1) | CA2080601C (ja) |
| DE (1) | DE69016462T2 (ja) |
| WO (1) | WO1991016727A1 (ja) |
Families Citing this family (36)
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1990
- 1990-04-20 US US07/513,342 patent/US5060116A/en not_active Expired - Fee Related
- 1990-10-10 WO PCT/US1990/005803 patent/WO1991016727A1/en active IP Right Grant
- 1990-10-10 CA CA002080601A patent/CA2080601C/en not_active Expired - Fee Related
- 1990-10-10 EP EP90915885A patent/EP0530185B1/en not_active Expired - Lifetime
- 1990-10-10 DE DE69016462T patent/DE69016462T2/de not_active Expired - Fee Related
- 1990-10-10 JP JP2515006A patent/JPH0642523B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0530185B1 (en) | 1995-01-25 |
| DE69016462T2 (de) | 1995-07-20 |
| JPH05504656A (ja) | 1993-07-15 |
| CA2080601C (en) | 1995-02-14 |
| WO1991016727A1 (en) | 1991-10-31 |
| EP0530185A1 (en) | 1993-03-10 |
| DE69016462D1 (de) | 1995-03-09 |
| US5060116A (en) | 1991-10-22 |
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