JP2647188B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、カスタム製品やゲートアレイなどの納期を
短縮するため、最終に近い工程でデータが書込める半導
体メモリ装置に関する。
（従来の技術） 半導体メモリ装置はＤ−RAMなどに代表されるように
集積度の増大に伴って多層配線素子が一般的となり、し
かもこの素子の複雑な製造工程により起こるコストアッ
プ低減を計るためにゲートアレイ（Gate Array）ないし
はASICなどのカスタム製品が最近もっぱら利用されてい
る。ところで、半導体メモリ装置のデータの書込みには
配線層を断線するいわゆるフューズ方式の外にコンタク
ト方式も利用されている。
このコンタクト方式ではメモリトランジスタのドレイ
ン領域とビット線に接続するコンタクト孔の有無によっ
て書込みが行われるが、具体的にはコンタクト孔の形成
前で製造工程を止めておき、客先から要求されたデータ
を書込む方法が採られている。
その工程を第５図により説明する。即ち、半導体基板
（図示せず）に被覆した第１絶縁物層20には、重ねて形
成するAl層もしくはAl合金などの金属層31に約２μｍの
開孔を設け、更に、金属層21を被覆する第２の絶縁物層
22にも金属層21の開孔に対応して窓を形成する。この接
続孔に露出した金属層に導電性金属層23を被着してデー
タを書込む。しかし、Al配線用の成膜、パターニング、
エッチング、パッシベーション（Passivation）成膜
後、更に、パッド（Pad）パターニング工程を続いて施
して半導体メモリ装置が完成される。
（発明が解決しようとする課題） ASIC製品などのカスタム製品の半導体メモリ装置で
は、納期が益々短縮の方向にあるのに対して、上記のよ
うにAl配線用の成膜、パターニング、エッチング、パッ
シベーション成膜、パッドパターニング工程が残ってい
る方法ではこの要求に対応しきれない。
本発明はこのような背景からなされたもので、特に、
パッシベーション成膜工程まで製造工程を進めてからAl
もしくはAl合金からなる配線の結線だけでデータの書込
みを行ない残りの工程を少なくして納期短縮を計ること
を目的とするものである。
〔発明の構成〕
（課題を解決するための手段） 本発明は、半導体基板上に第１部分と第２部分に分断
された複数の配線層を互いに離間して形成する工程と，
この工程後、前記配線層の分断部分、離間する配線層間
及びその配線層上にパッシベイション膜を形成する工程
と，このパッシベイション膜形成工程後、選択された前
記配線層の分断部分上のパッシベイション膜に、第１部
分と第２部分に跨がるコンタクト孔を形成する工程と，
前記コンタクト孔内に選択的にCVD法により金属層を成
長させることにより、露出した前記配線層の第１部分と
第２部分とを接続する工程に特徴がある。
（作 用） データ書込みを行なうAl配線がオープン状態になるよ
うに配線層及びパッシベイション成膜工程まで製造工程
を進めておいてから、オープン状態の配線層の結線すべ
き箇所だけにコンタクトを設けて配線層の一部を露出さ
せる。この露出した配線層だけに選択的に金属層を堆積
して配線層と接続してデータの書込みを行う。この後に
は、パッドパターニング（Patterning）工程だけを施せ
ばよいので、大幅な納期短縮ができる。
（実施例） 第１図乃至第４図を参照して本発明に係わる実施例を
説明する。第１図ａ、ｂにより一部を示したマスクROM
では、第1aの上面図に明らかなようにオープン状態の第
1Al配線パターン1a、1b、1c…及び第2Al配線パターン1
a′、1b′、1c′…にオープン状態（分断状態）にされ
たAl配線３を作成し、ここに“0"または“1"のデータを
書込むに当たっては、まずオープン状態のAl配線パター
ン1a、1b、1c…にコンタクトを形成する。
この第１図ａをＡ−Ｂ線により切断してその断面を示
す第１図ｂにあるように、シリコン半導体基板１表面を
被覆したSiO2からなる絶縁物層２には、Al配線３を膜厚
0.8μｍ、幅0.7μｍ、配線間隔0.7μｍに形成する。こ
のAl配線３すなわち第1Al配線パターン1a、1b、1c…と
第2Al配線パターン1a′、1b′、1c′…の間隔は0.7μｍ
とする。このようなAl配線パターンを形成後、第１図ｂ
に示すようにパッシベーション層４として例えばPSG層
とプラズマSiN層の２層構造を厚さ1.2μｍに通常のCVD
法もしくは減圧CVD法で堆積する。
配線層３の保護されるべき端部は絶縁物層２により被
覆されて保護されるが、多層配線を施す素子ではAl配線
パターン３上に、層間絶縁膜と第２のAl配線パターンを
順次形成し、その上面にパッシベイション層４を重ねて
半導体メモリ装置を完成する。
上記のように、接続孔に導電性物質を堆積するために
は、Al配線パターン1a、1b、1c…のオープン状態の場所
とこれに対応するパッシベイション層４に先ずコンタク
ト５を公知の等法性もしくは異方性エッチング法により
形成する。この場合、Al配線パターン1a、1b、1c…の間
隔0.7μｍより大きい１μｍ×１μｍのコンタクト（第
１図のAl配線パターン1b、1bの間に破線で示した場所）
５を形成する。
このエッチング工程により第２図に示すようにAl配線
パターン1a、1b、1c…の厚さ方向である側面Ｙと、パッ
シベーション層４の境界に形成される上面Ｘ、Ｘが露出
したコンタクト５が得られる。
この上面Ｘ、Ｘはコンタクト５を形成する際、マスク
の合せずれによりできるものである。このコンタクト５
の形成後、WFとＨまたはWFとSiHを反応させて生成する
Ｗを利用する選択CVD法により、このＸ、Ｙ面に選択的
な金属層６を堆積させた。この工程でＷは上面Ｘと側面
Ｙに同じ速度で堆積される。これは接続孔５の外側から
中心に向けて堆積されるので、層厚が前述のパターン間
隔の0.7μｍの半分である0.35μｍに達した時Al配線パ
ターン３がＷによって接続される。本実施例では接続を
確実にするために堆積層厚を0.6μｍとした。この選択C
VD法でＷ層を堆積したが、無電解メッキ法によりAl膜上
に選択的にNiなどの金属層を堆積してもよい。
第１〜３図に示すように配線層３の厚さは第１の絶縁
物層２と第２の絶縁物層４の厚さより小さい。
パッシベイション層４を被着した配線パターン３に施
すこの工程はそのＸ、Ｙ面のみに選択的な金属層６が堆
積されることになる。
しかもこの選択的な金属層の堆積は無電解メッキ法に
よっても同様に形成されることが確認されている。
この実施例はマスクROMにより説明したが、Al層を利
用する２層配線構造のゲートアレイ（Gate Array）やSe
a of Gateなどの製品にも適用できる。しかし、多層配
線構造では第１層と第２層の接続を行うビアコンタクト
ホールの開孔時に同時にコンタクト６を形成してもよ
い。
更に配線パターン接続工程とビアコンタクトホールの
埋込工程が同時に処理できるので、工数削減となる利点
もある。
前記実施例におけるコンタクト５形成位置は上記した
Al配線パターン1a、1a間に形成するだけでなく、第４図
の破線で示すようにオープン状態でなくAl配線パターン
1a、1b間に形成してもよい。
微細化が進み、集積度の高い集積回路素子では電気的
にオープン状態のAl配線の膜厚は１μｍ程度であり、公
知の食刻工程により形成するコンタクト寸法も約１μｍ
平方である。このコンタクトの側面に露出した配線パタ
ーンには、CVD法や無電解メッキ法などを施すと、コン
タクトのＹ面から金属層が中心に向かって堆積されるの
で、隙間のない状態となるので歩留りがよくなる。更
に、この工程ではパッシベイション層４に金属層が堆積
されないのでプロセス上の利点もある。
以上のように本発明では、配線が全部オープンになる
ようなパターニングを行い更にパッシベーション成膜工
程まで製造工程を進めておく。そして、このオープニン
グ状態の配線の中で所望のデータにより結線すべき所だ
けに接続孔を設けてこの配線の一部を露出させてから、
この露出部分にだけ選択的に金属膜を堆積する。これに
よりオープン状態の配線が接続されて必要なデータが書
込まれる。ところで、集積回路素子などの集積度の増大
により配線パターンの厚さは小さくなり、これに対応し
て接続孔の寸法も当然縮小されたので、選択的な金属膜
の堆積が可能になった。
しかも、この後の工程としてはパッドパターニングが
残りの工程である大幅な納期の短縮ができる。
〔発明の効果〕
以上のように本発明ではAl配線工程及びパッシベイシ
ョン成膜工程までの製造工程を進めておいて、データ書
込み工程をAl配線の結線だけで行なえるようにしたの
で、納期の短縮ができる。
【図面の簡単な説明】
第１図ａ、ｂ乃至第４図は本発明の一実施例に関する図
で、第１図ａは半導体メモリ装置の配線パターンの上面
図、第１図ｂは第１図ａのＡ−Ｂ線により切断した断面
図、第２図はパッシベイション膜を設置後、オープン状
態の配線に接続用コンタクトを形成した状態を示す断面
図、第３図はこのコンタクトに露出した配線層に選択的
に金属膜堆積後を表わす断面図、第４図はコンタクト形
成位置の他の例を示す上面図、第５図は従来の書込工程
後のコンタクト断面図である。 1:半導体基板、2:絶縁物層 3:配線層パターン、4:パッシベイション層 5:コンタクト、6:選択的金属層

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に第１部分と第２部分に分断
    された複数の配線層を、互いに離間して形成する工程
    と，この工程後、前記配線層の分断部分、離間する配線
    層間及びその配線層上にパッシベイション膜を形成する
    工程と，このパッシベイション膜形成工程後、選択され
    た前記配線層の分断部分上のパッシベイション膜に、第
    １部分と第２部分に跨がるコンタクト孔を形成する工程
    と，前記コンタクト孔内に選択的にCVD法により金属層
    を成長させることにより、露出した前記配線層の第１部
    分と第２部分とを接続する工程とを具備することを特徴
    とする半導体装置の製造方法
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