JP2000091463A - Ｂｇａパッケージ - Google Patents
ＢｇａパッケージInfo
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Abstract
(57)【要約】
【課題】 ＢＧＡ（ボールグリットアレイ）パッケージ
を実装した多層回路基板において、構成回路の誤動作を
防止し、システムの信頼性を向上させることを可能とす
るＢＧＡパッケージを提供する。 【解決手段】 ＢＧＡパッケージの基板１に取り付けた
導体ボールからなる複数の端子２、３、４の配列におい
て、電源端子３、接地端子４とが配列される中央端子配
列領域５より、信号端子２が配列される周辺部分にかけ
て信号端子配列禁止領域６を設置する。これによって、
中央端子配列領域５内にある電源端子３、および接地端
子４が接続される電源層、接地層のインダクタンスを低
減させることが可能となり、システムの信頼性を向上さ
せることができる。
を実装した多層回路基板において、構成回路の誤動作を
防止し、システムの信頼性を向上させることを可能とす
るＢＧＡパッケージを提供する。 【解決手段】 ＢＧＡパッケージの基板１に取り付けた
導体ボールからなる複数の端子２、３、４の配列におい
て、電源端子３、接地端子４とが配列される中央端子配
列領域５より、信号端子２が配列される周辺部分にかけ
て信号端子配列禁止領域６を設置する。これによって、
中央端子配列領域５内にある電源端子３、および接地端
子４が接続される電源層、接地層のインダクタンスを低
減させることが可能となり、システムの信頼性を向上さ
せることができる。
Description
【０００１】
【発明の属する技術分野】本発明は複数の導体ボール端
子が裏面基板に配列されたＢＧＡ（ボールグリットアレ
イ）パッケージに関し、特に電源端子、あるいは接地端
子が裏面基板の中央部に配列されたＢＧＡパッケージの
端子配列に関するものである。
子が裏面基板に配列されたＢＧＡ（ボールグリットアレ
イ）パッケージに関し、特に電源端子、あるいは接地端
子が裏面基板の中央部に配列されたＢＧＡパッケージの
端子配列に関するものである。
【０００２】
【従来の技術】パソコン、コンピュータ、および高速デ
ジタル・データ処理を行う電子機器等は、回路規模の巨
大化と高集積化により多ピン化・高速化が進み、ＬＳＩ
パッケージは従来のＱＦＰ（クワッドフラットパッケー
ジ）タイプからＢＧＡタイプに切り替わろうとしてい
る。特に、携帯型パソコンの小型化・軽量化・高速化が
年々進む携帯用パソコンの回路基板はＬＳＩの多ピン化
・小型化による高密度化が必要になってきており、ＢＧ
Ａパッケージへの移行が急速に行われている。
ジタル・データ処理を行う電子機器等は、回路規模の巨
大化と高集積化により多ピン化・高速化が進み、ＬＳＩ
パッケージは従来のＱＦＰ（クワッドフラットパッケー
ジ）タイプからＢＧＡタイプに切り替わろうとしてい
る。特に、携帯型パソコンの小型化・軽量化・高速化が
年々進む携帯用パソコンの回路基板はＬＳＩの多ピン化
・小型化による高密度化が必要になってきており、ＢＧ
Ａパッケージへの移行が急速に行われている。
【０００３】図５は従来のＢＧＡパッケージの斜視図、
図６は従来のＢＧＡパッケージを裏向けにした平面図で
ありボール状端子の配列を示すものである。図５、図６
において、５１はモールドで封止されたＬＳＩチップ、
５２はＬＳＩ５１を実装する単層、または多層回路基
板、５３は多層回路基板５２の裏面、５４は信号端子、
５５は電源端子、５６は接地端子、５７はＢＧＡパッケ
ージ、５８は電源端子５５、接地端子５６の配列領域を
示す点線である。
図６は従来のＢＧＡパッケージを裏向けにした平面図で
ありボール状端子の配列を示すものである。図５、図６
において、５１はモールドで封止されたＬＳＩチップ、
５２はＬＳＩ５１を実装する単層、または多層回路基
板、５３は多層回路基板５２の裏面、５４は信号端子、
５５は電源端子、５６は接地端子、５７はＢＧＡパッケ
ージ、５８は電源端子５５、接地端子５６の配列領域を
示す点線である。
【０００４】図６に示すように、従来のＢＧＡパッケー
ジ５７は導体ボールからなる複数の端子５４、５５、５
６がマトリックス状に裏面基板５３に配列された構造と
なっている。ＢＧＡパッケージ５７内のモールドで封止
されたＬＳＩ５１の誤動作を防止するため、電源端子５
５、および接地端子５６はマトリックスの中央部の点線
で示した領域５８に配列され、信号端子５４はその外周
部に配列される構造が一般的であり、特開平８−７８５
７３号公報等に記載されたものが知られている。
ジ５７は導体ボールからなる複数の端子５４、５５、５
６がマトリックス状に裏面基板５３に配列された構造と
なっている。ＢＧＡパッケージ５７内のモールドで封止
されたＬＳＩ５１の誤動作を防止するため、電源端子５
５、および接地端子５６はマトリックスの中央部の点線
で示した領域５８に配列され、信号端子５４はその外周
部に配列される構造が一般的であり、特開平８−７８５
７３号公報等に記載されたものが知られている。
【０００５】図７は、従来のＢＧＡパッケージ５７を、
例えばガラエポ多層回路基板５９に実装したときの斜視
図である。多層回路基板５９の表面には信号端子５４、
電源端子５５、接地端子５６に対応する複数個の接続ラ
ンド６０が設けられており、半田付け等によってＢＧＡ
パッケージ５７の端子５４、５５、５６は接続ランド６
０に接続される。
例えばガラエポ多層回路基板５９に実装したときの斜視
図である。多層回路基板５９の表面には信号端子５４、
電源端子５５、接地端子５６に対応する複数個の接続ラ
ンド６０が設けられており、半田付け等によってＢＧＡ
パッケージ５７の端子５４、５５、５６は接続ランド６
０に接続される。
【０００６】図８（ａ）は図６に示す従来のＢＧＡパッ
ケージを実装した多層回路基板５９の接地層基板に設け
られた銅箔の状態を示す平面図、図８（ｂ）は接地端子
５６のスルーホール周辺部のスルーホールと銅箔との接
続部を示す拡大図、図８（ｃ）は信号端子５４、電源端
子５５のスルーホールと銅箔との接続部を示す拡大図で
ある。
ケージを実装した多層回路基板５９の接地層基板に設け
られた銅箔の状態を示す平面図、図８（ｂ）は接地端子
５６のスルーホール周辺部のスルーホールと銅箔との接
続部を示す拡大図、図８（ｃ）は信号端子５４、電源端
子５５のスルーホールと銅箔との接続部を示す拡大図で
ある。
【０００７】接地層基板の表面にはべたの銅箔６１が形
成されており、接地端子５６に接続するスルーホールの
みが銅箔６１と接続している。白丸は接地端子５６と接
続しているスルーホール６２である。スルーホール６２
の内面には導体層６３が形成されており、接地端子５６
は導体層６３を介して銅箔６１に接続している（図８
ｂ）。
成されており、接地端子５６に接続するスルーホールの
みが銅箔６１と接続している。白丸は接地端子５６と接
続しているスルーホール６２である。スルーホール６２
の内面には導体層６３が形成されており、接地端子５６
は導体層６３を介して銅箔６１に接続している（図８
ｂ）。
【０００８】一方、図８（ａ）において黒丸６４は銅箔
６１に接続していないスルーホール６２を示す接地層ク
リアランスである。信号端子５４、電源端子５５のスル
ーホール６２は銅箔６１とは接続していないので、接地
層クリアランス６４となる。接地層クリアランス６４と
なる非接続のスルーホール６２の内面にも導体層６３が
形成されているが、非接続部の接地層のスルーホール６
２は周囲の銅箔６１が除去され絶縁領域６５が設けられ
て、銅箔６１と絶縁されている（図８ｃ）。
６１に接続していないスルーホール６２を示す接地層ク
リアランスである。信号端子５４、電源端子５５のスル
ーホール６２は銅箔６１とは接続していないので、接地
層クリアランス６４となる。接地層クリアランス６４と
なる非接続のスルーホール６２の内面にも導体層６３が
形成されているが、非接続部の接地層のスルーホール６
２は周囲の銅箔６１が除去され絶縁領域６５が設けられ
て、銅箔６１と絶縁されている（図８ｃ）。
【０００９】図９は電源層基板に設けられた銅箔６６の
状態を示す平面図である。電源層基板では、電源端子５
５に接続するスルーホール６２のみが銅箔６６と接続
し、信号端子５４、接地端子５６とに接続するスルーホ
ールは電源層クリアランス６７となる。
状態を示す平面図である。電源層基板では、電源端子５
５に接続するスルーホール６２のみが銅箔６６と接続
し、信号端子５４、接地端子５６とに接続するスルーホ
ールは電源層クリアランス６７となる。
【００１０】図８（ａ）、図９に示したように従来の端
子配列のＢＧＡでは、接地端子５６は周囲が接地層クリ
アランス６４によって包囲された銅箔６１に、電源端子
５５は電源層クリアランス６７によって包囲された銅箔
６６に接続していた。このために、多層回路基板の電源
層と接地層は、電源点、接地点との接続が弱くなり、電
源変動や外来ノイズに弱いものとなり、構成回路の誤動
作を引き起こし、結果的にはシステムの信頼性を低下さ
せると言った課題があった。
子配列のＢＧＡでは、接地端子５６は周囲が接地層クリ
アランス６４によって包囲された銅箔６１に、電源端子
５５は電源層クリアランス６７によって包囲された銅箔
６６に接続していた。このために、多層回路基板の電源
層と接地層は、電源点、接地点との接続が弱くなり、電
源変動や外来ノイズに弱いものとなり、構成回路の誤動
作を引き起こし、結果的にはシステムの信頼性を低下さ
せると言った課題があった。
【００１１】この課題を防止するため、従来は電源層、
および接地層のインダクタンスをできるだけ軽減させる
ように電源層、接地層とは別の配線層で接続強化を行っ
ていたが、十分な対策とはなっていなかった。特に、安
価なサブトラクティブ多層回路基板においては、必ず設
置されるスルーホールが電源層および接地層に内層クリ
アランスを発生させるため、この問題は非常に顕著に発
生していた。
および接地層のインダクタンスをできるだけ軽減させる
ように電源層、接地層とは別の配線層で接続強化を行っ
ていたが、十分な対策とはなっていなかった。特に、安
価なサブトラクティブ多層回路基板においては、必ず設
置されるスルーホールが電源層および接地層に内層クリ
アランスを発生させるため、この問題は非常に顕著に発
生していた。
【００１２】考えられる誤動作の原因は、電源電流およ
び信号電流が同時スイッチング時に共通に使用している
電源層、接地層に流出することが挙げられる。内層クリ
アランスによって接続の弱くなった電源層、接地層は、
この部分のインダクタンスが増大するため、このような
同時スイッチング時に発生する過渡電流により、接地電
位、電源電位の変動が発生する。これらにより、各信号
波形に歪が生じ構成回路の誤動作が発生すると考えられ
る。
び信号電流が同時スイッチング時に共通に使用している
電源層、接地層に流出することが挙げられる。内層クリ
アランスによって接続の弱くなった電源層、接地層は、
この部分のインダクタンスが増大するため、このような
同時スイッチング時に発生する過渡電流により、接地電
位、電源電位の変動が発生する。これらにより、各信号
波形に歪が生じ構成回路の誤動作が発生すると考えられ
る。
【００１３】このことから、システムの信頼性を向上さ
せるためには、実装する多層回路基板中の電源層、接地
層のインダクタンスの低減が極めて重要になってくるこ
とが分かる。
せるためには、実装する多層回路基板中の電源層、接地
層のインダクタンスの低減が極めて重要になってくるこ
とが分かる。
【００１４】
【発明が解決しようとする課題】本発明は、ＢＧＡパッ
ケージを実装する多層回路基板中の電源層、接地層のイ
ンダクタンスを低減させ、これにより構成回路の誤動作
問題を解消し、システムの信頼性を向上させることを可
能とする端子配列を有するＢＧＡパッケージを提供する
ことを目的とする。
ケージを実装する多層回路基板中の電源層、接地層のイ
ンダクタンスを低減させ、これにより構成回路の誤動作
問題を解消し、システムの信頼性を向上させることを可
能とする端子配列を有するＢＧＡパッケージを提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】この課題を解決するため
に本発明は、ＢＧＡパッケージの信号端子配列領域の一
部に信号端子配列禁止領域を設けることによって、ＢＧ
Ａパッケージを実装する多層回路基板中の電源層、接地
層のインダクタンスが増大しない様に構成したＢＧＡパ
ッケージである。
に本発明は、ＢＧＡパッケージの信号端子配列領域の一
部に信号端子配列禁止領域を設けることによって、ＢＧ
Ａパッケージを実装する多層回路基板中の電源層、接地
層のインダクタンスが増大しない様に構成したＢＧＡパ
ッケージである。
【００１６】このＢＧＡパッケージを使用することによ
り、安価なサブトラクティブ基板に実装した場合におい
ても、電源変動や外来ノイズに強く、構成回路の誤動作
を防止し、システムの信頼性を向上させることが可能と
なる。
り、安価なサブトラクティブ基板に実装した場合におい
ても、電源変動や外来ノイズに強く、構成回路の誤動作
を防止し、システムの信頼性を向上させることが可能と
なる。
【００１７】
【発明の実施の形態】本発明の請求項１に記載の発明
は、表面に半導体素子を載置した多層配線基板と、前記
多層配線基板の裏面に導体ボールからなる複数の信号端
子、電源端子、および接地端子を格子状に配列した端子
とを具備し、前記電源端子、または前記接地端子が前記
格子状端子配列の中央部の中央端子配列領域に配列さ
れ、前記信号端子が前記中央配列領域を包囲する周囲端
子配列領域に配列されたＢＧＡパッケージにおいて、前
記周囲端子配列領域に前記信号端子電極を配列しない信
号端子配列禁止領域を具備することを特徴としたもので
あり、ＢＧＡパッケージを実装する多層回路基板のＢＧ
Ａ実装部分において、信号線引出しのために設置された
スルーホールにより発生する内層クリアランスによる電
源層、接地層のインダクタンスを低減することにより、
構成回路の誤動作を防止し、システムの信頼性を向上さ
せることが可能という作用を有する。
は、表面に半導体素子を載置した多層配線基板と、前記
多層配線基板の裏面に導体ボールからなる複数の信号端
子、電源端子、および接地端子を格子状に配列した端子
とを具備し、前記電源端子、または前記接地端子が前記
格子状端子配列の中央部の中央端子配列領域に配列さ
れ、前記信号端子が前記中央配列領域を包囲する周囲端
子配列領域に配列されたＢＧＡパッケージにおいて、前
記周囲端子配列領域に前記信号端子電極を配列しない信
号端子配列禁止領域を具備することを特徴としたもので
あり、ＢＧＡパッケージを実装する多層回路基板のＢＧ
Ａ実装部分において、信号線引出しのために設置された
スルーホールにより発生する内層クリアランスによる電
源層、接地層のインダクタンスを低減することにより、
構成回路の誤動作を防止し、システムの信頼性を向上さ
せることが可能という作用を有する。
【００１８】請求項２に記載の発明は、請求項１に記載
の発明において、前記信号端子配列禁止領域を複数個設
けたことを特徴としたものであり、信号線引出しのため
に設置されたスルーホールにより発生する内層クリアラ
ンスによる電源層、接地層のインダクタンスをさらに低
減することができる。
の発明において、前記信号端子配列禁止領域を複数個設
けたことを特徴としたものであり、信号線引出しのため
に設置されたスルーホールにより発生する内層クリアラ
ンスによる電源層、接地層のインダクタンスをさらに低
減することができる。
【００１９】請求項３に記載の発明は、請求項２に記載
の発明において、前記複数個の信号端子配列禁止領域を
前記中央端子配列領域に対して対称位置に設けたことを
特徴としたものであり、電源層、接地層のインダクタン
スをさらに効率よく低減することができる。
の発明において、前記複数個の信号端子配列禁止領域を
前記中央端子配列領域に対して対称位置に設けたことを
特徴としたものであり、電源層、接地層のインダクタン
スをさらに効率よく低減することができる。
【００２０】以下、本発明の実施の形態について、図１
から図３を用いて説明する。 （実施の形態１）図１は、本発明のＢＧＡパッケージの
端子配列構造を示す平面図である。図において、１はＢ
ＧＡ基板、２は信号端子、３は電源端子、４は接地端
子、５は電極端子３と接地端子４とが配列される中央端
子配列領域、６は中央端子配列領域５よりＢＧＡ基板１
の周辺部との間に設けた信号端子配列禁止領域である。
から図３を用いて説明する。 （実施の形態１）図１は、本発明のＢＧＡパッケージの
端子配列構造を示す平面図である。図において、１はＢ
ＧＡ基板、２は信号端子、３は電源端子、４は接地端
子、５は電極端子３と接地端子４とが配列される中央端
子配列領域、６は中央端子配列領域５よりＢＧＡ基板１
の周辺部との間に設けた信号端子配列禁止領域である。
【００２１】図２は、本発明のＢＧＡパッケージを実装
する多層回路基板のＢＧＡ実装部分周辺を示す断面斜視
図である。図において、７は本発明のＢＧＡパッケー
ジ、８はＢＧＡパッケージ７を実装する多層回路基板、
９は多層回路基板８の部品実装基板、１０は多層回路基
板８の内層基板、１１は多層回路基板８の接地層基板、
１２は多層回路基板８の電源層基板、１３は端子２、
３、４に対応する接続ランド、１４は接続ランド１３に
接続するスルーホール、１５はスルーホール１４と接続
する配線パターン、１６は接地層基板１１に設けた銅
箔、１７は電源層基板１２に設けた銅箔、１８は接地層
基板１１、電源層基板１２に開けられた内層クリアラン
スである。
する多層回路基板のＢＧＡ実装部分周辺を示す断面斜視
図である。図において、７は本発明のＢＧＡパッケー
ジ、８はＢＧＡパッケージ７を実装する多層回路基板、
９は多層回路基板８の部品実装基板、１０は多層回路基
板８の内層基板、１１は多層回路基板８の接地層基板、
１２は多層回路基板８の電源層基板、１３は端子２、
３、４に対応する接続ランド、１４は接続ランド１３に
接続するスルーホール、１５はスルーホール１４と接続
する配線パターン、１６は接地層基板１１に設けた銅
箔、１７は電源層基板１２に設けた銅箔、１８は接地層
基板１１、電源層基板１２に開けられた内層クリアラン
スである。
【００２２】基板９、１０、１１、１２間の導通はスル
ーホール１４の内面に形成された導体層を介してなさ
れ、各基板に形成した所望の配線パターン１５によって
配線回路が構成されている。
ーホール１４の内面に形成された導体層を介してなさ
れ、各基板に形成した所望の配線パターン１５によって
配線回路が構成されている。
【００２３】従来例で説明したので再度の説明は省略す
るが、電源層基板１２の銅箔１７にはすべての電源端子
３が接続されるが、信号端子２、接地端子４はスルーホ
ール１４として銅箔１７を貫通して内層クリアランス１
８を形成する。同様にして、接地層基板１１の銅箔１６
にもすべての接地端子４が接続されるが、信号端子２、
電源端子３はスルーホール１４として銅箔１６を貫通し
て内層クリアランス１８を形成する。
るが、電源層基板１２の銅箔１７にはすべての電源端子
３が接続されるが、信号端子２、接地端子４はスルーホ
ール１４として銅箔１７を貫通して内層クリアランス１
８を形成する。同様にして、接地層基板１１の銅箔１６
にもすべての接地端子４が接続されるが、信号端子２、
電源端子３はスルーホール１４として銅箔１６を貫通し
て内層クリアランス１８を形成する。
【００２４】図３（ａ）に、本発明のＢＧＡパッケージ
７を実装する多層回路基板８における接地層基板１１に
設けた銅箔１６の接続状態を示す。白丸は銅箔１６と接
続するスルーホール１４を示し、黒丸１８は内層クリア
ランスを示す。点線で示した領域６は本発明の信号端子
配列禁止領域である。同様にして、図３（ｂ）には、電
源層基板１２に設けた銅箔１７の接続状態を示す。
７を実装する多層回路基板８における接地層基板１１に
設けた銅箔１６の接続状態を示す。白丸は銅箔１６と接
続するスルーホール１４を示し、黒丸１８は内層クリア
ランスを示す。点線で示した領域６は本発明の信号端子
配列禁止領域である。同様にして、図３（ｂ）には、電
源層基板１２に設けた銅箔１７の接続状態を示す。
【００２５】図３（ａ）、（ｂ）に示すように、本発明
のＢＧＡパッケージ７には内層クリアランス１８が存在
しない信号端子配列禁止領域６を設置してある。これに
より、ＢＧＡパッケージの中央端子配列領域に配置され
た電源端子３、および接地端子４は、領域６を介して外
の銅箔１６、１７と接続するので、電源層、接地層のイ
ンダクタンスを低減させることが可能となる。
のＢＧＡパッケージ７には内層クリアランス１８が存在
しない信号端子配列禁止領域６を設置してある。これに
より、ＢＧＡパッケージの中央端子配列領域に配置され
た電源端子３、および接地端子４は、領域６を介して外
の銅箔１６、１７と接続するので、電源層、接地層のイ
ンダクタンスを低減させることが可能となる。
【００２６】なお、以上の説明では、端子配列禁止領域
をまとまった一つの領域で構成した例で説明したが、信
号端子を配列しない信号端子配列禁止領域６を複数設け
る構造も同様に実施可能である（図４ａ、ｂ）。
をまとまった一つの領域で構成した例で説明したが、信
号端子を配列しない信号端子配列禁止領域６を複数設け
る構造も同様に実施可能である（図４ａ、ｂ）。
【００２７】図４（ａ）、（ｂ）に示した信号端子配列
禁止領域６は、中央端子配列領域５に対して対称の位置
に設けてあるので効果的に電源層、接地層のインダクタ
ンスを低減させることが可能となる。
禁止領域６は、中央端子配列領域５に対して対称の位置
に設けてあるので効果的に電源層、接地層のインダクタ
ンスを低減させることが可能となる。
【００２８】
【発明の効果】以上のように本発明によれば、このＢＧ
Ａパッケージを使用することにより、特に安価なサブト
ラクティブ基板に実装した場合においては、電源変動や
外来ノイズに強く、構成回路の誤動作を防止し、システ
ムの信頼性を向上させることが可能となる。
Ａパッケージを使用することにより、特に安価なサブト
ラクティブ基板に実装した場合においては、電源変動や
外来ノイズに強く、構成回路の誤動作を防止し、システ
ムの信頼性を向上させることが可能となる。
【図１】本発明の一実施の形態におけるＢＧＡパッケー
ジの端子配列構造を示す平面図
ジの端子配列構造を示す平面図
【図２】本発明の一実施の形態におけるＢＧＡパッケー
ジを実装する多層回路基板の実装部分を示す断面斜視図
ジを実装する多層回路基板の実装部分を示す断面斜視図
【図３】（ａ）本発明の一実施の形態におけるＢＧＡパ
ッケージを実装する多層回路基板の接地層を示す平面図 （ｂ）本発明の一実施の形態におけるＢＧＡパッケージ
を実装する多層回路基板の電源層を示す平面図
ッケージを実装する多層回路基板の接地層を示す平面図 （ｂ）本発明の一実施の形態におけるＢＧＡパッケージ
を実装する多層回路基板の電源層を示す平面図
【図４】（ａ）本発明の一実施の形態におけるＢＧＡパ
ッケージの別の端子配列構造を示す平面図 （ｂ）本発明の一実施の形態におけるＢＧＡパッケージ
のさらに別の端子配列構造を示す平面図
ッケージの別の端子配列構造を示す平面図 （ｂ）本発明の一実施の形態におけるＢＧＡパッケージ
のさらに別の端子配列構造を示す平面図
【図５】従来のＢＧＡパッケージの斜視図
【図６】従来のＢＧＡパッケージの端子配列を示す平面
図
図
【図７】従来のＢＧＡパッケージを多層配線基板に実装
する斜視図
する斜視図
【図８】（ａ）従来のＢＧＡパッケージを実装した多層
回路基板の接地層におけるスルーホールと接地層との接
続を示す平面図 （ｂ）接地端子と接続するスルーホールと接地層との拡
大図 （ｃ）信号端子と接続するスルーホールと接地層との拡
大図
回路基板の接地層におけるスルーホールと接地層との接
続を示す平面図 （ｂ）接地端子と接続するスルーホールと接地層との拡
大図 （ｃ）信号端子と接続するスルーホールと接地層との拡
大図
【図９】従来のＢＧＡパッケージを実装した多層回路基
板の電源層におけるスルーホールと電源層との接続を示
す平面図
板の電源層におけるスルーホールと電源層との接続を示
す平面図
１ ＢＧＡ基板 ２、５４ 導体ボールからなる信号端子 ３、５５ 導体ボールからなる電源端子 ４、５６ 導体ボールからなる接地端子 ５ 中央端子配列領域 ６ 信号端子配列禁止領域 ８ ＢＧＡパッケージを実装する多層回路基板 １３、６０ 接続ランド １４、６２ スルーホール １６、１７、６１、６６ 銅箔 １８、６４、６７ クリアランス
Claims (3)
- 【請求項１】表面に半導体素子を載置した多層配線基板
と、前記多層配線基板の裏面に導体ボールからなる複数
の信号端子、電源端子、および接地端子を格子状に配列
した端子とを具備し、前記電源端子、または前記接地端
子が前記格子状端子配列の中央部の中央端子配列領域に
配列され、前記信号端子が前記中央配列領域を包囲する
周囲端子配列領域に配列されたＢＧＡパッケージにおい
て、前記周囲端子配列領域に前記信号端子を配列しない
信号端子配列禁止領域を具備することを特徴とするＢＧ
Ａパッケージ。 - 【請求項２】前記信号端子配列禁止領域を複数個設けた
ことを特徴とする請求項１に記載のＢＧＡパッケージ。 - 【請求項３】前記複数個の信号端子配列禁止領域を前記
中央端子配列領域に対して対称位置に設けたことを特徴
とする請求項２に記載のＢＧＡパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10255012A JP2000091463A (ja) | 1998-09-09 | 1998-09-09 | Ｂｇａパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10255012A JP2000091463A (ja) | 1998-09-09 | 1998-09-09 | Ｂｇａパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000091463A true JP2000091463A (ja) | 2000-03-31 |
Family
ID=17272978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10255012A Pending JP2000091463A (ja) | 1998-09-09 | 1998-09-09 | Ｂｇａパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000091463A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005013359A1 (ja) * | 2003-07-31 | 2005-02-10 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
| JP2008124521A (ja) * | 1998-09-11 | 2008-05-29 | Fujitsu Ltd | 汎用マルチチップ相互連結システム |
| CN102751252A (zh) * | 2011-04-21 | 2012-10-24 | 英属开曼群岛商恒景科技股份有限公司 | 阵列封装及其排列结构 |
| US9378987B2 (en) | 2014-08-05 | 2016-06-28 | Samsung Electronics Co., Ltd. | Semiconductor packages including gap in interconnection terminals and methods of manufacturing the same |
-
1998
- 1998-09-09 JP JP10255012A patent/JP2000091463A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008124521A (ja) * | 1998-09-11 | 2008-05-29 | Fujitsu Ltd | 汎用マルチチップ相互連結システム |
| JP4649483B2 (ja) * | 1998-09-11 | 2011-03-09 | 富士通株式会社 | 汎用マルチチップ相互連結システム |
| WO2005013359A1 (ja) * | 2003-07-31 | 2005-02-10 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
| CN102751252A (zh) * | 2011-04-21 | 2012-10-24 | 英属开曼群岛商恒景科技股份有限公司 | 阵列封装及其排列结构 |
| US9378987B2 (en) | 2014-08-05 | 2016-06-28 | Samsung Electronics Co., Ltd. | Semiconductor packages including gap in interconnection terminals and methods of manufacturing the same |
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